JP2005020515A - 適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法 - Google Patents
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Abstract
【課題】適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法に関し、送信信号とフィードバック信号とを比較する際に、その位相を合わせるためにフィードバック信号経路に挿入される遅延制御フィルタのフィルタ係数の切替えを高速に行う。
【解決手段】フィルタ係数設定レジスタ1−25に設定されたフィルタ係数を書替えるに際して、予めフィルタ係数が格納されたメモリ(RAM)1−11から、新たに設定するフィルタ係数を読み出し、該フィルタ係数を、送信信号が伝達される主信号系経路から分岐され折り返される試験系経路を経由してフィルタ係数設定レジスタ1−25に配送する。試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能であるため、転送速度の遅い内部共通バスを介すことなく、高速にフィルタ係数の書替えが可能になる。
【選択図】 図1
【解決手段】フィルタ係数設定レジスタ1−25に設定されたフィルタ係数を書替えるに際して、予めフィルタ係数が格納されたメモリ(RAM)1−11から、新たに設定するフィルタ係数を読み出し、該フィルタ係数を、送信信号が伝達される主信号系経路から分岐され折り返される試験系経路を経由してフィルタ係数設定レジスタ1−25に配送する。試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能であるため、転送速度の遅い内部共通バスを介すことなく、高速にフィルタ係数の書替えが可能になる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法に関し、特に、移動通信システム用の送信装置における電力増幅器を含むアナログ回路系の非線形歪を適応的に補償して送信する歪補償送信装置に係り、送信信号にプリディストーションを与えて歪補償を行うに当たって、アナログ電力増幅回路部の出力をフィードバックして送信信号と比較する際に、送信信号とフィードバック信号の位相を合わせるために遅延制御フィルタが設けられ、該遅延制御フィルタの係数を切替えてフィードバック信号の遅延を調整する歪補償送信装置に適用される。
【0002】
【従来の技術】
移動通信システムの基地局装置等における歪補償送信装置では、アナログ電力増幅回路部の出力をフィードバックした信号と送信信号とを比較してその誤差を評価し、その評価を基に送信信号の歪補償を行う。図4に従来の歪補償送信装置のブロック図を示す。
【0003】
図4において、ベースバンド部4−1から出力される送信信号(TxData)は、適応ディジタルプリディストータ型の歪補償部4−2において、ルックアップテーブル4−22に格納された歪補償係数と乗算器4−21により乗算された後、ディジタルアナログ変換器4−3によりディジタル信号からアナログ信号に変換され、アナログ増幅回路部4−4により電力増幅され、アンテナ4−5から無線周波数出力信号として送信される。なお、本明細書において「適応ディジタルプリディストータ型の歪補償部」を単に「適応型ディジタルプリディストータ」と記している。
【0004】
一方、アナログ増幅回路部4−4から出力される信号の一部をフィードバック信号として取り出し、アナログディジタル変換器4−6によりアナログ信号からディジタル信号に変換し、適応型ディジタルプリディストータ4−2内の遅延制御フィルタ4−26を通してタイミング調整を行い、送信信号(TxData)とのタイミングを合わせ、該送信信号とフィードバック信号との誤差を比較部4−24により算出し、この誤差信号から最小二乗平均算出部4−23により最小二乗平均を算出し、該最小二乗平均を基に誤差が最小となるように歪補償係数を算出し、該歪補償係数によりルックアップテーブル4−22を更新する。
【0005】
ルックアップテーブル4−22からは、入力される送信信号(TxData)の値に応じた歪補償係数が読み出され、該読み出した歪補償係数を送信信号(TxData)に乗算器4−21により乗算し、送信信号(TxData)にプリディストーションを与えて歪補償を行う。
【0006】
歪補償を精度良く行うためには、フィードバック信号の遅延調整をより厳密に行って送信信号との位相を正確に合わせ、送信信号とフィードバック信号との誤差を正しく評価する必要がある。そのため、位相調整用に遅延制御フィルタ4−26を用い、適応型ディジタルプリディストータ4−2における1クロック幅以下の位相微調整を行う。
【0007】
この遅延制御フィルタ4−26は、レジスタ4−25に設定されるフィルタ係数を切り替えることにより遅延量が調整される。微調整する遅延量として、例えば、8分の1のクロック幅ずつの8段階の微調整段数を準備する場合、フィルタ係数のパターンとして少なくとも8パターン備える必要があり、該8パターンのフィルタ係数をハードウェア回路により設定すると、回路規模の増大を免れないため、フィルタ係数の設定をレジスタ化し、レジスタに設定するフィルタ係数を書替えることによってフィルタ係数を切替える構成を採っている。
【0008】
フィルタ係数の切替えは、各フィルタ係数をフィルタ係数設定レジスタ4−25のアドレス空間にそれぞれマッピングすることにより行われ、図4に示すように、予めメモリ(RAM)4−11に格納されているフィルタ係数群を、制御用のプロセッサ(CPU)4−12により読み出し、内部共通バスを通して各フィルタ係数をフィルタ係数設定レジスタ4−25に送出し、フィルタ係数設定レジスタ4−25のそれぞれに各フィルタ係数を設定する処理を、各フィルタ係数に対して全て順次実行する。。
【0009】
図5は、遅延制御フィルタ4−26のフィルタ係数をフィルタ係数設定レジスタ4−25に設定する従来例を示す。同図に示すように、一例として29タップ数の遅延制御フィルタ4−26のフィルタ係数(coef.0〜coef.28)を、内部共通バス(BUS)を通してフィルタ係数設定レジスタ4−25に送り、各フィルタ係数(coef.0〜coef.28)を格納するそれぞれのレジスタのアドレスを指定して、各レジスタに各フィルタ係数(coef.0〜coef.28)を設定する。
【0010】
遅延制御フィルタ4−26による最適な遅延量が得られるフィルタ係数を選定するには、多数のフィルタ係数群を逐一フィルタ係数設定レジスタ4−25に設定し、各フィルタ係数群によってそれぞれ与えられる異なる遅延量のフィードバック信号と送信信号との相関値を計算する作業を、該相関値のピークが明らかになるまで繰り返し行う。
【0011】
本発明のようにアドレス空間にデータをマッピングする先行技術として、遠隔の端末装置のアドレス空間に初期プログラムをローディングする技術が下記の特許文献1に記載されている。
【特許文献1】
特開平2−1036号公報
【0012】
【発明が解決しようとする課題】
一般的に、汎用の制御用組み込みプロセッサ(CPU)4−12や内部共通バスは、動作速度が遅いため、前述した従来のような内部共通バスを介してのフィルタ係数設定レジスタ4−25へのフィルタ係数の設定手段では、最適なフィルタ係数を選定して設定するために何度も繰り返しフィルタ係数の書替えを行うには、長大な時間が掛かるという問題があった。
【0013】
また、従来のように、内部共通バスを通してプロセッサ(CPU)4−12がフィルタ係数設定レジスタ4−25にフィルタ係数を設定する手段では、プロセッサ(CPU)4−12がフィルタ係数の書替えのために参照する、フィルタ係数を格納した大きなメモリ(RAM)4−11を、プロセッサ(CPU)4−12の周辺の領域に配置する必要があり、ハードウェアのレイアウトに制約が生じるという問題があった。
【0014】
本発明は、装置回路の僅かな追加により、遅延制御フィルタのフィルタ係数の切替えを高速に行うことを可能にし、また、書替え用のフィルタ係数群を格納したメモリ(RAM)のレイアウトについて、制御用のプロセッサ(CPU)の配置と係りなく、適応型ディジタルプリディストータのLSI回路の内外に自由に配置可能にする。
【0015】
【課題を解決するための手段】
本発明の適応プリディストータ型歪補償送信装置は、(1)送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたものである。
【0016】
また、(2)前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有するものである。
【0017】
また、本発明の遅延制御フィルタ係数の切替え方法は、(3)送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする。
【0018】
【発明の実施の形態】
図1は本発明の歪補償送信装置のブロック図を示す。同図に示すように、本発明は、フィルタ係数設定レジスタ1−25に設定されたフィルタ係数を書替えるに際して、予めフィルタ係数が格納されたメモリ(RAM)1−11から、新たに設定するフィルタ係数を読み出し、該フィルタ係数を、送信信号が伝達される主信号系経路を経由してフィルタ係数設定レジスタ1−25に配送することにより、遅延制御フィルタ1−26のフィルタ係数を、適応型ディジタルプリディストータ1−2の外部から高速に書替えることが可能となる。
【0019】
内部共通バスとプロセッサ(CPU)1−12との間でデータのやり取りに時間が掛かることから、内部共通バスを介することなく、主信号系経路を経由してフィルタ係数設定レジスタ4−25にフィルタ係数を配送する。主信号系経路には、適応型ディジタルプリディストータ1−2のLSI回路単体の評価試験を行うために、アナログ電力増幅回路部4−4に接続することなく、該LSI回路内部で主信号の折り返しを行う試験系経路が用意されている。
【0020】
この試験系経路は、適応型ディジタルプリディストータ1−2から出力される主信号を、適応型ディジタルプリディストータ1−2内部で分岐し、アナログ電力増幅回路部4−4からのフィードバック信号が入力される経路に、セレクタ4−27を介して挿入することにより形成される。
【0021】
なお、遅延制御フィルタ1−26のフィルタ係数の更新中は、もとより主信号の送信は停止している。従って、上記の試験系経路をフィルタ係数の配送に転用することができる。この試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能である。そのため、転送速度の遅い内部共通バスを介さずに、高速にフィルタ係数の書替えが可能になる。
【0022】
主信号経路を経由してフィルタ係数設定レジスタ4−25にフィルタ係数を配送するために、ベースバンド部1−1と適応型ディジタルプリディストータ1−2とに追加する回路を図2に示す。同図において、網掛け模様を付した回路部が追加される回路である。
【0023】
図2に示すように、ベースバンド部1−1において、フィルタ係数群を格納したメモリ (RAM)1−11に対して、アドレスカウンタ2−15により生成出力される読み出しアドレスを、セレクタ2−14を介してメモリ(RAM)1−11に入力し、メモリ(RAM)1−11から該アドレスのフィルタ係数を読み出し、セレクタ2−13を介して適応型ディジタルプリディストータ1−2への主信号経路に送出する。
【0024】
フィルタ係数の配送時以外は、セレクタ2−14は制御用のプロセッサ(CPU)1−12から出力されるアドレスを選択してメモリ(RAM)1−11に入力することにより、プロセッサ(CPU)1−12はメモリ(RAM)1−11からデータを読み出す。また、フィルタ係数の配送時以外は、セレクタ2−13は送信データ(TxData)を選択して主信号経路に出力する。
【0025】
また、適応型ディジタルプリディストータ1−2において、主信号経路の送信信号に、ルックアップテーブル4−22から読み出した歪補償係数を、乗算器4−21によって乗算するが、フィルタ係数の配送時には、ルックアップテーブル4−22の歪補償係数が乗算されることがないように、ルックアップテーブル4−22と乗算器4−21との間にセレクタ2−28を配備し、フィルタ係数の配送時にはセレクタ2−28により複素定数“1+0j”が選択出力され、フィルタ係数の配送時以外にはルックアップテーブル4−22の歪補償係数が選択出力されるようにする。
【0026】
次に、主信号経路を介してフィルタ係数設定レジスタ4−25にフィルタ係数を配送するために、遅延制御フィルタ1−26に加える変更を図3に示す。フィルタ係数(coef.0〜coef.28)は、前述のとおり、メモリ(RAM)1−11から読み出され、クロック毎に順次主信号経路に流し込まれて送出される。
【0027】
そして、フィルタ係数(coef.0〜coef.28)が、遅延制御フィルタ1−26の各タップに到達するタイミングに合わせて、書替えタイミング発生器(timing gen)3−1により書替えタイミングパルスを発生させ、各フィルタ係数をフィルタ係数設定レジスタ1−25に一度に格納する。
【0028】
なお、主信号経路で配送するフィルタ係数のデータにヘッダを付して送出し、図示省略のヘッダ情報抽出手段によりヘッダ情報を取り出し、該ヘッダ情報を書替えタイミング発生器(timing gen)3−1に与え、書替えタイミング発生器(timing gen)3−1は、該ヘッダ情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する構成とすることにより、取り込みタイミングをシステム回路に合わせて柔軟に制御することができる。
【0029】
次に、従来の内部共通バスを経由したフィルタ係数の配送による書替え動作と本発明による主信号経路を経由したフィルタ係数の配送による書替え動作との速度の違いについて具体的な数値例を挙げて説明する。
【0030】
従来の内部共通バスを経由したフィルタ係数の配送により書替え動作においては、1回のフィルタ係数の切替え動作につき、ハードウェア回路のデータ転送時間として2,669nsの時間が掛かり、制御プロセッサ(CPU)によるソフトウェア処理時間として17,852nsの時間が掛かる。従って、全部で29タップ数のフィルタ係数を切替えるには、
(2,669ns+17,852ns)×29=595,125ns
の時間が掛かることになる。
【0031】
この書替え動作を以下のとおり繰り返す。
・粗調整時:48(調節段数)×214(相関値累積数)=786,432回
・微調整時:16(調節段数)×214(相関値累積数)=262,144回
従って、合計の所要時間は、
(786,4326+262,144)×595,125ns
=6.24×1011nsec(約10分)
となる。
【0032】
これに対して、本発明による主信号経路を経由したフィルタ係数の配送の書替え動作では、1回のフィルタ係数の切替え動作につき、29タップ数分の転送にクロック数で29クロック、メモリ(RAM)から遅延制御フィルタまでの転送にクロック数で約100クロックを要する。また、1クロック当たり16.7nsであるとすると、29タップ数のフィルタ係数を切替える動作には、
(29+100)×16.7ns=2,153ns
の時間が掛かることになる。
【0033】
この書替え動作を、上述のとおり、
・粗調整時:48(調節段数)×214(相関値累積数)=786,432回
・微調整時:16(調節段数)×214(相関値累積数)=262,144回
繰り返すものとすると、合計所要時間は、
(786,4326+262,144)×2,153ns
=2,26×109 ns(約2秒)
となる。
【0034】
即ち、従来の手段では1回の切り替えに595,125ns、合計で約10分を要するのに対し、本発明の手段では、1回の切り替えに2,153ns、合計で約2秒の所要時間で済むことになり、本発明により、回路規模の大幅な増大を招くことなく、フィルタ係数の切替えに凡そ300倍高速化することができることになる。
【0035】
(付記1) 送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたことを特徴とする適応プリディストータ型歪補償送信装置。
(付記2) 前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有することを特徴とする請求項1に記載の適応プリディストータ型歪補償送信装置。
(付記3) 前記フィルタ係数配送手段は、歪補償部内部で送信信号を主信号経路から分岐して折り返す試験係経路を転用して配送することを特徴とする付記1又は2に記載の適応プリディストータ型歪補償送信装置。
(付記4) 送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする適応プリディストータ型歪補償送信装置の遅延制御フィルタ係数の切替え方法。
【0037】
【発明の効果】
以上説明したように、本発明によれば、遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送して書替えることにより、僅かな回路の追加で遅延制御フィルタのフィルタ係数を高速に切替えることができる。
【0038】
また、切替え用のフィルタ係数群を格納したメモリ(RAM)から、制御用のプロセッサ(CPU)の介在なしに、フィルタ係数を直接主信号経路に配送可能なため、該メモリ(RAM)レイアウトについて、制御用のプロセッサ(CPU)の配置と係りなく、適応型ディジタルプリディストータのLSI回路の内外に自由に配置することが可能となる。
【図面の簡単な説明】
【図1】本発明の歪補償送信装置のブロック図である。
【図2】本発明のベースバンド部と適応型ディジタルプリディストータとに追加する回路を示す図である。
【図3】遅延調整用ディジタルフィルタに加える変更を示す図である。
【図4】従来の歪補償送信装置のブロック図である。
【図5】ディジタルフィルタのフィルタ係数をレジスタに設定する従来例を示す図である。
【符号の説明】
1−1 ベースバンド部
1−11 メモリ(RAM)
1−12 制御用プロセッサ(CPU)
1−2 適応型ディジタルプリディストータ
4−21 乗算器
4−22 ルックアップテーブル
4−23 最小二乗平均算出部
4−24 比較部
1−25 レジスタ
1−26 遅延調整用ディジタルフィルタ
4−27 セレクタ
4−3 ディジタルアナログ変換器
4−4 アナログ増幅回路部
4−5 アンテナ
4−6 アナログディジタル変換器
【発明の属する技術分野】
本発明は、適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法に関し、特に、移動通信システム用の送信装置における電力増幅器を含むアナログ回路系の非線形歪を適応的に補償して送信する歪補償送信装置に係り、送信信号にプリディストーションを与えて歪補償を行うに当たって、アナログ電力増幅回路部の出力をフィードバックして送信信号と比較する際に、送信信号とフィードバック信号の位相を合わせるために遅延制御フィルタが設けられ、該遅延制御フィルタの係数を切替えてフィードバック信号の遅延を調整する歪補償送信装置に適用される。
【0002】
【従来の技術】
移動通信システムの基地局装置等における歪補償送信装置では、アナログ電力増幅回路部の出力をフィードバックした信号と送信信号とを比較してその誤差を評価し、その評価を基に送信信号の歪補償を行う。図4に従来の歪補償送信装置のブロック図を示す。
【0003】
図4において、ベースバンド部4−1から出力される送信信号(TxData)は、適応ディジタルプリディストータ型の歪補償部4−2において、ルックアップテーブル4−22に格納された歪補償係数と乗算器4−21により乗算された後、ディジタルアナログ変換器4−3によりディジタル信号からアナログ信号に変換され、アナログ増幅回路部4−4により電力増幅され、アンテナ4−5から無線周波数出力信号として送信される。なお、本明細書において「適応ディジタルプリディストータ型の歪補償部」を単に「適応型ディジタルプリディストータ」と記している。
【0004】
一方、アナログ増幅回路部4−4から出力される信号の一部をフィードバック信号として取り出し、アナログディジタル変換器4−6によりアナログ信号からディジタル信号に変換し、適応型ディジタルプリディストータ4−2内の遅延制御フィルタ4−26を通してタイミング調整を行い、送信信号(TxData)とのタイミングを合わせ、該送信信号とフィードバック信号との誤差を比較部4−24により算出し、この誤差信号から最小二乗平均算出部4−23により最小二乗平均を算出し、該最小二乗平均を基に誤差が最小となるように歪補償係数を算出し、該歪補償係数によりルックアップテーブル4−22を更新する。
【0005】
ルックアップテーブル4−22からは、入力される送信信号(TxData)の値に応じた歪補償係数が読み出され、該読み出した歪補償係数を送信信号(TxData)に乗算器4−21により乗算し、送信信号(TxData)にプリディストーションを与えて歪補償を行う。
【0006】
歪補償を精度良く行うためには、フィードバック信号の遅延調整をより厳密に行って送信信号との位相を正確に合わせ、送信信号とフィードバック信号との誤差を正しく評価する必要がある。そのため、位相調整用に遅延制御フィルタ4−26を用い、適応型ディジタルプリディストータ4−2における1クロック幅以下の位相微調整を行う。
【0007】
この遅延制御フィルタ4−26は、レジスタ4−25に設定されるフィルタ係数を切り替えることにより遅延量が調整される。微調整する遅延量として、例えば、8分の1のクロック幅ずつの8段階の微調整段数を準備する場合、フィルタ係数のパターンとして少なくとも8パターン備える必要があり、該8パターンのフィルタ係数をハードウェア回路により設定すると、回路規模の増大を免れないため、フィルタ係数の設定をレジスタ化し、レジスタに設定するフィルタ係数を書替えることによってフィルタ係数を切替える構成を採っている。
【0008】
フィルタ係数の切替えは、各フィルタ係数をフィルタ係数設定レジスタ4−25のアドレス空間にそれぞれマッピングすることにより行われ、図4に示すように、予めメモリ(RAM)4−11に格納されているフィルタ係数群を、制御用のプロセッサ(CPU)4−12により読み出し、内部共通バスを通して各フィルタ係数をフィルタ係数設定レジスタ4−25に送出し、フィルタ係数設定レジスタ4−25のそれぞれに各フィルタ係数を設定する処理を、各フィルタ係数に対して全て順次実行する。。
【0009】
図5は、遅延制御フィルタ4−26のフィルタ係数をフィルタ係数設定レジスタ4−25に設定する従来例を示す。同図に示すように、一例として29タップ数の遅延制御フィルタ4−26のフィルタ係数(coef.0〜coef.28)を、内部共通バス(BUS)を通してフィルタ係数設定レジスタ4−25に送り、各フィルタ係数(coef.0〜coef.28)を格納するそれぞれのレジスタのアドレスを指定して、各レジスタに各フィルタ係数(coef.0〜coef.28)を設定する。
【0010】
遅延制御フィルタ4−26による最適な遅延量が得られるフィルタ係数を選定するには、多数のフィルタ係数群を逐一フィルタ係数設定レジスタ4−25に設定し、各フィルタ係数群によってそれぞれ与えられる異なる遅延量のフィードバック信号と送信信号との相関値を計算する作業を、該相関値のピークが明らかになるまで繰り返し行う。
【0011】
本発明のようにアドレス空間にデータをマッピングする先行技術として、遠隔の端末装置のアドレス空間に初期プログラムをローディングする技術が下記の特許文献1に記載されている。
【特許文献1】
特開平2−1036号公報
【0012】
【発明が解決しようとする課題】
一般的に、汎用の制御用組み込みプロセッサ(CPU)4−12や内部共通バスは、動作速度が遅いため、前述した従来のような内部共通バスを介してのフィルタ係数設定レジスタ4−25へのフィルタ係数の設定手段では、最適なフィルタ係数を選定して設定するために何度も繰り返しフィルタ係数の書替えを行うには、長大な時間が掛かるという問題があった。
【0013】
また、従来のように、内部共通バスを通してプロセッサ(CPU)4−12がフィルタ係数設定レジスタ4−25にフィルタ係数を設定する手段では、プロセッサ(CPU)4−12がフィルタ係数の書替えのために参照する、フィルタ係数を格納した大きなメモリ(RAM)4−11を、プロセッサ(CPU)4−12の周辺の領域に配置する必要があり、ハードウェアのレイアウトに制約が生じるという問題があった。
【0014】
本発明は、装置回路の僅かな追加により、遅延制御フィルタのフィルタ係数の切替えを高速に行うことを可能にし、また、書替え用のフィルタ係数群を格納したメモリ(RAM)のレイアウトについて、制御用のプロセッサ(CPU)の配置と係りなく、適応型ディジタルプリディストータのLSI回路の内外に自由に配置可能にする。
【0015】
【課題を解決するための手段】
本発明の適応プリディストータ型歪補償送信装置は、(1)送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたものである。
【0016】
また、(2)前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有するものである。
【0017】
また、本発明の遅延制御フィルタ係数の切替え方法は、(3)送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする。
【0018】
【発明の実施の形態】
図1は本発明の歪補償送信装置のブロック図を示す。同図に示すように、本発明は、フィルタ係数設定レジスタ1−25に設定されたフィルタ係数を書替えるに際して、予めフィルタ係数が格納されたメモリ(RAM)1−11から、新たに設定するフィルタ係数を読み出し、該フィルタ係数を、送信信号が伝達される主信号系経路を経由してフィルタ係数設定レジスタ1−25に配送することにより、遅延制御フィルタ1−26のフィルタ係数を、適応型ディジタルプリディストータ1−2の外部から高速に書替えることが可能となる。
【0019】
内部共通バスとプロセッサ(CPU)1−12との間でデータのやり取りに時間が掛かることから、内部共通バスを介することなく、主信号系経路を経由してフィルタ係数設定レジスタ4−25にフィルタ係数を配送する。主信号系経路には、適応型ディジタルプリディストータ1−2のLSI回路単体の評価試験を行うために、アナログ電力増幅回路部4−4に接続することなく、該LSI回路内部で主信号の折り返しを行う試験系経路が用意されている。
【0020】
この試験系経路は、適応型ディジタルプリディストータ1−2から出力される主信号を、適応型ディジタルプリディストータ1−2内部で分岐し、アナログ電力増幅回路部4−4からのフィードバック信号が入力される経路に、セレクタ4−27を介して挿入することにより形成される。
【0021】
なお、遅延制御フィルタ1−26のフィルタ係数の更新中は、もとより主信号の送信は停止している。従って、上記の試験系経路をフィルタ係数の配送に転用することができる。この試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能である。そのため、転送速度の遅い内部共通バスを介さずに、高速にフィルタ係数の書替えが可能になる。
【0022】
主信号経路を経由してフィルタ係数設定レジスタ4−25にフィルタ係数を配送するために、ベースバンド部1−1と適応型ディジタルプリディストータ1−2とに追加する回路を図2に示す。同図において、網掛け模様を付した回路部が追加される回路である。
【0023】
図2に示すように、ベースバンド部1−1において、フィルタ係数群を格納したメモリ (RAM)1−11に対して、アドレスカウンタ2−15により生成出力される読み出しアドレスを、セレクタ2−14を介してメモリ(RAM)1−11に入力し、メモリ(RAM)1−11から該アドレスのフィルタ係数を読み出し、セレクタ2−13を介して適応型ディジタルプリディストータ1−2への主信号経路に送出する。
【0024】
フィルタ係数の配送時以外は、セレクタ2−14は制御用のプロセッサ(CPU)1−12から出力されるアドレスを選択してメモリ(RAM)1−11に入力することにより、プロセッサ(CPU)1−12はメモリ(RAM)1−11からデータを読み出す。また、フィルタ係数の配送時以外は、セレクタ2−13は送信データ(TxData)を選択して主信号経路に出力する。
【0025】
また、適応型ディジタルプリディストータ1−2において、主信号経路の送信信号に、ルックアップテーブル4−22から読み出した歪補償係数を、乗算器4−21によって乗算するが、フィルタ係数の配送時には、ルックアップテーブル4−22の歪補償係数が乗算されることがないように、ルックアップテーブル4−22と乗算器4−21との間にセレクタ2−28を配備し、フィルタ係数の配送時にはセレクタ2−28により複素定数“1+0j”が選択出力され、フィルタ係数の配送時以外にはルックアップテーブル4−22の歪補償係数が選択出力されるようにする。
【0026】
次に、主信号経路を介してフィルタ係数設定レジスタ4−25にフィルタ係数を配送するために、遅延制御フィルタ1−26に加える変更を図3に示す。フィルタ係数(coef.0〜coef.28)は、前述のとおり、メモリ(RAM)1−11から読み出され、クロック毎に順次主信号経路に流し込まれて送出される。
【0027】
そして、フィルタ係数(coef.0〜coef.28)が、遅延制御フィルタ1−26の各タップに到達するタイミングに合わせて、書替えタイミング発生器(timing gen)3−1により書替えタイミングパルスを発生させ、各フィルタ係数をフィルタ係数設定レジスタ1−25に一度に格納する。
【0028】
なお、主信号経路で配送するフィルタ係数のデータにヘッダを付して送出し、図示省略のヘッダ情報抽出手段によりヘッダ情報を取り出し、該ヘッダ情報を書替えタイミング発生器(timing gen)3−1に与え、書替えタイミング発生器(timing gen)3−1は、該ヘッダ情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する構成とすることにより、取り込みタイミングをシステム回路に合わせて柔軟に制御することができる。
【0029】
次に、従来の内部共通バスを経由したフィルタ係数の配送による書替え動作と本発明による主信号経路を経由したフィルタ係数の配送による書替え動作との速度の違いについて具体的な数値例を挙げて説明する。
【0030】
従来の内部共通バスを経由したフィルタ係数の配送により書替え動作においては、1回のフィルタ係数の切替え動作につき、ハードウェア回路のデータ転送時間として2,669nsの時間が掛かり、制御プロセッサ(CPU)によるソフトウェア処理時間として17,852nsの時間が掛かる。従って、全部で29タップ数のフィルタ係数を切替えるには、
(2,669ns+17,852ns)×29=595,125ns
の時間が掛かることになる。
【0031】
この書替え動作を以下のとおり繰り返す。
・粗調整時:48(調節段数)×214(相関値累積数)=786,432回
・微調整時:16(調節段数)×214(相関値累積数)=262,144回
従って、合計の所要時間は、
(786,4326+262,144)×595,125ns
=6.24×1011nsec(約10分)
となる。
【0032】
これに対して、本発明による主信号経路を経由したフィルタ係数の配送の書替え動作では、1回のフィルタ係数の切替え動作につき、29タップ数分の転送にクロック数で29クロック、メモリ(RAM)から遅延制御フィルタまでの転送にクロック数で約100クロックを要する。また、1クロック当たり16.7nsであるとすると、29タップ数のフィルタ係数を切替える動作には、
(29+100)×16.7ns=2,153ns
の時間が掛かることになる。
【0033】
この書替え動作を、上述のとおり、
・粗調整時:48(調節段数)×214(相関値累積数)=786,432回
・微調整時:16(調節段数)×214(相関値累積数)=262,144回
繰り返すものとすると、合計所要時間は、
(786,4326+262,144)×2,153ns
=2,26×109 ns(約2秒)
となる。
【0034】
即ち、従来の手段では1回の切り替えに595,125ns、合計で約10分を要するのに対し、本発明の手段では、1回の切り替えに2,153ns、合計で約2秒の所要時間で済むことになり、本発明により、回路規模の大幅な増大を招くことなく、フィルタ係数の切替えに凡そ300倍高速化することができることになる。
【0035】
(付記1) 送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたことを特徴とする適応プリディストータ型歪補償送信装置。
(付記2) 前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有することを特徴とする請求項1に記載の適応プリディストータ型歪補償送信装置。
(付記3) 前記フィルタ係数配送手段は、歪補償部内部で送信信号を主信号経路から分岐して折り返す試験係経路を転用して配送することを特徴とする付記1又は2に記載の適応プリディストータ型歪補償送信装置。
(付記4) 送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする適応プリディストータ型歪補償送信装置の遅延制御フィルタ係数の切替え方法。
【0037】
【発明の効果】
以上説明したように、本発明によれば、遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送して書替えることにより、僅かな回路の追加で遅延制御フィルタのフィルタ係数を高速に切替えることができる。
【0038】
また、切替え用のフィルタ係数群を格納したメモリ(RAM)から、制御用のプロセッサ(CPU)の介在なしに、フィルタ係数を直接主信号経路に配送可能なため、該メモリ(RAM)レイアウトについて、制御用のプロセッサ(CPU)の配置と係りなく、適応型ディジタルプリディストータのLSI回路の内外に自由に配置することが可能となる。
【図面の簡単な説明】
【図1】本発明の歪補償送信装置のブロック図である。
【図2】本発明のベースバンド部と適応型ディジタルプリディストータとに追加する回路を示す図である。
【図3】遅延調整用ディジタルフィルタに加える変更を示す図である。
【図4】従来の歪補償送信装置のブロック図である。
【図5】ディジタルフィルタのフィルタ係数をレジスタに設定する従来例を示す図である。
【符号の説明】
1−1 ベースバンド部
1−11 メモリ(RAM)
1−12 制御用プロセッサ(CPU)
1−2 適応型ディジタルプリディストータ
4−21 乗算器
4−22 ルックアップテーブル
4−23 最小二乗平均算出部
4−24 比較部
1−25 レジスタ
1−26 遅延調整用ディジタルフィルタ
4−27 セレクタ
4−3 ディジタルアナログ変換器
4−4 アナログ増幅回路部
4−5 アンテナ
4−6 アナログディジタル変換器
Claims (3)
- 送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたことを特徴とする適応プリディストータ型歪補償送信装置。 - 前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有することを特徴とする請求項1に記載の適応プリディストータ型歪補償送信装置。
- 送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする適応プリディストータ型歪補償送信装置の遅延制御フィルタ係数の切替え方法。
Priority Applications (1)
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JP2003184287A JP2005020515A (ja) | 2003-06-27 | 2003-06-27 | 適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法 |
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JP2003184287A JP2005020515A (ja) | 2003-06-27 | 2003-06-27 | 適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法 |
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JP2005020515A true JP2005020515A (ja) | 2005-01-20 |
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JP2003184287A Withdrawn JP2005020515A (ja) | 2003-06-27 | 2003-06-27 | 適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2005020515A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009188636A (ja) * | 2008-02-05 | 2009-08-20 | Sumitomo Electric Ind Ltd | プリディストータ、拡張型プリディストータ及び増幅回路 |
US8014443B2 (en) | 2005-10-17 | 2011-09-06 | Hitachi Kokusai Electric Inc. | Non-linear distortion detection method and distortion compensation amplifying device |
US8933752B2 (en) | 2010-10-21 | 2015-01-13 | Fujitsu Limited | Power amplifier apparatus, distortion compensation coefficient updating method, and transmission apparatus |
-
2003
- 2003-06-27 JP JP2003184287A patent/JP2005020515A/ja not_active Withdrawn
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