JP2005018946A

JP2005018946A - Composite memory device

Info

Publication number: JP2005018946A
Application number: JP2003185866A
Authority: JP
Inventors: Isao Nishitani; 功西谷
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-06-27
Filing date: 2003-06-27
Publication date: 2005-01-20
Anticipated expiration: 2023-06-27
Also published as: JP4368150B2

Abstract

<P>PROBLEM TO BE SOLVED: To reduce size and weight in a composite memory device by reducing control input terminals. <P>SOLUTION: The device is the composite memory device in which two memory chips #0 and #1 are mounted inside one package. Data readout and data write operation for each of the chips are controlled by a first control signal for bank enabling inputted from a first control input terminal BE0# for bank enabling, a second control signal for bank enabling inputted from a second control input terminal BE1# for bank enabling and a common control signal for output enabling/write enabling inputted from control input terminals OE/WE# for the output enabling/write enabling. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、一つのパッケージ内に複数のメモリチップ（ＩＣチップ）が搭載され、それそれのメモリチップと外部端子とが接続された複合メモリ装置に関する。
【０００２】
【従来の技術】
近年、携帯電話機やコンピュータシステムなどの機器の高性能化に伴って、これらの機器に搭載されるメモリ装置には、高密度でかつ大容量のメモリチップが必要とされていると共に、小型でかつ軽量な実装形態も求められている。そのため、高密度実装に適したパッケージ内に複数のメモリチップを搭載し、樹脂などによって封止することによって、複合メモリモジュール（複合メモリ装置）が作製されている。以下に、このような従来の複合メモリ装置について説明する。
【０００３】
図４は、従来の複合メモリ装置（メモリモジュール）の構成例を示す回路図である。
【０００４】
図４において、この複合メモリ装置は、一つのモジュール内に、二つのメモリチップ（チップ＃０およびチップ＃１）が内蔵されている。これらの二つのメモリチップはそれぞれ、共通のアドレス入力端子、共通のデータ入出力端子、制御入力端子および電源入力端子を有し、それぞれ、パッケージの外部端子であるアドレス入力端子、データ入出力端子、バンク制御入力端子、アウトプットイネーブル制御入力端子、ライトイネーブル制御入力端子および電源入力端子に接続されている。
【０００５】
具体的には、チップ＃０は、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、チップイネーブル制御入力端子ＣＥ０＃、アウトプットイネーブル制御入力端子ＯＥ０＃、ライトイネーブル制御入力端子ＷＥ０＃、電源入力端子ＶｃｃおよびＧＮＤを有している。また、チップ＃１は、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、チップイネーブル制御入力端子ＣＥ１＃、アウトプットイネーブル制御入力端子ＯＥ１＃、ライトイネーブル制御入力端子ＷＥ１＃、電源入力端子ＶｃｃおよびＧＮＤを有している。
【０００６】
これらのチップ＃０およびチップ＃１のそれぞれのアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、電源入力端子ＶｃｃおよびＧＮＤは、パッケージの外部端子であるアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、電源入力端子ＶｃｃおよびＧＮＤに接続されている。また、チップ＃０およびチップ＃１のそれぞれのチップイネーブル制御入力端子ＣＥ０＃およびＣＥ１＃は、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃にそれぞれ接続され、アウトプットイネーブル制御入力端子ＯＥ０＃およびＯＥ１＃は、パッケージの外部端子であるアウトプットイネーブル制御入力端子ＯＥ＃に共通に接続され、ライトイネーブル制御入力端子ＷＥ０＃およびＷＥ１＃は、パッケージの外部端子であるライトイネーブル制御入力端子ＷＥ＃に共通に接続されている。
【０００７】
このように構成された従来の複合メモリ装置について、チップ＃０およびチップ＃１へのデータ書き込み動作およびデータ読み出し動作について説明する。なお、以下の説明では、各制御入力端子とその端子から入力される制御信号とに同じ符号を付して説明を行っている。
【０００８】
図５は、図４のチップ＃０およびチップ＃１のそれぞれへのデータ書き込みおよびデータ読み出し動作時にパッケージの外部端子に供給される各信号のタイミングを示す信号波形図である。
【０００９】
図５において、スタンバイ状態では、バンクイネーブル制御入力信号ＢＥ０＃およびＢＥ１＃、アウトプットイネーブル制御信号ＯＥ＃、ライトイネーブル制御信号ＷＥ＃は、全て“Ｈ”レベルである。
【００１０】
チップ＃０へのデータ書き込みおよびデータ読み出し動作時には、まず、矢印Ａに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｂに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｌ”レベルとされる。このとき、矢印Ｃに示すように、バンクイネーブル制御信号ＢＥ１＃は、“Ｈ”レベルのままである。
【００１１】
ここで、チップ＃０へのデータ書き込み動作を行う場合には、矢印Ｄに示すように、ライトイネーブル制御信号ＷＥ＃が“Ｌ”レベルとされ、矢印Ｅに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが入力される。
【００１２】
また、チップ＃０からのデータ読み出し動作を行う場合には、矢印Ｆに示すように、アウトプットイネーブル制御信号ＯＥ＃が“Ｌ”レベルとされ、矢印Ｇに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００１３】
これと同様に、チップ＃１へのデータ書き込みおよびデータ読み出し動作時には、まず、矢印Ｈに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｉに示すように、バンクイネーブル制御入力信号ＢＥ１＃が“Ｌ”レベルとされる。このとき、矢印Ｊに示すように、バンクイネーブル制御信号ＢＥ０＃は“Ｈ”レベルのままである。
【００１４】
ここで、チップ１＃へのデータ書き込み動作を行う場合には、矢印Ｋに示すように、ライトイネーブル制御信号ＷＥ＃が“Ｌ”レベルとされ、矢印Ｌに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが入力される。
【００１５】
また、チップ１＃からのデータ読み出し動作を行う場合には、矢印Ｍに示すように、アウトプットイネーブル制御信号ＯＥ＃が“Ｌ”レベルとされ、矢印Ｎに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００１６】
以上のような従来技術が、例えば特許文献１〜５に開示されている。
【００１７】
【特許文献１】
特開昭６０−１７１６９４号公報
【特許文献２】
特開２００１−２７３７５５号公報
【特許文献３】
特開平２００２−４２４７４号公報
【特許文献４】
特開平２００３−７９６３号公報
【特許文献５】
特開２００３−１６３３２６号公報
【００１８】
【発明が解決しようとする課題】
上記従来の複合メモリ装置では、外部端子の数は、電源入力端子ＶｃｃおよびＧＮＤ、アドレス入力端子Ａ０〜Ａ２２、データ入力端子ＤＱ０〜ＤＱ１５、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプットイネーブル制御入力端子ＯＥ＃、ライトイネーブル制御入力端子ＷＥ＃の合計４５本である。
【００１９】
一般に、メモリ装置用のパッケージとしては、４４ＳＯＰパッケージが広く使用されている。
【００２０】
しかしながら、上記従来の複合メモリ装置では、外部端子数が４５本であるため、この４４ＳＯＰパッケージを用いることはできない。４５本以上の外部端子数を有するＳＯＰパッケージでは、外部端子数が多くなり過ぎ、外形も大きくなるため、実装面積の点からも不利となる。したがってて、複合メモリ装置に対して、さらなる小型化および軽量化が必要とされる場合には、外部端子数が４４本の４４ＳＯＰパッケージを用いることができるように、外部端子数を少なくとも１本削減することが有力な手段となる。
【００２１】
本発明は、上記従来の問題を解決するもので、制御入力端子を削減して４４ＳＯＰパッケージを用いることができ、小型化および軽量化を実現することができる複合メモリ装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の複合メモリ装置は、Ｎ個（Ｎは自然数）のメモリチップが一つのパッケージ内に搭載されて、該Ｎ個のメモリチップに対するデータ読み出しおよびデータ書き込みを制御可能とする複合メモリ装置において、該データ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル／ライトイネーブル共通制御信号が入力される共通制御入力端子を有しており、そのことにより上記目的が達成される。
【００２３】
また、好ましくは、本発明の複合メモリ装置におけるＮは２である。
【００２４】
さらに、好ましくは、本発明の複合メモリ装置において、第１のバンクイネーブル制御入力端子および第２のバンクイネーブル制御入力端子をさらに有し、該第１のバンクイネーブル制御入力端子から入力される第１のバンクイネーブル制御信号と、該第２のバンクイネーブル制御入力端子から入力される第２のバンクイネーブル制御信号と、前記共通制御入力端子から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とを各入力とすることにより、第１のメモリチップおよび第２のメモリチップのそれぞれのデータ読み出しおよびデータ書き込み動作を制御する各制御信号（複数の制御信号）を出力する論理回路を有する。
【００２５】
さらに、好ましくは、本発明の複合メモリ装置における論理回路は、前記第１のバンクイネーブル制御信号が第１の論理レベルで、前記第２のバンクイネーブル制御信号が第１の論理レベルのときに、アウトプット／ライトイネーブル共通制御信号が第１の論理レベルになる各入力により、前記第１のメモリチップをデータ書き込み状態とする前記各制御信号（複数の制御信号）を出力し、該第１のバンクイネーブル制御信号が第１の論理レベルで、該第２のチップイネーブル制御信号が第２の論理レベルのときに、該アウトプット／ライトイネーブル共通制御信号が第１の論理レベルになる各入力により、該第１のメモリチップをデータ読み出し状態とする該各制御信号（複数の制御信号）を出力する。
【００２６】
さらに、好ましくは、本発明の複合メモリ装置における論理回路は、前記第１のバンクイネーブル制御信号および第２のバンクイネーブル制御信号が入力されて、前記第１のメモリチップを活性化させる第１のチップイネーブル制御信号および、前記第２のメモリチップを活性化させる第２のチップイネーブル制御信号を前記制御信号としてそれぞれ出力可能とするチップイネーブル制御信号変換回路と、該第１のバンクイネーブル制御信号、該第２のバンクイネーブル制御信号および前記アウトプットイネーブル／ライトイネーブル共通制御信号が入力されて、該第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号および、該第１のメモリチップおよび第２のメモリチップに共通のライトイネーブル制御信号を前記制御信号としてそれぞれ出力可能とするアウトプット／ライトイネーブル制御信号変換回路とを有する。
【００２７】
さらに、好ましくは、本発明の複合メモリ装置におけるチップイネーブル制御信号変換回路は、二つのＮＯＲゲートと二つのインバータとを有し、第１のＮＯＲゲートは、一方の入力端子に前記第１のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて第２のＮＯＲゲートの一方の入力端子および第１のインバータに接続され、第２のＮＯＲゲートは、他方の入力端子に前記第２のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて該第１のＮＯＲゲートの他方の入力端子および第２のインバータに接続され、該第１のインバータから前記第１のチップイネーブル制御信号が出力されると共に、該第２のインバータから前記第２のチップイネーブル制御信号が出力される。
【００２８】
さらに、好ましくは、本発明の複合メモリ装置におけるアウトプット／ライトイネーブル制御信号変換回路は、三つのＯＲゲートと一つの第３のインバータとを有し、第１のＯＲゲートは、一方の入力端子に前記第１のバンクイネーブル制御信号が入力され、他方の入力端子に前記第２のバンクイネーブル制御信号が入力され、その出力端子が二つに分岐されて第３のＯＲゲートの一方の入力端子に接続されると共に、該第３のインバータを介して第２のＯＲゲートの一方の入力端子に接続され、該第２のＯＲゲートおよび該第３のＯＲゲートはそれぞれ、各他方の入力端子にそれぞれ前記アウトプット／ライトイネーブル共通制御信号がそれぞれ入力され、該第２のＯＲゲートの出力端子から前記第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号を出力すると共に、該第３のＯＲゲートから該第１のメモリチップおよび該第２のメモリチップに共通のライトイネーブル制御信号を出力する。
【００２９】
上記構成により、以下に、本発明の作用について説明する。
【００３０】
本発明においては、複数（Ｎ個；Ｎ派自然数）のメモリチップ（ＩＣチップ）が一つのパッケージ内に搭載された複合メモリ装置において、それらのメモリチップのデータ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル制御信号およびライトイネーブル制御信号が共通化されて一つの共通制御入力端子から入力されるため、外部端子である制御入力端子を削減することが可能となる。
【００３１】
例えば、二つのメモリチップが一つのパッケージ内に搭載された複合メモリ装置において、第１のバンクイネーブル制御信号と、第２のバンクイネーブル制御信号と、一つの共通制御入力端子から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とによって、それぞれのメモリチップのデータ読み出しおよびデータ書き込み動作を制御することが可能となる。
【００３２】
第１のバンクイネーブル制御信号および第２のバンクイネーブル制御信号は、チップイネーブル制御信号変換回路によって、第１のメモリチップを活性化させる第１のチップイネーブル制御信号および、第２のチップを活性化させる第２のチップイネーブル制御信号に変換することができる。また、第１のバンクイネーブル制御信号と第２のバンクイネーブル制御信号とアウトプットイネーブル／ライトイネーブル共通制御信号は、アウトプットイネーブル／ライトイネーブル制御信号変換回路によって、第１のメモリチップおよび第２のメモリチップに共通のアウトプットイネーブル制御信号およびライトイネーブル制御信号に変換することができる。
【００３３】
この構成では、初めに、第１のバンクイネーブル制御信号を第１の論理レベルとし、次に、第２のバンクイネーブル制御信号を第１の論理レベルとし、その後、アウトプット／ライトイネーブル共通制御信号を第１の論理レベルとすることによって、第１のメモリチップをデータ書き込み状態とすることができる。また、第１のバンクイネーブル制御信号が第１の論理レベルで、第２のチップイネーブル制御信号が第２の論理レベルとし、アウトプット／ライトイネーブル共通制御信号を第１の論理レベルとすることによって、第１のメモリチップをデータ読み出し状態とすることができる。
【００３４】
【発明の実施の形態】
以下に、本発明の複合メモリ装置の実施形態について、図面を参照しながら説明する。
【００３５】
図１は、本発明の複合メモリ装置（複合メモリモジュール）の実施形態における構成例を示す回路図である。
【００３６】
図１において、この複合メモリ装置は、一つのモジュール内に、二つのメモリチップ（チップ＃０およびチップ＃１）が内蔵されており、その周辺にチップ制御信号変換回路１０と、アウトプット／ライトイネーブル制御信号変換回路２０とを有する論理回路が設けられている。
【００３７】
これらの二つのメモリチップ０＃および１＃はそれぞれ、共通のアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、電源入力端子ＶｃｃおよびＧＮＤを有し、それぞれ、パッケージの外部端子であるアドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜１５、電源入力端子ＶｃｃおよびＧＮＤに接続されている。
【００３８】
また、チップ＃０は、チップイネーブル制御入力端子ＣＥ０＃、アウトプットイネーブル制御入力端子ＯＥ０＃およびライトイネーブル制御入力端子ＷＥ０＃を有している。また同様に、チップ＃１は、チップイネーブル制御入力端子ＣＥ１＃、アウトプットイネーブル制御入力端子ＯＥ１＃およびライトイネーブル制御入力端子ＷＥ１＃を有している。
【００３９】
また、それぞれのチップ＃０およびチップ＃１のデータ書き込みおよびデータ読み出し動作を制御するための制御入力端子として、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃（一つの共通制御入力端子）が設けられている。
【００４０】
これらのチップ＃０およびチップ＃１のそれぞれのチップイネーブル制御入力端子ＣＥ０＃およびＣＥ１＃は、チップイネーブル制御信号変換回路１０を介して、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃にそれぞれ接続されている。
【００４１】
また、チップ＃０およびチップ＃１のそれぞれのアウトプットイネーブル制御入力端子ＯＥ０＃およびＯＥ１＃は、アウトプット／ライトイネーブル制御信号変換回路２０を介して、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃に共通に接続されている。
【００４２】
さらに、チップ＃０およびチップ＃１のそれぞれのライトイネーブル制御入力端子ＷＥ０＃およびＷＥ１＃は、アウトプット／ライトイネーブル制御信号変換回路２０を介して、パッケージの外部端子であるバンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃に共通に接続されている。
【００４３】
チップイネーブル制御信号変換回路１０では、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃からバンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃が入力され、それぞれ、チップイネーブル制御信号ＣＥ０＃およびＣＥ１＃に変換されて出力されるようになっている。
【００４４】
このチップイネーブル制御入力信号変換回路１０は、二つのＮＯＲゲート１１および１２と、二つのインバータ１３および１４とを有している。ＮＯＲゲート１１は、一方の入力端子にバンクイネーブル制御信号ＢＥ０＃が入力され、出力端子が二つに分岐されてＮＯＲゲート１２の一方の入力端子およびインバータ１３の入力端子に接続されている。また、ＮＯＲゲート１２は、他方の入力端子にバンクイネーブル制御信号ＢＥ１＃が入力され、出力端子が二つに分岐されてＮＯＲゲート１２の他方の入力端子およびインバータ１４の入力端子に接続されている。インバータ１３からの出力信号ＸＢＥ０＃は、チップイネーブル制御信号ＣＥ０＃としてチップ＃０のチップイネーブル制御入力端子ＣＥ０＃に供給される。また、インバータ１４からの出力信号ＸＢＥ１＃は、チップイネーブル制御信号ＣＥ１＃としてチップ＃１のチップイネーブル制御入力端子ＣＥ１＃に供給されている。
【００４５】
また、バンクイネーブル制御信号変換回路２０では、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃からバンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃が入力されると共に、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃からアウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が入力され、共通のアウトプットイネーブル制御入力信号ＯＥ＃に変換されて出力されると共に、共通のライトイネーブル制御入力信号ＷＥ＃に変換されて出力されるようになっている。
【００４６】
このアウトプット／ライトイネーブル制御信号変換回路２０は、三つのＯＲゲート２１、２２および２３と一つのインバータ２４とを有している。ＯＲゲート２１は、一方の入力端子にバンクイネーブル制御信号ＢＥ０＃が入力され、他方の入力端子にバンクイネーブル制御信号ＢＥ１＃が入力され、出力端子が二つに分岐されてＯＲゲート２３の一方の入力端子に接続されると共に、インバータ２４を介してＯＲゲート２２の一方の入力端子に接続されている。また、ＯＲゲート２２およびＯＲゲート２３はそれぞれ、他方の入力端子にアウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が入力されている。ＯＲゲート２２の出力端子からは、チップ＃０およびチップ＃１に共通のアウトプットイネーブル制御信号ＯＥ＃が出力されて、チップ＃０およびチップ＃１のそれぞれのアウトプットイネーブル制御入力端子ＯＥ０＃およびＯＥ１＃に供給されている。また、ＯＲゲート２３の出力端子からは、チップ＃０およびチップ＃１に共通のライトイネーブル制御信号ＷＥ＃が出力されて、チップ＃０およびチップ＃１のそれぞれのライトイネーブル制御入力端子ＷＥ０＃およびＷＥ１＃に供給されている。
【００４７】
次に、このように構成された本実施形態の複合メモリ装置について、チップ＃０およびチップ＃１へのデータ書き込みおよびデータ読み出し動作を説明する。なお、以下の説明では、各制御入力端子とその端子から入力される制御信号とに同じ符号を付して説明を行っている。
【００４８】
まず、チップ＃０へのデータ書き込みおよびデータ読み出し動作について説明する。
【００４９】
図２は、図１の複合メモリ装置のチップ＃０へのデータ書き込みおよびデータ読み出し動作時にパッケージの外部端子に供給される各信号のタイミングを示す信号波形図である。
【００５０】
図２に示すように、まず、スタンバイ状態では、バンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃は、全て“Ｈ”レベルとされる。このとき、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ０＃およびＸＢＥ１＃は共に“Ｈ”レベルとなり、これらの信号が供給されるチップ＃０およびチップ＃１のチップ制御入力端子ＣＥ０＃およびＣＥ１＃も“Ｈ”レベルとなるため、チップ＃０およびチップ＃１は共にスタンバイ状態となる。また、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃も“Ｈ”レベルとされるため、アウトプット／ライトイネーブル制御信号変換回路２０の出力信号ＯＥ＃およびＷＥ＃は共に“Ｈ”レベルとなる。
【００５１】
チップ＃０へのデータ書き込みおよび読出し動作時には、まず、矢印Ａに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｂに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｌ”レベルとされる。このとき、矢印Ｃに示すように、バンクイネーブル制御信号ＢＥ１＃は“Ｈ”レベルのままである。これにより、矢印Ｄに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ０＃が“Ｌ”レベルに変化し、チップ＃０のチップイネーブル制御入力端子ＣＥ０＃も“Ｌ”レベルとなる。このとき、矢印Ｅに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ１＃は“Ｈ”レベルのままであるため、チップ＃１のチップイネーブル制御入力端子ＣＥ１＃も“Ｈ”レベルのままとなり、チップ＃０のみがイネーブル状態となる。
【００５２】
ここで、チップ＃０へのデータ書き込み動作を行う場合には、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ１＃も“Ｌ”レベルとされ、その後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルとされる。まず、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ１＃が“Ｌ”レベルにされると、矢印Ｈに示すように、アウトプット／ライトイネーブル制御信号変換回路２０を構成するＯＲゲート２１からの出力信号ＸＯＥＷＥが“Ｌ”レベルになる。この後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされると、矢印Ｉに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＷＥ＃が“Ｌ”レベルとなる。これによって、チップ＃０はデータ書き込み状態となり、矢印Ｊに示すように、このタイミングでデータ入出力端子ＤＱ０〜ＤＱ１５から入力されたデータが指定アドレスに書き込まれる。このとき、矢印Ｋに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｈ”レベルのままである。
【００５３】
また、チップ＃０のデータ読み出し動作を行う場合には、矢印Ｌに示すように、バンクイネーブル制御信号ＢＥ１＃が“Ｈ”レベルとされ、この状態で、矢印Ｍに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされる。これによって、矢印Ｎに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｌ”レベルになり、矢印Ｏに示すように、出力信号ＷＥ＃はＨ”レベルのままである。したがって、チップ＃０はデータ読み出し状態となり、矢印Ｐに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００５４】
次に、チップ＃１へのデータ書き込みおよびデータ読み出し動作について説明する。
【００５５】
図３は、図１の複合メモリ装置のチップ＃１へのデータ書き込みおよびデータ読み出し動作時にパッケージの外部端子に供給される各信号のタイミングを示す信号波形図である。
【００５６】
図３に示すように、まず、矢印Ａに示すように、アドレス入力端子Ａ０〜Ａ２２に指定するアドレスが入力され、矢印Ｂに示すように、バンクイネーブル制御信号ＢＥ１＃が“Ｌ”レベルとされる。このとき、矢印Ｃに示すように、バンクイネーブル制御信号ＢＥ０＃は“Ｈ”レベルのままである。これにより、矢印Ｄに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ１＃が“Ｌ”レベルに変化し、チップ＃１のチップイネーブル制御入力端子ＣＥ１＃も“Ｌ”レベルとなる。このとき、矢印Ｅに示すように、チップイネーブル制御信号変換回路１０からの出力信号ＸＢＥ０＃は“Ｈ”レベルのままであるため、チップ＃０のチップイネーブル制御入力端子ＣＥ０＃も“Ｈ”レベルのままとなり、チップ＃１のみがイネーブル状態となる。
【００５７】
ここで、チップ＃１へのデータ書き込み動作を行う場合には、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ０＃も“Ｌ”レベルとされ、その後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルとされる。まず、矢印Ｆに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｌ”レベルにされると、矢印Ｈに示すように、アウトプット／ライトイネーブル制御信号変換回路２０を構成するＯＲゲート２１からの出力信号ＸＯＥＷＥが“Ｌ”レベルになる。この後で、矢印Ｇに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされると、矢印Ｉに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＷＥ＃が“Ｌ”レベルとなる。これによって、チップ＃１はデータ書き込み状態となり、矢印Ｊに示すように、このタイミングでデータ入出力端子ＤＱ０〜ＤＱ１５から入力されたデータが指定アドレスに書き込まれる。このとき、矢印Ｋに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｈ”レベルのままである。
【００５８】
また、チップ＃１のデータ読み出し動作を行う場合には、矢印Ｌに示すように、バンクイネーブル制御信号ＢＥ０＃が“Ｈ”レベルとされ、この状態で、矢印Ｍに示すように、アウトプット／ライトイネーブル共通制御信号ＯＥ／ＷＥ＃が“Ｌ”レベルにされる。これによって、矢印Ｎに示すように、アウトプット／ライトイネーブル制御信号変換回路２０からの出力信号ＯＥ＃は“Ｌ”レベルになり、矢印Ｏに示すように、出力信号ＷＥ＃はＨ”レベルのままである。したがって、チップ＃１はデータ読み出し状態となり、矢印Ｐに示すように、データ入出力端子ＤＱ０〜ＤＱ１５からデータが出力される。
【００５９】
以上のように、本実施形態の複合メモリ装置によれば、バンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃が共に“Ｌ”レベルになったときに、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃から入力されるアウトプット／ライトイネーブル共通制御信号は、実質上、ライトイネーブル制御信号ＷＥ＃として働くことが分かる。この場合、バンクイネーブル制御信号ＢＥ０＃が先に“Ｌ”レベルになった場合には、チップ＃０へのデータ書き込み状態となり、ＢＥ１＃が先に“Ｌ”レベルになった場合には、チップ＃１へのデータ書き込み状態となる。
【００６０】
さらに、バンクイネーブル制御信号ＢＥ０＃およびＢＥ１＃のいずれか一方が“Ｌ”レベルの場合には、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃から入力されるアウトプット／ライトイネーブル共通制御信号は、実質上、アウトプットイネーブル制御信号ＯＥ＃として働くことが分かる。この場合、バンクイネーブル制御信号ＢＥ０＃のみが“Ｌ”レベルになった場合には、チップ＃０がデータ読み出し状態となり、ＢＥ１＃のみが“Ｌ”レベルになった場合には、チップ＃１がデータ読み出し状態となる。
【００６１】
以上説明したように、本実施形態の複合メモリ装置によれば、二つのメモリチップのデータ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル制御信号およびライトイネーブル制御信号が共通化されて一つの制御入力端子から入力されるため、外部端子である制御入力端子を１本分削減することができる。
【００６２】
このような１本の外部端子の削減は、装置の小型化および軽量化のために、大きな効果を生じる。例えば、メモリ装置用のパッケージとして、従来から広く使用されているものとしては４４ＳＯＰパッケージが挙げられる。この４４ＳＯＰパッケージは比較的安価であり、複合メモリ装置の開発／生産時に用いられる４４ＳＯＰ対応のＩＣソケットについても比較的安価である。さらに、４４ＳＯＰパッケージは、標準的なパッケージであるため、テスト用実装ボードなどの試験装置や治具なども他のデバイスのものを用いることが可能になる。
【００６３】
ところが、図４に示す従来の複合メモリ装置において、外部端子数は、電源入力端子ＶｃｃおよびＧＮＤ、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプットイネーブル制御入力端子ＯＥ＃、およびライトイネーブル制御入力端子ＷＥ＃の４５本である。従って、従来の複合メモリ装置では、外部端子数が４５本であるので、この４４ＳＯＰパッケージを使用することはできない。また、４５ピン以上のＳＯＰパッケージを用いると、外部端子数が多くなり、外形も大きくなるため、実装面積の上でも不利となる。
【００６４】
これに対して、本実施形態の複合メモリ装置によれば、外部端子数は、電源入力端子ＶｃｃおよびＧＮＤ、アドレス入力端子Ａ０〜Ａ２２、データ入出力端子ＤＱ０〜ＤＱ１５、バンクイネーブル制御入力端子ＢＥ０＃およびＢＥ１＃、アウトプット／ライトイネーブル共通制御入力端子ＯＥ／ＷＥ＃の４４本である。したがって、本実施形態の複合メモリ装置では、４４ＳＯＰパッケージを使用することによって、従来の複合メモリ装置よりも安価で小型化・軽量化された複合メモリ装置を実現することができる。
【００６５】
なお、上記実施形態では、二つのメモリチップが一つのパッケージ内に搭載される場合について説明したが、これに限らず、三つのメモリチップ、さらにはＮ（Ｎは自然数）個のメモリチップが一つのパッケージ内に搭載される場合についても、上記実施形態の二つのメモリチップ搭載の場合と同様の考え方で本発明の複合メモリ装置を構成することができて、本発明の外部端子削減効果を奏することができる。
【００６６】
【発明の効果】
以上により、本発明によれば、複数のメモリチップが一つのパッケージ内に搭載された複合メモリ装置において、それらのメモリチップのデータ読み出しおよびデータ書き込みを制御するためのアウトプットイネーブル制御信号およびライトイネーブル制御信号が共通化されて一つの共通制御入力端子から入力されるため、従来の複合メモリ装置に比べて、外部端子である制御入力端子を削減することが可能である。
【００６７】
例えば、二つのメモリチップが一つのパッケージ内に搭載された複合メモリ装置では、第１のバンクイネーブル制御信号と、第２のバンクイネーブル制御信号と、一つの共通制御入力端子から入力されるアウトプットイネーブル／ライトイネーブル共通制御信号とによって、それぞれのメモリチップのデータ読み出しおよびデータ書き込み動作を制御することができるため、従来の複合メモリ装置に比べて、外部端子（ピン）を１本削減することが可能になる。これによって、従来の複合メモリ装置に比べて、装置の小型化および軽量化を図ることができ、標準的なパッケージを用いて安価な複合メモリ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の複合メモリ装置の実施形態における構成例を示す回路図である。
【図２】図１の複合メモリ装置におけるチップ＃０へのデータ書き込みおよび読み出し動作を説明するための信号波形図である。
【図３】図１の複合メモリ装置におけるチップ＃１へのデータ書き込みおよび読み出し動作を説明するための信号波形図である。
【図４】従来の複合メモリ装置の構成例を示す回路図である。
【図５】従来の複合メモリ装置におけるデータ書き込みおよび読み出し動作を説明するための信号波形図である。
【符号の説明】
１０チップイネーブル制御信号変換回路
１１、１２ＮＯＲゲート
１３、１４、２４インバータ
２０アウトプット／ライトイネーブル制御信号変換回路
２１〜２３ＯＲ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a composite memory device in which a plurality of memory chips (IC chips) are mounted in one package, and the memory chips and external terminals are connected.
[0002]
[Prior art]
In recent years, with high performance of devices such as mobile phones and computer systems, memory devices mounted on these devices are required to have high-density and large-capacity memory chips, and are small and There is also a need for a lightweight mounting form. Therefore, a composite memory module (composite memory device) is manufactured by mounting a plurality of memory chips in a package suitable for high-density mounting and sealing with a resin or the like. The conventional composite memory device will be described below.
[0003]
FIG. 4 is a circuit diagram showing a configuration example of a conventional composite memory device (memory module).
[0004]
In FIG. 4, this composite memory device has two memory chips (chip # 0 and chip # 1) built in one module. Each of these two memory chips has a common address input terminal, a common data input / output terminal, a control input terminal and a power input terminal, respectively, an address input terminal which is an external terminal of the package, a data input / output terminal, The bank control input terminal, the output enable control input terminal, the write enable control input terminal, and the power input terminal are connected.
[0005]
Specifically, chip # 0 includes address input terminals A0 to A22, data input / output terminals DQ0 to DQ15, chip enable control input terminal CE0 #, output enable control input terminal OE0 #, write enable control input terminal WE0 #, Power supply input terminals Vcc and GND are provided. Chip # 1 includes address input terminals A0 to A22, data input / output terminals DQ0 to DQ15, chip enable control input terminal CE1 #, output enable control input terminal OE1 #, write enable control input terminal WE1 #, and power input terminal. Vcc and GND.
[0006]
The address input terminals A0 to A22, the data input / output terminals DQ0 to DQ15, the power input terminals Vcc and GND of the chip # 0 and the chip # 1, respectively, are the address input terminals A0 to A22 that are external terminals of the package, the data input terminals Connected to output terminals DQ0 to DQ15, power supply input terminals Vcc and GND. Chip enable control input terminals CE0 # and CE1 # of chip # 0 and chip # 1 are connected to bank enable control input terminals BE0 # and BE1 # which are external terminals of the package, respectively, and output enable control input Terminals OE0 # and OE1 # are commonly connected to an output enable control input terminal OE # that is an external terminal of the package, and write enable control input terminals WE0 # and WE1 # are a write enable control input that is an external terminal of the package. Commonly connected to terminal WE #.
[0007]
With respect to the conventional composite memory device configured as described above, a data write operation and a data read operation to chip # 0 and chip # 1 will be described. In the following description, each control input terminal and a control signal input from the terminal are denoted by the same reference numerals.
[0008]
FIG. 5 is a signal waveform diagram showing the timing of each signal supplied to the external terminal of the package during data write and data read operations to each of chip # 0 and chip # 1 of FIG.
[0009]
In FIG. 5, in the standby state, the bank enable control input signals BE0 # and BE1 #, the output enable control signal OE #, and the write enable control signal WE # are all at the “H” level.
[0010]
At the time of data writing to and reading from the chip # 0, first, as shown by an arrow A, an address to be specified is input to the address input terminals A0 to A22. As shown by an arrow B, a bank enable control signal BE0 # is inputted. “L” level. At this time, as indicated by an arrow C, the bank enable control signal BE1 # remains at the “H” level.
[0011]
Here, when the data write operation to the chip # 0 is performed, the write enable control signal WE # is set to the “L” level as indicated by the arrow D, and the data input / output terminal DQ0 is indicated as indicated by the arrow E. Data is input from ~ DQ15.
[0012]
When performing a data read operation from the chip # 0, the output enable control signal OE # is set to the “L” level as indicated by the arrow F, and the data input / output terminal DQ0 is indicated as indicated by the arrow G. Data is output from DQ15.
[0013]
Similarly, at the time of data writing to and reading from the chip # 1, as shown by an arrow H, first, an address designated at the address input terminals A0 to A22 is inputted, and as shown by an arrow I, a bank enable The control input signal BE1 # is set to “L” level. At this time, as indicated by an arrow J, the bank enable control signal BE0 # remains at the “H” level.
[0014]
Here, when the data write operation to the chip 1 # is performed, the write enable control signal WE # is set to the “L” level as indicated by the arrow K, and the data input / output terminal DQ0 is indicated as indicated by the arrow L. Data is input from ~ DQ15.
[0015]
When the data read operation from the chip 1 # is performed, the output enable control signal OE # is set to the “L” level as indicated by the arrow M, and the data input / output terminal DQ0 is indicated as indicated by the arrow N. Data is output from DQ15.
[0016]
The conventional techniques as described above are disclosed in, for example, Patent Documents 1 to 5.
[0017]
[Patent Document 1]
JP-A-60-171694
[Patent Document 2]
JP 2001-273755 A
[Patent Document 3]
Japanese Patent Laid-Open No. 2002-42474
[Patent Document 4]
Japanese Patent Laid-Open No. 2003-7963
[Patent Document 5]
JP 2003-163326 A
[0018]
[Problems to be solved by the invention]
In the conventional composite memory device, the number of external terminals includes the power input terminals Vcc and GND, the address input terminals A0 to A22, the data input terminals DQ0 to DQ15, the bank enable control input terminals BE0 # and BE1 #, and the output enable control. There are a total of 45 input terminals OE # and write enable control input terminals WE #.
[0019]
In general, a 44SOP package is widely used as a package for a memory device.
[0020]
However, since the conventional composite memory device has 45 external terminals, the 44SOP package cannot be used. In an SOP package having 45 or more external terminals, the number of external terminals is too large and the outer shape is large, which is disadvantageous in terms of mounting area. Therefore, when further reduction in size and weight is required for the composite memory device, the number of external terminals is reduced by at least one so that a 44SOP package having 44 external terminals can be used. Doing is an effective means.
[0021]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described conventional problems, and to provide a composite memory device that can use a 44SOP package by reducing the number of control input terminals, and can achieve a reduction in size and weight. To do.
[0022]
[Means for Solving the Problems]
The composite memory device of the present invention is a composite memory device in which N (N is a natural number) memory chips are mounted in one package, and data read and data write to the N memory chips can be controlled. A common control input terminal to which an output enable / write enable common control signal for controlling the data reading and data writing is input is provided, thereby achieving the above object.
[0023]
Preferably, N in the composite memory device of the present invention is 2.
[0024]
Further preferably, the composite memory device of the present invention further includes a first bank enable control input terminal and a second bank enable control input terminal, and the first bank enable control input terminal inputs the first bank enable control input terminal. A bank enable control signal, a second bank enable control signal input from the second bank enable control input terminal, and an output enable / write enable common control signal input from the common control input terminal. A logic circuit that outputs each control signal (a plurality of control signals) for controlling the data read and data write operations of the first memory chip and the second memory chip by being input is provided.
[0025]
Further preferably, in the logic circuit in the composite memory device of the present invention, when the first bank enable control signal is at a first logic level and the second bank enable control signal is at a first logic level, In response to each input at which the output / write enable common control signal becomes the first logic level, each control signal (a plurality of control signals) for setting the first memory chip in the data write state is output, and the first When the bank enable control signal is at the first logic level and the second chip enable control signal is at the second logic level, the output / write enable common control signal is at the first logic level. The control signals (a plurality of control signals) for setting the first memory chip in a data read state are output.
[0026]
Furthermore, it is preferable that the logic circuit in the composite memory device of the present invention receives the first bank enable control signal and the second bank enable control signal, and activates the first memory chip. A chip enable control signal conversion circuit capable of outputting a chip enable control signal and a second chip enable control signal for activating the second memory chip as the control signals, and the first bank enable control signal; The second bank enable control signal and the output enable / write enable common control signal are input, the output enable control signal common to the first memory chip and the second memory chip, and the first Write enable system common to memory chip and second memory chip And a output / write enable control signal converting circuit capable outputs the signal as the control signal.
[0027]
Further preferably, the chip enable control signal conversion circuit in the composite memory device of the present invention has two NOR gates and two inverters, and the first NOR gate is connected to the first bank at one input terminal. An enable control signal is input, and its output terminal is branched into two and connected to one input terminal of the second NOR gate and the first inverter, and the second NOR gate is connected to the other input terminal at the first input terminal. 2 bank enable control signal is input, its output terminal is branched into two and connected to the other input terminal of the first NOR gate and the second inverter, and the first inverter A chip enable control signal is output, and the second chip enable control signal is output from the second inverter.
[0028]
Further preferably, the output / write enable control signal conversion circuit in the composite memory device of the present invention has three OR gates and one third inverter, and the first OR gate has one input terminal. The first bank enable control signal is input to the other input terminal, the second bank enable control signal is input to the other input terminal, its output terminal is branched into two, and one input terminal of the third OR gate And is connected to one input terminal of the second OR gate via the third inverter, and the second OR gate and the third OR gate are respectively connected to the other input terminal. The common output / write enable control signal is input to each of the first memory chip and the second memory chip from the output terminal of the second OR gate. Outputs a common output enable control signal to the flop, and outputs a common write enable control signals from said third OR gate to the first memory chip and the second memory chip.
[0029]
The operation of the present invention will be described below with the above configuration.
[0030]
In the present invention, in a composite memory device in which a plurality of (N; N-natural number) memory chips (IC chips) are mounted in one package, data reading and data writing of these memory chips are controlled. Since the output enable control signal and the write enable control signal are shared and input from one common control input terminal, it is possible to reduce the control input terminals which are external terminals.
[0031]
For example, in a composite memory device in which two memory chips are mounted in one package, a first bank enable control signal, a second bank enable control signal, and an output input from one common control input terminal The data read and data write operations of each memory chip can be controlled by the enable / write enable common control signal.
[0032]
The first bank enable control signal and the second bank enable control signal are activated by the chip enable control signal conversion circuit to activate the first chip enable control signal and the second chip, respectively. Can be converted into a second chip enable control signal. Further, the first bank enable control signal, the second bank enable control signal, and the output enable / write enable common control signal are output by the output enable / write enable control signal conversion circuit to the first memory chip and the second bank enable control signal. It is possible to convert the output enable control signal and the write enable control signal common to the memory chips.
[0033]
In this configuration, first, the first bank enable control signal is set to the first logic level, then the second bank enable control signal is set to the first logic level, and then the output / write enable common control signal is set. By setting to the first logic level, the first memory chip can be put into a data write state. Also, by setting the first bank enable control signal to the first logic level, the second chip enable control signal to the second logic level, and the output / write enable common control signal to the first logic level. The first memory chip can be in a data read state.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a composite memory device according to the present invention will be described below with reference to the drawings.
[0035]
FIG. 1 is a circuit diagram showing a configuration example in an embodiment of a composite memory device (composite memory module) of the present invention.
[0036]
Referring to FIG. 1, this composite memory device has two memory chips (chip # 0 and chip # 1) built in one module, and a chip control signal conversion circuit 10 and an output / write circuit around it. A logic circuit having an enable control signal conversion circuit 20 is provided.
[0037]
These two memory chips 0 # and 1 # have common address input terminals A0 to A22, data input / output terminals DQ0 to DQ15, power input terminals Vcc and GND, respectively, and are addresses that are external terminals of the package. It is connected to input terminals A0 to A22, data input / output terminals DQ0 to DQ15, power supply input terminals Vcc and GND.
[0038]
The chip # 0 has a chip enable control input terminal CE0 #, an output enable control input terminal OE0 #, and a write enable control input terminal WE0 #. Similarly, the chip # 1 has a chip enable control input terminal CE1 #, an output enable control input terminal OE1 #, and a write enable control input terminal WE1 #.
[0039]
Further, as control input terminals for controlling data writing and data reading operations of the respective chips # 0 and # 1, bank enable control input terminals BE0 # and BE1 #, output / write enable common control input terminal OE / WE # (one common control input terminal) is provided.
[0040]
The chip enable control input terminals CE0 # and CE1 # of the chips # 0 and # 1 are connected to bank enable control input terminals BE0 # and BE1 which are external terminals of the package via the chip enable control signal conversion circuit 10, respectively. # Is connected to each.
[0041]
The output enable control input terminals OE0 # and OE1 # of the chip # 0 and the chip # 1 are connected to bank enable control input terminals which are external terminals of the package via the output / write enable control signal conversion circuit 20. BE0 # and BE1 # are connected in common to the output / write enable common control input terminal OE / WE #.
[0042]
Further, the respective write enable control input terminals WE0 # and WE1 # of the chip # 0 and the chip # 1 are connected to the bank enable control input terminal BE0 which is an external terminal of the package via the output / write enable control signal conversion circuit 20. # And BE1 #, and output / write enable common control input terminal OE / WE #.
[0043]
In the chip enable control signal conversion circuit 10, bank enable control signals BE0 # and BE1 # are input from the bank enable control input terminals BE0 # and BE1 #, converted into chip enable control signals CE0 # and CE1 #, respectively, and output. It has become so.
[0044]
This chip enable control input signal conversion circuit 10 has two NOR gates 11 and 12 and two inverters 13 and 14. In the NOR gate 11, the bank enable control signal BE0 # is input to one input terminal, the output terminal is branched into two, and is connected to one input terminal of the NOR gate 12 and the input terminal of the inverter 13. Further, the NOR gate 12 receives the bank enable control signal BE1 # at the other input terminal, the output terminal branches into two, and is connected to the other input terminal of the NOR gate 12 and the input terminal of the inverter 14. . The output signal XBE0 # from the inverter 13 is supplied to the chip enable control input terminal CE0 # of the chip # 0 as the chip enable control signal CE0 #. The output signal XBE1 # from the inverter 14 is supplied to the chip enable control input terminal CE1 # of the chip # 1 as the chip enable control signal CE1 #.
[0045]
Bank enable control signal conversion circuit 20 receives bank enable control signals BE0 # and BE1 # from bank enable control input terminals BE0 # and BE1 #, and outputs / write enable common control input terminals OE / WE #. Output / write enable common control signal OE / WE # is input, converted into a common output enable control input signal OE # and output, and converted into a common write enable control input signal WE # and output. It has come to be.
[0046]
The output / write enable control signal conversion circuit 20 has three OR gates 21, 22 and 23 and one inverter 24. The OR gate 21 has a bank enable control signal BE0 # input to one input terminal, a bank enable control signal BE1 # input to the other input terminal, and an output terminal branched into two. In addition to being connected to the input terminal, it is connected to one input terminal of the OR gate 22 via the inverter 24. Each of the OR gate 22 and the OR gate 23 receives the output / write enable common control signal OE / WE # at the other input terminal. The output enable control signal OE # common to the chip # 0 and the chip # 1 is output from the output terminal of the OR gate 22, and the output enable control input terminals OE0 # and OE0 # of the chip # 0 and the chip # 1, respectively. OE1 # is supplied. Also, the write enable control signal WE # common to the chip # 0 and the chip # 1 is output from the output terminal of the OR gate 23, and the write enable control input terminals WE0 # and the chip # 0 and the chip # 1 respectively. It is supplied to WE1 #.
[0047]
Next, data writing and data reading operations to the chip # 0 and the chip # 1 will be described for the composite memory device of the present embodiment configured as described above. In the following description, each control input terminal and a control signal input from the terminal are denoted by the same reference numerals.
[0048]
First, data write and data read operations to chip # 0 will be described.
[0049]
FIG. 2 is a signal waveform diagram showing the timing of each signal supplied to the external terminal of the package at the time of data writing to and reading from chip # 0 of the composite memory device of FIG.
[0050]
As shown in FIG. 2, first, in the standby state, the bank enable control signals BE0 # and BE1 # and the output / write enable common control signals OE / WE # are all set to the “H” level. At this time, the output signals XBE0 # and XBE1 # from the chip enable control signal conversion circuit 10 are both at "H" level, and the chip control input terminals CE0 # and CE1 of the chips # 0 and # 1 to which these signals are supplied. Since # is also at the “H” level, both chip # 0 and chip # 1 are in a standby state. Since the output / write enable common control signal OE / WE # is also set to the “H” level, the output signals OE # and WE # of the output / write enable control signal conversion circuit 20 are both set to the “H” level. .
[0051]
At the time of data writing and reading operations to the chip # 0, first, as shown by an arrow A, an address designated to the address input terminals A0 to A22 is inputted, and as shown by an arrow B, the bank enable control signal BE0 # is “ L ”level. At this time, as indicated by an arrow C, the bank enable control signal BE1 # remains at the “H” level. As a result, as indicated by the arrow D, the output signal XBE0 # from the chip enable control signal conversion circuit 10 changes to the “L” level, and the chip enable control input terminal CE0 # of the chip # 0 also becomes the “L” level. . At this time, as indicated by an arrow E, since the output signal XBE1 # from the chip enable control signal conversion circuit 10 remains at “H” level, the chip enable control input terminal CE1 # of the chip # 1 is also at “H” level. Only chip # 0 is enabled.
[0052]
Here, when the data write operation to the chip # 0 is performed, the bank enable control signal BE1 # is also set to the “L” level as indicated by the arrow F, and then the output is output as indicated by the arrow G. / Write enable common control signal OE / WE # is set to "L" level. First, as shown by an arrow F, when the bank enable control signal BE1 # is set to the “L” level, as shown by an arrow H, the output from the OR gate 21 constituting the output / write enable control signal conversion circuit 20 is shown. The output signal XOEWE becomes “L” level. Thereafter, when the output / write enable common control signal OE / WE # is set to the “L” level as indicated by an arrow G, the output / write enable control signal conversion circuit 20 is indicated as indicated by an arrow I. The output signal WE # from the signal becomes “L” level. As a result, the chip # 0 enters the data write state, and as shown by the arrow J, the data input from the data input / output terminals DQ0 to DQ15 is written to the designated address at this timing. At this time, as indicated by an arrow K, the output signal OE # from the output / write enable control signal conversion circuit 20 remains at the “H” level.
[0053]
Further, when the data read operation of the chip # 0 is performed, the bank enable control signal BE1 # is set to the “H” level as indicated by the arrow L, and in this state, as shown by the arrow M, the output / Write enable common control signal OE / WE # is set to "L" level. As a result, the output signal OE # from the output / write enable control signal conversion circuit 20 becomes “L” level as indicated by an arrow N, and the output signal WE # is at H level as indicated by an arrow O. Therefore, chip # 0 enters a data read state, and data is output from data input / output terminals DQ0 to DQ15 as indicated by arrow P.
[0054]
Next, data write and data read operations to chip # 1 will be described.
[0055]
FIG. 3 is a signal waveform diagram showing the timing of each signal supplied to the external terminal of the package at the time of data writing to and reading from chip # 1 of the composite memory device of FIG.
[0056]
As shown in FIG. 3, first, as shown by an arrow A, an address to be specified is input to address input terminals A0 to A22, and as shown by an arrow B, the bank enable control signal BE1 # is set to the “L” level. The At this time, as indicated by an arrow C, the bank enable control signal BE0 # remains at the “H” level. As a result, as indicated by an arrow D, the output signal XBE1 # from the chip enable control signal conversion circuit 10 changes to the “L” level, and the chip enable control input terminal CE1 # of the chip # 1 also becomes the “L” level. . At this time, as indicated by an arrow E, since the output signal XBE0 # from the chip enable control signal conversion circuit 10 remains at the “H” level, the chip enable control input terminal CE0 # of the chip # 0 is also at the “H” level. Only chip # 1 is enabled.
[0057]
Here, when the data write operation to the chip # 1 is performed, the bank enable control signal BE 0 # is also set to the “L” level as indicated by the arrow F, and then the output is output as indicated by the arrow G. / Write enable common control signal OE / WE # is set to "L" level. First, as shown by the arrow F, when the bank enable control signal BE0 # is set to the “L” level, the output from the OR gate 21 constituting the output / write enable control signal conversion circuit 20 as shown by the arrow H is shown. The output signal XOEWE becomes “L” level. Thereafter, when the output / write enable common control signal OE / WE # is set to the “L” level as indicated by an arrow G, the output / write enable control signal conversion circuit 20 is indicated as indicated by an arrow I. The output signal WE # from the signal becomes “L” level. As a result, the chip # 1 enters the data write state, and as shown by the arrow J, the data input from the data input / output terminals DQ0 to DQ15 is written to the designated address at this timing. At this time, as indicated by an arrow K, the output signal OE # from the output / write enable control signal conversion circuit 20 remains at the “H” level.
[0058]
Further, when the data read operation of the chip # 1 is performed, the bank enable control signal BE0 # is set to the “H” level as indicated by the arrow L, and in this state, as shown by the arrow M, the output / Write enable common control signal OE / WE # is set to "L" level. As a result, the output signal OE # from the output / write enable control signal conversion circuit 20 becomes “L” level as indicated by an arrow N, and the output signal WE # is at H level as indicated by an arrow O. Therefore, chip # 1 enters a data read state, and data is output from data input / output terminals DQ0 to DQ15 as indicated by arrow P.
[0059]
As described above, according to the composite memory device of this embodiment, when the bank enable control signals BE0 # and BE1 # are both at the “L” level, the output / write enable common control input terminal OE / WE #. It can be seen that the output / write enable common control signal input from the above acts substantially as the write enable control signal WE #. In this case, when the bank enable control signal BE0 # first becomes “L” level, a data write state to the chip # 0 is entered, and when BE1 # first becomes “L” level, the chip is written. Data is written to # 1.
[0060]
Further, when one of the bank enable control signals BE0 # and BE1 # is at "L" level, the output / write enable common control signal input from the output / write enable common control input terminal OE / WE #. It can be seen that substantially serves as an output enable control signal OE #. In this case, when only the bank enable control signal BE0 # is at "L" level, the chip # 0 is in a data read state, and when only BE1 # is at "L" level, the chip # 1 is Data read state is entered.
[0061]
As described above, according to the composite memory device of this embodiment, the output enable control signal and the write enable control signal for controlling the data reading and data writing of the two memory chips are shared, and one control is performed. Since it is input from the input terminal, it is possible to reduce one control input terminal which is an external terminal.
[0062]
Such a reduction of one external terminal has a great effect for reducing the size and weight of the apparatus. For example, a 44SOP package is widely used as a package for a memory device. The 44SOP package is relatively inexpensive, and the 44SOP compatible IC socket used during the development / production of the composite memory device is also relatively inexpensive. Further, since the 44SOP package is a standard package, it is possible to use a test apparatus such as a test mounting board, a jig, or the like from another device.
[0063]
However, in the conventional composite memory device shown in FIG. 4, the number of external terminals includes power input terminals Vcc and GND, address input terminals A0 to A22, data input / output terminals DQ0 to DQ15, bank enable control input terminals BE0 # and BE1 #. , Output enable control input terminal OE # and write enable control input terminal WE #. Therefore, in the conventional composite memory device, since the number of external terminals is 45, this 44SOP package cannot be used. In addition, when an SOP package having 45 pins or more is used, the number of external terminals increases and the outer shape increases, which is disadvantageous in terms of mounting area.
[0064]
On the other hand, according to the composite memory device of this embodiment, the number of external terminals includes the power input terminals Vcc and GND, the address input terminals A0 to A22, the data input / output terminals DQ0 to DQ15, and the bank enable control input terminal BE0 #. And BE1 #, 44 output / write enable common control input terminals OE / WE #. Therefore, in the composite memory device of this embodiment, by using the 44SOP package, it is possible to realize a composite memory device that is cheaper and smaller and lighter than the conventional composite memory device.
[0065]
In the above embodiment, the case where two memory chips are mounted in one package has been described. However, the present invention is not limited to this, and there are three memory chips and N (N is a natural number) memory chips. Even when mounted in one package, the composite memory device of the present invention can be configured based on the same concept as the case of mounting two memory chips in the above embodiment, and the external terminal reduction effect of the present invention is achieved. be able to.
[0066]
【The invention's effect】
As described above, according to the present invention, in a composite memory device in which a plurality of memory chips are mounted in one package, an output enable control signal and a write enable for controlling data reading and data writing of those memory chips. Since the control signals are shared and input from one common control input terminal, it is possible to reduce the control input terminals which are external terminals as compared with the conventional composite memory device.
[0067]
For example, in a composite memory device in which two memory chips are mounted in one package, a first bank enable control signal, a second bank enable control signal, and an output input from one common control input terminal Since the data read and data write operations of the respective memory chips can be controlled by the enable / write enable common control signal, one external terminal (pin) can be reduced as compared with the conventional composite memory device. It becomes possible. Accordingly, the device can be reduced in size and weight as compared with the conventional composite memory device, and an inexpensive composite memory device can be realized using a standard package.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration example in an embodiment of a composite memory device of the present invention.
2 is a signal waveform diagram for explaining data write and read operations to chip # 0 in the composite memory device of FIG. 1; FIG.
3 is a signal waveform diagram for explaining data write and read operations to chip # 1 in the composite memory device of FIG. 1; FIG.
FIG. 4 is a circuit diagram showing a configuration example of a conventional composite memory device.
FIG. 5 is a signal waveform diagram for explaining data write and read operations in a conventional composite memory device.
[Explanation of symbols]
10 Chip enable control signal conversion circuit
11, 12 NOR gate
13, 14, 24 Inverter
20 Output / write enable control signal conversion circuit
21-23 OR circuit

Claims

In a composite memory device in which N (N is a natural number) memory chips are mounted in one package, and data reading and writing to the N memory chips can be controlled.
A composite memory device having a common control input terminal to which an output enable / write enable common control signal for controlling the data reading and data writing is input.

The composite memory device according to claim 1, wherein N is two.

A first bank enable control input terminal and a second bank enable control input terminal;
A first bank enable control signal input from the first bank enable control input terminal; a second bank enable control signal input from the second bank enable control input terminal; and a common control input terminal. By using the input enable / write enable common control signal as input,
3. The composite memory device according to claim 2, further comprising: a logic circuit that outputs a plurality of control signals for controlling respective data read and data write operations of the first memory chip and the second memory chip.

The logic circuit is:
When the first bank enable control signal is at the first logic level and the second bank enable control signal is at the first logic level, the output / write enable common control signal is at the first logic level. With each input, the plurality of control signals for setting the first memory chip in a data write state are output,
When the first bank enable control signal is at the first logic level and the second bank enable control signal is at the second logic level, the output / write enable common control signal is at the first logic level. 4. The composite memory device according to claim 3, wherein the plurality of control signals for causing the first memory chip to be in a data read state are output in response to each input.

The logic circuit is:
The first bank enable control signal and the second bank enable control signal are input, and the first chip enable control signal for activating the first memory chip and the second memory chip are activated. A chip enable control signal conversion circuit capable of outputting a second chip enable control signal as the control signal;
The first bank enable control signal, the second bank enable control signal, and the output enable / write enable common control signal are input, and the outputs common to the first memory chip and the second memory chip are input. 4. An output / write enable control signal conversion circuit which enables an enable control signal and a write enable control signal common to the first memory chip and the second memory chip to be output as the control signal, respectively. 5. The composite memory device according to 4.

The chip enable control signal conversion circuit includes two NOR gates and two inverters. The first NOR gate has the first bank enable control signal input to one input terminal, and the output terminal of the first NOR gate control signal conversion circuit. Branched into two and connected to one input terminal of the second NOR gate and the first inverter, and the second NOR gate has the second bank enable control signal input to the other input terminal, The output terminal is branched into two and connected to the other input terminal of the first NOR gate and the second inverter, the first chip enable control signal is output from the first inverter, and the The composite memory circuit according to claim 5, wherein the second chip enable control signal is output from a second inverter.

The output / write enable control signal conversion circuit has three OR gates and one third inverter, and the first OR gate receives the first bank enable control signal at one input terminal. The second bank enable control signal is input to the other input terminal, the output terminal is branched into two and connected to one input terminal of the third OR gate, and the third inverter Is connected to one input terminal of the second OR gate, and the second OR gate and the third OR gate are respectively connected to the output / write enable common control signal at the other input terminal. The output enable control signal common to both the first memory chip and the second memory chip is output from the output terminal of the second OR gate. Composite memory circuit according together, to claim 5 or 6 outputs a common write enable control signals from said third OR gate to the first memory chip and the second memory chip to.