KR102083497B1 - Semiconductor device, method for manufacturing the same, and system having the same - Google Patents

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Abstract

반도체 장치는 반도체 칩 각각이 X32 구조로 동작할지 또는 X16 구조로 동작할지를 결정하는 제1옵션 패드와, 상기 반도체 칩 각각이 X16 구조로 동작할 때, 제1그룹의 바이트들과 제2그룹의 바이트들을 포함하는 바이트들 중에서 상기 제1그룹의 바이트들을 사용할지 또는 상기 제2그룹의 바이트들을 사용할지는 결정하는 제2옵션 패드를 포함한다.The semiconductor device includes a first option pad for determining whether each semiconductor chip operates in an X32 structure or an X16 structure, and when each of the semiconductor chips operates in an X16 structure, bytes of the first group and bytes of the second group And a second option pad for determining whether to use the first group of bytes or the second group of bytes from among bytes including.

Description

반도체 장치, 이를 제조하는 방법, 및 이를 포함하는 시스템{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND SYSTEM HAVING THE SAME}A semiconductor device, a method for manufacturing the same, and a system including the same {SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND SYSTEM HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 복수의 반도체 칩들 각각의 데이터 입출력 패드들 각각을 서로 다르게 설정할 수 있는 멀티 칩 패키지, 이의 제조 방법, 및 이를 포함하는 시스템에 관한 것이다.An embodiment according to the concept of the present invention relates to a semiconductor device, and more particularly, to a multi-chip package capable of differently setting each of the data input / output pads of each of a plurality of semiconductor chips, a manufacturing method thereof, and a system including the same.

메모리 장치를 사용하는 시스템의 성능이 향상되면서, 고용량의 메모리 장치가 요구된다.As the performance of a system using a memory device is improved, a high-capacity memory device is required.

또한, 상기 메모리 장치를 포함하는 모바일 장치(mobile device)가 점점 가볍고 얇고 작아지면서, 상기 모바일 장치에서 상기 메모리 장치가 점유하는 면적에 대한 제약도 점점 증가하고 있다. 이러한 문제를 해결하기 위해, 두 개 이상의 반도체 칩을 하나의 패키지(package)로 패키징하는 멀티 칩 패키지가 널리 사용되고 있다.In addition, as mobile devices including the memory device become lighter, thinner, and smaller, restrictions on an area occupied by the memory device in the mobile device are gradually increasing. To solve this problem, a multi-chip package in which two or more semiconductor chips are packaged in one package has been widely used.

본 발명이 이루고자 하는 기술적인 과제는 본딩 와이어(bonding wire)의 길이를 줄이고 칩에 구현된 패드들의 배열 각도와 본딩 와이어의 배열 각도를 줄일 수 있는 반도체 장치를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a semiconductor device capable of reducing the length of the bonding wire and reducing the arrangement angle of the pads implemented on the chip and the arrangement angle of the bonding wire.

본 발명의 실시 예에 따른 반도체 장치는 메모리 셀 어레이와, 패드 그룹들과, 제1옵션 패드와, 제2옵션 패드와, 상기 제1옵션 패드와 접지의 접속 여부에 기초하여, 상기 패드 그룹들의 전부 또는 일부를 통하여 입력된 데이터를 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하고, 상기 데이터 입력 멀티플렉서 블록은, 상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 패드 그룹들 중에서 서로 인접하는 제1패드 그룹들 또는 상기 복수의 패드 그룹들 중에서 나머지 제2패드 그룹들을 상기 일부로서 선택한다.The semiconductor device according to an embodiment of the present invention is based on whether the memory cell array, the pad groups, the first option pad, the second option pad, and the first option pad are connected to the ground. And a data input multiplexer block for transmitting data input through all or part of the data to the memory cell array, wherein the data input multiplexer block comprises the pad groups based on whether the second option pad is connected to the ground. Among the first pad groups adjacent to each other or among the plurality of pad groups, the remaining second pad groups are selected as the part.

상기 반도체 장치는 각각이 상기 패드 그룹들 각각에 접속된 데이터 입력 버퍼 그룹들을 더 포함하고, 상기 데이터 입력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블된다.The semiconductor device further includes data input buffer groups, each connected to each of the pad groups, and each of the data input buffer groups is connected to the first option pad and the ground, and the second option pad and the It is enabled or disabled depending on whether the ground is connected.

상기 반도체 장치는 데이터 스트로브 패드 그룹들과, 각각이 상기 데이터 스트로브 패드 그룹들 각각에 접속된 데이터 스트로브 입력 버퍼 그룹들과, 각각이 상기 데이터 입력 버퍼 그룹들 각각과 상기 데이터 입력 멀티플렉서 블록 사이에 접속된 데이터 입력 래치 그룹들을 더 포함하고, 상기 데이터 스트로브 입력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블되고, 상기 데이터 입력 래치 그룹들 각각은 상기 데이터 스트로브 입력 버퍼 그룹들 각각의 출력 신호들에 기초하여 동작한다.The semiconductor device includes data strobe pad groups, data strobe input buffer groups each connected to each of the data strobe pad groups, and each connected between each of the data input buffer groups and the data input multiplexer block. Further comprising data input latch groups, each of the data strobe input buffer groups is enabled or disabled according to whether the first option pad is connected to the ground and whether the second option pad is connected to the ground, Each of the data input latch groups operates based on output signals of each of the data strobe input buffer groups.

상기 반도체 장치는, 상기 제1옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 메모리 셀 어레이로부터 출력된 데이터를 상기 전부 또는 상기 일부를 통하여 출력하는 데이터 출력 멀티플렉서 블록을 포함하고, 상기 데이터 출력 멀티플렉서 블록은 상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 제1패드 그룹들 또는 상기 나머지 제2패드 그룹들을 상기 일부로서 선택한다.The semiconductor device includes a data output multiplexer block that outputs data output from the memory cell array through the whole or the part based on whether the first option pad is connected to the ground, and the data output multiplexer The block selects the first pad groups or the remaining second pad groups as the part based on whether the second option pad is connected to the ground.

상기 반도체 장치는 각각이 상기 데이터 출력 멀티플렉서 블록과 상기 패드 그룹들 각각의 사이에 접속된 데이터 출력 버퍼 그룹들을 더 포함하고, 상기 데이터 출력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블된다.The semiconductor device further includes data output buffer groups, each connected between the data output multiplexer block and each of the pad groups, and each of the data output buffer groups is connected to the first option pad and the ground. And the second option pad is enabled or disabled depending on whether the ground is connected.

본 발명의 실시 예에 따른 시스템은 반도체 장치와, 상기 반도체 장치와 통신하는 호스트를 포함한다. 상기 반도체 장치는 메모리 셀 어레이와, 패드 그룹들과, 제1옵션 패드와, 제2옵션 패드와, 상기 제1옵션 패드와 접지의 접속 여부에 기초하여, 상기 패드 그룹들의 전부 또는 일부를 통하여 상기 호스트로부터 입력된 데이터를 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하고, 상기 데이터 입력 멀티플렉서 블록은, 상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 패드 그룹들 중에서 서로 인접하는 제1패드 그룹들 또는 상기 복수의 패드 그룹들 중에서 나머지 제2패드 그룹들을 상기 일부로서 선택한다.A system according to an embodiment of the present invention includes a semiconductor device and a host communicating with the semiconductor device. The semiconductor device may be disposed through all or part of the pad groups based on whether the memory cell array, the pad groups, the first option pad, the second option pad, and the first option pad are connected to ground. And a data input multiplexer block for transmitting data input from a host to the memory cell array, wherein the data input multiplexer block is adjacent to each other among the pad groups based on whether the second option pad is connected to the ground. The remaining first pad groups are selected as the part from the first pad groups or the plurality of pad groups.

본 발명의 실시 예에 따른 반도체 장치를 제조하는 방법은 제1반도체 칩의 제1옵션 패드와 제2옵션 패드를 접지에 접속시키는 단계와, 상기 제1반도체 칩과 동일한 구조를 갖는 제2반도체 칩의 제1옵션 패드를 접지에 접속하고 제2옵션 패드를 플로팅시키는 단계와, 상기 제1반도체 칩의 제1바이트들의 일부와 패키지 바이트들의 일부를 접속하고, 상기 제2반도체 칩의 제2바이트들의 일부와 상기 패키지 바이트들의 나머지 일부를 접속하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes connecting a first option pad and a second option pad of a first semiconductor chip to ground, and a second semiconductor chip having the same structure as the first semiconductor chip Connecting the first option pad of the unit to ground and floating the second option pad, connecting a portion of the first bytes of the first semiconductor chip and a portion of the package bytes, and of the second bytes of the second semiconductor chip And connecting a part and the rest of the package bytes.

상기 제1반도체 칩과 상기 제2반도체 칩은 스택된다.The first semiconductor chip and the second semiconductor chip are stacked.

상기 제1바이트들의 상기 일부와 상기 제2바이트들의 상기 일부는 서로 오버랩되지 않는다.The part of the first bytes and the part of the second bytes do not overlap each other.

상기 접속하는 단계는 상기 제1바이트들의 상기 일부와 상기 패키지 바이트들의 상기 일부를 제1접속 수단들을 이용하여 수평 방향으로 일직선으로 접속하고, 상기 제2바이트들의 상기 일부와 상기 패키지 바이트들의 상기 나머지 일부를 제2접속 수단들을 이용하여 상기 수평 방향으로 일직선으로 접속한다.In the step of connecting, the part of the first bytes and the part of the package bytes are connected in a straight line in a horizontal direction using first connection means, and the part of the second bytes and the other part of the package bytes are connected. Is connected in a straight line in the horizontal direction using second connection means.

상기 반도체 장치는 멀티-칩 패키지(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))로 구현될 수 있다.The semiconductor device may be implemented as a multi-chip package or a package on package (PoP).

본 발명의 실시 예에 따른 휴대용 전자 장치는 반도체 장치와, 상기 반도체 장치(10)와 통신하는 호스트를 포함한다.The portable electronic device according to an embodiment of the present invention includes a semiconductor device and a host communicating with the semiconductor device 10.

상기 반도체 장치는 제1바이트들, 각각이 접지에 접속된 제1옵션 패드와 제2옵션 패드를 포함하는 제1반도체 칩과, 상기 제1반도체 칩과 동일한 구조를 갖고, 제2바이트들, 상기 접지에 접속된 제1옵션 패드, 및 플로팅된 제2옵션 패드를 포함하는 제2반도체 칩과, 패키지 바이트들을 포함하는 패키지 기판을 포함하고, 상기 패키지 바이트들의 일부는 상기 제1바이트들의 일부에 접속되고, 상기 패키지 바이트들의 나머지 일부는 상기 제2바이트들의 일부에 접속된다.The semiconductor device has a first semiconductor chip including first bytes, a first option pad and a second option pad, each of which is connected to ground, and has the same structure as the first semiconductor chip, and the second bytes, the A second semiconductor chip including a first option pad connected to ground, and a floating second option pad, and a package substrate including package bytes, and a portion of the package bytes connected to a portion of the first bytes And the other part of the package bytes is connected to the part of the second bytes.

상기 제1바이트들과 상기 제1바이트들 각각은 데이터 입출력 패드들과 데이터 스트로브 신호 패드들을 포함한다.Each of the first bytes and the first bytes includes data input / output pads and data strobe signal pads.

본 발명의 실시 예에 따른 반도체 장치는 와이어 본딩 또는 전기적 퓨징 회로를 이용하여 하나의 패키지에 포함된 상부 칩의 패드들과 하부 칩의 패드들을 서로 다르게 설정할 수 있는 효과가 있다.The semiconductor device according to an embodiment of the present invention has an effect of differently setting pads of the upper chip and pads of the lower chip included in one package using wire bonding or an electric fusing circuit.

따라서, 상기 패키지를 조립하는 과정에서, 각각의 칩에 가장 가까운 본딩 패드들이 전선으로 연결됨으로써, 생산성과 특성이 향상되는 효과가 있다.Therefore, in the process of assembling the package, the bonding pads closest to each chip are connected by wires, thereby improving productivity and characteristics.

도 1은 본 발명의 실시 예에 따른 반도체 장치의 구성도를 나타낸다.
도 2는 도 1에 도시된 제1반도체 칩의 블록도를 나타낸다.
도 3은 도 2에 도시된 옵션 제어 회로의 출력 신호의 테이블을 나타낸다.
도 4는 도 2에 도시된 데이터 입력 멀티플렉서 블록의 블록도를 나타낸다.
도 5는 도 4에 도시된 제1데이터 입력 멀티플렉서의 회로도의 실시 예를 나타낸다.
도 6은 도 2에 도시된 데이터 출력 멀티플렉서 블록의 블록도를 나타낸다.
도 7은 도 6에 도시된 제1데이터 출력 멀티플렉서의 회로도의 실시 예를 나타낸다.
도 8은 도 1에 도시된 반도체 장치를 포함하는 시스템의 블록도를 나타낸다.
도 9는 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 플로우차트이다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention.
FIG. 2 shows a block diagram of the first semiconductor chip shown in FIG. 1.
3 shows a table of output signals of the option control circuit shown in FIG. 2;
FIG. 4 shows a block diagram of the data input multiplexer block shown in FIG. 2.
5 shows an embodiment of a circuit diagram of the first data input multiplexer illustrated in FIG. 4.
FIG. 6 shows a block diagram of the data output multiplexer block shown in FIG. 2.
FIG. 7 shows an embodiment of a circuit diagram of the first data output multiplexer illustrated in FIG. 6.
8 shows a block diagram of a system including the semiconductor device shown in FIG. 1.
9 is a flowchart illustrating a method of manufacturing the semiconductor device shown in FIG. 1.

도 1은 본 발명의 실시 예에 따른 반도체 장치의 구성도를 나타낸다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 장치(10)는 복수의 반도체 칩들(20과 30)을 포함한다. 본 명세서에서는 설명의 편의를 위해, 두 개의 반도체 칩들(또는 두 개의 다이 (die); 20과 30)을 포함하는 반도체 장치(10)가 실시 예로서 도시되나, 본 발명의 기술적 사상은 세 개 이상의 반도체 칩들을 포함하는 반도체 장치, 예컨대 멀티 칩 패키지(multi chip package(MCP))에도 적용될 수 있다.Referring to FIG. 1, the semiconductor device 10 includes a plurality of semiconductor chips 20 and 30. For convenience of description, a semiconductor device 10 including two semiconductor chips (or two dies 20 and 30) is illustrated as an embodiment, but the technical spirit of the present invention is three or more. It can also be applied to a semiconductor device including semiconductor chips, for example, a multi-chip package (MCP).

전술한 바와 같이, 반도체 장치(10)는 복수의 반도체 칩들(20과 30)을 포함하는 MCP일 수 있다.As described above, the semiconductor device 10 may be an MCP including a plurality of semiconductor chips 20 and 30.

제1반도체 칩(20)은 명령(CMD), 어드레스(ADDR), 및 클락 신호(CLK) 등 제1반도체 칩(20)의 동작을 제어하기 위한 제어 신호들을 수신하기 위한 패드들, 데이터를 입출력하기 위한 데이터 입출력 패드들, 제1옵션 패드(option pad; 21), 및 제2옵션 패드(22)를 포함한다.The first semiconductor chip 20 inputs and outputs pads and data for receiving control signals for controlling the operation of the first semiconductor chip 20, such as a command (CMD), an address (ADDR), and a clock signal (CLK). It includes data input / output pads, a first option pad (21), and a second option pad (22).

반도체 장치(10)가 MCP일 때, 상기 패드들 각각은 상기 MCP의 접속 수단, 예컨대 솔더 볼(solder ball)과 같은 볼(ball)에 접속될 수 있다.When the semiconductor device 10 is an MCP, each of the pads may be connected to a connection means of the MCP, for example, a ball such as a solder ball.

제1반도체 칩(20)은 데이터를 저장하기 위한 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 액세스(access) 동작, 예컨대 라이트(write) 동작 또는 리드 (read) 동작을 제어하기 위한 액세스 제어 회로들을 포함한다.The first semiconductor chip 20 includes a memory cell array for storing data and access control circuits for controlling an access operation to the memory cell array, for example, a write operation or a read operation. Includes.

제2반도체 칩(30)의 구조는 제1반도체 칩(20)의 구조와 실질적으로 동일하다.The structure of the second semiconductor chip 30 is substantially the same as that of the first semiconductor chip 20.

예컨대, 데이터를 입출력하기 위한 데이터 입출력 패드들이 N(N은 자연수)개일 때, N개의 데이터 입출력 패드들은 M(M은 자연수)개의 패드 그룹들로 분류될 수 있다.For example, when the number of data input / output pads for inputting and outputting data is N (N is a natural number), the N data input / output pads may be classified into M (M is a natural number) pad groups.

본 명세서에서는 설명의 편의를 위해, N은 32이고 M은 4라고 가정한다.For convenience of description in this specification, it is assumed that N is 32 and M is 4.

각 칩(20과 30)은 X32 구조 또는 X16 구조로 동작할 수 있다.Each chip 20 and 30 may operate in an X32 structure or an X16 structure.

여기서, X32 구조는 각 칩(20과 30)에서 데이터를 처리(예컨대, 입력 또는 출력)하기 위해 사용되는 데이터 입출력 패드들의 개수가 32개임을 의미하고, X16 구조는 각 칩(20과 30)에서 데이터를 처리하기 위해 사용되는 데이터 입출력 패드들의 개수가 16개임을 의미한다.Here, the X32 structure means that the number of data input / output pads used to process (eg, input or output) data on each chip 20 and 30 is 32, and the X16 structure is on each chip 20 and 30. It means that the number of data input / output pads used to process data is 16.

각 칩(20과 30)에서, 제1패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제1바이트(Byte0)로 할당(또는 명명)되고, 제2패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제2바이트(Byte1)로 할당된다. 또한, 제3패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제3바이트(Byte2)로 할당되고 제4패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제4바이트(Byte3)로 할당된다.In each chip 20 and 30, the first pad group includes eight data input / output pads and is allocated (or named) as a first byte (Byte0), and the second pad group includes eight data input / output pads and It is allocated in 2 bytes (Byte1). In addition, the third pad group includes eight data input / output pads and is allocated as a third byte (Byte2), and the fourth pad group includes eight data input / output pads and is allocated as a fourth byte (Byte3).

실시 예에 따라, 각 패드 그룹은 데이터 스트로브 신호들(data strobe signals(DQSs))을 전송하기 위한 DQS 패드들을 더 포함할 수 있다.According to an embodiment, each pad group may further include DQS pads for transmitting data strobe signals (DQSs).

도 1에 도시된 바와 같이, 제1반도체 칩(20), 예컨대 상부 칩(top chip)의 제3바이트 패드들(Byte2 DQ&DQS, 간단히 Byte2)은 패키지 제3바이트 패드들(PKG Byte2 DQ&DQS, 간단히 PKG Byte2)에 접속되고, 제4바이트 패드들(Byte3 DQ&DQS, 간단히 Byte3)은 패키지 제4바이트 패드들(PKG Byte3 DQ&DQS, 간단히 PKG Byte3)에 접속된다.As shown in FIG. 1, the third byte pads (Byte2 DQ & DQS, simply Byte2) of the first semiconductor chip 20, for example, the top chip, are packaged third byte pads (PKG Byte2 DQ & DQS, simply PKG) Byte2), and the fourth byte pads (Byte3 DQ & DQS, simply Byte3) are connected to the package fourth byte pads (PKG Byte3 DQ & DQS, simply PKG Byte3).

또한, 제1반도체 칩(20)의 하부에 존재하는 제2반도체 칩, 예컨대 하부 칩 (bottom chip)의 제1바이트 패드들(Byte0 DQ&DQS, 간단히 Byte0)은 패키지 제1바이트 패드들(PKG Byte0 DQ&DQS, 간단히 PKG Byte0)에 접속되고, 제2바이트 패드들 (Byte1 DQ&DQS, 간단히 Byte1)은 패키지 제2바이트 패드들(PKG Byte1 DQ&DQS, 간단히 PKG Byte1)에 접속된다.Also, the first byte pads (Byte0 DQ & DQS, simply Byte0) of the second semiconductor chip, for example, the bottom chip, existing under the first semiconductor chip 20 are packaged first byte pads (PKG Byte0 DQ & DQS). , Simply connected to PKG Byte0), and the second byte pads (Byte1 DQ & DQS, simply Byte1) are connected to the package second byte pads (PKG Byte1 DQ & DQS, simply PKG Byte1).

여기서, "DQ&DQS"로 표시된 패드는 데이터 입출력 패드와 DQS 패드를 포함한다.Here, the pad marked "DQ & DQS" includes a data input / output pad and a DQS pad.

도 1부터 도 7에 도시된 바와 같이, 본 명세서에서 "BYTE0"를 포함하는 문자들은 제1바이트(Byte0)를 통하여 입출력되는 데이터, 상기 데이터에 관련된 데이터, 또는 상기 데이터를 전송하기 위한 패드들을 나타낸다.As illustrated in FIGS. 1 to 7, in this specification, characters including “BYTE0” represent data input / output through the first byte (Byte0), data related to the data, or pads for transmitting the data .

또한, "BYTE1", "BYTE2", 또는 "BYTE3"를 포함하는 문자들은 제2바이트 (Byte1), 제3바이트(Byte2), 또는 제4바이트(Byte3)를 통하여 입출력되는 데이터, 상기 데이터에 관련된 데이터, 또는 상기 데이터를 전송하기 위한 패드들을 나타낸다.In addition, characters including "BYTE1", "BYTE2", or "BYTE3" are data input / output through the second byte (Byte1), the third byte (Byte2), or the fourth byte (Byte3). Data, or pads for transmitting the data.

각 패드(PKG Byte0 DQ&DQS, PKG Byte1 DQ&DQS, PKG Byte2 DQ&DQS, 및 PKG Byte3 DQ&DQS)는 상기 MCP의 접속 수단, 예컨대 솔더 볼과 같은 볼에 접속될 수 있다. 따라서, MCP는 상기 접속 수단을 통하여 다른 전자 장치와 통신을 할 수 있다.Each pad (PKG Byte0 DQ & DQS, PKG Byte1 DQ & DQS, PKG Byte2 DQ & DQS, and PKG Byte3 DQ & DQS) can be connected to the connection means of the MCP, for example a ball such as a solder ball. Accordingly, the MCP can communicate with other electronic devices through the connection means.

제1옵션 패드(21)가 접지 패드(VSS)에 접속(또는 본딩(bonding)) 되었는지의 여부에 따라, 각 반도체 칩(20과 30)은 X32 구조 또는 X16 구조로 사용되거나 또는 동작할 수 있다.Depending on whether the first option pad 21 is connected (or bonded) to the ground pad VSS, each semiconductor chip 20 and 30 may be used or operated in an X32 structure or an X16 structure. .

예컨대, 각 반도체 칩(20과 30)의 제1옵션 패드(21)가 접지 패드(VSS)에 접속될 때, 각 반도체 칩(20과 30)은 X16 구조로 사용되거나 또는 동작할 수 있다.For example, when the first option pad 21 of each semiconductor chip 20 and 30 is connected to the ground pad VSS, each semiconductor chip 20 and 30 may be used or operated in an X16 structure.

제2옵션 패드(22)가 접지 패드(VSS)에 접속(또는 본딩) 되었는지의 여부에 따라, X16 구조로 사용되는 각 반도체 칩(20과 30)의 바이트들(Byte0~Byte3) 중에서 제1바이트(Byte0)와 제2바이트(Byte1)가 함께 사용될지 또는 제3바이트(Byte2)와 제4바이트(Byte3)가 함께 사용될지가 결정된다.According to whether the second option pad 22 is connected (or bonded) to the ground pad VSS, the first byte of the bytes (Byte0 to Byte3) of each semiconductor chip 20 and 30 used in the X16 structure It is determined whether (Byte0) and the second byte (Byte1) are used together or the third byte (Byte2) and the fourth byte (Byte3) are used together.

예컨대, X16 구조의 제1반도체 칩(20)의 제2옵션 패드(22)가 접지 패드(VSS)에 접속되고 X16 구조의 제2반도체 칩(30)의 제2옵션 패드가 접지 패드(VSS)에 접속되지 않을 때, 제1반도체 칩(20)의 제1바이트(Byte0)와 제2바이트(Byte1)는 사용되지 않고, 제2반도체 칩(30)의 제1바이트(Byte0)와 제2바이트(Byte1)는 사용된다.For example, the second option pad 22 of the first semiconductor chip 20 of the X16 structure is connected to the ground pad VSS, and the second option pad of the second semiconductor chip 30 of the X16 structure is the ground pad (VSS). When not connected to, the first byte (Byte0) and the second byte (Byte1) of the first semiconductor chip 20 are not used, the first byte (Byte0) and the second byte of the second semiconductor chip 30 (Byte1) is used.

전술한 조건과 동일한 조건에서, 제1반도체 칩(20)의 제3바이트(Byte2)와 제4바이트(Byte3)는 사용되고 제2반도체 칩(30)의 제3바이트(Byte2)와 제4바이트 (Byte3)는 사용되지 않는다.Under the same conditions as described above, the third byte (Byte2) and the fourth byte (Byte3) of the first semiconductor chip 20 are used and the third byte (Byte2) and the fourth byte of the second semiconductor chip 30 ( Byte3) is not used.

도 2는 도 1에 도시된 제1반도체 칩의 블록도를 나타낸다.FIG. 2 shows a block diagram of the first semiconductor chip shown in FIG. 1.

도 1에 도시된 제1반도체 칩(20)의 실시 예에 따른 도 2의 반도체 칩(20A)은 데이터 입력 버퍼 그룹들(Data Input Buffer1~Data Input Buffer4), DQS 입력 버퍼 그룹들(DQS Input Buffer1~DQS Input Buffer4), 옵션 제어 회로(100), 데이터 입력 래치 그룹들(Data Input Latch1~Data Input Latch4), 데이터 입력 멀티플렉서 블록 (140), 메모리 셀 어레이(150), 데이터 출력 멀티플렉서 블록(160), 데이터 출력 버퍼 그룹들(Data Output Buffer1~Data Output Buffer4), 및 DQS 출력 버퍼 그룹들 (DQS Output Buffer1~DQS Output Buffer4), 및 입출력 패드 그룹들 (PAD_BYTE0_DQ<0:7>, PAD_BYTE0_DQS/DQSB, PAD_BYTE2_DQ<0:7>, PAD_BYTE2_DQS/DQSB, PAD_BYTE1_DQ<0:7>, PAD_BYTE1_DQS/DQSB, PAD_BYTE3_DQ<0:7>, 및 PAD_BYTE0_DQS/DQSB)을 포함한다.The semiconductor chip 20A of FIG. 2 according to the embodiment of the first semiconductor chip 20 shown in FIG. 1 includes data input buffer groups (Data Input Buffer1 to Data Input Buffer4) and DQS input buffer groups (DQS Input Buffer1) ~ DQS Input Buffer4), optional control circuit 100, data input latch groups (Data Input Latch1 ~ Data Input Latch4), data input multiplexer block 140, memory cell array 150, data output multiplexer block 160 , Data Output Buffer Groups (Data Output Buffer1 to Data Output Buffer4), and DQS Output Buffer Groups (DQS Output Buffer1 to DQS Output Buffer4), and I / O pad groups (PAD_BYTE0_DQ <0: 7>, PAD_BYTE0_DQS / DQSB, PAD_BYTE2_DQ <0: 7>, PAD_BYTE2_DQS / DQSB, PAD_BYTE1_DQ <0: 7>, PAD_BYTE1_DQS / DQSB, PAD_BYTE3_DQ <0: 7>, and PAD_BYTE0_DQS / DQSB).

도 1의 패키지 제1바이트 패드들(PKG Byte0 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE0_DQ<0:7>과 PAD_BYTE0_DQS/DQSB)을 포함한다. The package first byte pads (PKG Byte0 DQ & DQS) of FIG. 1 include the input / output pads (PAD_BYTE0_DQ <0: 7> and PAD_BYTE0_DQS / DQSB) of FIG. 2.

도 1의 패키지 제2바이트 패드들(PKG Byte1 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE1_DQ<0:7>과 PAD_BYTE1_DQS/DQSB)을 포함한다.The package second byte pads (PKG Byte1 DQ & DQS) of FIG. 1 include input / output pads (PAD_BYTE1_DQ <0: 7> and PAD_BYTE1_DQS / DQSB) of FIG. 2.

도 1의 패키지 제3바이트 패드들(PKG Byte2 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE2_DQ<0:7>과 PAD_BYTE2_DQS/DQSB)을 포함한다.The package third byte pads (PKG Byte2 DQ & DQS) of FIG. 1 include input / output pads (PAD_BYTE2_DQ <0: 7> and PAD_BYTE2_DQS / DQSB) of FIG. 2.

도 1의 패키지 제4바이트 패드들(PKG Byte3 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE3_DQ<0:7>과 PAD_BYTE3_DQS/DQSB)을 포함한다.The package fourth byte pads (PKG Byte3 DQ & DQS) of FIG. 1 include input / output pads (PAD_BYTE3_DQ <0: 7> and PAD_BYTE3_DQS / DQSB) of FIG. 2.

옵션 제어 회로(100)는 제1옵션 패드(21)가 접지 패드(VSS)에 접속(또는 본딩(bonding)) 되었는지의 여부와 제2옵션 패드(22)가 접지 패드(VSS)에 접속(또는 본딩) 되었는지의 여부에 따라 복수의 인에이블 신호들(BYTE0_EN~BYTE3_EN)을 생성한다.The option control circuit 100 includes whether the first option pad 21 is connected (or bonded) to the ground pad VSS and the second option pad 22 is connected to the ground pad VSS (or Bonding) to generate a plurality of enable signals (BYTE0_EN to BYTE3_EN).

제1인에이블 신호(BYTE0_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer1)은 패드들(PAD_BYTE0_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.In response to the first enable signal BYTE0_EN, the Data Input Buffer1 buffers signals input through the pads PAD_BYTE0_DQ <0: 7>.

제1인에이블 신호(BYTE0_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer1)은 패드들(PAD_BYTE0_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.In response to the first enable signal BYTE0_EN, the DQS input buffers DQS Input Buffer1 buffer DQS signals input through the pads PAD_BYTE0_DQS / DQSB.

데이터 입력 래치들(Data Input Latch1)은 DQS 입력 버퍼들(DQS Input Buffer1)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer1)의 출력 신호들을 래치한다.Data Input Latch1 latches output signals of Data Input Buffer1 in response to buffered DQS signals output from DQS Input Buffer1.

제3인에이블 신호(BYTE2_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer2)은 패드들(PAD_BYTE2_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.In response to the third enable signal BYTE2_EN, the data input buffers Buffer2 buffer signals input through the pads PAD_BYTE2_DQ <0: 7>.

제3인에이블 신호(BYTE2_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer2)은 패드들(PAD_BYTE2_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.In response to the third enable signal BYTE2_EN, the DQS Input Buffers 2 buffer DQS signals input through the pads PAD_BYTE2_DQS / DQSB.

데이터 입력 래치들(Data Input Latch2)은 DQS 입력 버퍼들(DQS Input Buffer2)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer2)의 출력 신호들을 래치한다.Data Input Latch2 latches output signals of Data Input Buffer2 in response to buffered DQS signals output from DQS Input Buffer2.

제2인에이블 신호(BYTE1_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer3)은 패드들(PAD_BYTE1_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.In response to the second enable signal BYTE1_EN, the data input buffers Data Input Buffer3 buffer signals input through the pads PAD_BYTE1_DQ <0: 7>.

제2인에이블 신호(BYTE1_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer3)은 패드들(PAD_BYTE1_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.In response to the second enable signal BYTE1_EN, the DQS Input Buffers 3 buffer DQS signals input through the pads PAD_BYTE1_DQS / DQSB.

데이터 입력 래치들(Data Input Latch3)은 DQS 입력 버퍼들(DQS Input Buffer3)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer3)의 출력 신호들을 래치한다.Data Input Latch3 latches output signals of Data Input Buffer3 in response to buffered DQS signals output from DQS Input Buffer3.

제4인에이블 신호(BYTE3_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer4)은 패드들(PAD_BYTE3_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.In response to the fourth enable signal BYTE3_EN, the data input buffers Buffer 4 input signals through the pads PAD_BYTE3_DQ <0: 7>.

제4인에이블 신호(BYTE3_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer4)은 패드들(PAD_BYTE3_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.In response to the fourth enable signal BYTE3_EN, DQS Input Buffers 4 buffer DQS signals input through pads PAD_BYTE3_DQS / DQSB.

데이터 입력 래치들(Data Input Latch4)은 DQS 입력 버퍼들(DQS Input Buffer4)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer4)의 출력 신호들을 래치한다.Data Input Latch4 latches the output signals of Data Input Buffer4 in response to buffered DQS signals output from DQS Input Buffer4.

옵션 제어 회로(100)는 제1옵션 패드(X16 Option=21)와 접지 패드(VSS)와의 접속 여부와 제2옵션 패드(BYTE SEL Option=22)와 접지 패드(VSS)와 접속 여부에 따라 제1선택 신호(X32_MODE), 제2선택 신호(X16_MODE1), 또는 제3선택 신호 (X16_MODE2)를 생성할 수 있다.The option control circuit 100 is provided according to whether the first option pad (X16 Option = 21) is connected to the ground pad (VSS) and whether the second option pad (BYTE SEL Option = 22) is connected to the ground pad (VSS). The first selection signal X32_MODE, the second selection signal X16_MODE1, or the third selection signal X16_MODE2 may be generated.

옵션 제어 회로(100)는 퓨징(fusing) 회로로 구현될 수 있다. 예컨대, 상기 퓨징 회로는 퓨즈들, 안티-퓨즈들, 또는 e-퓨즈들을 포함할 수 있다. 따라서, 상기 퓨징 회로는 상기 퓨즈들 각각의 절단(cutting) 여부에 기초하여 제1선택 신호(X32_MODE), 제2선택 신호(X16_MODE1), 또는 제3선택 신호 (X16_MODE2)를 생성할 수 있다.The optional control circuit 100 may be implemented as a fusing circuit. For example, the fusing circuit may include fuses, anti-fuses, or e-fuses. Accordingly, the fusing circuit may generate a first selection signal (X32_MODE), a second selection signal (X16_MODE1), or a third selection signal (X16_MODE2) based on whether each of the fuses is cut.

도 3은 도 2에 도시된 옵션 제어 회로의 출력 신호의 테이블을 나타낸다.3 shows a table of output signals of the option control circuit shown in FIG. 2;

도 3을 참조하면, 각 반도체 칩(20과 30)의 제1옵션 패드(X16 Option=21)가 접지 패드(VSS)에 접속되지 않은 경우, 제2옵션 패드(BYTE SEL Option=22)와 접지 패드(VSS)와 접속 여부에 무관하게, 각 반도체 칩(20과 30)의 옵션 제어 회로 (100)는 각 제1선택 신호(X32_MODE)를 각 반도체 칩(20과 30)의 각 멀티플렉서 블록(140과 150)으로 출력할 수 있다. 따라서, 각 반도체 칩(20과 30)은 X32 구조로 동작할 수 있다.Referring to FIG. 3, when the first option pad (X16 Option = 21) of each semiconductor chip 20 and 30 is not connected to the ground pad VSS, the second option pad (BYTE SEL Option = 22) and ground Regardless of whether or not the pad VSS is connected, the option control circuit 100 of each semiconductor chip 20 and 30 uses the first select signal X32_MODE for each multiplexer block 140 of each semiconductor chip 20 and 30. And 150). Therefore, each of the semiconductor chips 20 and 30 can operate in an X32 structure.

각 반도체 칩(20과 30)의 제1옵션 패드(X16 Option=21)가 접지 패드(VSS)에 접속되고 제1반도체 칩(20)의 제2옵션 패드(BYTE SEL Option=22)가 접지 패드(VSS)에 접속되고 제2반도체 칩(30)의 제2옵션 패드가 접지 패드(VSS)에 접속되지 않을 때, 제1반도체 칩(20)의 옵션 제어 회로(100)는 제3선택 신호(X16_MODE2)를 각 멀티플렉서 블록(140과 150)으로 출력하고 제2반도체 칩(30)의 옵션 제어 회로는 제2선택 신호(X16_MODE1)를 각 멀티플렉서 블록으로 출력한다.The first option pad (X16 Option = 21) of each semiconductor chip (20 and 30) is connected to a ground pad (VSS), and the second option pad (BYTE SEL Option = 22) of the first semiconductor chip (20) is a ground pad. When connected to (VSS) and the second option pad of the second semiconductor chip 30 is not connected to the ground pad (VSS), the option control circuit 100 of the first semiconductor chip 20 receives the third selection signal ( X16_MODE2) is output to each multiplexer block 140 and 150, and the optional control circuit of the second semiconductor chip 30 outputs the second selection signal X16_MODE1 to each multiplexer block.

도 4는 도 2에 도시된 데이터 입력 멀티플렉서 블록의 블록도를 나타낸다.FIG. 4 shows a block diagram of the data input multiplexer block shown in FIG. 2.

도 4를 참조하면, 데이터 입력 멀티플렉서 블록(140)은 제1그룹의 멀티플렉서들(140-1~140-8)과 제2그룹의 멀티플렉서들(141-1~141-8)을 포함한다.Referring to FIG. 4, the data input multiplexer block 140 includes a first group of multiplexers 140-1 to 140-8 and a second group of multiplexers 141-1 to 141-8.

각 멀티플렉서(140-1~140-8)는 입력 데이터 래치(Data Input Latch1)로부터 출력된 각 데이터(BYTE0_DIN<0>~BYTE0_DIN<7>)와 입력 데이터 래치(Data Input Latch2)로부터 출력된 각 데이터(BYTE2_DIN<0>~BYTE2_DIN<7>) 중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.Each multiplexer (140-1 to 140-8) is each data output from the input data latch (Data Input Latch1) (BYTE0_DIN <0> to BYTE0_DIN <7>) and each data output from the input data latch (Data Input Latch2) Any one of (BYTE2_DIN <0> to BYTE2_DIN <7>) is selectively output in response to a corresponding selection signal (X32_MODE, X16_MODE1, or X16_MODE2).

각 멀티플렉서(140-1~140-8)로부터 출력된 각 출력 신호 (CAX16_DIN<0>~CAX16_DIN<7>, 및 CAX16B_DIN<0>~CAX16B_DIN<7>)는 메모리 셀 어레이(150)로 출력된다.Each output signal (CAX16_DIN <0> to CAX16_DIN <7>, and CAX16B_DIN <0> to CAX16B_DIN <7>) output from each of the multiplexers 140-1 to 140-8 is output to the memory cell array 150.

각 멀티플렉서(141-1~141-8)는 입력 데이터 래치(Data Input Latch3)로부터 출력된 각 데이터(BYTE1_DIN<0>~BYTE1_DIN<7>)와 입력 데이터 래치(Data Input Latch4)로부터 출력된 각 데이터(BYTE3_DIN<0>~BYTE3_DIN<7>) 중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.Each of the multiplexers 141-1 to 141-8 is each data (BYTE1_DIN <0> to BYTE1_DIN <7>) output from an input data latch (Data Input Latch3) and each data output from an input data latch (Data Input Latch4). Any one of (BYTE3_DIN <0> to BYTE3_DIN <7>) is selectively output in response to a corresponding selection signal (X32_MODE, X16_MODE1, or X16_MODE2).

각 멀티플렉서(141-1~141-8)로부터 출력된 각 출력 신호 (CAX16'_DIN<0>~CAX16'_DIN<7>, 및 CAX16B'_DIN<0>~CAX16B'_DIN<7>)는 메모리 셀 어레이(150)로 출력된다.Each output signal (CAX16'_DIN <0> to CAX16'_DIN <7>, and CAX16B'_DIN <0> to CAX16B'_DIN <7>) output from each multiplexer 141-1 to 141-8 is a memory cell It is output to the array 150.

메모리 셀 어레이(150)는 데이터 저장 영역들(CAX16, CAX16B, CAX16', 및 CAX16B')을 포함한다.The memory cell array 150 includes data storage areas CAX16, CAX16B, CAX16 ', and CAX16B'.

도 5는 도 4에 도시된 제1데이터 입력 멀티플렉서의 회로도의 실시 예를 나타낸다.5 shows an embodiment of a circuit diagram of the first data input multiplexer illustrated in FIG. 4.

도 4에 도시된 각 멀티플렉서(140-1~140-8, 및 141-1~141-8)의 구조는 실질적으로 동일하다. 따라서, 설명의 편의를 위해 도 4와 도 5를 참조하여 제1데이터 입력 멀티플렉서(140-1)의 구조와 동작을 설명한다.The structures of the multiplexers 140-1 to 140-8 and 141-1 to 141-8 shown in FIG. 4 are substantially the same. Therefore, the structure and operation of the first data input multiplexer 140-1 will be described with reference to FIGS. 4 and 5 for convenience of description.

하이 레벨을 갖는 제1선택 신호(X32_MODE)에 응답하여 전송 게이트는 데이터 입력 래치(Data Input Latch1)로부터 출력된 데이터(BYTE0_DIN<0>)를 출력 데이터 (CAX16_DIN<0>))로서 출력한다. 또한, 하이 레벨을 갖는 제1선택 신호(X32_MODE)에 응답하여 전송 게이트는 데이터 입력 래치(Data Input Latch2)로부터 출력된 데이터(BYTE2_DIN<0>)를 출력 데이터(CAX16B_DIN<0>)로서 출력한다.In response to the first selection signal X32_MODE having a high level, the transmission gate outputs data BYTE0_DIN <0> output from the data input latch Latch1 as output data (CAX16_DIN <0>). In addition, in response to the first selection signal X32_MODE having a high level, the transfer gate outputs data BYTE2_DIN <0> output from the data input latch Latch2 as output data CAX16B_DIN <0>.

제2선택 신호(X16_MODE1)가 하이 레벨을 가질 때, 제1데이터 입력 멀티플렉서(140-1)는 입력 데이터(BYTE0_DIN<0>)를 각 출력 데이터(CAX16_DIN<0>과 CAX16B_DIN<0>)로서 출력한다.When the second selection signal X16_MODE1 has a high level, the first data input multiplexer 140-1 outputs the input data BYTE0_DIN <0> as respective output data CAX16_DIN <0> and CAX16B_DIN <0>. do.

그러나, 제3선택 신호(X16_MODE2)가 하이 레벨을 가질 때, 제1데이터 입력 멀티플렉서(140-1)는 입력 데이터(BYTE2_DIN<0>)를 각 출력 데이터(CAX16_DIN<0>과 CAX16B_DIN<0>)로서 출력한다.However, when the third selection signal X16_MODE2 has a high level, the first data input multiplexer 140-1 receives input data BYTE2_DIN <0> and respective output data (CAX16_DIN <0> and CAX16B_DIN <0>). Output as

도 6은 도 2에 도시된 데이터 출력 멀티플렉서 블록의 블록도를 나타낸다.FIG. 6 shows a block diagram of the data output multiplexer block shown in FIG. 2.

도 6을 참조하면, 데이터 출력 멀티플렉서 블록(160)은 제1그룹의 멀티플렉서들(160-1~160-8)과 제2그룹의 멀티플렉서들(161-1~161-8)을 포함한다.Referring to FIG. 6, the data output multiplexer block 160 includes a first group of multiplexers 160-1 to 160-8 and a second group of multiplexers 161-1 to 161-8.

각 멀티플렉서(160-1~160-8)는 메모리 셀 어레이(150)로부터 출력된 각 데이터(CAX16_DOUT<0>)~CAX16_DOUT<7>)와 각 데이터(CAX16B_DOUT<0>)~CAX16B_DOUT<7>)중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.Each multiplexer (160-1 ~ 160-8) is the data output from the memory cell array 150 (CAX16_DOUT <0>) ~ CAX16_DOUT <7>) and each data (CAX16B_DOUT <0>) ~ CAX16B_DOUT <7>) Any one is selectively output in response to a corresponding selection signal (X32_MODE, X16_MODE1, or X16_MODE2).

각 멀티플렉서(160-1~160-8)로부터 출력된 각 출력 데이터 (BYTE0_OUT<0>~BYTE0_OUT<7>, 및 BYTE2_OUT<0>~BYTE2_OUT<7>)는 데이터 출력 버퍼들(Data Output Buffer1와 Data Output Buffer2)로 전송된다.Each output data (BYTE0_OUT <0> to BYTE0_OUT <7>, and BYTE2_OUT <0> to BYTE2_OUT <7>) output from each multiplexer 160-1 to 160-8 are data output buffers (Data Output Buffer1 and Data). Output Buffer2).

각 멀티플렉서(161-1~161-8)는 메모리 셀 어레이(150)로부터 출력된 각 데이터(CAX16'_DOUT<0>)~CAX16'_DOUT<7>)와 각 데이터 (CAX16B'_DOUT<0>)~ CAX16B'_DOUT<7>)중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.Each of the multiplexers 161-1 to 161-8 is each data outputted from the memory cell array 150 (CAX16'_DOUT <0>) to CAX16'_DOUT <7>) and each data (CAX16B'_DOUT <0>) ~ CAX16B'_DOUT <7>) is selectively output in response to a corresponding selection signal (X32_MODE, X16_MODE1, or X16_MODE2).

각 멀티플렉서(161-1~161-8)로부터 출력된 각 출력 데이터 (BYTE1_OUT<0>~BYTE1_OUT<7>, 및 BYTE3_OUT<0>~BYTE3_OUT<7>)는 데이터 출력 버터들(Data Output Buffer3와 Data Output Buffer4)로 전송된다.Each output data (BYTE1_OUT <0> to BYTE1_OUT <7>, and BYTE3_OUT <0> to BYTE3_OUT <7>) output from each multiplexer 161-1 to 161-8 is the data output buffers (Data Output Buffer3 and Data). Output Buffer4).

제1인에이블 신호(BYTE0_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer1)와 DQS 출력 버퍼(DQS Output Buffer1)는 인에이블된다.In response to the first enable signal BYTE0_EN, the data output buffer (Data Output Buffer1) and the DQS output buffer (DQS Output Buffer1) are enabled.

제3인에이블 신호(BYTE2_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer2)와 DQS 출력 버퍼(DQS Output Buffer2)는 인에이블된다.The data output buffer (DQS Output Buffer2) and the data output buffer (DQS Output Buffer2) are enabled in response to the third enable signal BYTE2_EN.

제2인에이블 신호(BYTE1_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer3)와 DQS 출력 버퍼(DQS Output Buffer3)는 인에이블된다.In response to the second enable signal BYTE1_EN, the data output buffer (Data Output Buffer3) and the DQS output buffer (DQS Output Buffer3) are enabled.

제4인에이블 신호(BYTE3_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer4)와 DQS 출력 버퍼(DQS Output Buffer4)는 인에이블된다.In response to the fourth enable signal BYTE3_EN, the data output buffer (Data Output Buffer4) and the DQS output buffer (DQS Output Buffer4) are enabled.

도 7은 도 6에 도시된 제1데이터 출력 멀티플렉서의 회로도의 실시 예를 나타낸다.FIG. 7 shows an embodiment of a circuit diagram of the first data output multiplexer illustrated in FIG. 6.

도 6에 도시된 각 멀티플렉서(160-1~160-8, 및 161-1~161-8)의 구조는 실질적으로 동일하다. 따라서, 설명의 편의를 위해 도 6과 도 7을 참조하여 제1데이터 출력 멀티플렉서(160-1)의 구조와 동작을 설명한다.The structures of the multiplexers 160-1 to 160-8 and 161-1 to 161-8 shown in FIG. 6 are substantially the same. Therefore, the structure and operation of the first data output multiplexer 160-1 will be described with reference to FIGS. 6 and 7 for convenience of description.

제2선택 신호(X16_MODE1)가 하이 레벨을 가질 때, 제1데이터 출력 멀티플렉서(160-1)는 메모리 셀 어레이(150)의 CAX16 영역으로부터 출력된 데이터(CAX16_OUT<0>)과 메모리 셀 어레이(150)의 CAX16B 영역으로부터 출력된 데이터 (CAX16B_OUT<0>)를 데이터 출력 버퍼(Data Output Buffer1)로 전송한다.When the second selection signal X16_MODE1 has a high level, the first data output multiplexer 160-1 outputs data (CAX16_OUT <0>) and memory cell array 150 from the CAX16 area of the memory cell array 150. ), The data output from the CAX16B area (CAX16B_OUT <0>) is transferred to the data output buffer (Data Output Buffer1).

제3선택 신호(X16_MODE2)가 하이 레벨을 가질 때, 제1데이터 출력 멀티플렉서(160-1)는 메모리 셀 어레이(150)의 CAX16 영역으로부터 출력된 데이터 (CAX16_OUT<0>)과 메모리 셀 어레이(150)의 CAX16B 영역으로부터 출력된 데이터 (CAX16B_OUT<0>)를 데이터 출력 버퍼(Data Output Buffer2)로 전송한다.When the third selection signal X16_MODE2 has a high level, the first data output multiplexer 160-1 outputs data (CAX16_OUT <0>) and memory cell array 150 from the CAX16 area of the memory cell array 150. ), The data output from the CAX16B area (CAX16B_OUT <0>) is transferred to the data output buffer (Data Output Buffer2).

도 1부터 도 7을 참조하여 설명한 바와 같이, 반도체 장치(10)는 본딩 (bonding) 또는 전기적 퓨즈들과 같은 수단을 이용하여 제1반도체 칩(20)과 제2반도체 칩(30)에 구현된 데이터 입출력 패드들을 서로 다르게 설정할 수 있다.As described with reference to FIGS. 1 to 7, the semiconductor device 10 is implemented in the first semiconductor chip 20 and the second semiconductor chip 30 by means such as bonding or electrical fuses. Data input / output pads can be set differently.

또한, 도 1에 도시된 바와 같이, MCP와 같은 반도체 장치(10)를 조립하는 과정에서 데이터 입출력 패드들과 가장 가까이에 있는 패키지 패드들을 전선으로 연결함으로써 반도체 장치(100)의 생산성을 향상시킬 수 있고 반도체 장치(100)의 특성, 예컨대 캐패시턴스의 영향을 개선할 수 있는 효과가 있다.In addition, as illustrated in FIG. 1, in the process of assembling a semiconductor device 10 such as an MCP, the productivity of the semiconductor device 100 may be improved by connecting data input / output pads and the closest package pads with wires. There is an effect that can improve the characteristics of the semiconductor device 100, for example, the effect of capacitance.

도 8은 도 1에 도시된 반도체 장치를 포함하는 시스템의 블록도를 나타낸다.8 shows a block diagram of a system including the semiconductor device shown in FIG. 1.

도 8을 참조하면, 시스템(200)은 반도체 장치(10)와 호스트(210)를 포함할 수 있다.Referring to FIG. 8, the system 200 may include a semiconductor device 10 and a host 210.

시스템(200)은 PC(personal computer), 서버(server) 또는 휴대용 전자 장치 (portable electronic device)로 구현될 수 있다.The system 200 may be implemented as a personal computer (PC), a server, or a portable electronic device.

상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰 (smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.The portable device includes a laptop computer, a mobile phone, a smartphone, a tablet PC, a personal digital assistant (PDA), an enterprise digital assistant (EDA), a digital still camera, digital It may be implemented as a digital video camera, a portable multimedia player (PMP), a personal navigation device or portable navigation device (PND), a handheld game console, or an e-book.

호스트(210)는 CPU(central processing unit), 프로세서(processor), 멀티-코어 프로세서, 애플리케이션 프로세서, 또는 모바일 애플리케이션 프로세서일 수 있다.The host 210 may be a central processing unit (CPU), a processor, a multi-core processor, an application processor, or a mobile application processor.

반도체 장치(10)와 호스트(210)는 DQS 신호를 이용하여 데이터(DQ)를 주거나 받을 수 있다.The semiconductor device 10 and the host 210 may transmit or receive data DQ using a DQS signal.

호스트(210)는 명령(CMD), 어드레스(ADDR), 및 클락 신호(CLK)를 반도체 장치(10)로 공급할 수 있다.The host 210 may supply a command CMD, an address ADDR, and a clock signal CLK to the semiconductor device 10.

도 9는 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 플로우차트이다.9 is a flowchart illustrating a method of manufacturing the semiconductor device shown in FIG. 1.

도 1과 도 9를 참조하면, 제1반도체 칩(20)의 제1옵션 패드(21)와 제2옵션 패드(22)는 접지(VSS)에 접속된다(S110).1 and 9, the first option pad 21 and the second option pad 22 of the first semiconductor chip 20 are connected to the ground VSS (S110).

제1반도체 칩(20)과 동일한 구조를 갖는 제2반도체 칩(30)의 제1옵션 패드 (21)는 접지(VSS)에 접속되고 제2옵션 패드(22)는 플로팅(floating)된다(S120). 플로트된 제2옵션 패드(22)는 하이 레벨을 갖는 전압으로 옵션 제어 회로(100)에 의해 인식된다.The first option pad 21 of the second semiconductor chip 30 having the same structure as the first semiconductor chip 20 is connected to the ground VSS, and the second option pad 22 is floating (S120). ). The floated second option pad 22 is recognized by the option control circuit 100 as a voltage having a high level.

제1반도체 칩(20)의 제1바이트들의 일부(Byte 2 & Byte 3)는 패키지 기판 (package substrate)에 형성된 패키지 바이트들의 일부(PKG Byte 2 & PKG Byte 3)에 접속되고, 제2반도체 칩(30)의 제2바이트들의 일부(Byte 0 & Byte 1)는 상기 패키지 바이트들의 나머지 일부(PKG Byte 0 & PKG Byte 1)에 접속된다(S130).A portion of the first bytes (Byte 2 & Byte 3) of the first semiconductor chip 20 is connected to a portion of the package bytes (PKG Byte 2 & PKG Byte 3) formed on the package substrate, and the second semiconductor chip A part of the second bytes (Byte 0 & Byte 1) of (30) is connected to the remaining part (PKG Byte 0 & PKG Byte 1) of the package bytes (S130).

상기 제1바이트들의 상기 일부(Byte 2 & Byte 3)와 상기 제2바이트들의 상기 일부(Byte 0 & Byte 1)는 서로 오버랩되지 않는다.The portion of the first bytes (Byte 2 & Byte 3) and the portion of the second bytes (Byte 0 & Byte 1) do not overlap each other.

상기 제1바이트들의 일부(Byte 2 & Byte 3)와 상기 패키지 바이트들의 일부(PKG Byte 2 & PKG Byte 3)는 제1접속 수단들, 예컨대 본딩 와이어들을 통해 수평 방향으로 일직선으로 접속되고, 상기 제2바이트들의 상기 일부와 상기 패키지 바이트들의 상기 나머지 일부는 제2접속 수단들, 예컨대 본딩 와이어들을 통해 상기 수평 방향으로 일직선으로 접속된다.A portion of the first bytes (Byte 2 & Byte 3) and a portion of the package bytes (PKG Byte 2 & PKG Byte 3) are connected in a horizontal direction in a horizontal direction through first connection means, for example, bonding wires. The part of the 2 bytes and the other part of the package bytes are connected in a straight line in the horizontal direction through second connection means, for example, bonding wires.

제1반도체 칩(20)과 제2반도체 칩(30)을 포함하는 반도체 장치(10)는 멀티-칩 패키지(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))로 구현될 수 있다.The semiconductor device 10 including the first semiconductor chip 20 and the second semiconductor chip 30 may be implemented as a multi-chip package or a package on package (PoP). have.

10; 반도체 장치
20; 제1반도체 칩
30; 제2반도체 칩
21; 제1옵션 패드
22; 제2옵션 패드
100; 옵션 제어 회로
140; 입력 데이터 멀티 플렉서
150; 메모리 셀 어레이
160; 출력 데이터 멀티플렉서10; Semiconductor device
20; 1st semiconductor chip
30; 2nd semiconductor chip
21; 1st option pad
22; 2nd option pad
100; Optional control circuit
140; Input data multiplexer
150; Memory cell array
160; Output data multiplexer

Claims (19)

반도체 장치로서,
제1 패드 그룹들, 제2 패드 그룹들, 제1 옵션 패드 및 제2 옵션 패드를 포함하는 제1 반도체 칩;
제3 패드 그룹들, 제4 패드 그룹들, 제1 옵션 패드 및 제2 옵션 패드를 포함하는 제2 반도체 칩;
제1 패키지 패드 그룹들 및 제2 패키지 패드 그룹들을 포함하는 패키지 기판을 포함하고,
상기 제1 반도체 칩의 상기 제1 옵션 패드가 접지 패드에 접속되는지 여부에 기초하여, 상기 제1 반도체 칩의 동작 모드가 결정되고,
상기 제2 반도체 칩의 상기 제1 옵션 패드가 상기 접지 패드에 접속되는지 여부에 기초하여, 상기 제2 반도체 칩의 동작 모드가 결정되고,
상기 제1 반도체 칩의 상기 제1 옵션 패드, 상기 제2 반도체 칩의 상기 제1 옵션 패드 및 상기 제1 반도체 칩의 상기 제2 옵션 패드가 상기 접지 패드에 접속되고, 상기 제2 반도체 칩의 상기 제2 옵션 패드가 상기 접지 패드에 접속되지 않는 경우, 상기 제1 패드 그룹들은 상기 제1 패키지 패드 그룹들과 전기적으로 연결되고, 상기 제3 패드 그룹들은 상기 제2 패키지 패드 그룹들과 전기적으로 연결되고, 상기 제2 패드 그룹들 및 상기 제4 패드 그룹들은 플로팅(floating)되고,
상기 제1 반도체 칩은,
상기 제1 반도체 칩의 상기 제1 옵션 패드의 상기 접지 패드로의 접속 여부 및 상기 제1 반도체 칩의 상기 제2 옵션 패드의 상기 접지 패드로의 접속 여부를 기초로, 제1 선택 신호, 제2 선택 신호 및 제3 선택 신호 중 하나를 선택 신호로서 출력하는 옵션 제어 회로; 및
상기 출력된 선택 신호가 상기 제1 선택 신호인 경우, 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 전부를 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제2 선택 신호인 경우, 상기 제1 패드 그룹들을 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제3 선택 신호인 경우, 상기 제2 패드 그룹들을 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하는 것을 특징으로 하는 반도체 장치.As a semiconductor device,
A first semiconductor chip including first pad groups, second pad groups, a first option pad and a second option pad;
A second semiconductor chip including third pad groups, fourth pad groups, a first option pad and a second option pad;
A package substrate including first package pad groups and second package pad groups,
An operation mode of the first semiconductor chip is determined based on whether the first option pad of the first semiconductor chip is connected to a ground pad,
The operation mode of the second semiconductor chip is determined based on whether the first option pad of the second semiconductor chip is connected to the ground pad,
The first option pad of the first semiconductor chip, the first option pad of the second semiconductor chip and the second option pad of the first semiconductor chip are connected to the ground pad, and the When the second option pad is not connected to the ground pad, the first pad groups are electrically connected to the first package pad groups, and the third pad groups are electrically connected to the second package pad groups. And the second pad groups and the fourth pad groups are floating,
The first semiconductor chip,
A first selection signal, a second, based on whether the first semiconductor chip is connected to the ground pad of the first option pad and whether the second option pad is connected to the ground pad of the first semiconductor chip. An option control circuit that outputs one of the selection signal and the third selection signal as a selection signal; And
When the output selection signal is the first selection signal, data input from the outside of the semiconductor device through all of the first pad groups and the second pad groups is transferred to the memory cell array in the first semiconductor chip. Transmit, when the output selection signal is the second selection signal, transmits data input from the outside of the semiconductor device through the first pad groups to the memory cell array in the first semiconductor chip, and outputs the And a data input multiplexer block for transmitting data input from the outside of the semiconductor device through the second pad groups to the memory cell array in the first semiconductor chip when the selected selection signal is the third selection signal. Characterized by a semiconductor device. 제1항에 있어서,
상기 제1 반도체 칩은,
각각이 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 각각에 접속된 데이터 입력 버퍼 그룹들을 더 포함하고,
상기 데이터 입력 버퍼 그룹들 각각은,
상기 제1 반도체 칩의 상기 제1 옵션 패드와 상기 접지 패드 사이의 접속 여부와 상기 제1 반도체 칩의 상기 제2 옵션 패드와 상기 접지 패드 사이의 접속 여부에 따라, 인에이블 또는 디스에이블되는 것을 특징으로 하는 반도체 장치.According to claim 1,
The first semiconductor chip,
Each of which further includes data input buffer groups connected to each of the first pad groups and the second pad groups,
Each of the data input buffer groups,
The first semiconductor chip is enabled or disabled depending on whether the first option pad is connected to the ground pad and whether the first semiconductor chip is connected between the second option pad and the ground pad. Semiconductor device. 제2항에 있어서,
상기 제1 반도체 칩은,
데이터 스트로브 패드 그룹들; 및
각각이 상기 데이터 스트로브 패드 그룹들 각각에 접속된 데이터 스트로브 입력 버퍼 그룹들을 더 포함하는 것을 특징으로 하는 반도체 장치.According to claim 2,
The first semiconductor chip,
Data strobe pad groups; And
And a data strobe input buffer group each connected to each of the data strobe pad groups. 제1항에 있어서,
상기 제1 반도체 칩은,
상기 제1 반도체 칩의 상기 제1 옵션 패드와 상기 접지 패드 사이의 접속 여부에 기초하여, 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로부터 출력된 데이터를 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 전부, 또는 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 중 하나를 통하여 출력하는 데이터 출력 멀티플렉서 블록을 포함하고,
상기 데이터 출력 멀티플렉서 블록은,
상기 제1 반도체 칩의 상기 제2 옵션 패드와 상기 접지 패드 사이의 접속 여부에 기초하여, 상기 제1 패드 그룹들 또는 상기 제2 패드 그룹들을 선택하는 것을 특징으로 하는 반도체 장치.According to claim 1,
The first semiconductor chip,
Based on whether the first option pad is connected to the ground pad of the first semiconductor chip, data output from the memory cell array in the first semiconductor chip is the first pad groups and the second pad group. All of them, or a data output multiplexer block output through one of the first pad group and the second pad group,
The data output multiplexer block,
And selecting the first pad groups or the second pad groups based on whether a connection between the second option pad and the ground pad of the first semiconductor chip is performed. 제4항에 있어서,
상기 제1 반도체 칩은,
각각이 상기 데이터 출력 멀티플렉서 블록과 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 각각의 사이에 접속된 데이터 출력 버퍼 그룹들을 더 포함하고,
상기 데이터 출력 버퍼 그룹들 각각은,
상기 제1 반도체 칩의 상기 제1 옵션 패드와 상기 접지 패드 사이의 접속 여부와 상기 제1 반도체 칩의 상기 제2 옵션 패드와 상기 접지 패드 사이의 접속 여부에 따라 인에이블 또는 디스에이블되는 것을 특징으로 하는 반도체 장치.According to claim 4,
The first semiconductor chip,
Further comprising data output buffer groups, each connected between the data output multiplexer block and each of the first pad groups and the second pad groups,
Each of the data output buffer groups,
The first semiconductor chip is enabled or disabled according to whether it is connected between the first option pad and the ground pad and whether the first semiconductor chip is connected between the second option pad and the ground pad. Semiconductor device. 반도체 장치; 및
상기 반도체 장치와 통신하는 호스트를 포함하며,
상기 반도체 장치는,
제1 패드 그룹들, 제2 패드 그룹들, 제1 옵션 패드 및 제2 옵션 패드를 포함하는 제1 반도체 칩;
제3 패드 그룹들, 제4 패드 그룹들, 제1 옵션 패드 및 제2 옵션 패드를 포함하는 제2 반도체 칩;
제1 패키지 패드 그룹들 및 제2 패키지 패드 그룹들을 포함하는 패키지 기판을 포함하고,
상기 제1 반도체 칩의 상기 제1 옵션 패드가 접지 패드에 접속되는지 여부에 기초하여, 상기 제1 반도체 칩의 상기 호스트와 데이터를 송수신하는 동작 모드가 결정되고,
상기 제2 반도체 칩의 상기 제1 옵션 패드가 상기 접지 패드에 접속되는지 여부에 기초하여, 상기 제2 반도체 칩의 상기 호스트와 데이터를 송수신하는 동작 모드가 결정되고,
상기 제1 반도체 칩의 상기 제1 옵션 패드, 상기 제2 반도체 칩의 상기 제1 옵션 패드 및 상기 제1 반도체 칩의 상기 제2 옵션 패드가 상기 접지 패드에 접속되고, 상기 제2 반도체 칩의 상기 제2 옵션 패드가 상기 접지 패드에 접속되지 않는 경우, 상기 제1 패드 그룹들은 상기 제1 패키지 패드 그룹들과 전기적으로 연결되고, 상기 제3 패드 그룹들은 상기 제2 패키지 패드 그룹들과 전기적으로 연결되고, 상기 제2 패드 그룹들 및 상기 제4 패드 그룹들은 플로팅(floating)되고,
상기 제1 반도체 칩은,
상기 제1 반도체 칩의 상기 제1 옵션 패드의 상기 접지 패드로의 접속 여부 및 상기 제1 반도체 칩의 상기 제2 옵션 패드의 상기 접지 패드로의 접속 여부를 기초로, 제1 선택 신호, 제2 선택 신호 및 제3 선택 신호 중 하나를 선택 신호로서 출력하는 옵션 제어 회로; 및
상기 출력된 선택 신호가 상기 제1 선택 신호인 경우, 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 전부를 통해 상기 호스트로부터 입력된 데이터를 상기 제1 반도체 칩 내 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제2 선택 신호인 경우, 상기 제1 패드 그룹들을 통해 상기 호스트로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제3 선택 신호인 경우, 상기 제2 패드 그룹들을 통해 상기 호스트로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하는 것을 특징으로 하는 시스템.Semiconductor devices; And
And a host communicating with the semiconductor device,
The semiconductor device,
A first semiconductor chip including first pad groups, second pad groups, a first option pad and a second option pad;
A second semiconductor chip including third pad groups, fourth pad groups, a first option pad and a second option pad;
A package substrate including first package pad groups and second package pad groups,
An operation mode for transmitting and receiving data to and from the host of the first semiconductor chip is determined based on whether the first option pad of the first semiconductor chip is connected to a ground pad,
An operation mode for transmitting and receiving data to and from the host of the second semiconductor chip is determined based on whether the first option pad of the second semiconductor chip is connected to the ground pad,
The first option pad of the first semiconductor chip, the first option pad of the second semiconductor chip and the second option pad of the first semiconductor chip are connected to the ground pad, and the When the second option pad is not connected to the ground pad, the first pad groups are electrically connected to the first package pad groups, and the third pad groups are electrically connected to the second package pad groups. And the second pad groups and the fourth pad groups are floating,
The first semiconductor chip,
A first selection signal, a second, based on whether the first semiconductor chip is connected to the ground pad of the first option pad and whether the second option pad is connected to the ground pad of the first semiconductor chip. An option control circuit that outputs one of the selection signal and the third selection signal as a selection signal; And
When the output selection signal is the first selection signal, data input from the host through all of the first pad groups and the second pad groups is transmitted to the memory cell array in the first semiconductor chip, When the output selection signal is the second selection signal, data input from the host through the first pad groups is transmitted to the memory cell array in the first semiconductor chip, and the output selection signal is the first selection signal. And a data input multiplexer block for transmitting data inputted from the host through the second pad groups to the memory cell array in the first semiconductor chip in the case of a 3 selection signal. 제6항에 있어서,
상기 제1 반도체 칩은,
각각이 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 각각에 접속된 데이터 입력 버퍼 그룹들을 더 포함하고,
상기 데이터 입력 버퍼 그룹들 각각은,
상기 제1 반도체 칩의 상기 제1 옵션 패드와 상기 접지 패드 사이의 접속 여부와 상기 제1 반도체 칩의 상기 제2 옵션 패드와 상기 접지 패드 사이의 접속 여부에 따라, 인에이블 또는 디스에이블되는 것을 특징으로 하는 시스템.The method of claim 6,
The first semiconductor chip,
Each of which further includes data input buffer groups connected to each of the first pad groups and the second pad groups,
Each of the data input buffer groups,
The first semiconductor chip is enabled or disabled depending on whether the first option pad is connected to the ground pad and whether the first semiconductor chip is connected between the second option pad and the ground pad. System. 제7항에 있어서,
상기 제1 반도체 칩은,
데이터 스트로브 패드 그룹들; 및
각각이 상기 데이터 스트로브 패드 그룹들 각각에 접속된 데이터 스트로브 입력 버퍼 그룹들을 더 포함하는 것을 특징으로 하는 시스템.The method of claim 7,
The first semiconductor chip,
Data strobe pad groups; And
And further comprising data strobe input buffer groups, each connected to each of said data strobe pad groups. 제6항에 있어서,
상기 제1 반도체 칩은,
상기 제1 반도체 칩의 상기 제1 옵션 패드와 상기 접지 패드 사이의 접속 여부에 기초하여, 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로부터 출력된 데이터를 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 전부, 또는 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 중 하나를 통하여 출력하는 데이터 출력 멀티플렉서 블록을 포함하고,
상기 데이터 출력 멀티플렉서 블록은,
상기 제1 반도체 칩의 상기 제2 옵션 패드와 상기 접지 패드 사이의 접속 여부에 기초하여, 상기 제1 패드 그룹들 또는 상기 제2 패드 그룹들을 선택하는 것을 특징으로 하는 시스템.The method of claim 6,
The first semiconductor chip,
Based on whether the first option pad is connected to the ground pad of the first semiconductor chip, data output from the memory cell array in the first semiconductor chip is the first pad groups and the second pad group. All of them, or a data output multiplexer block output through one of the first pad group and the second pad group,
The data output multiplexer block,
And selecting the first pad groups or the second pad groups based on whether the second option pad of the first semiconductor chip is connected to the ground pad. 제9항에 있어서,
상기 제1 반도체 칩은,
각각이 상기 데이터 출력 멀티플렉서 블록과 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 각각의 사이에 접속된 데이터 출력 버퍼 그룹들을 더 포함하고,
상기 데이터 출력 버퍼 그룹들 각각은,
상기 제1 반도체 칩의 상기 제1 옵션 패드와 상기 접지 패드 사이의 접속 여부와 상기 제1 반도체 칩의 상기 제2 옵션 패드와 상기 접지 패드 사이의 접속 여부에 따라 인에이블 또는 디스에이블되는 것을 특징으로 하는 시스템.The method of claim 9,
The first semiconductor chip,
Further comprising data output buffer groups, each connected between the data output multiplexer block and each of the first pad groups and the second pad groups,
Each of the data output buffer groups,
The first semiconductor chip is enabled or disabled according to whether it is connected between the first option pad and the ground pad and whether the first semiconductor chip is connected between the second option pad and the ground pad. System. 반도체 장치를 제조하는 방법으로서,
상기 반도체 장치는,
제1 패드 그룹들, 제2 패드 그룹들, 제1 옵션 패드 및 제2 옵션 패드를 포함하는 제1 반도체 칩;
제3 패드 그룹들, 제4 패드 그룹들, 제1 옵션 패드 및 제2 옵션 패드를 포함하며, 상기 제1 반도체 칩과 동일한 구조를 갖는 제2 반도체 칩; 및
제1 패키지 패드 그룹들 및 제2 패키지 패드 그룹들을 포함하는 패키지 기판을 포함하는 것을 특징으로 하고,
상기 제1 반도체 칩의 상기 제1 옵션 패드와 상기 제1 반도체 칩의 상기 제2 옵션 패드를 접지 패드에 접속시키는 단계;
상기 제2 반도체 칩의 상기 제1 옵션 패드를 상기 접지 패드에 접속하고, 상기 제2 반도체 칩의 상기 제2 옵션 패드를 플로팅시키는 단계;
상기 제1 패드 그룹들과 상기 제1 패키지 패드 그룹들을 전기적으로 연결하고, 상기 제3 패드 그룹들과 상기 제2 패키지 패드 그룹들을 전기적으로 연결하는 단계; 및
상기 제2 패드 그룹들 및 상기 제4 패드 그룹들을 플로팅시키는 단계를 포함하고,
상기 제1 반도체 칩은,
상기 제1 반도체 칩의 상기 제1 옵션 패드의 상기 접지 패드로의 접속 여부 및 상기 제1 반도체 칩의 상기 제2 옵션 패드의 상기 접지 패드로의 접속 여부를 기초로, 제1 선택 신호, 제2 선택 신호 및 제3 선택 신호 중 하나를 선택 신호로서 출력하는 옵션 제어 회로; 및
상기 출력된 선택 신호가 상기 제1 선택 신호인 경우, 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 전부를 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제2 선택 신호인 경우, 상기 제1 패드 그룹들을 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제3 선택 신호인 경우, 상기 제2 패드 그룹들을 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.A method for manufacturing a semiconductor device,
The semiconductor device,
A first semiconductor chip including first pad groups, second pad groups, a first option pad and a second option pad;
A second semiconductor chip including third pad groups, fourth pad groups, a first option pad and a second option pad, and having the same structure as the first semiconductor chip; And
And a package substrate including first package pad groups and second package pad groups,
Connecting the first option pad of the first semiconductor chip and the second option pad of the first semiconductor chip to a ground pad;
Connecting the first option pad of the second semiconductor chip to the ground pad and floating the second option pad of the second semiconductor chip;
Electrically connecting the first pad groups and the first package pad groups, and electrically connecting the third pad groups and the second package pad groups; And
And floating the second pad groups and the fourth pad groups,
The first semiconductor chip,
A first selection signal, a second, based on whether the first semiconductor chip is connected to the ground pad of the first option pad and whether the second option pad is connected to the ground pad of the first semiconductor chip. An option control circuit that outputs one of the selection signal and the third selection signal as a selection signal; And
When the output selection signal is the first selection signal, data input from the outside of the semiconductor device through all of the first pad groups and the second pad groups is transferred to the memory cell array in the first semiconductor chip. Transmitting, when the output selection signal is the second selection signal, transmits data input from the outside of the semiconductor device through the first pad groups to the memory cell array in the first semiconductor chip, and outputs the And a data input multiplexer block for transmitting data input from the outside of the semiconductor device through the second pad groups to the memory cell array in the first semiconductor chip when the selected selection signal is the third selection signal. A method for manufacturing a semiconductor device, characterized in that. 제11항에 있어서,
상기 제1 반도체 칩과 상기 제2 반도체 칩은 스택(stack)된 것을 특징으로 하는 반도체 장치를 제조하는 방법.The method of claim 11,
A method of manufacturing a semiconductor device, wherein the first semiconductor chip and the second semiconductor chip are stacked. 제11항에 있어서,
상기 제1 패드 그룹들과 상기 제3 패드 그룹들은 서로 오버랩되지 않는 것을 특징으로 하는 반도체 장치를 제조하는 방법. The method of claim 11,
A method of manufacturing a semiconductor device, wherein the first pad groups and the third pad groups do not overlap each other. 제11항에 있어서,
상기 제1 패드 그룹들과 상기 제1 패키지 패드 그룹들을 전기적으로 연결하고, 상기 제3 패드 그룹들과 상기 제2 패키지 패드 그룹들을 전기적으로 연결하는 단계는,
상기 제1 패드 그룹들과 상기 제1 패키지 패드 그룹들을 제1 접속 수단들을 이용하여 수평 방향으로 일직선으로 접속하는 단계; 및
상기 제3 패드 그룹들과 상기 제2 패키지 패드 그룹들을 제2 접속 수단들을 이용하여 상기 수평 방향으로 일직선으로 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.The method of claim 11,
The step of electrically connecting the first pad groups and the first package pad groups, and electrically connecting the third pad groups and the second package pad groups,
Connecting the first pad groups and the first package pad groups in a straight line in a horizontal direction using first connection means; And
And connecting the third pad groups and the second package pad groups in a straight line in the horizontal direction using second connection means. 제11항에 있어서,
상기 반도체 장치는 멀티-칩 패키지(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))인 것을 특징으로 하는 반도체 장치를 제조하는 방법.The method of claim 11,
The method of manufacturing a semiconductor device, characterized in that the semiconductor device is a multi-chip package (multi-chip package) or package on package (package on package (PoP)). 반도체 장치; 및
상기 반도체 장치와 통신하는 호스트를 포함하며,
상기 반도체 장치는,
제1 패드 그룹들, 제2 패드 그룹들 및 각각이 접지 패드에 접속된 제1 옵션 패드 및 제2 옵션 패드를 포함하는 제1 반도체 칩;
상기 제1 반도체 칩과 동일한 구조를 갖고, 제3 패드 그룹들, 제4 패드 그룹들, 상기 접지 패드에 접속된 제1 옵션 패드 및 플로팅 된 제2 옵션 패드를 포함하는 제2 반도체 칩; 및
제1 패키지 패드 그룹들 및 제2 패키지 패드 그룹들을 포함하는 패키지 기판을 포함하고,
상기 제1 패키지 패드 그룹들은 상기 제1 패드 그룹들에 접속되고, 상기 제2 패키지 패드 그룹들은 상기 제3 패드 그룹들에 접속되고,
상기 제1 반도체 칩은,
상기 제1 반도체 칩의 상기 제1 옵션 패드의 상기 접지 패드로의 접속 여부 및 상기 제1 반도체 칩의 상기 제2 옵션 패드의 상기 접지 패드로의 접속 여부를 기초로, 제1 선택 신호, 제2 선택 신호 및 제3 선택 신호 중 하나를 선택 신호로서 출력하는 옵션 제어 회로; 및
상기 출력된 선택 신호가 상기 제1 선택 신호인 경우, 상기 제1 패드 그룹들 및 상기 제2 패드 그룹들 전부를 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제2 선택 신호인 경우, 상기 제1 패드 그룹들을 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하고, 상기 출력된 선택 신호가 상기 제3 선택 신호인 경우, 상기 제2 패드 그룹들을 통해 상기 반도체 장치의 외부로부터 입력된 데이터를 상기 제1 반도체 칩 내 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하는 것을 특징으로 하는 휴대용 전자 장치.Semiconductor devices; And
And a host communicating with the semiconductor device,
The semiconductor device,
A first semiconductor chip including first pad groups, second pad groups and a first option pad and a second option pad, each connected to a ground pad;
A second semiconductor chip having the same structure as the first semiconductor chip and including third pad groups, fourth pad groups, a first option pad connected to the ground pad, and a floating second option pad; And
A package substrate including first package pad groups and second package pad groups,
The first package pad groups are connected to the first pad groups, the second package pad groups are connected to the third pad groups,
The first semiconductor chip,
A first selection signal, a second, based on whether the first semiconductor chip is connected to the ground pad of the first option pad and whether the second option pad is connected to the ground pad of the first semiconductor chip. An option control circuit that outputs one of the selection signal and the third selection signal as a selection signal; And
When the output selection signal is the first selection signal, data input from the outside of the semiconductor device through all of the first pad groups and the second pad groups is transferred to the memory cell array in the first semiconductor chip. Transmit, when the output selection signal is the second selection signal, transmits data input from the outside of the semiconductor device through the first pad groups to the memory cell array in the first semiconductor chip, and outputs the And a data input multiplexer block that transmits data input from the outside of the semiconductor device through the second pad groups to the memory cell array in the first semiconductor chip when the selected selection signal is the third selection signal. Portable electronic device characterized by. 제16항에 있어서,
상기 제1 패드 그룹들과 상기 제3 패드 그룹들은 서로 오버랩되지 않는 것을 특징으로 하는 휴대용 전자 장치.The method of claim 16,
The first pad group and the third pad group do not overlap each other, characterized in that the portable electronic device. 제16항에 있어서, 상기 반도체 장치는,
상기 제1 패드 그룹들과 상기 제1 패키지 패드 그룹들을 수평 방향으로 일직선으로 접속하는 제1접속 수단들; 및
상기 제3 패드 그룹들과 상기 제2 패키지 패드 그룹들을 상기 수평 방향으로 일직선으로 접속하는 제2접속 수단들을 더 포함하는 것을 특징으로 하는 휴대용 전자 장치.The method of claim 16, wherein the semiconductor device,
First connection means for connecting the first pad groups and the first package pad groups in a straight line in a horizontal direction; And
And second connection means for connecting the third pad groups and the second package pad groups in a straight line in the horizontal direction. 제16항에 있어서,
상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은,
데이터 입출력 패드들과 데이터 스트로브 신호 패드들을 포함하는 것을 특징으로 하는 휴대용 전자 장치.The method of claim 16,
Each of the first semiconductor chip and the second semiconductor chip,
A portable electronic device comprising data input / output pads and data strobe signal pads.
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