【０００１】
【発明の属する技術分野】
本発明は１次局と複数の２次局との間で、所定のフレームフォーマットで一定周期の通信を行う通信システム装置に関する。
【０００２】
【従来の技術】
図５は従来の通信システム装置で使用される１次局ある。４は通信を制御するＣＰＵ、５はデータバス、６は伝送周期を制御するタイマ、７は送信データと受信データとを格納するメモリ、８は送信データと受信データとを前記メモリから読み出しあるいは書き込みするＤＭＡ制御回路、１０は送信ポート、１１は受信ポート、１２はドライバ、１３はレシーバから構成される。
次に動作について図５に基づいて説明する。ＣＰＵ４は２次局へ送るデータを演算し、ＤＭＡ制御回路８で割り付けられる２次局毎の送信データアドレスでメモリ７へ格納する。タイマ６はフリーランしておりオーバフローまたはアンダフローする毎に伝送開始信号６１をＤＭＡ制御回路８へ出力する。伝送開始信号６１が入力されたＤＭＡ制御回路８はまず共通フレームが格納されるメモリ７のアドレスを発生し、送信ポート１０に共通フレームデータを出力する。送信ポート１０はデータが書きこまれるとドライバ１２へシリアル変換された共通フレームデータを出力すると共にドライバ１２のイネーブル信号７２を出力する。
【０００３】
次にタイマ６は前記伝送周期内に一定間隔でコマンド出力信号６２をＤＭＡ制御回路８に出力する。コマンド出力信号６２が入力されたＤＭＡ制御回路８は２次局アドレスに対応したコマンドデータ格納アドレスを発生させて前記メモリ７からコマンドデータを読み出し送信ポート１０に出力する。送信ポート１０はコマンドデータが書きこまれるとドライバ１２へシリアル変換されたコマンドデータを出力すると共にドライバ１２のイネーブル信号７２を出力する。送信されたコマンドデータの２次局アドレスに該当する２次局はコマンドデータを受信後、レスポンスデータを送信する。１次局は前記レスポンスデータをレシーバ１３で受信し受信ポート１１へ転送される。１次局の受信ポート１１は１フレーム分のレスポンスデータが受信されると受信データ１１１と受信データラッチ信号１１２をＤＭＡ制御回路８に転送する。ＤＭＡ制御回路８は受信データ１１１が入力されると２次局アドレスに該当するレスポンスデータ格納のためのメモリ７のアドレスを発生し、このレスポンスデータをメモリ７へ格納する。以降すべての２次局に対しコマンドを送信後レスポンスを受信する。ＣＰＵ４は伝送開始信号６１が入力されるとそれまでに受信したレスポンスデータを監視し、次のコマンドデータ発生のための演算を行っている。このようにして１次局ＣＰＵは一定の周期毎に２次局とコマンド・レスポンスの交換を行っている。
【０００４】
従来技術の一例として、例えば特開平０５−２１１５１２号公報に記載された通信システムがある。このシステムにおいては、１次局である上位コントローラが、ＨＤＬＣに従う伝送によって２次局であるそれぞれの下位コントローラに移動データを転送する。この移動データの転送の際、下位コントローラのＤＭＡ制御回路８は、転送されるフレームを、アドレス部の内容が自局のアドレスと一致するフレームの移動データのみを自局内に設けられたメモリ７に取込み、他局のアドレスをもつフレームは、これを無視する。次に、共通フレームが転送されると、各２次局は、共通フレームのコマンドを一旦ＣＰＵ４に取りこみ、図示されない各２次局毎の速度指令器に書込み、速度指令器を一斉に起動してそれぞれの移動データを実行する。
【０００５】
このように、各２次局が速度指令器を起動するタイミングが同期するので、複数の２次局で行われる並行動作が同期される。一方移動データにしたがって、移動しているときも常にレスポンスデータを１次局のＣＰＵは監視し、所望の移動が完了したことを、各２次局から送られるレスポンスデータから検出していた。図５は２次局２２で位置決め完了し割り込み要因が発生した場合の通信路のデータとＣＰＵ１が割り込みを検出するタイミングを示す。２次局２２が位置決め完了した場合、２次局２２のレスポンスデータの中に位置決め完了のステータスが書き込まれる。１次局はすべての２次局レスポンスデータを図４に示される伝送開始信号３１が発生する度に読み出し、ようやく２次局２２のレスポンスデータに位置決め完了ステータスがあることを検出する。つまり、位置決め完了が確認できるのは伝送開始信号３１が発生する次の伝送周期開始後である。
【０００６】
【特許文献１】特開平０５−２１１５１２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来の通信システム装置では、常に１次局ＣＰＵは２次局からのレスポンスデータを常に監視する必要がある。一方１次局として上位コントローラ、２次局として下位コントローラから成るＦＡ通信システム装置を用いた生産ラインでは生産効率向上のために通信システムの高性能化をめざして伝送周期の高速化および２次局の複数化を進めている。この結果１次局は伝送周期毎に行うレスポンスデータ監視時間が２次局制御データ演算のための時間に影響し１次局ＣＰＵへの負荷がますます大きくなるという問題がある。すなわち、伝送速度を上げたり２次局を増やすと２次局へ転送するコマンドデータ計算のための時間が少なくなり伝送周期の高速化も２次局の増加もできなくなる。結果的には２次局の数を減らすか、伝送速度を下げるしかなく高機能化の対応ができなくるという問題があった。
【０００８】
本発明の目的は、上記従来の問題を解決し、ＣＰＵの処理能力に対する負担を低減し、１次局のＣＰＵがレスポンスデータ（受信データ）を常時監視することを省くことができ、伝送周期が短くなった場合でも２次局へのコマンドデータのための演算時間を確保し、幅広いＦＡシステム用途に対応できる通信システム装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、１対Ｎマルチドロツプ方式の通信システム装置の１次局において、２次局から受けるレスポンスデータの内容によって割り込み信号発生する割り込み制御回路を設けたことを特徴とするものである。
このようになっているため、レスポンスデータに位置決め完了等の割り込み要因が発生すると、割り込み制御回路は割り込み信号を１次局ＣＰＵへ入力することができ、受信データ監視を省くことができる。
また、請求項２に記載の発明は、割り込み信号をＣＰＵに出力すると共に割り込みが発生した２次局アドレスとそのフレームデータとを２次局毎に書きこまれるメモリアドレスとは別の任意のアドレスに格納するＤＭＡ制御回路を設けたことを特徴とするものである。
このようになっているため、割り込み信号が入力されるとＣＰＵ１は前記１次局側メモリの固定エリアに格納される２次局のアドレスとデータを検出することができ、即座に所望の制御が完了した２次局を認識することができる。
【００１０】
【発明の実施の形態】
以下、本発明の具体的実施例を図に基づいて説明する。図１は本発明の一実施形態の通信システム装置である。１は１次局である上位コントローラと、２は複数の２次局である下位コントローラと、３はこれらの局を接続する伝送とから構成されている。１次局である上位コントローラが、ＨＤＬＣに従う伝送によって２次局であるそれぞれの下位コントローラにコマンドデータを送信し、該当する２次局はレスポンスデータを転送する。
【００１１】
図２は本発明の一実施形態の通信システム装置で使用される１次局ある。４は通信を制御するＣＰＵ、５はデータバス、６は伝送周期を制御するタイマ、７は送信データと受信データとを格納するメモリ、８は送信データと受信データとを前記メモリから読み出しあるいは書き込みするＤＭＡ制御回路、９は受信データによって割り込み信号を発生する割り込み制御回路、１０は送信ポート、１１は受信ポート、１２はドライバ、１３はレシーバから構成される。このように構成された通信システム装置の１次局の動作について説明する。まず、２次局へのコマンドデータをＣＰＵ４は演算し該当する２次局に予め割り付けられたメモリ７のアドレスに該コマンドデータを格納しておく。次にタイマ６のイネーブル信号をイネーブルにしてタイマ６をフリーランさせる。タイマ６はイネーブルの直後に送信開始信号６１を出力し以降は伝送周期毎に送信開始信号６１を出力する。送信開始信号６１でＣＰＵ４はメモリ７に格納されたレスポンスデータ（受信データ）を２次局毎に読み出し、ＤＭＡ回路８はメモリから共通フレームを読み出し、送信ポート１０からドライバ１２を介して通信路へ送信される。共通フレームを受信した２次局は共通フレームを受信する前に受信したコマンドデータを図示されない制御装置の指令器に入力する。
【００１２】
次にタイマ６は前記伝送周期内に一定間隔でコマンド出力信号６２をＤＭＡ制御回路８に出力する。コマンド出力信号６２が入力されたＤＭＡ制御回路８は２次局アドレスに対応した送信データ格納アドレスを発生させて前記メモリ７からコマンドデータ（送信データ）を読み出し送信ポート１０に出力する。送信ポート１０はデータが書きこまれるとドライバ１２へシリアル変換したコマンドデータを出力すると共にドライバ１２のイネーブル信号を出力する。送信されたコマンドデータの２次局アドレスに該当する２次局はコマンドデータを受信後、レスポンスデータを送信する。レスポンスデータを１次局が受信すると受信ポート１１から転送された受信データは割り込み制御回路９に入力される。
更に割り込み制御回路９について詳細な説明をするため図３に前記割り込み制御回路のブロック図を示す。以降、図３を元に割り込み制御回路について説明する。まず図３において９４はレスポンスデータ（受信データ）のフレーム数を数える数値をＣＰＵ４から入力するフレーム数レジスタ、９５は前記フレーム数レジスタの値をロードして動作するカウンタ、９６は前記受信ポート１１から受信データ１１１をラッチする受信データラッチ、９７は前記フレーム数レジスタ９４に設定したフレームの受信データと一致をとるデータをＣＰＵ４から設定する割り込みパタンレジスタ、９８は前記受信データラッチ出力と前記割り込みパタンレジスタとをビット毎に一致をとる一致回路、９９は前記一致回路出力９８１をカウンタ出力９５１でゲートする論理ゲート、９１は前記論理ゲート９９の出力で割り込み信号である。
【００１３】
次に動作について説明する。１次局のＣＰＵ４は２次局レスポンスデータの監視したい場所を予めフレーム数とそのデータパターンをフレーム数レジスタ９４と割り込みパタンレジスタ９７に設定しておく。伝送開始信号６１が発生するとカウンタ９５は前記フレーム数レジスタ値をロードする。受信ポートは２次局のレスポンスデータを受信すると受信データ１１１と共にフレーム毎にパルス状の受信データラッチ信号１１２を出力する。前記受信データラッチ信号１１２が入力されると前記カウンタ９５はクロック９５２に同期して１カウント減算される。一方受信データ１１１は前記受信データラッチ９６で前記受信データラッチ信号１１２の例えば立ち上がりエッジでラッチされる。割り込みが発生しない場合ラッチデータ９２は前記ＤＭＡ制御回路８に入力されており前記受信データラッチ信号１１２の例えば立ち下がりエッジで取り込まれると、前記ＤＭＡ制御回路８は２次局アドレスに該当する受信データ格納のためのメモリ７のアドレスを発生し、この受信データをメモリ７へ格納する。さらに次のフレームを受信するたびにカウンタ９５はダウンタウントしカウンタ値がアンダフローするとカウンタ出力９５１を出力する。この出力が発生したときに割り込みパタンレジスタと受信データが一致した場合、割り込み信号９１が発生する。割り込み信号９１は前記受信データラッチ信号１１２の立ち上がりエッジの直後に発生するため、ＤＭＡ制御回路８は割り込み信号によって２次局アドレスと割り込み発生フレームデータとをメモリ７の固定されるアドレスに格納できる。その後前記受信データラッチ信号１１２の立ち下がりエッジ２次局アドレスに該当するメモリ７のアドレスへ受信データを格納することができる。
【００１４】
【発明の効果】
以上述べたように、本発明の通信システム装置によれば、受信データの内容によって割り込み信号をＣＰＵに出力することによって１次局のＣＰＵがレスポンスデータ（受信データ）を常時監視することを省くことができ、伝送周期が短くなった場合でも２次局へのコマンドデータのための演算時間を確保することができるという効果がある。
また、請求項２に記載の通信システム装置によれば、受信フレームを数え該当するフレームのデータを監視させることにより、任意の受信データの監視ができる。さらに、割り込みが発生した場合、固定されたメモリアドレスに２次局アドレスと監視フレームを格納しているので１次局のＣＰＵは即座に割り込みの発生した２次局とその内容を確認することができるという効果がある。
したがって、レスポンスデータに位置決め完了等の割り込み要因が発生すると、割り込み制御回路は割り込み信号を１次局ＣＰＵへ出力する。割り込み信号が入力されるとＣＰＵは前記１次局側メモリの固定エリアに格納される２次局のアドレスとデータを検出し、所望の制御が完了した２次局を認識する。所望の制御が完了した２次局の次の制御データを計算し伝送できるので、伝送周期毎の各２次局毎のレスポンスデータ監視時間を無くすことができ、１次局の処理能力に対する負担を低減し、幅広いＦＡ用通信システム用途に対応できる通信システム装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の通信システム装置のブロック図。
【図２】本発明の一実施形態の通信システム装置１次局のブロック図。
【図３】本発明である図２の割り込み制御回路を示すブロック図。
【図４】本発明である図２の通信システム装置のＣＰＵ１が割り込みを検出するタイミング説明図。
【図５】通信システム装置の従来例のブロック図。
【図６】従来例である図５の通信システム装置のＣＰＵ１が割り込みを検出するタイミング説明図。
【符号の説明】
１ １次局
２ ２次局
３ 伝送路
４ ＣＰＵ
５ データバス
６ タイマ
７ メモリ
８ ＤＭＡ制御回路
９ 割り込み制御回路
１０ 送信ポート
１１ 受信ポート
１２ ドライバ
１３ レシーバ
４１ タイマイネーブル信号
６１ 伝送開始信号
６２ コマンド出力信号
８１ 送信データ
９１ 割り込み信号
９２ ラッチデータ
９３ ラッチ信号
９４ フレーム数レジスタ
９５ カウンタ
９５１ カウンタ出力
９５２ クロック
９６ 受信データラッチ
９７ 割り込みパタンレジスタ
９８ 一致回路
９８１ 一致回路出力
９９ 論理ゲート
１０１ 送信シリアル信号
１０２ 送信イネーブル信号
１１１ 受信データ
１１２ 受信データラッチ信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a communication system apparatus that performs communication at a constant cycle in a predetermined frame format between a primary station and a plurality of secondary stations.
[0002]
[Prior art]
FIG. 5 shows a primary station used in a conventional communication system apparatus. 4 is a CPU for controlling communication, 5 is a data bus, 6 is a timer for controlling a transmission cycle, 7 is a memory for storing transmission data and reception data, and 8 is for reading or writing transmission data and reception data from the memory. DMA control circuit 10 includes a transmission port, 11 a reception port, 12 a driver, and 13 a receiver.
Next, the operation will be described with reference to FIG. The CPU 4 calculates data to be sent to the secondary station and stores it in the memory 7 at the transmission data address for each secondary station assigned by the DMA control circuit 8. The timer 6 is free-running and outputs a transmission start signal 61 to the DMA control circuit 8 every time it overflows or underflows. The DMA control circuit 8 to which the transmission start signal 61 is input first generates an address of the memory 7 in which the common frame is stored, and outputs the common frame data to the transmission port 10. When data is written, the transmission port 10 outputs the common frame data serially converted to the driver 12 and outputs the enable signal 72 of the driver 12.
[0003]
Next, the timer 6 outputs a command output signal 62 to the DMA control circuit 8 at regular intervals within the transmission cycle. The DMA control circuit 8 to which the command output signal 62 is input generates a command data storage address corresponding to the secondary station address, reads the command data from the memory 7 and outputs it to the transmission port 10. When the command data is written, the transmission port 10 outputs the serially converted command data to the driver 12 and outputs the enable signal 72 of the driver 12. The secondary station corresponding to the secondary station address of the transmitted command data transmits the response data after receiving the command data. The primary station receives the response data at the receiver 13 and transfers it to the reception port 11. The reception port 11 of the primary station transfers the reception data 111 and the reception data latch signal 112 to the DMA control circuit 8 when the response data for one frame is received. When the received data 111 is input, the DMA control circuit 8 generates an address of the memory 7 for storing response data corresponding to the secondary station address, and stores the response data in the memory 7. After that, the command is sent to all secondary stations and the response is received. When the transmission start signal 61 is input, the CPU 4 monitors the response data received so far and performs calculations for generating the next command data. In this way, the primary station CPU exchanges commands and responses with the secondary station at regular intervals.
[0004]
As an example of the prior art, for example, there is a communication system described in Japanese Patent Application Laid-Open No. 05-211512. In this system, an upper controller that is a primary station transfers movement data to each lower controller that is a secondary station by transmission according to HDLC. When transferring the moving data, the DMA control circuit 8 of the lower controller transfers only the moving data of the frame in which the content of the address portion matches the address of the own station to the memory 7 provided in the own station. The frame with the address of the other station is ignored. Next, when the common frame is transferred, each secondary station once fetches the command of the common frame into the CPU 4, writes it in the speed command unit for each secondary station (not shown), and starts the speed commander all at once. Execute each move data.
[0005]
As described above, since the timings at which the secondary stations start the speed commanders are synchronized, the parallel operations performed at the plurality of secondary stations are synchronized. On the other hand, according to the movement data, the CPU of the primary station always monitors the response data even when moving, and detects that the desired movement has been completed from the response data sent from each secondary station. FIG. 5 shows the data of the communication path and the timing at which the CPU 1 detects an interrupt when the positioning is completed at the secondary station 22 and an interrupt factor is generated. When positioning of the secondary station 22 is completed, a positioning completion status is written in the response data of the secondary station 22. The primary station reads all secondary station response data every time the transmission start signal 31 shown in FIG. 4 is generated, and finally detects that the response data of the secondary station 22 has a positioning completion status. That is, the completion of positioning can be confirmed after the start of the next transmission cycle when the transmission start signal 31 is generated.
[0006]
[Patent Document 1] Japanese Patent Application Laid-Open No. 05-211512
[Problems to be solved by the invention]
However, in the conventional communication system, the primary station CPU must always monitor the response data from the secondary station. On the other hand, in the production line using the FA communication system device composed of the upper controller as the primary station and the lower controller as the secondary station, the transmission cycle is increased and the secondary station is aimed at improving the performance of the communication system to improve the production efficiency. We are proceeding with the multipleization of. As a result, the primary station has a problem that the response data monitoring time performed for each transmission cycle affects the time for calculating the secondary station control data, and the load on the primary station CPU becomes larger. That is, if the transmission speed is increased or the number of secondary stations is increased, the time for calculating command data to be transferred to the secondary station is reduced, and the transmission cycle cannot be increased and the number of secondary stations cannot be increased. As a result, there is a problem that the number of secondary stations can be reduced or the transmission speed must be reduced, making it impossible to cope with higher functions.
[0008]
The object of the present invention is to solve the above-mentioned conventional problems, reduce the burden on the processing capacity of the CPU, omit the continuous monitoring of the response data (received data) by the CPU of the primary station, and reduce the transmission cycle. An object of the present invention is to provide a communication system apparatus that can secure a calculation time for command data to a secondary station even when the time is shortened and can cope with a wide range of FA system applications.
[0009]
[Means for Solving the Problems]
In order to solve the above problem, the present invention is configured as follows.
The invention according to claim 1 is characterized in that an interrupt control circuit for generating an interrupt signal according to the contents of response data received from the secondary station is provided in the primary station of the communication system apparatus of 1 to N multi-drop system. It is.
Thus, when an interrupt factor such as positioning completion occurs in the response data, the interrupt control circuit can input an interrupt signal to the primary station CPU, and the received data monitoring can be omitted.
Further, the invention described in claim 2 outputs an interrupt signal to the CPU, and at the same time, an arbitrary address different from the memory address in which the secondary station address where the interrupt has occurred and its frame data are written for each secondary station. A DMA control circuit for storing data is provided.
Because of this, when an interrupt signal is input, the CPU 1 can detect the address and data of the secondary station stored in the fixed area of the primary station side memory, and can immediately perform the desired control. The completed secondary station can be recognized.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, specific embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a communication system apparatus according to an embodiment of the present invention. Reference numeral 1 is an upper controller that is a primary station, 2 is a lower controller that is a plurality of secondary stations, and 3 is a transmission that connects these stations. The host controller that is the primary station transmits command data to each lower controller that is the secondary station by transmission according to HDLC, and the corresponding secondary station transfers the response data.
[0011]
FIG. 2 shows a primary station used in the communication system apparatus according to the embodiment of the present invention. 4 is a CPU for controlling communication, 5 is a data bus, 6 is a timer for controlling a transmission cycle, 7 is a memory for storing transmission data and reception data, and 8 is for reading or writing transmission data and reception data from the memory. The DMA control circuit 9 is configured to include an interrupt control circuit for generating an interrupt signal according to received data, 10 is a transmission port, 11 is a reception port, 12 is a driver, and 13 is a receiver. An operation of the primary station of the communication system configured as described above will be described. First, the CPU 4 calculates the command data for the secondary station, and stores the command data at the address of the memory 7 assigned in advance to the corresponding secondary station. Next, the timer 6 enable signal is enabled to cause the timer 6 to free run. The timer 6 outputs a transmission start signal 61 immediately after enabling, and thereafter outputs a transmission start signal 61 every transmission cycle. In response to the transmission start signal 61, the CPU 4 reads out response data (received data) stored in the memory 7 for each secondary station, and the DMA circuit 8 reads out a common frame from the memory, and sends it from the transmission port 10 to the communication path via the driver 12. Sent. The secondary station that has received the common frame inputs the received command data to a command unit of a control device (not shown) before receiving the common frame.
[0012]
Next, the timer 6 outputs a command output signal 62 to the DMA control circuit 8 at regular intervals within the transmission cycle. The DMA control circuit 8 to which the command output signal 62 is input generates a transmission data storage address corresponding to the secondary station address, reads the command data (transmission data) from the memory 7 and outputs it to the transmission port 10. When data is written, the transmission port 10 outputs serially converted command data to the driver 12 and outputs an enable signal for the driver 12. The secondary station corresponding to the secondary station address of the transmitted command data transmits the response data after receiving the command data. When the primary station receives the response data, the received data transferred from the reception port 11 is input to the interrupt control circuit 9.
Further, in order to explain the interrupt control circuit 9 in detail, FIG. 3 shows a block diagram of the interrupt control circuit. Hereinafter, the interrupt control circuit will be described with reference to FIG. First, in FIG. 3, 94 is a frame number register for inputting a numerical value for counting the number of frames of response data (received data) from the CPU 4, 95 is a counter which operates by loading the value of the frame number register, A received data latch for latching the received data 111, 97 is an interrupt pattern register for setting data matching the received data of the frame set in the frame number register 94 from the CPU 4, and 98 is the received data latch output and the interrupt pattern register Are coincidence circuits for each bit, 99 is a logic gate for gating the coincidence circuit output 981 by a counter output 951, and 91 is an interrupt signal at the output of the logic gate 99.
[0013]
Next, the operation will be described. The CPU 4 of the primary station sets the number of frames and the data pattern thereof in the frame number register 94 and the interrupt pattern register 97 in advance for monitoring the secondary station response data. When the transmission start signal 61 is generated, the counter 95 loads the frame number register value. When receiving the response data of the secondary station, the receiving port outputs a pulsed received data latch signal 112 for each frame together with the received data 111. When the received data latch signal 112 is input, the counter 95 is decremented by 1 count in synchronization with the clock 952. On the other hand, the reception data 111 is latched by the reception data latch 96 at the rising edge of the reception data latch signal 112, for example. When no interrupt occurs, the latch data 92 is input to the DMA control circuit 8, and when the received data latch signal 112 is captured at, for example, a falling edge, the DMA control circuit 8 receives the received data corresponding to the secondary station address. An address of the memory 7 for storage is generated, and this received data is stored in the memory 7. Further, every time the next frame is received, the counter 95 is downtown, and when the counter value underflows, a counter output 951 is output. If the interrupt pattern register matches the received data when this output occurs, an interrupt signal 91 is generated. Since the interrupt signal 91 is generated immediately after the rising edge of the received data latch signal 112, the DMA control circuit 8 can store the secondary station address and the interrupt generation frame data at a fixed address of the memory 7 by the interrupt signal. Thereafter, the received data can be stored in the address of the memory 7 corresponding to the falling edge secondary station address of the received data latch signal 112.
[0014]
【The invention's effect】
As described above, according to the communication system apparatus of the present invention, it is possible to save the primary station CPU from constantly monitoring the response data (received data) by outputting an interrupt signal to the CPU according to the contents of the received data. Thus, even when the transmission cycle is shortened, the calculation time for command data to the secondary station can be secured.
Further, according to the communication system apparatus of the second aspect, arbitrary received data can be monitored by counting the received frames and monitoring the data of the corresponding frames. Further, when an interrupt occurs, the secondary station address and the monitoring frame are stored in a fixed memory address, so the primary station CPU can immediately confirm the secondary station where the interrupt occurred and its contents. There is an effect that can be done.
Therefore, when an interrupt factor such as positioning completion occurs in the response data, the interrupt control circuit outputs an interrupt signal to the primary station CPU. When an interrupt signal is input, the CPU detects the address and data of the secondary station stored in the fixed area of the primary station side memory, and recognizes the secondary station that has completed the desired control. Since the next control data of the secondary station for which the desired control has been completed can be calculated and transmitted, the response data monitoring time for each secondary station for each transmission cycle can be eliminated, and the burden on the processing capacity of the primary station can be eliminated. It is possible to provide a communication system apparatus that can reduce and cope with a wide range of FA communication system applications.
[Brief description of the drawings]
FIG. 1 is a block diagram of a communication system apparatus according to an embodiment of the present invention.
FIG. 2 is a block diagram of a primary station of a communication system apparatus according to an embodiment of the present invention.
3 is a block diagram showing the interrupt control circuit of FIG. 2 according to the present invention.
FIG. 4 is an explanatory diagram of timing at which the CPU 1 of the communication system apparatus of FIG. 2 according to the present invention detects an interrupt.
FIG. 5 is a block diagram of a conventional example of a communication system apparatus.
6 is an explanatory diagram of timing at which the CPU 1 of the communication system apparatus of FIG. 5 as a conventional example detects an interrupt.
[Explanation of symbols]
1 Primary station 2 Secondary station 3 Transmission path 4 CPU
5 Data bus 6 Timer 7 Memory 8 DMA control circuit 9 Interrupt control circuit 10 Transmission port 11 Reception port 12 Driver 13 Receiver 41 Timer enable signal 61 Transmission start signal 62 Command output signal 81 Transmission data 91 Interrupt signal 92 Latch data 93 Latch signal 94 Frame number register 95 Counter 951 Counter output 952 Clock 96 Reception data latch 97 Interrupt pattern register 98 Matching circuit 981 Matching circuit output 99 Logic gate 101 Transmission serial signal 102 Transmission enable signal 111 Reception data 112 Reception data latch signal
