JP2005012230A - Method of fabricating dielectric element - Google Patents
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Abstract
Description
本発明は、誘電体膜を有する誘電体素子の製造方法に関する。 The present invention relates to a method for manufacturing a dielectric element having a dielectric film.
電界効果トランジスタ(FET)のゲート部分に強誘電体膜からなるキャパシタ(以下、強誘電体キャパシタと呼ぶ)が設けられたメモリは、非破壊読み出しが可能な不揮発性メモリとして知られている。このような強誘電体メモリの構造としては、MFS(金属・強誘電体・半導体)構造、MFIS(金属・強誘電体・絶縁体・半導体)構造、MFMIS(金属・強誘電体・金属・絶縁体・半導体)構造などが提案されている。 A memory in which a capacitor made of a ferroelectric film (hereinafter referred to as a ferroelectric capacitor) is provided at the gate portion of a field effect transistor (FET) is known as a non-volatile memory capable of nondestructive reading. The structure of such a ferroelectric memory includes an MFS (metal / ferroelectric / semiconductor) structure, an MFIS (metal / ferroelectric / insulator / semiconductor) structure, and an MFMIS (metal / ferroelectric / metal / insulator). Body / semiconductor) structures have been proposed.
図14はMFMIS構造の強誘電体メモリの一例を示す模式的断面図である。図14の強誘電体メモリは、例えば特開平5−327062号公報に開示されている。 FIG. 14 is a schematic sectional view showing an example of a ferroelectric memory having an MFMIS structure. The ferroelectric memory shown in FIG. 14 is disclosed in, for example, Japanese Patent Laid-Open No. 5-327002.
図14において、n+ シリコン基板31の表面に、所定間隔を隔ててp+ 層からなるソース領域34およびp+ 層からなるドレイン領域35が形成されている。ソース領域34とドレイン領域35との間のシリコン基板31の領域がチャネル領域36となる。チャネル領域36上にゲート絶縁膜32が形成され、ゲート絶縁膜32上にゲート電極33が形成されている。
14, the surface of the n + silicon substrate 31, a
シリコン基板31上およびゲート電極33上には層間絶縁膜37が形成されている。ゲート電極33上の層間絶縁膜37には、コンタクト孔39が形成され、そのコンタクト孔39内に配線層40が形成されている。
An
ソース領域34上およびドレイン領域35上の層間絶縁膜37にはそれぞれコンタクト孔が設けられ、それらのコンタクト孔内にそれぞれ配線層45,46が形成されている。さらに、ゲート電極33に接続された配線層40上に下部電極42が形成されている。下部電極42上に強誘電体膜43が形成され、強誘電体膜43上に上部電極44が形成されている。また、ソース領域34およびドレイン領域35に接続される配線層45,46上にそれぞれオーミック電極47,48が形成されている。
Contact holes are provided in the
図14の強誘電体メモリにおいては、下部電極42、強誘電体膜43および上部電極44が強誘電体キャパシタを構成する。
図14の強誘電体メモリの製造においては、下部電極42、強誘電体膜43および上部電極44からなる強誘電体キャパシタを形成するために上部電極44、強誘電体膜43および下部電極42をRIE法(反応性イオンエッチング法)等のエッチングにより加工(パターニング)する必要がある。
14, the
図15は従来の強誘電体キャパシタの形成方法を示す模式的断面図である。図15に示す反応性イオンエッチング装置300において、エッチング室(チャンバ)301内の下部には、導電性の試料台302が導電性の支持部材303により配設されている。エッチング室301と支持部材303とは絶縁部材304により互いに絶縁されている。エッチング室301内の上部には、試料台302と対向するように電極305が導電性の支持部材306により配設されている。エッチング室301と支持部材306とは絶縁部材307により互いに絶縁されている。
FIG. 15 is a schematic sectional view showing a conventional method of forming a ferroelectric capacitor. In the reactive
エッチング室301には、ガス導入口308および排気口309が設けられている。試料台302および支持部材303は、コンデンサ309を介して高周波電源310に接続されている。一方、電極305および支持部材306は接地されている。
The
試料台302上には、加工すべき強誘電体キャパシタを有する誘電体素子400が取り付けられる。図15の誘電体素子400においては、下部電極42、強誘電体膜43および上部電極44からなる強誘電体キャパシタ上にフォトレジストからなるマスク45が形成されている。
On the
強誘電体キャパシタの加工の際には、減圧されたエッチング室301内にガス導入口308から反応ガスを導入し、高周波電源310により試料台302と電極305との間に高周波電力を供給する。それにより、エッチング室301内でガス放電が起こり、ガス分子gが電離してイオンiおよび電子eからなるプラズマが発生する。
When processing the ferroelectric capacitor, a reactive gas is introduced from the
イオンiは電極305と試料台302との間に印加される電界により試料台302に向かって加速され、誘電体素子400の表面に垂直に照射される。イオンiの照射エネルギーおよび反応性により上部電極44、強誘電体膜43および下部電極42がエッチングされる。それにより、パターニングされた強誘電体キャパシタが形成される。
The ions i are accelerated toward the
上記の従来の強誘電体キャパシタの形成方法においては、上部電極44、強誘電体膜43および下部電極42をエッチングにより加工する際に、エッチングされた上部電極44および下部電極42の材料であるPt(白金)等の導電性材料が強誘電体膜43の側壁に堆積することがある。
In the conventional method for forming a ferroelectric capacitor, when the
特に、上部電極44および下部電極42がPtのように揮発性の低い材料からなる場合、エッチングにより除去された材料が排気口309から排気されずに強誘電体膜43の側壁に堆積物50として再付着しやすい。この場合、上部電極44と下部電極42とが強誘電体膜43の側壁の堆積物50により電気的に接続されてしまう。それにより、上部電極44と下部電極42との間で電流のリークが生じる。
In particular, when the
また、後工程で強誘電体膜43の特性を回復および向上させるために熱処理を行う場合、強誘電体膜43の側壁に堆積物50があると、強誘電体膜43の特性が十分に回復および向上しないという問題が生じる。
In addition, when heat treatment is performed in order to recover and improve the characteristics of the
マスク45を有機溶剤や水溶液中で除去する際にも、強誘電体膜43の側壁の堆積物50は除去されにくい。堆積物50がマスク45の側壁にも付着している場合には、マスク45を除去することも困難となる。そのため、強誘電体膜43やマスク45の側壁の堆積物50を有機溶剤等により除去する工程が必要となる。この場合、強誘電体膜43やマスク45の側壁から除去された堆積物50がパーティクル(微粒子)となって誘電体素子400の表面に再付着し、次の工程に悪影響を及ぼすこともある。
Even when the
このように、強誘電体膜43の側壁の堆積物50により、素子の性能が低下するとともに、製造歩留りが低下するという問題が生じる。
As described above, the
本発明の目的は、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止された誘電体素子の製造方法を提供することである。 An object of the present invention is to provide a method of manufacturing a dielectric element in which a decrease in reliability and yield due to deposition of a conductive material on a dielectric film and a side wall of a mask is prevented.
(1)第1の発明
第1の発明に係る誘電体素子の製造方法は、誘電体膜と導電層との積層構造上に断面台形状のマスクを形成する工程と、マスクを介して積層構造の表面にイオンを照射することにより積層構造を加工する工程と、を備え、イオンの入射角度αが、積層構造の表面の法線に対して0°<α<90°であることを特徴とする。
(1) 1st invention The manufacturing method of the dielectric element which concerns on 1st invention forms the laminated structure through the process of forming the mask of a cross-sectional trapezoid shape on the laminated structure of a dielectric film and a conductive layer, and a mask And a step of processing the laminated structure by irradiating ions on the surface of the substrate, wherein the incident angle α of ions is 0 ° <α <90 ° with respect to the normal of the surface of the laminated structure. To do.
本発明に係る誘電体素子の製造方法においては、イオンが断面台形状のマスクの傾斜した側面に沿って積層構造の表面に対して0°<α<90°の範囲で斜め方向に照射されるので、導電層および誘電体膜の側壁が所定の傾斜角度でエッチングされる。それにより、誘電体膜およびマスクの側壁に導電層の材料が堆積せず、あるいは誘電体膜およびマスクの側壁に導電層の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。したがって、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。 In the method for manufacturing a dielectric element according to the present invention, ions are irradiated obliquely in a range of 0 ° <α <90 ° to the surface of the laminated structure along the inclined side surface of the trapezoidal mask. Therefore, the side walls of the conductive layer and the dielectric film are etched at a predetermined inclination angle. As a result, the conductive layer material is not deposited on the dielectric film and mask sidewalls, or even if the conductive layer material is deposited on the dielectric film and mask sidewalls, the deposit is removed by ions irradiated in an oblique direction. Is done. Therefore, a decrease in reliability and yield due to the deposition of the conductive material on the dielectric film and the side wall of the mask is prevented.
(2)第2の発明
第2の発明に係る誘電体素子の製造方法は、第1の導電層上に誘電体膜および第2の導電層を順に形成する工程と、第2の導電層上に断面台形状のマスクを形成する工程と、マスクを介して第2の導電層の表面にイオンを照射することにより少なくとも第2の導電層および誘電体膜を加工する工程と、を備え、イオンの入射角度αが、積層構造の表面の法線に対して0°<α<90°であることを特徴とする。
(2) Second Invention A method for manufacturing a dielectric element according to a second invention includes a step of sequentially forming a dielectric film and a second conductive layer on the first conductive layer, and a step on the second conductive layer. Forming a mask having a trapezoidal cross section on the surface, and processing at least the second conductive layer and the dielectric film by irradiating the surface of the second conductive layer through the mask with ions. The incident angle α is characterized in that 0 ° <α <90 ° with respect to the normal of the surface of the laminated structure.
本発明に係る誘電体素子の製造方法においては、イオンが断面台形状のマスクの傾斜した側面に沿って第2の導電層の表面に対して0°<α<90°の範囲で斜め方向に照射されるので、少なくとも第2の導電層および誘電体膜の側壁が所定の傾斜角度に形成される。それにより、誘電体膜およびマスクの側壁に第2の導電層の材料が堆積せず、あるいは誘電体膜およびマスクの側壁に第2の導電層の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。したがって、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。 In the method of manufacturing a dielectric element according to the present invention, ions are inclined in the range of 0 ° <α <90 ° with respect to the surface of the second conductive layer along the inclined side surface of the trapezoidal mask. Since irradiation is performed, at least the second conductive layer and the sidewall of the dielectric film are formed at a predetermined inclination angle. As a result, the material of the second conductive layer is not deposited on the side walls of the dielectric film and the mask, or even when the material of the second conductive layer is deposited on the side walls of the dielectric film and the mask, the deposit is inclined. It is removed by the irradiated ions. Therefore, a decrease in reliability and yield due to the deposition of the conductive material on the dielectric film and the side wall of the mask is prevented.
(3)第3の発明
第3の発明に係る誘電体素子の製造方法は、第1または第2の発明に係る誘電体素子の製造方法において、誘電体膜が強誘電体膜であることを特徴とする。この場合、強誘電体膜を含む誘電体素子の信頼性および歩留りが向上する。
(3) Third invention A method for manufacturing a dielectric element according to a third invention is the method for manufacturing a dielectric element according to the first or second invention, wherein the dielectric film is a ferroelectric film. Features. In this case, the reliability and yield of the dielectric element including the ferroelectric film are improved.
本発明によれば、誘電体膜およびマスクの側壁への導電性材料の堆積による信頼性および歩留りの低下が防止された誘電体素子の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the dielectric element by which the reliability by the deposition of the electroconductive material to the dielectric film and the side wall of a mask and the fall of the yield was prevented can be provided.
図1は本発明の第1の実施例における誘電体素子の製造方法を示す模式的断面図である。 FIG. 1 is a schematic cross-sectional view showing a dielectric element manufacturing method according to the first embodiment of the present invention.
図1において、イオンミリング装置(イオンビームエッチング装置)100は、イオン照射室101およびプラズマ発生室102を有する。イオン照射室101とプラズマ発生室102とは絶縁部材103により互いに絶縁されている。
In FIG. 1, an ion milling apparatus (ion beam etching apparatus) 100 has an
イオン照射室101内には、試料台104が回転部材105により回転可能に設けられている。回転部材105は、回転駆動機構(図示せず)により回転軸Zの周りで回転駆動される。試料台104は、その表面の法線が回転部材105の回転軸Zに対して所定の角度αをなすように傾けられている。この試料台104上には、後述する加工すべき強誘電体キャパシタを有する誘電体素子200が取り付けられる。
A
プラズマ発生室102の周囲には、プラズマ発生室102内に磁界を発生するためのマグネットコイル106が取り付けられている。また、プラズマ発生室102の外部の端面には、プラズマ発生室102内にマイクロ波を導入するための導波管107が取り付けられている。
A
イオン照射室101とプラズマ発生室102との境界部には、グリッド108,109が回転部材105の回転軸Zに垂直に配置されている。イオン照射室101には排気口110が設けられ、プラズマ発生室102にはガス導入口111が設けられている。
図1の誘電体素子200においては、p型単結晶シリコン基板1上にFET(図示せず)が形成され、そのFET上に下部電極12、強誘電体膜13および上部電極14からなる強誘電体キャパシタが形成される。強誘電体キャパシタの下部電極12は層間絶縁膜7に埋め込まれている。上部電極14上にはフォトレジストからなるマスク19が形成される。
In the
図1の例では、この状態で、強誘電体膜13および上部電極14を次のようにしてエッチングによりパターニングする。
In the example of FIG. 1, in this state, the
反応ガスをガス導入口111からプラズマ発生室102に導入し、マグネットコイル106により磁界を発生させ、導波管107によりマイクロ波を発生させる。これにより、プラズマ発生室102内においてガス放電が起こり、イオンiおよび電子eからなるプラズマが発生する。
A reactive gas is introduced into the
グリッド108,109間に加速電圧を印加すると、イオンiがプラズマ発生室102からイオン照射室101の試料台104に向かって加速される。回転駆動機構(図示せず)により回転部材105を回転軸Zの周りで回転させることにより、誘電体素子200の表面の法線とイオンiの入射方向とが角度αをなした状態でイオンiが回転する誘電体素子200の表面に対して斜め方向に照射される。それにより、上部電極14および強誘電体膜13がエッチングされる。
When an acceleration voltage is applied between the
反応ガスとしては、例えばArおよびSF6 (10%)の混合ガスを用いる。イオン照射室101内の圧力は、例えば2×10-4Torrとする。プラズマ発生条件としては、マイクロ波の周波数を2.45GHzとし、磁界の強さを875G(ガウス)とし、マイクロ波出力を200〜500Wとする。また、加速電圧は例えば200〜1000Vとする。誘電体素子200の表面へのイオンiの入射角度αは10〜80°とし、試料台104の回転速度は4°/秒とする。
As the reaction gas, for example, a mixed gas of Ar and SF 6 (10%) is used. The pressure in the
なお、エッチングガスとしてCl2 、CF4 、HBr、BCl3等の他のガスを用いてもよく、これらの混合ガスを用いてもよい。 Note that other gases such as Cl 2 , CF 4 , HBr, and BCl 3 may be used as an etching gas, or a mixed gas thereof may be used.
本実施例の方法においては、イオンiが回転する誘電体素子200の表面に斜め方向に照射されることにより、上部電極14および強誘電体膜13の側壁が所定の傾斜角度αでエッチングされる。それにより、強誘電体膜13およびマスク19の側壁に上部電極14の材料が堆積せず、あるいは強誘電体膜13およびマスク19の側壁に上部電極14の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。
In the method of the present embodiment, ions i are irradiated on the surface of the rotating
したがって、上部電極14と下部電極12との間で電流のリークが発生しない。また、後工程の熱処理により強誘電体膜13の特性を十分に回復および向上させることも可能となる。さらに、マスク19の除去が容易になるとともに、堆積物のパーティクルが誘電体素子200に再付着することもない。その結果、強誘電体膜13およびマスク19の側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
Therefore, no current leakage occurs between the
図2は本発明の第2の実施例における誘電体素子の製造方法を示す模式的断面図である。 FIG. 2 is a schematic cross-sectional view showing a dielectric element manufacturing method according to the second embodiment of the present invention.
図2において、イオンミリング装置(イオンビームエッチング装置)100Aは、イオン照射室101および2つのプラズマ発生室102a,102bを有する。イオン照射室101とプラズマ発生室102a,102bとはそれぞれ絶縁部材103a,103bにより互いに絶縁されている。
In FIG. 2, an ion milling apparatus (ion beam etching apparatus) 100A has an
イオン照射室101内には、試料台104が回転部材105により回転可能に設けられている。回転部材105は、回転駆動機構(図示せず)により回転軸Zの周りで回転駆動される。試料台104の表面は、回転部材105の回転軸Zに対して垂直となっている。この試料台104上には、第1の実施例と同様の強誘電体キャパシタを有する誘電体素子200が取り付けられる。
A
プラズマ発生室102a,102bの周囲には、それぞれプラズマ発生室102a,102b内に磁界を発生するためのマグネットコイル106a,106bが取り付けられている。また、プラズマ発生室102a,102bの外周部には、それぞれプラズマ発生室102a,102b内にマイクロ波を導入するための導波管107が取り付けられている。
Magnet coils 106a and 106b for generating a magnetic field in the
イオン照射室101とプラズマ発生室102aとの境界部には、グリッド108a,109aが試料台104の表面に対して所定の角度αをなすように配置されている。また、イオン照射室101とプラズマ発生室102bとの境界部には、グリッド108b,109bが試料台104の表面に対して所定の角度αをなすように配置されている。イオン照射室101には排気口110が設けられ、プラズマ発生室102a,102bにはそれぞれガス導入口111a,111bが設けられている。
図2の例では、誘電体素子200の強誘電体膜13および上部電極14を次のようにしてエッチングによりパターニングする。
In the example of FIG. 2, the
反応ガスをガス導入口111a,111bからそれぞれプラズマ発生室102a,102bに導入し、マグネットコイル106a,106bにより磁界を発生させ、導波管107によりマイクロ波を発生させる。それにより、プラズマ発生室102a,102b内においてガス放電が起こり、イオンiおよび電子eからなるプラズマが発生する。
A reactive gas is introduced into the
グリッド108a,109a間およびグリッド108b,109b間に加速電圧を印加すると、イオンiがそれぞれプラズマ発生室102a,102bからイオン照射室101の試料台104に向かって加速される。回転駆動機構(図示せず)により回転部材105を回転軸Zの周りで回転させることにより、誘電体素子200の表面の法線とイオンiの入射方向とが角度αをなした状態でイオンiが回転する誘電体素子200の表面に対して斜め方向に照射される。それにより、上部電極14および強誘電体膜13がエッチングされる。
When an acceleration voltage is applied between the
反応ガス、イオン照射室101の圧力、エッチング条件、加速電圧、誘電体素子200の表面へのイオンの入射角度α、および試料台104の回転速度は、第1の実施例と同様である。
The reaction gas, the pressure in the
本実施例の方法においては、イオンiが回転する誘電体素子200の表面に斜め方向に照射されることにより、上部電極14および誘電体膜13の側壁が所定の傾斜角度αでエッチングされる。それにより、強誘電体膜13およびマスク19の側壁に上部電極14の材料が堆積せず、あるいは強誘電体膜13およびマスク19の側壁に上部電極14の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンにより除去される。
In the method of this embodiment, the ions i are irradiated on the surface of the rotating
したがって、上部電極14と下部電極12との間で電流のリークが発生しない。また、後工程の熱処理により強誘電体膜13の特性を十分に回復および向上させることも可能となる。さらに、マスク19の除去が容易になるとともに、堆積物のパーティクルが誘電体素子200に再付着することもない。その結果、強誘電体膜13およびマスク19の側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
Therefore, no current leakage occurs between the
図3は本発明の第3の実施例における誘電体素子の製造方法を示す模式的断面図である。 FIG. 3 is a schematic sectional view showing a method for manufacturing a dielectric element in the third embodiment of the present invention.
図3において、イオンミリング装置(イオンビームエッチング装置)100Bは、イオン照射室101およびプラズマ発生室102を有する。イオン照射室101とプラズマ発生室102とは絶縁部材103により互いに絶縁されている。
In FIG. 3, an ion milling apparatus (ion beam etching apparatus) 100B includes an
イオン照射室101内には、試料台104が支持部材105aにより配設されている。この試料台104上には、第1の実施例と同様の強誘電体キャパシタを有する誘電体素子200が取り付けられる。
Within the
プラズマ発生室102の周囲には、プラズマ発生室102内に磁界を発生するためのマグネットコイル106が取り付けられている。また、プラズマ発生室102の外部の端面には、プラズマ発生室102内にマイクロ波を導入するための導波管107が取り付けられている。
A
イオン照射室101とプラズマ発生室102との境界部には、グリッド108,109が試料台104の表面と平行に配置されている。イオン照射室101には排気口110が設けられ、プラズマ発生室102にはガス導入口111が設けられている。
本実施例では、誘電体素子200の上部電極14上に側壁がテーパ状に傾斜した断面台形状のフォトレジストからなるマスク19aが形成されている。図3の例では、この状態で、強誘電体膜13および上部電極14を次のようにしてエッチングによりパターニングする。
In the present embodiment, a mask 19a made of a photoresist having a trapezoidal cross section with a tapered side wall is formed on the
反応ガスをガス導入口111からプラズマ発生室102に導入し、マグネットコイル106により磁界を発生させ、導波管107によりマイクロ波を発生させる。それにより、プラズマ発生室102内においてガス放電が起こり、イオンiおよび電子eからなるプラズマが発生する。
A reactive gas is introduced into the
グリッド108,109間に加速電圧を印加すると、イオンiがプラズマ発生室102からイオン照射室101の試料台104に向かって加速される。この場合、イオンiはマスク19aの傾斜した側壁に沿って誘電体素子200の表面に照射される。それにより、上部電極14および強誘電体膜13がエッチングされる。
When an acceleration voltage is applied between the
反応ガス、イオン照射室101内の圧力、プラズマ発生条件、および加速電圧は第1の実施例と同様である。
The reaction gas, the pressure in the
本実施例の方法においては、イオンiがマスク19aの傾斜した側壁に沿って誘電体素子200の表面に斜め方向に照射されることにより、上部電極14および強誘電体膜13の側壁が所定の傾斜角度でエッチングされる。この傾斜角度は、第1および第2の実施例における傾斜角度に相当する。それにより、強誘電体膜13およびマスク19の側壁に上部電極14の材料が堆積せず、あるいは強誘電体膜13およびマスク19の側壁に上部電極14の材料が堆積した場合でも堆積物が斜め方向に照射されるイオンiにより除去される。
In the method of this embodiment, ions i are irradiated obliquely onto the surface of the
したがって、上部電極14と下部電極12との間で電流のリークが発生しない。また、後工程の熱処理により強誘電体膜13の特性を十分に回復および向上させることも可能となる。さらに、マスク19の除去が容易になるとともに、堆積物のパーティクルが誘電体素子200に再付着することもない。その結果、強誘電体膜13およびマスク19の側壁への導電性材料の堆積による信頼性および歩留りの低下が防止される。
Therefore, no current leakage occurs between the
ここで、第1の実施例のイオンミリング装置100を用いてイオンの入射角度による側壁堆積物の有無を測定した。この測定では、図4に示す試料500を用いた。試料500は、シリコン基板501上に、膜厚3000ÅのSiO2 膜502、膜厚500ÅのTi膜503、膜厚2000ÅのPt膜504およびフォトレジストからなるマスク505を順に形成したものである。Ti膜503はPt膜504とSiO2膜502との密着性を向上させるために設けた。
Here, using the
試料台104上に試料500を設置し、試料500の表面に入射角度αでイオンを照射しつつ試料台104を回転速度4°/秒で回転させ、マスク505の側壁への堆積物の有無を観察した。反応ガスとしては、10%のSF6 とArとの混合ガスを用い、マイクロ波出力を300Wとし、加速電圧を600Vとし、エッチング時間を8分とした。測定結果を表1に示す。
The
表1に示すように、入射角度αが0°のときには、フォトレジストからなるマスク505の側壁にPtが堆積したのに対し、入射角度αが25°以上になると、マスク505の側壁にPtが堆積しなかった。
As shown in Table 1, when the incident angle α is 0 °, Pt is deposited on the side wall of the
このように、試料500の表面に傾斜した角度でイオンを照射することにより、側壁への堆積物が生じないことがわかった。なお、イオンの入射角度は、反応ガス、エッチング条件等に応じて0°より大きく90°よりも小さい範囲内で適切な値に設定する。
As described above, it was found that deposits on the side wall were not generated by irradiating the surface of the
図5は本発明の方法により形成される強誘電体キャパシタを有するMFMIS構造の強誘電体メモリの一例を示す模式的断面図である。 FIG. 5 is a schematic cross-sectional view showing an example of a MFMIS structure ferroelectric memory having a ferroelectric capacitor formed by the method of the present invention.
図5において、p型単結晶シリコン基板1の表面に所定間隔を隔ててn+ 層からなるソース領域4およびn+ 層からなるドレイン領域5が形成されている。ソース領域4およびドレイン領域5との間のシリコン基板1の領域がチャネル領域6となる。
5, the
チャネル領域6上にSiO2 からなるゲート絶縁膜2が形成されている。ゲート絶縁膜2上には、ポリシリコンからなるゲート電極3が形成されている。ゲート電極3およびゲート絶縁膜2を覆うように、シリコン基板1上に層間絶縁膜7が形成されている。層間絶縁膜7上には、TiO2(酸化チタン)、CeO2 (酸化セリウム)等からなるバッファ層8が形成されている。
The
ゲート電極3上の層間絶縁膜7およびバッファ層8にはコンタクト孔9が形成されている。コンタクト孔9内には、ポリシリコン、W(タングステン)等の導電性材料からなる接続層(プラグ)10が所定の深さまで形成されている。コンタクト孔9内の接続層10上には、Pt(白金)、IrO2 (酸化イリジウム)等の導電性材料からなる下部電極12が形成されている。
Contact holes 9 are formed in the
下部電極12の上面に接触するようにバッファ層8上に、ペロブスカイト型結晶構造を有するPZT(チタン酸ジルコン酸鉛)またはSrBiTaOからなる強誘電体膜13が形成されている。強誘電体膜13上には、Pt、IrO2 等の導電性材料からなる上部電極14が形成されている。
A
ソース領域4、ドレイン領域5上のバッファ層8および層間絶縁膜7にはそれぞれコンタクト孔が形成され、それらのコンタクト孔内にポリシリコン等の導電性材料からなるソース電極15およびドレイン電極16がそれぞれ形成されている。ソース電極15およびドレイン電極16上にはそれぞれ配線層17,18が形成されている。
Contact holes are respectively formed in the
図5の強誘電体メモリでは、下部電極12、強誘電体膜13および上部電極14が強誘電体キャパシタを構成する。
In the ferroelectric memory of FIG. 5, the
本実施例では、下部電極12が下部電極層または第1の導電層に相当し、上部電極14が上部電極層または第2の導電層に相当する。
In this embodiment, the
図6、図7、図8および図9は図5の強誘電体メモリの製造方法を示す工程断面図である。 6, FIG. 7, FIG. 8 and FIG. 9 are process sectional views showing a method of manufacturing the ferroelectric memory of FIG.
まず、図6(a)に示すように、p型シリコン基板1上に、熱酸化法により膜厚100ÅのSiO2 からなるゲート絶縁膜2を形成し、ゲート絶縁膜2上にCVD法(化学的気相成長法)により膜厚2000Åのポリシリコンからなるゲート電極3を形成する。
First, as shown in FIG. 6A, a
次に、図6(b)に示すように、反応性イオンエッチングまたはイオンミリング等のドライプロセスを用いてシリコン基板1上のゲート形成領域を除く部分のゲート電極3およびゲート絶縁膜2を除去し、ゲート部を形成する。そして、ゲート電極3をイオン注入用マスクとして用い、シリコン基板1の表面にn型不純物(n型ドーパント)をイオン注入し、熱処理を行う。それにより、シリコン基板1上のゲート絶縁膜2およびゲート電極3に対し自己整合的にn型不純物層(n+ 層)からなるソース領域4およびドレイン領域5がそれぞれ形成される。ソース領域4およびドレイン領域5との間のシリコン基板1の領域はチャネル領域6となる。
Next, as shown in FIG. 6B, the
その後、図6(c)に示すように、ゲート電極3およびゲート絶縁膜2を覆うようにシリコン基板1上に、CVD法等により膜厚6000Å程度のSiO2 等からなる層間絶縁膜7を形成する。
Thereafter, as shown in FIG. 6C, an
次いで、図7(d)に示すように、層間絶縁膜7上に、TiO2 、CeO2 等からなる膜厚500Åのバッファ層8を形成する。その後、図7(e)に示すように、ゲート電極3上のバッファ層8および層間絶縁膜7に、リソグラフィ技術によりコンタクト孔9を設ける。
Next, as shown in FIG. 7D, a
そして、図7(f)に示すように、コンタクト孔9内にポリシリコン、W等の導電性材料からなる接続層10を形成する。この場合、コンタクト孔9の上端から接続層10の上面までの距離が1500Åとなるように接続層10の厚みを設定する。接続層10の形成方法としては、コンタクト孔9の内部およびバッファ層8の全面に導電層を形成した後、全面をエッチングすることによりバッファ層8上の導電層を除去する。
Then, as shown in FIG. 7F, a
次に、図8(g)に示すように、コンタクト孔9の内部およびバッファ層8の全面に、接続層10の酸化防止およびゲート部への不純物の拡散防止のためにスパッタ法等によりTiN、TaSiN等の導電性材料からなる拡散バリア層11を形成する。
Next, as shown in FIG. 8 (g), the TiN, the sputtering method or the like is used to prevent oxidation of the
そして、図8(h)に示すように、拡散バリア層11の全面をエッチングすることにより、バッファ層8上の拡散バリア層11を除去するとともに、コンタクト孔9内の拡散バリア層11の上面がバッファ層8の上面よりも低くなるまでバッファ層11をエッチバックする。この場合、エッチングガスとしてBCl3 およびCl2 の混合ガスを用い、エッチング条件としては、高周波出力を250Wとし、圧力を2×10-2Torrとする。なお、上記の混合ガスにAr、N2等の他のガスを混合してもよい。このようにして、コンタクト孔9内の接続層10上に膜厚300Åの拡散バリア層11を形成する。この拡散バリア層11は、次の工程で形成される下部電極12の一部となる。
8H, the entire surface of the
次に、図8(i)に示すように、バッファ層8上およびコンタクト孔9内の拡散バリア層11上に、Pt、IrO2 等の導電性材料からなる膜厚3000Åの下部電極12を形成する。なお、下部電極12の材料としては、この下部電極12上に強誘電体が結晶成長する材料であれば他の材料を用いてもよい。例えば、RuOX(酸化ルテニウム)を用いてもよい。
Next, as shown in FIG. 8I, a
次に、図9(j)に示すように、下部電極12をエッチバックまたはCMP法(化学的機械的研磨法)等により平坦化することにより下部電極12をコンタクト孔9内にのみ残し、コンタクト孔9内に膜厚1200Åの下部電極12を形成する。この場合、エッチングガスとしてCl2 を用い、エッチング条件としては、高周波出力を300Wとし、圧力を3×10-3Torrとする。エッチングガスとしてAr、HBr、BCl3等の他のガスを用いてもよく、これらの混合ガスを用いてもよい。
Next, as shown in FIG. 9 (j), the
なお、図8(h)の工程で拡散バリア層11をエッチバックする代わりに、拡散バリア層11および下部電極12を連続的に形成した後、下部電極12および拡散バリア層11を同時にエッチバックまたはCMP法による平坦化を行ってもよい。
Instead of etching back the
次に、図9(k)に示すように、下部電極12およびバッファ層8上に、ゾルゲル法、スパッタ法、CVD法等によりPZT、SrBiTaO等からなる膜厚2000Åの強誘電体膜13を形成する。
Next, as shown in FIG. 9K, a
次に、図9(l)に示すように、強誘電体膜13上にスパッタ法により膜厚1500ÅのPt、IrO2 等の導電性材料からなる上部電極14を形成する。
Next, as shown in FIG. 9L, an
その後、図10(m)に示すように、上部電極44上にフォトレジストからなるマスク19を形成し、第1の実施例、第2の実施例または第3の実施例の方法でマスク19を介して上部電極14の表面にイオンを照射することにより、上部電極14および強誘電体膜13をエッチングによりパターニングする。エッチング時に、バッファ層8がすべてエッチングされてもよい。強誘電体膜13は下部電極12の上面に接触していればよく、バッファ層8上に必ずしもまたがっていなくてもよい。
Thereafter, as shown in FIG. 10 (m), a
次に、図5に示したように、ソース電極4およびドレイン電極5上のバッファ層8および層間絶縁膜7にそれぞれコンタクト孔を設け、それらのコンタクト孔内にポリシリコン等の導電性材料からなるソース電極15およびドレイン電極16をそれぞれ形成する。最後に、ソース電極15およびドレイン電極16上にAlからなる配線層17,18を形成する。このようにして、図5の強誘電体メモリが作製される。
Next, as shown in FIG. 5, contact holes are provided in the
上記の強誘電体メモリの製造方法においては、上部電極14および強誘電体膜13のパターニングの際に第1、第2または第3の実施例の方法を用いているので、上部電極14の材料が強誘電体膜13およびマスク19の側壁に堆積しない。したがって、強誘電体膜13およびマスク19の側壁への導電性材料の堆積による強誘電体メモリの信頼性および歩留りの低下が防止される。
In the above ferroelectric memory manufacturing method, since the method of the first, second or third embodiment is used for patterning the
また、下部電極12が層間絶縁膜7のコンタクト孔9内に設けられるので、上部電極14および強誘電体膜13をエッチングによりパターニングする際に、下部電極12の導電性材料が強誘電体膜13およびマスク19の側壁に堆積しない。したがって、強誘電体膜13およびマスク19の側壁への導電性材料の堆積による強誘電体メモリの信頼性および歩留りの低下が十分に防止される。
In addition, since the
また、図9(k)の工程で、強誘電体膜13がバッファ層8を介して層間絶縁膜7上に形成されているので、強誘電体膜13の応力がバッファ層8により緩和され、強誘電体膜13にクラックが発生することが防止されるとともに、強誘電体膜13と層間絶縁膜7との間で構成元素の反応(例えばPbとSiO2 の反応)や相互拡散が起こることが防止される。その結果、強誘電体メモリの信頼性および歩留りがさらに向上する。
Further, since the
さらに、強誘電体膜13がPt等の反応性の低い材料からなる下部電極12上に形成され、かつ強誘電体膜13とシリコン基板1との間に層間絶縁膜7が設けられているので、強誘電体膜13とシリコン基板1との間での構成元素の反応や相互拡散が十分に防止される。
Further, since the
ここで、図5の強誘電体メモリの動作を説明する。上部電極14に強誘電体膜13を分極反転させるために十分な正電圧を印加し、再び上部電極14の電圧を0とする。それにより、強誘電体膜13の上部電極14との界面が負に帯電し、下部電極12との界面が正に帯電する。
Here, the operation of the ferroelectric memory of FIG. 5 will be described. A positive voltage sufficient to reverse the polarization of the
この場合、下部電極12の強誘電体膜13との界面が負に帯電し、ゲート電極3のゲート絶縁膜2との界面が正に帯電する。その結果、ソース領域4とドレイン領域5との間のチャネル領域6に反転層が形成され、上部電極14の電圧が0にもかかわらず、FETはオン状態となる。
In this case, the interface between the
逆に、上部電極14に強誘電体膜13を分極反転させるために十分な負電圧を印加し、再び上部電極14の電圧を0にする。それにより、強誘電体膜13の上部電極14との界面が正に帯電し、下部電極12との界面が負に帯電する。
Conversely, a negative voltage sufficient to reverse the polarization of the
この場合、下部電極12の強誘電体膜13との界面が正に帯電し、ゲート電極3のゲート絶縁膜2との界面が負に帯電する。その結果、ソース領域4とドレイン領域5との間のチャネル領域6に反転層が形成されず、FETはオフ状態となる。
In this case, the interface between the
このように、強誘電体膜13が十分に分極反転していると、上部電極14に印加する電圧を0にした後も、FETを選択的にオン状態またはオフ状態にすることができる。そのため、ソース・ドレイン間の電流を検出することにより強誘電体メモリに記憶されるデータ”1”および”0”を判別することが可能となる。
Thus, if the
本発明に係る誘電体素子の製造方法は、図5の強誘電体メモリに限らず、強誘電体キャパシタを有する種々の強誘電体メモリに適用することができる。 The method for manufacturing a dielectric element according to the present invention is not limited to the ferroelectric memory of FIG. 5 but can be applied to various ferroelectric memories having ferroelectric capacitors.
図11はMFMIS構造の強誘電体メモリの他の例を示す模式的断面図である。 FIG. 11 is a schematic cross-sectional view showing another example of a ferroelectric memory having an MFMIS structure.
図11において、p型シリコン基板21の表面に、所定間隔を隔ててn+ 層からなるソース領域22およびn+ 層からなるドレイン領域23が形成されている。ソース領域22とドレイン領域23との間のシリコン基板21の領域がチャネル領域24となる。チャネル領域24上には、ゲート絶縁膜25、下部電極26、強誘電体膜27および上部電極28が順に形成されている。
In FIG. 11, a
図11の強誘電体メモリにおいては、下部電極26、強誘電体膜27および上部電極28が強誘電体キャパシタを構成する。この強誘電体キャパシタの形成の際に、第1の実施例、第2の実施例または第3の実施例の方法を用いることができる。
In the ferroelectric memory of FIG. 11, the lower electrode 26, the
この場合には、下部電極26上に強誘電体膜27および上部電極28を順に形成した後、上部電極28上にフォトレジストからなるマスクを形成し、第1の実施例、第2の実施例または第3の実施例の方法で上部電極28、強誘電体膜27および下部電極26をエッチングによりパターニングする。
In this case, after the
図12はMFIS構造の強誘電体メモリの一例を示す模式的断面図である。 FIG. 12 is a schematic sectional view showing an example of a ferroelectric memory having an MFIS structure.
図12において、p型シリコン基板21の表面に、所定間隔を隔ててn+ 層からなるソース領域22およびn+ 層からなるドレイン領域23が形成されている。ソース領域22とドレイン領域23との間のシリコン基板21の領域がチャネル領域24となる。チャネル領域24上には、ゲート絶縁膜25、強誘電体膜27およびゲート電極28aが順に形成されている。
12, the surface of the p-
図12の強誘電体メモリにおいては、p型シリコン基板21のチャネル領域24、ゲート絶縁膜25、強誘電体膜27およびゲート電極28aが強誘電体キャパシタを構成する。この強誘電体キャパシタの形成の際に、第1の実施例、第2の実施例または第3の実施例の方法を用いることができる。
In the ferroelectric memory of FIG. 12, the
この場合には、p型シリコン基板21上にゲート絶縁膜25、強誘電体膜27およびゲート電極28aを順に形成した後、ゲート電極28a上にフォトレジストからなるマスクを形成し、第1の実施例、第2の実施例または第3の実施例の方法でゲート電極28a、強誘電体膜27およびゲート絶縁膜25をエッチングによりパターニングする。
In this case, after the gate insulating film 25, the
図13はMFS構造の強誘電体メモリの一例を示す模式的断面図である。 FIG. 13 is a schematic sectional view showing an example of a ferroelectric memory having an MFS structure.
図13において、p型シリコン基板21の表面に、所定間隔を隔ててn+ 層からなるソース領域22およびn+ 層からなるドレイン領域23が形成されている。ソース領域22とドレイン領域23との間のシリコン基板21の領域がチャネル領域24となる。チャネル領域24上には、強誘電体膜27およびゲート電極28aが順に形成されている。
13, the surface of the p-
図13の強誘電体メモリにおいては、p型シリコン基板21のチャネル領域24、強誘電体膜27およびゲート電極28aが強誘電体キャパシタを構成する。この強誘電体キャパシタの形成の際に、第1の実施例、第2の実施例または第3の実施例の方法を用いることができる。
In the ferroelectric memory of FIG. 13, the
この場合には、p型シリコン基板21上に強誘電体膜27およびゲート電極28aを順に形成した後、ゲート電極28a上にフォトレジストからなるマスクを形成し、第1の実施例、第2の実施例または第3の実施例の方法でゲート電極28aおよび強誘電体膜27をエッチングによりパターニングする。
In this case, after the
なお、本発明の製造方法は、図14の構造を有する強誘電体メモリにも適用することができる。この場合には、層間絶縁膜37上に下部電極42、強誘電体膜43および上部電極44を順に形成した後、上部電極44上にフォトレジストからなるマスクを形成し、第1の実施例、第2の実施例または第3の実施例の方法で上部電極44、強誘電体膜43および下部電極42をエッチングにより加工する。
The manufacturing method of the present invention can also be applied to a ferroelectric memory having the structure of FIG. In this case, after forming the
なお、強誘電体膜13,27,43として、以下の各材料からなる強誘電体を用いてもよい。
In addition, as the
(1)下記の一般式で示されるビスマス系層状強誘電体を用いてもよい。 (1) A bismuth-based layered ferroelectric material represented by the following general formula may be used.
(Bi2 O2 )2+(An-1 Bn O3n+1)2-
なお、AはSr、Ca、Ba、Pb、Bi、KまたはNaであり、BはTi、Ta、Nb、WまたはVである。
(Bi 2 O 2 ) 2+ (A n-1 B n O 3n + 1 ) 2-
A is Sr, Ca, Ba, Pb, Bi, K, or Na, and B is Ti, Ta, Nb, W, or V.
n=1の場合:
・Bi2 WO6
・Bi2 VO5.5
n=2の場合:
・Bi2 O3 /SrTa2 O6
(SrBi2 Ta2 O9 ):SBT
・Bi2 O3 /SrNb2 O6
(SrBi2 Nb2 O9 )
n=3の場合:
・Bi2 O3 /SrTa2 O6 /BaTiO3
・Bi2 O3 /SrTaO6 /SrTiO3
・Bi2 O3 /Bi2 Ti3 O9
(Bi4 Ti3 O12):BIT
n=4の場合:
・Bi2 O3 /Sr3 Ti4 O12
(Sr3 Bi2 Ti4 O15)
・Bi2 O3 /Bi2 Ti3 O9 /SrTiO3
(SrBi4 Ti4 O15)
(2)下記の一般式で示される強誘電体(等方的材料系)を用いてもよい。
When n = 1:
・ Bi 2 WO 6
・ Bi 2 VO 5.5
For n = 2:
・ Bi 2 O 3 / SrTa 2 O 6
(SrBi 2 Ta 2 O 9 ): SBT
Bi 2 O 3 / SrNb 2 O 6
(SrBi 2 Nb 2 O 9 )
For n = 3:
· Bi 2 O 3 / SrTa 2
· Bi 2 O 3 / SrTaO 6 /
・ Bi 2 O 3 / Bi 2 Ti 3 O 9
(Bi 4 Ti 3 O 12 ): BIT
For n = 4:
· Bi 2 O 3 / Sr 3 Ti 4
(Sr 3 Bi 2 Ti 4 O 15 )
· Bi 2 O 3 / Bi 2 Ti 3
(SrBi 4 Ti 4 O 15 )
(2) A ferroelectric (isotropic material system) represented by the following general formula may be used.
・Pb(ZrX Ti1-X )O3 :PZT(PbZr0.5 Ti0.5)O3
・(Pb1-Y LaY )(ZrX Ti1-X )O3 :PLZT
・(Sr1-X CaX )TiO3
・(Sr1-X BaX )TiO3 :(Sr0.4 Ba0.6)TiO3
・(Sr1-X-Y BaX MY )Ti1-Z NZ O3
なお、MはLa、Bi、SbまたはYであり、NはNb、V、Ta、MoまたはWである。
· Pb (Zr X Ti 1- X) O 3: PZT (PbZr 0.5 Ti 0.5)
· (Pb 1-Y La Y ) (Zr X Ti 1-X) O 3: PLZT
・ (Sr 1-X Ca X ) TiO 3
· (Sr 1-X Ba X ) TiO 3: (Sr 0.4 Ba 0.6)
・ (Sr 1-XY Ba X MY ) Ti 1-Z N Z O 3
M is La, Bi, Sb or Y, and N is Nb, V, Ta, Mo or W.
・Sr2 Nb2 O7
・Sr2 Ta2 O7
・Pb5 Ge3 O11
・(Pb,Ca)TiO3
強誘電体膜13,27,43の形成方法としては、上記の強誘電体膜13,27,43の材料に応じて、分子線エピタキシー法、レーザアブレーション法、レーザ分子線エピタキシー法、スパッタリング法(RF型、DC型またはイオンビーム型)、反応性蒸着法、MOCVD法(有機金属化学的気相成長法)、ミスト堆積法、ゾルゲル法等を用いることができる。
・ Sr 2 Nb 2 O 7
・ Sr 2 Ta 2 O 7
・ Pb 5 Ge 3 O 11
・ (Pb, Ca) TiO 3
As a method of forming the
下部電極12,26,42および上部電極14,28,44の材料としては、PtまたはIrO2 に限らず、その他の貴金属(Au、Ag、Pt、Ru、Rh、Pb、Os、Ir等)、高融点金属(Co、W、Ti等)、高融点金属化合物(TiN等)、導電性酸化物(RuO2、RhO2 、OsO2 、IrO2 、ReO2 、ReO3、MoO2 、WO2 、SrRuO3 、Pb2 Ru2O3-X 、Bi2 Ru2 O7-X 等)、あるいはこれらの各材料の合金等を用いてもよい。
The material of the
また、下部電極12,26,42および上部電極14,28,44は、上記各材料の多層構造であってもよく、例えばTi層上にPt層が形成された2層構造であってもよい。
Further, the
また、ゲート電極3および接続層10の材料は、ポリシリコンやWに限定されず、他の導電性材料を用いてもよい。
Further, the material of the
さらに、上記実施例では、FETがシリコン基板1に形成されているが、FETが他の半導体基板または半導体層に形成されてもよい。
Further, in the above embodiment, the FET is formed on the
なお、上記実施例では、n型チャネルを有する強誘電体メモリについて説明したが、各層の導電型を逆にすることによりp型チャネルを有する強誘電体メモリも実現される。 In the above embodiment, the ferroelectric memory having the n-type channel has been described. However, the ferroelectric memory having the p-type channel can be realized by reversing the conductivity type of each layer.
また、上記実施例では、本発明を不揮発性メモリとして動作する強誘電体メモリの強誘電体キャパシタの形成に適用した場合を説明したが、本発明は、揮発性の動作を行う強誘電体メモリの強誘電体キャパシタの形成にも適用可能である。 In the above embodiment, the case where the present invention is applied to the formation of a ferroelectric capacitor of a ferroelectric memory that operates as a nonvolatile memory has been described. However, the present invention relates to a ferroelectric memory that performs a volatile operation. The present invention can also be applied to the formation of ferroelectric capacitors.
さらに、本発明は、誘電体膜が導電層で挟まれた構造を有する誘電体キャパシタ、または誘電体膜と導電層との積層構造を有する他の誘電体素子の形成にも適用可能である。 Furthermore, the present invention can also be applied to the formation of a dielectric capacitor having a structure in which a dielectric film is sandwiched between conductive layers, or another dielectric element having a laminated structure of a dielectric film and a conductive layer.
1 シリコン基板
2 ゲート絶縁膜
3 ゲート電極
4 ソース領域
5 ドレイン領域
6 チャネル領域
7 層間絶縁膜
8 バッファ層
9 コンタクト孔
10 接続層
11 拡散バリア層
12,26,42 下部電極
13,27,43 強誘電体膜
14,28,44 上部電極
DESCRIPTION OF
Claims (3)
前記マスクを介して前記積層構造の表面にイオンを照射することにより前記積層構造を加工する工程と、を備え、
前記イオンの入射角度αが、前記積層構造の表面の法線に対して0°<α<90°であることを特徴とした誘電体素子の製造方法。 Forming a mask having a trapezoidal cross section on the laminated structure of the dielectric film and the conductive layer;
Processing the laminated structure by irradiating the surface of the laminated structure with ions through the mask, and
The dielectric element manufacturing method, wherein an incident angle α of the ions is 0 ° <α <90 ° with respect to a normal line of the surface of the laminated structure.
前記第2の導電層上に断面台形状のマスクを形成する工程と、
前記マスクを介して前記第2の導電層の表面にイオンを照射することにより少なくとも前記第2の導電層および前記誘電体膜を加工する工程と、を備え、
前記イオンの入射角度αが、前記積層構造の表面の法線に対して0°<α<90°であることを特徴とした誘電体素子の製造方法。 Forming a dielectric film and a second conductive layer in order on the first conductive layer;
Forming a trapezoidal mask on the second conductive layer;
Processing at least the second conductive layer and the dielectric film by irradiating the surface of the second conductive layer with ions through the mask,
The dielectric element manufacturing method, wherein an incident angle α of the ions is 0 ° <α <90 ° with respect to a normal line of the surface of the laminated structure.
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2004
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