【０００１】
【発明の属する技術分野】
本発明は、少なくとも２つの電源系統を持つ半導体集積回路、および半導体集積回路の構成要素である半導体集積回路ブロックにかかわり、詳しくは、信号の高速化および低消費電力化のための技術に関する。
【０００２】
【従来の技術】
半導体集積回路における長い配線は、寄生抵抗、寄生容量による信号のなまりや速度劣化、貫通電流の増加、ノイズ発生の増加、ノイズ耐性の劣化の原因となっていた。従来、この課題の解決方法として、長い配線の途中にバッファ（以下リピータバッファと称す。）を挿入して回避する方法があった。
【０００３】
上記課題を解決する従来の解決策について、図５を用いて説明する（例えば、特許文献１参照）。
【０００４】
スタンダードセルＳＣ１〜ＳＣ９で構成されるブロック内には電源ＶＤＤ、グランドＶＳＳの未結線をなくすためにフィードセルＦＣ１，ＦＣ２を配置する。このフィードセルＦＣ１，ＦＣ２にリピータバッファＲＢ５１，ＲＢ５２の機能を持たせ、セル間に跨る長い配線はこれらのバッファを経由することにより、長い配線を回避する。図５では、スタンダードセルＳＣ２の出力とスタンダードセルＳＣ５の入力との間に配線Ｌ５１，Ｌ５２を介してリピータバッファＲＢ５１を挿入することにより、スタンダードセルＳＣ２の出力とスタンダードセルＳＣ５の入力を直接接続する場合に比べて配線長を短くしている。また、スタンダードセルＳＣ３の出力とスタンダードセルＳＣ８の入力との間に配線Ｌ５３，Ｌ５４を介してリピータバッファＲＢ５２を挿入することにより、スタンダードセルＳＣ３の出力とスタンダードセルＳＣ８の入力を直接接続する場合に比べて最大配線長を短くしている。
【０００５】
【特許文献１】
特開平６−１１２３１７号公報（第２−３頁、第１−２図）
【０００６】
【発明が解決しようとする課題】
近年、低消費電力化等を目的として単一の半導体集積回路内に複数の電源を供給し、それぞれの電源に対して異なる電圧を供給したり、個々の電源に対して電源遮断、電源制御などを行っている。このような中で上記の従来技術を用いると、電源の制約によりリピータバッファが多段になり、高速化および低消費電力化の妨げとなる場合がある。
【０００７】
図４に具体例を示す。
【０００８】
図４において、半導体集積回路４００には、第１の電源が供給される第１の電源受給領域Ａ４１と第２の電源が供給される第２の電源受給領域Ａ４２とがあり、第２の電源受給領域Ａ４２は第１の電源受給領域Ａ４１の内部に形成されている。第１の電源受給領域Ａ４１内にはブロックＢ４１，Ｂ４２が第２の電源受給領域Ａ４２を挟む状態で存在する。
【０００９】
ここでブロックＢ４１から出力されブロックＢ４２へ入力される信号があり、かつその距離が長い場合を考える。その接続は高速化等のためにリピータバッファを介して行う必要がある。そのためには、ブロックＢ４１から第２の電源受給領域Ａ４２の部分を介してブロックＢ４２へと直線的にリピータバッファの配置および配線を行うことが好ましい。ところが、第２の電源受給領域Ａ４２はブロックＢ４１，Ｂ４２とは異なる電源が供給されている。そのため、第２の電源受給領域Ａ４２内に配置されたリピータバッファが所望の電圧の電源が供給されなかったり、所望の動作を行わなかったりする場合がある。したがって、同じ電源系統の第１の電源受給領域Ａ４１内に配置されたリピータバッファを介して接続する必要がある。つまり、第２の電源受給領域Ａ４２を迂回して配置されたリピータバッファＲＢ４１〜ＲＢ４３および配線Ｌ４１〜Ｌ４４によって接続することとなる。しかし、この場合、ブロックＢ４１からブロックＢ４２へ直線的にリピータバッファの配置および配線を行う場合に比べて、リピータバッファが多段になり高速化および低消費電力化の妨げとなる。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１１】
第１の解決手段として、本発明による半導体集積回路は、少なくとも２つの電源系統を有し、第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される第２の電源受給領域と、前記第２の電源受給領域内に形成され前記第１の電源が供給される信号中継回路を有する第３の電源受給領域とを備え、前記第１の電源受給領域における複数の回路を前記第３の電源受給領域における前記信号中継回路を経由して接続している。
【００１２】
この構成による作用は次のとおりである。第１の電源受給領域内に信号伝播を行うべき複数の回路があり、これら複数の回路どうし間に、第２の電源受給領域が存在している。第１の電源受給領域への供給電源と第２の電源受給領域への供給電源とは異なる系統であるので、第１の電源受給領域内の信号伝播を行うべき複数の回路どうしを接続するに、第２の電源受給領域内に直接に配線して接続すると、動作不安定の問題が生じる。一方、これを避けるために、第２の電源受給領域を迂回して配線するとなれば、リピータバッファの多段化の問題が生じる。そこで、本解決手段は、第２の電源受給領域の内部に第３の電源受給領域を設け、この第３の電源受給領域には第１の電源受給領域と同様の第１の電源を供給するようにし、第３の電源受給領域に信号中継回路を形成している。そして、第１の電源受給領域内の信号伝播を行うべき複数の回路どうしを接続するに、同じ電源系統の第３の電源受給領域における信号中継セルを経由して接続している。つまり、第１の電源受給領域内での信号伝播を信号中継回路を経由して伝播することができる。これにより、迂回配線に伴うリピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００１３】
第２の解決手段として、本発明による半導体集積回路は、第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される第２の電源受給領域と、前記第２の電源受給領域内に複数形成され各々前記第１の電源が供給される信号中継回路を有する第３の電源受給領域とを備え、前記第１の電源受給領域における複数の回路を前記複数の第３の電源受給領域における複数の信号中継回路を経由して接続している。
【００１４】
この第２の解決手段は、上記第１の解決手段との対比において、第２の電源受給領域に、信号中継回路を有する第３の電源受給領域を複数設けており、これら複数の第３の電源受給領域における複数の信号中継回路を経由して、第１の電源受給領域内の信号伝播を行うべき複数の回路どうしを接続している点に特徴がある。ある第３の電源受給領域の信号中継回路を中心にみると、その信号中継回路の入力信号は第１の電源受給領域内の回路と接続され、出力信号は別の第３の電源受給領域の信号中継回路と接続される。また、別の第３の電源受給領域を中心にみると、その信号中継回路の入力信号は他の第３の電源受給領域内の信号中継回路と接続され、出力信号は第１の電源受給領域の別の回路と接続される。これにより、配線長が長くなっても、迂回配線に伴うリピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００１５】
上記において好ましい態様は、前記信号中継回路をバッファ回路とすることである。このように構成すると、バッファ回路をリピータバッファとして利用することでリピータバッファの多段化を避け、回路の高速化および低消費電力化を図ることができる。
【００１６】
さらに、前記バッファ回路をリピータバッファとするのが好ましい態様である。このように構成すると、リピータバッファにより、リピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００１７】
上記の半導体集積回路の発明は、半導体集積回路の構成要素である半導体集積回路ブロックとして次のように展開することも可能である。
【００１８】
本発明による半導体集積回路ブロックは、第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される信号中継回路を有する第２の電源受給領域とを備え、前記第２の電源受給領域における前記信号中継回路の入出力信号がブロックの外部とのみ接続されている。この半導体集積回路ブロックについての説明で、“第１”、“第２”については、上記の半導体集積回路についての説明の“第１”、“第２”とは関係しないものである。ただし、対比することは可能で、半導体集積回路の説明の“第２”が半導体集積回路ブロックの“第１”に対応し、半導体集積回路の説明の“第３”が半導体集積回路ブロックの“第２”に対応すると考えることが可能である。
【００１９】
この構成による作用は次のとおりである。第２の電源受給領域内には信号中継回路が設けられ、この信号中継回路はその周囲の第１の電源受給領域内の回路とは接続されず、接続されているのはブロックの外部に対してのみである。
【００２０】
この半導体集積回路ブロックを利用することにより、ブロック外部の任意の回路どうしを、ブロックを迂回することなく、第２の電源受給領域内の信号中継回路を経由して伝播させることが可能となる。すなわち、リピータバッファの多段化の回避を通じて回路の高速化および低消費電力化を有利に展開することができる。
【００２１】
上記において好ましい態様は、前記信号中継回路の入出力信号があらかじめブロック外周部まで入出力ピンとして引き出された状態に半導体集積回路ブロックが構成されていることである。この構成によれば、信号中継回路の入出力信号をその都度ブロック外周部まで引き出す必要がなくなり、設計工数を削減することができる。
【００２２】
上記において好ましい態様は、前記の入出力ピンに接続される配線が前記第１の電源受給領域内の回路の動作への影響が少なくなるように引かれていることである。この構成によれば、信号中継回路の入出力信号によってブロック内の他の部分に与える影響を抑えることができる。
【００２３】
上記において好ましい態様は、前記第２の電源があらかじめブロック外周部まで電源ピンとして引き出された状態に半導体集積回路ブロックが構成されていることである。この構成によれば、信号中継回路に対する電源をその都度ブロック外周部まで引き出す必要がなくなり、設計工数を削減することができる。
【００２４】
上記において好ましい態様は、前記の電源ピンに接続される配線が前記第１の電源受給領域内の回路の動作への影響が少なくなるように引かれていることである。この構成によれば、電源ピンに接続される電源配線によってブロック内の他の部分に与える影響を抑えることができる。
【００２５】
上記において好ましい態様は、前記信号中継回路をバッファ回路とすることである。このように構成すると、バッファ回路をリピータバッファとして利用することでリピータバッファの多段化を避け、回路の高速化および低消費電力化を図ることができる。
【００２６】
さらに、前記バッファ回路をリピータバッファとするのが好ましい態様である。このように構成すると、リピータバッファにより、リピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００２７】
上記において好ましい態様は、前記半導体集積回路ブロックがハードマクロＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）となっている場合である。この構成の場合、ハードマクロＩＰの修正を行うことなく、ブロック内にあらかじめ配置された信号中継回路をリピータバッファとして利用できる。
【００２８】
上記において好ましい態様は、前記半導体集積回路ブロックがメモリブロックとなっている場合である。この構成の場合、メモリブロックの修正を行うことなく、メモリブロック内にあらかじめ配置された信号中継回路をリピータバッファとして利用できる。
【００２９】
【発明の実施の形態】
本発明の実施の形態について以下、図面を用いて説明する。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の概略図である。
【００３１】
図１において、半導体集積回路１００には、第１の電源が供給される第１の電源受給領域Ａ１と、第１の電源受給領域Ａ１の内部に形成されて第２の電源が供給される第２の電源受給領域Ａ２と、第２の電源受給領域Ａ２の内部に形成されて第１の電源が供給される第３の電源受給領域Ａ３とがある。第３の電源受給領域Ａ３には信号中継回路としてのリピータバッファＲＢが設けられている。第２の電源受給領域Ａ２は第１の電源受給領域Ａ１に囲まれており、第３の電源受給領域Ａ３は第２の電源受給領域Ａ２に囲まれている。第１の電源受給領域Ａ１内にはブロックＢ１，Ｂ２が第２の電源受給領域Ａ２を挟んで存在する。
【００３２】
ここで、ブロックＢ１から出力されブロックＢ２へ入力される信号があり、かつその距離が長い場合、その接続は高速化等のためにリピータバッファを介して行う必要がある。そのためには、ブロックＢ１からブロックＢ２へと直線的にリピータバッファの配置および配線を行うことが好ましい。しかし、第２の電源受給領域Ａ２はブロックＢ１，Ｂ２とは異なる電源が供給されているため、第２の電源受給領域Ａ２内にはリピータバッファは配置できない。
【００３３】
第２の電源受給領域Ａ２のさらに内側の第３の電源受給領域Ａ３には、第１の電源受給領域Ａ１と同一の電源が供給されている。このことを利用して、第１の電源受給領域Ａ１におけるブロックＢ１とブロックＢ２とを、第３の電源受給領域Ａ３内に配置されたリピータバッファＲＢおよび配線Ｌ１，Ｌ２を経由して互いに接続することができる。
【００３４】
本実施の形態のような構成をとることにより、リピータバッファが多段になることがなく、半導体集積回路の高速化、および低消費電力化を図ることができる。
【００３５】
なお、本実施の形態では第３の電源受給領域Ａ３内にはリピータバッファのみが存在する構成としたが、リピータバッファ以外の回路が存在していてもよい。
【００３６】
また、リピータバッファの数は複数であってもよい。
【００３７】
また、リピータバッファはバッファから構成されるとしたが、インバータで構成されるとしてもよいし、他の回路、例えばＡＮＤ回路を設け、その入出力を第１の電源受給領域Ａ１内の回路に接続し、論理演算を行うとともにリピータとしても機能させるような構成であってもよい。
【００３８】
また、ブロックＢ１，Ｂ２は同じ第１の電源受給領域Ａ１に存在するとしたが、ブロックＢ１，Ｂ２は同じ電源が供給される別の電源受給領域に存在する構成であってもよい。
【００３９】
また、電源は２種類であるとしたが、３種類以上あってもよい。
【００４０】
（実施の形態２）
図２は本発明の実施の形態２における半導体集積回路の概略図である。
【００４１】
図２において、半導体集積回路２００は、大容量メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２、ロジック部Ｇ２および電源パッドＰ１〜Ｐ３で構成される。ここで、メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２は、メモリＭ１〜Ｍ１０の動作状態によって電源電圧を可変できる電源制御が実施されるもので、電源パッドＰ１，Ｐ２から電源配線Ｌ１１を介して電源が供給されるようになっている。一方、その他のロジック部Ｇ２は、常時動作するもので、電源パッドＰ３から電源配線Ｌ１２を介して電源が供給される。ブロックの配置については、メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２は、ロジック部Ｇ２に制御されることから、チップ外周に配置され、ロジック部Ｇ２はチップ中心に配置される構成となっている。また、メモリ周辺制御ロジックＧ１１からメモリ周辺制御ロジックＧ１２への信号バスが存在する。
【００４２】
この半導体集積回路２００において、ロジック部Ｇ２の内部に電源配線Ｌ１１により電源が供給された電源受給領域Ａ１３ａ〜Ａ１３ｃを設けている。電源受給領域Ａ１３ａには周辺制御回路Ｇ１１と同一の電源が供給されているため、電源受給領域Ａ１３ａに配置されたリピータバッファＲＢ１１および配線Ｌ１３，Ｌ１４によってメモリ周辺制御ロジックＧ１１，Ｇ１２間の配線を接続することができる。また、メモリ周辺制御ロジックＧ１１からメモリ周辺制御ロジックＧ１２への別の信号バスは、ロジック部Ｇ２の内部の電源受給領域Ａ１３ｂ，Ａ１３ｃに配置されたリピータバッファＲＢ１２，ＲＢ１３および配線Ｌ１５〜Ｌ１７によって配線を接続することができる。
【００４３】
上記構成において、大容量メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２などが存在する領域を第１の電源受給領域Ａ１１とする。また、ロジック部Ｇ２が存在する領域を第２の電源受給領域Ａ１２とする。そして、電源受給領域Ａ１３ａ，Ａ１３ｂ，Ａ１３ｃを第３の電源受給領域とする。第１の電源受給領域Ａ１１には電源パッドＰ１，Ｐ２から電源配線Ｌ１１を介して第１の電源が供給されている。第２の電源受給領域Ａ１２には電源パッドＰ３から電源配線Ｌ１２を介して第２の電源が供給されている。第３の電源受給領域Ａ１３ａ，Ａ１３ｂ，Ａ１３ｃには電源配線Ｌ１１を介して第１の電源が供給されている。第２の電源受給領域Ａ１２は第１の電源受給領域Ａ１１の内部に設けられている。第３の電源受給領域Ａ１３ａ，Ａ１３ｂ，Ａ１３ｃは第２の電源受給領域Ａ１２の内部に設けられている。そして、第１の電源受給領域Ａ１１におけるメモリ周辺制御ロジックＧ１１とメモリ周辺制御ロジックＧ１２とが、配線Ｌ１３、第３の電源受給領域１３ａの信号中継回路であるリピータバッファＲＢ１１、および配線Ｌ１４を介して互いに接続されているとともに、配線Ｌ１５、第３の電源受給領域１３ｂのリピータバッファＲＢ１２、配線Ｌ１６、第３の電源受給領域１３ｃのリピータバッファＲＢ１３および配線Ｌ１７を介して互いに接続されている。
【００４４】
本実施の形態のような構成をとることにより、リピータバッファが多段になることがなく、半導体集積回路の高速化、および低消費電力化を図ることができる。
【００４５】
なお、本実施の形態では電源受給領域Ａ１３ａ〜Ａ１３ｃ内にはリピータバッファのみが存在する構成としたが、リピータバッファ以外の回路が存在していてもよい。
【００４６】
また、リピータバッファの数は電源受給領域Ａ１３ａ〜Ａ１３ｃにおいてそれぞれ複数であってもよい。
【００４７】
また、リピータバッファはバッファから構成されるとしたが、インバータで構成されるとしてもよいし、他の回路、例えばＡＮＤ回路を設け、論理演算を行うとともにリピータとしても機能させるような構成であってもよい。
【００４８】
また、メモリ周辺制御ロジックＧ１１，Ｇ１２は同じ電源受給領域に存在するとしたが、メモリ周辺制御ロジックＧ１１，Ｇ１２は同じ電源が供給される別の電源受給領域に存在する構成であってもよい。
【００４９】
また、電源はＩ／Ｏパッドから直接供給されるとしたが、内部で電源を生成し、供給する構成であってもよい。
【００５０】
また、電源は２種類であるとしたが、３種類以上あってもよい。
【００５１】
（実施の形態３）
図３は本発明の実施の形態３における半導体集積回路ブロックの概略図である。
【００５２】
図３において、半導体集積回路ブロック３００には、第１の電源が供給される第１の電源受給領域Ａ２１および第２の電源が供給される第２の電源受給領域Ａ２２があり、第２の電源受給領域Ａ２２は第１の電源受給領域Ａ２１の内部に形成されている。第２の電源受給領域Ａ２２内には信号中継回路としてのバッファＲＢ２が配置され、その入力は配線Ｌ２１を経由して半導体集積回路ブロック３００の外周部の入力ピンＰ２１に接続されており、出力は配線Ｌ２２を経由して半導体集積回路ブロック３００の外周部の出力ピンＰ２２に接続されている。また、第２の電源受給領域Ａ２２の電源は電源配線Ｌ２３を経由して半導体集積回路ブロック３００の外周部の電源ピンＰ２３およびＰ２４に接続されている。入出力ピンＰ２１，Ｐ２２に接続される配線Ｌ２１，Ｌ２２は第１の電源受給領域Ａ２１内の回路の動作への影響が少なくなるように引かれている。また、電源ピンＰ２３，Ｐ２４に接続される配線Ｌ２３は第１の電源受給領域Ａ２１内の回路の動作への影響が少なくなるように引かれている。
【００５３】
ここで半導体集積回路ブロック３００の左側から出力され右側へ入力される信号があり、かつその距離が長い場合、その接続は高速化等のためにリピータバッファを介して行う必要がある。そのためには、半導体集積回路ブロック３００内部を直線的にリピータバッファの配置および配線を行うことが好ましい。ここで、バッファＲＢ２を使用して信号を中継するように、入力ピンＰ２１および出力ピンＰ２２を接続し、電源ピンＰ２３，Ｐ２４を信号と同じ電源に接続することにより、バッファＲＢ２をリピータバッファとして使用することができる。
【００５４】
本実施の形態のようにブロック内にあらかじめバッファを設けておくことにより、リピータバッファが多段になることがなく、半導体集積回路の高速化、および低消費電力化を図ることができる。
【００５５】
なお、本実施の形態では第２の電源受給領域Ａ２２内にはリピータバッファのみが存在する構成としたが、リピータバッファ以外の回路が存在していてもよい。
【００５６】
また、リピータバッファの数は複数であってもよい。
【００５７】
また、リピータバッファはバッファから構成されるとしたが、インバータで構成されるとしてもよいし、他の回路、例えばＡＮＤ回路を設けその入出力をブロック３００の入出力ピンに接続し、論理演算を行うとともにリピータとしても機能させるような構成であってもよい。
【００５８】
また、電源は２種類であるとしたが、３種類以上あってもよい。
【００５９】
また、入出力ピンはブロック外周部に設けるとしたが、外周部に設けなくてもよい。例えばバッファＲＢ２の入出力ピンはバッファＲＢ２近傍に設けておくことができる。この場合には、ブロックの左側から右側へのリピータバッファとしてだけでなく、ブロックの上側から下側へのリピータバッファ等としても利用することができる。
【００６０】
また、電源ピンはブロック外周部に設けるとしたが、外周部に設けなくてもよい。例えば第２の電源受給領域Ａ２２の外周部に電源ピンを設けておくことができる。この場合には、第２の電源受給領域Ａ２２に必要な電源線を接続しやすい側に電源配線を接続することができる。
【００６１】
【発明の効果】
以上のように本発明によれば、短距離配線で障害となる電源受給領域に信号中継回路を設け、その信号中継回路を経由して信号を伝播するので、迂回配線に伴うリピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の概略図
【図２】本発明の実施の形態２における半導体集積回路の概略図
【図３】本発明の実施の形態３における半導体集積回路ブロックの概略図
【図４】従来技術の課題概略図
【図５】従来の半導体集積回路の概略図
【符号の説明】
１００，２００ 半導体集積回路
３００ 半導体集積回路ブロック
Ａ１，Ａ１１，Ａ２１ 第１の電源受給領域
Ａ２，Ａ１２，Ａ２２ 第２の電源受給領域
Ａ３，Ａ１３ａ〜Ａ１３ｃ 第３の電源受給領域
Ｂ１，Ｂ２ ブロック
Ｇ１１，Ｇ１２ メモリ周辺制御ロジック
Ｇ２ ロジック部
Ｌ１，Ｌ２ 信号配線
Ｌ１１，Ｌ１２ 電源配線
Ｌ１３〜Ｌ１７ 配線
Ｍ１〜Ｍ１０ 大容量メモリ
Ｐ１〜Ｐ３ 電源パッド
Ｐ２１ 入力ピン
Ｐ２２ 出力ピン
Ｐ２３，Ｐ２４ 電源ピン
ＲＢ，ＲＢ１１〜ＲＢ１３ リピータバッファ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having at least two power supply systems and a semiconductor integrated circuit block which is a component of the semiconductor integrated circuit, and more particularly to a technique for increasing the speed of signals and reducing power consumption.
[0002]
[Prior art]
Long wiring in a semiconductor integrated circuit has caused signal rounding and speed degradation due to parasitic resistance and parasitic capacitance, increased through current, increased noise generation, and degraded noise resistance. Conventionally, there has been a method for avoiding this problem by inserting a buffer (hereinafter referred to as a repeater buffer) in the middle of a long wiring.
[0003]
A conventional solution for solving the above problem will be described with reference to FIG. 5 (see, for example, Patent Document 1).
[0004]
Feed cells FC1 and FC2 are arranged in a block composed of standard cells SC1 to SC9 in order to eliminate unconnected power supply VDD and ground VSS. The feed cells FC1 and FC2 are provided with the functions of repeater buffers RB51 and RB52, and long wires extending between the cells are routed through these buffers, thereby avoiding long wires. In FIG. 5, the output of the standard cell SC2 and the input of the standard cell SC5 are directly connected by inserting a repeater buffer RB51 via wirings L51 and L52 between the output of the standard cell SC2 and the input of the standard cell SC5. The wiring length is shortened compared to the case. When the output of the standard cell SC3 and the input of the standard cell SC8 are directly connected by inserting the repeater buffer RB52 via the wirings L53 and L54 between the output of the standard cell SC3 and the input of the standard cell SC8. Compared to the maximum wiring length.
[0005]
[Patent Document 1]
JP-A-6-112317 (page 2-3, FIG. 1-2)
[0006]
[Problems to be solved by the invention]
In recent years, for the purpose of reducing power consumption, etc., a plurality of power supplies are supplied in a single semiconductor integrated circuit, different voltages are supplied to each power supply, power supply is cut off for each power supply, power supply control, etc. It is carried out. Under such circumstances, when the above-described conventional technology is used, the repeater buffer becomes multi-stage due to power supply restrictions, which may hinder speeding up and low power consumption.
[0007]
A specific example is shown in FIG.
[0008]
In FIG. 4, the semiconductor integrated circuit 400 includes a first power supply area A41 to which a first power is supplied and a second power supply area A42 to which a second power is supplied. The receiving area A42 is formed inside the first power supply receiving area A41. Blocks B41 and B42 exist in the first power supply area A41 with the second power supply area A42 sandwiched therebetween.
[0009]
Here, consider a case where there is a signal output from the block B41 and input to the block B42 and the distance is long. The connection needs to be made through a repeater buffer for speeding up. For this purpose, it is preferable that the repeater buffer is arranged and wired linearly from the block B41 to the block B42 through the second power supply area A42. However, the second power receiving area A42 is supplied with power different from the blocks B41 and B42. For this reason, the repeater buffer arranged in the second power supply area A42 may not be supplied with power of a desired voltage or may not perform a desired operation. Therefore, it is necessary to connect via a repeater buffer arranged in the first power supply area A41 of the same power supply system. That is, the connection is made by the repeater buffers RB41 to RB43 and the wirings L41 to L44 arranged around the second power supply area A42. However, in this case, the repeater buffers are multi-staged and hinder speeding and low power consumption compared to the case where the repeater buffers are arranged and wired linearly from the block B41 to the block B42.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, the present invention takes the following measures.
[0011]
As a first solution, a semiconductor integrated circuit according to the present invention has at least two power supply systems, and includes a first power supply region to which a first power is supplied, and an inside of the first power supply region. A second power receiving area formed and supplied with a second power; and a third power receiving area having a signal relay circuit formed in the second power receiving area and supplied with the first power; And a plurality of circuits in the first power supply receiving area are connected via the signal relay circuit in the third power supply receiving area.
[0012]
The effect | action by this structure is as follows. There are a plurality of circuits for signal propagation in the first power receiving area, and a second power receiving area exists between the plurality of circuits. Since the power supply to the first power supply area and the power supply to the second power supply area are different systems, a plurality of circuits that should perform signal propagation in the first power supply area are connected to each other. If the wiring is directly connected to the second power receiving area, the problem of unstable operation occurs. On the other hand, in order to avoid this, if the second power supply receiving area is detoured and wired, a problem of multi-stage repeater buffers arises. Therefore, the present solution provides a third power receiving area inside the second power receiving area, and supplies the first power similar to the first power receiving area to the third power receiving area. Thus, a signal relay circuit is formed in the third power supply receiving area. Then, in order to connect a plurality of circuits that should perform signal propagation in the first power supply receiving area, they are connected via a signal relay cell in the third power receiving area of the same power supply system. That is, the signal propagation in the first power supply receiving area can be propagated through the signal relay circuit. As a result, the number of repeater buffers associated with the bypass wiring can be avoided, and the circuit can be speeded up and the power consumption can be reduced.
[0013]
As a second solution, a semiconductor integrated circuit according to the present invention is provided with a first power supply area to which a first power is supplied, and a second power supply that is formed inside the first power supply area. A second power receiving area, and a third power receiving area formed in the second power receiving area, each having a signal relay circuit to which the first power is supplied. A plurality of circuits in the power receiving area are connected via a plurality of signal relay circuits in the plurality of third power receiving areas.
[0014]
In contrast to the first solving means, the second solving means is provided with a plurality of third power receiving areas having a signal relay circuit in the second power receiving area. A feature resides in that a plurality of circuits that should perform signal propagation in the first power supply receiving area are connected via a plurality of signal relay circuits in the power receiving area. Looking at a signal relay circuit in a certain third power supply region, the input signal of the signal relay circuit is connected to the circuit in the first power supply region, and the output signal is in another third power supply region. Connected to signal relay circuit. When viewed from the center of another third power receiving area, the input signal of the signal relay circuit is connected to the signal relay circuit in the other third power receiving area, and the output signal is the first power receiving area. Connected with another circuit. As a result, even if the wiring length becomes long, it is possible to avoid the multi-stage repeater buffer associated with the bypass wiring, and it is possible to increase the circuit speed and reduce the power consumption.
[0015]
In the above, a preferable aspect is that the signal relay circuit is a buffer circuit. With this configuration, by using the buffer circuit as a repeater buffer, the number of repeater buffers can be avoided, and the circuit can be increased in speed and power consumption.
[0016]
Furthermore, it is preferable that the buffer circuit is a repeater buffer. With this configuration, the repeater buffer can avoid a multi-stage repeater buffer, and the circuit can be increased in speed and power consumption.
[0017]
The invention of the above-mentioned semiconductor integrated circuit can also be developed as follows as a semiconductor integrated circuit block which is a component of the semiconductor integrated circuit.
[0018]
A semiconductor integrated circuit block according to the present invention includes a first power supply region to which a first power is supplied, and a signal relay circuit that is formed inside the first power supply region and to which a second power is supplied. And an input / output signal of the signal relay circuit in the second power receiving area is connected only to the outside of the block. In the description of the semiconductor integrated circuit block, “first” and “second” are not related to “first” and “second” in the description of the semiconductor integrated circuit. However, it is possible to compare, “second” in the description of the semiconductor integrated circuit corresponds to “first” in the semiconductor integrated circuit block, and “third” in the description of the semiconductor integrated circuit corresponds to “ It can be considered to correspond to the second ".
[0019]
The effect | action by this structure is as follows. A signal relay circuit is provided in the second power receiving area, and this signal relay circuit is not connected to the circuit in the surrounding first power receiving area, and is connected to the outside of the block. Only.
[0020]
By using this semiconductor integrated circuit block, any circuit outside the block can be propagated via the signal relay circuit in the second power supply receiving area without bypassing the block. That is, it is possible to advantageously develop a high speed circuit and low power consumption by avoiding multi-stage repeater buffers.
[0021]
In the above, a preferred aspect is that the semiconductor integrated circuit block is configured in such a manner that the input / output signals of the signal relay circuit are drawn in advance as input / output pins to the outer periphery of the block. According to this configuration, it is not necessary to draw the input / output signal of the signal relay circuit to the block outer periphery each time, and the design man-hour can be reduced.
[0022]
A preferable aspect in the above is that the wiring connected to the input / output pin is drawn so as to reduce the influence on the operation of the circuit in the first power supply receiving area. According to this configuration, the influence of the input / output signal of the signal relay circuit on other parts in the block can be suppressed.
[0023]
In the above, a preferable aspect is that the semiconductor integrated circuit block is configured in such a manner that the second power supply is drawn in advance as a power supply pin to the outer periphery of the block. According to this configuration, it is not necessary to draw the power source for the signal relay circuit to the block outer periphery each time, and the design man-hour can be reduced.
[0024]
A preferable aspect in the above is that the wiring connected to the power supply pin is drawn so as to reduce the influence on the operation of the circuit in the first power supply receiving area. According to this configuration, it is possible to suppress the influence of the power supply wiring connected to the power supply pin on other parts in the block.
[0025]
In the above, a preferable aspect is that the signal relay circuit is a buffer circuit. With this configuration, by using the buffer circuit as a repeater buffer, the number of repeater buffers can be avoided, and the circuit can be increased in speed and power consumption.
[0026]
Furthermore, it is preferable that the buffer circuit is a repeater buffer. With this configuration, the repeater buffer can avoid a multi-stage repeater buffer, and the circuit can be increased in speed and power consumption.
[0027]
A preferable aspect in the above is a case where the semiconductor integrated circuit block is a hard macro IP (Intellectual Property). In the case of this configuration, the signal relay circuit arranged in advance in the block can be used as a repeater buffer without correcting the hard macro IP.
[0028]
A preferable aspect in the above is a case where the semiconductor integrated circuit block is a memory block. In the case of this configuration, a signal relay circuit arranged in advance in the memory block can be used as a repeater buffer without correcting the memory block.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0030]
(Embodiment 1)
FIG. 1 is a schematic diagram of a semiconductor integrated circuit according to Embodiment 1 of the present invention.
[0031]
In FIG. 1, the semiconductor integrated circuit 100 includes a first power supply region A1 to which a first power is supplied, and a second power source that is formed inside the first power supply region A1 and to which a second power is supplied. There are two power receiving areas A2 and a third power receiving area A3 formed in the second power receiving area A2 and supplied with the first power. A repeater buffer RB as a signal relay circuit is provided in the third power supply receiving area A3. The second power receiving area A2 is surrounded by the first power receiving area A1, and the third power receiving area A3 is surrounded by the second power receiving area A2. Blocks B1 and B2 exist in the first power supply area A1 across the second power supply area A2.
[0032]
Here, when there is a signal output from the block B1 and input to the block B2, and the distance is long, the connection needs to be made through a repeater buffer for speeding up or the like. For this purpose, it is preferable that the repeater buffers are arranged and wired linearly from the block B1 to the block B2. However, since the second power supply area A2 is supplied with power different from the blocks B1 and B2, no repeater buffer can be arranged in the second power supply area A2.
[0033]
The same power supply as that of the first power supply area A1 is supplied to the third power supply area A3 further inside the second power supply area A2. By utilizing this, the block B1 and the block B2 in the first power supply receiving area A1 are connected to each other via the repeater buffer RB and the wirings L1 and L2 arranged in the third power supply receiving area A3. be able to.
[0034]
By adopting the configuration as in this embodiment, the repeater buffer does not have multiple stages, and the semiconductor integrated circuit can be increased in speed and power consumption can be reduced.
[0035]
In the present embodiment, only the repeater buffer exists in the third power supply area A3. However, a circuit other than the repeater buffer may exist.
[0036]
The number of repeater buffers may be plural.
[0037]
Although the repeater buffer is composed of a buffer, it may be composed of an inverter, or may be composed of another circuit, for example, an AND circuit, and its input / output is connected to a circuit in the first power supply area A1. However, it may be configured to perform a logical operation and function as a repeater.
[0038]
Further, although the blocks B1 and B2 are present in the same first power supply area A1, the blocks B1 and B2 may be present in different power supply areas to which the same power is supplied.
[0039]
Further, although there are two types of power supplies, there may be three or more types.
[0040]
(Embodiment 2)
FIG. 2 is a schematic diagram of a semiconductor integrated circuit according to the second embodiment of the present invention.
[0041]
In FIG. 2, the semiconductor integrated circuit 200 includes large-capacity memories M1 to M10, memory peripheral control logics G11 and G12, a logic unit G2, and power supply pads P1 to P3. Here, the memories M1 to M10 and the memory peripheral control logic G11 and G12 are subjected to power supply control in which the power supply voltage can be changed according to the operation state of the memories M1 to M10. Power is supplied. On the other hand, the other logic part G2 operates constantly, and power is supplied from the power supply pad P3 via the power supply line L12. Regarding the arrangement of the blocks, the memories M1 to M10 and the memory peripheral control logic G11 and G12 are controlled by the logic unit G2, so that they are arranged on the outer periphery of the chip, and the logic unit G2 is arranged in the center of the chip. Yes. There is also a signal bus from the memory peripheral control logic G11 to the memory peripheral control logic G12.
[0042]
In the semiconductor integrated circuit 200, power receiving areas A13a to A13c to which power is supplied by the power supply wiring L11 are provided inside the logic part G2. Since the same power as the peripheral control circuit G11 is supplied to the power supply region A13a, the wiring between the memory peripheral control logics G11 and G12 is connected by the repeater buffer RB11 and the wirings L13 and L14 arranged in the power supply region A13a. can do. Further, another signal bus from the memory peripheral control logic G11 to the memory peripheral control logic G12 is wired by the repeater buffers RB12 and RB13 and the wirings L15 to L17 arranged in the power supply receiving areas A13b and A13c inside the logic part G2. Can be connected.
[0043]
In the above configuration, a region where the large-capacity memories M1 to M10 and the memory peripheral control logics G11 and G12 are present is defined as a first power supply region A11. Further, an area where the logic part G2 exists is defined as a second power supply area A12. Then, the power supply receiving areas A13a, A13b, A13c are set as a third power supply receiving area. The first power supply area A11 is supplied with the first power from the power pads P1 and P2 via the power supply line L11. The second power supply area A12 is supplied with the second power from the power supply pad P3 via the power supply line L12. The first power supply is supplied to the third power supply receiving areas A13a, A13b, and A13c via the power supply line L11. The second power receiving area A12 is provided inside the first power receiving area A11. The third power receiving areas A13a, A13b, A13c are provided inside the second power receiving area A12. Then, the memory peripheral control logic G11 and the memory peripheral control logic G12 in the first power supply area A11 are connected via the wiring L13, the repeater buffer RB11 that is a signal relay circuit of the third power supply area 13a, and the wiring L14. In addition to being connected to each other, they are connected to each other via a wiring L15, a repeater buffer RB12 in the third power supply region 13b, a wiring L16, a repeater buffer RB13 in the third power supply region 13c, and a wiring L17.
[0044]
By adopting the configuration as in this embodiment, the repeater buffer does not have multiple stages, and the semiconductor integrated circuit can be increased in speed and power consumption can be reduced.
[0045]
In the present embodiment, only the repeater buffer exists in the power supply receiving areas A13a to A13c. However, circuits other than the repeater buffer may exist.
[0046]
Further, the number of repeater buffers may be plural in the power supply receiving areas A13a to A13c.
[0047]
In addition, the repeater buffer is composed of a buffer. However, the repeater buffer may be composed of an inverter, or another circuit such as an AND circuit may be provided to perform a logical operation and function as a repeater. Also good.
[0048]
Further, although the memory peripheral control logics G11 and G12 are present in the same power supply receiving area, the memory peripheral control logics G11 and G12 may be present in different power supply receiving areas to which the same power is supplied.
[0049]
In addition, although power is directly supplied from the I / O pad, a configuration in which power is generated and supplied internally may be employed.
[0050]
Further, although there are two types of power supplies, there may be three or more types.
[0051]
(Embodiment 3)
FIG. 3 is a schematic diagram of a semiconductor integrated circuit block according to the third embodiment of the present invention.
[0052]
In FIG. 3, the semiconductor integrated circuit block 300 includes a first power receiving area A21 to which a first power is supplied and a second power receiving area A22 to which a second power is supplied. The receiving area A22 is formed inside the first power receiving area A21. A buffer RB2 as a signal relay circuit is arranged in the second power supply receiving area A22, and its input is connected to the input pin P21 on the outer periphery of the semiconductor integrated circuit block 300 via the wiring L21, and the output is The semiconductor integrated circuit block 300 is connected to the output pin P22 on the outer periphery via the wiring L22. The power supply of the second power supply area A22 is connected to the power supply pins P23 and P24 on the outer periphery of the semiconductor integrated circuit block 300 via the power supply line L23. The wirings L21 and L22 connected to the input / output pins P21 and P22 are drawn so as to reduce the influence on the operation of the circuit in the first power supply area A21. The wiring L23 connected to the power supply pins P23 and P24 is drawn so as to reduce the influence on the operation of the circuit in the first power supply receiving area A21.
[0053]
Here, when there is a signal output from the left side of the semiconductor integrated circuit block 300 and input to the right side and the distance is long, the connection needs to be made through a repeater buffer for speeding up and the like. For this purpose, it is preferable that repeater buffers are arranged and wired linearly in the semiconductor integrated circuit block 300. Here, the input pin P21 and the output pin P22 are connected so that the signal is relayed using the buffer RB2, and the power supply pins P23 and P24 are connected to the same power supply as the signal, so that the buffer RB2 is used as a repeater buffer. can do.
[0054]
By providing a buffer in the block in advance as in this embodiment, the repeater buffer does not have multiple stages, and the semiconductor integrated circuit can be increased in speed and power consumption.
[0055]
In the present embodiment, only the repeater buffer exists in the second power supply region A22. However, a circuit other than the repeater buffer may exist.
[0056]
The number of repeater buffers may be plural.
[0057]
The repeater buffer is composed of a buffer. However, the repeater buffer may be composed of an inverter, or another circuit such as an AND circuit may be provided to connect the input / output to the input / output pin of the block 300 to perform logical operation. It may be configured to perform as well as a repeater.
[0058]
Further, although there are two types of power supplies, there may be three or more types.
[0059]
Although the input / output pins are provided on the outer peripheral portion of the block, they may not be provided on the outer peripheral portion. For example, the input / output pins of the buffer RB2 can be provided near the buffer RB2. In this case, it can be used not only as a repeater buffer from the left side to the right side of the block, but also as a repeater buffer from the upper side to the lower side of the block.
[0060]
Moreover, although the power supply pin is provided on the outer peripheral portion of the block, it may not be provided on the outer peripheral portion. For example, a power pin can be provided on the outer periphery of the second power receiving area A22. In this case, the power supply wiring can be connected to the side where the necessary power supply line can be easily connected to the second power supply region A22.
[0061]
【The invention's effect】
As described above, according to the present invention, a signal relay circuit is provided in a power supply reception area that becomes an obstacle in short-distance wiring, and signals are propagated through the signal relay circuit. Therefore, the circuit can be speeded up and the power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a semiconductor integrated circuit according to a first embodiment of the present invention. FIG. 2 is a schematic diagram of a semiconductor integrated circuit according to a second embodiment of the present invention. Schematic diagram of circuit block [FIG. 4] Schematic diagram of problems of prior art [FIG. 5] Schematic diagram of conventional semiconductor integrated circuit [Explanation of symbols]
100, 200 Semiconductor integrated circuit 300 Semiconductor integrated circuit blocks A1, A11, A21 First power supply areas A2, A12, A22 Second power supply areas A3, A13a to A13c Third power supply areas B1, B2 Block G11, G12 Memory peripheral control logic G2 Logic portion L1, L2 Signal wiring L11, L12 Power supply wiring L13-L17 Wiring M1-M10 Large capacity memory P1-P3 Power supply pad P21 Input pin P22 Output pin P23, P24 Power supply pins RB, RB11-RB13 Repeater buffer
