JP2004537858A - Dielectric film deposition method - Google Patents

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JP2004537858A JP2003517930A JP2003517930A JP2004537858A JP 2004537858 A JP2004537858 A JP 2004537858A JP 2003517930 A JP2003517930 A JP 2003517930A JP 2003517930 A JP2003517930 A JP 2003517930A JP 2004537858 A JP2004537858 A JP 2004537858A
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カネイン，リアム，ヨセフ
ベックマン，ナット
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トリコン ホールディングス リミティド
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Abstract

本発明は、
４〜２０μｍの少なくともいくつかの線間間隙を有する金属線を備えた基板表面上に誘電体膜を蒸着する方法であって、
チャンバー内で、少なくとも一つのシラン含有ガスと、少なくとも一つの、酸素または酸素含有ガスとを反応させて、該チャンバー内で前記基板表面上に膜を生成させることを含み、
このとき、前記チャンバーの圧力が８５０ｍＴよりも低く、また金属線間のスペースが少なくとも実質的に前記膜によって埋められる、
ことを特徴とする方法、
に関する。
【選択図】図１The present invention
A method of depositing a dielectric film on a surface of a substrate provided with metal lines having at least some line gaps of 4 to 20 μm,
Reacting at least one silane-containing gas with at least one oxygen or oxygen-containing gas in a chamber to form a film on the substrate surface in the chamber;
At this time, the pressure of the chamber is lower than 850 mT, and a space between metal wires is at least substantially filled with the film.
A method characterized by that
About.
[Selection diagram] Fig. 1

Description

【技術分野】
【０００１】
この数年間の半導体デバイスの製造における重要な発展の一つは、低誘電率（ｋ）膜の生成であり、これらの膜は、その一つの形態または構成において、相似プラズマ被覆酸化シリコンの後続蒸着を受けるために、蒸着金属線の間を埋めるように使用され、次に、前記酸化シリコンは、化学的−機械的にポリッシュされて、次のレベルの配線を受けるための全体的に平面状の平滑表面が与えられる。
【背景技術】
【０００２】
この場合に特に有効な膜の一つは、シランとメチルシランとの混合物をフラッシュ蒸発過酸化水素と反応させることにより、冷却プラテン上に配置された金属化半導体ウェーハ上に生成されるものである。現在、この蒸着は下記の“標準的な”条件組合せによって実施されている。
シラン ＝２０ｓｃｃｍ
メチルシラン＝５０ｓｃｃｍ
過酸化水素 ＝０．７５ｇ／ｍｉｎ
圧力 ＝９００ｍＴ
プラテン温度＝８℃
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、何らかの理由により、この方法では、ある種の間隙スペースが十分には満たされないことが知られており、そのことを図１に示す。この図からわかるように、基板１０はいろいろな線間間隙の金属線１１を支持している。低ｋ膜１２が蒸着されており、５〜１５μｍの幅広のスペースでは、充填がかなり不十分である。この結果は、予想外のものである。というのは、この方法は寸法が０．１μｍよりも小までの非常に狭い間隙を非常に良く埋めることができるからである。後続の相似被覆酸化シリコン層１３は実質的に同じプロファイルを有し、その結果、酸化シリコン層１３を平坦表面１４に戻すために化学的−機械的にポリッシュしたとき、溝１５がその表面に出現しうる。この溝が残ったままであると、この溝は次の金属化ステップにおいて金属で埋められ、相当に大きな短絡発生の危険がある。
【課題を解決するための手段】
【０００４】
本発明は、
４〜２０μｍの少なくともいくつかの線間間隙を有する金属線を備えた基板表面上に誘電体膜を蒸着する方法であって、
チャンバー内で、少なくとも一つのシラン含有ガスと、少なくとも一つの、酸素または酸素含有ガスとを反応させて、該チャンバー内で前記基板表面上に膜を生成させることを含み、
このとき、前記チャンバーの圧力が８５０ｍＴよりも低く、また金属線間のスペースが少なくとも実質的に前記膜によって埋められる、
ことを特徴とする方法、
から成る。
【０００５】
ここでの意外な発見によれば、割合に小さな圧力低下により、これらの５〜１５μｍの中程度の線間間隙の場合、蒸着膜の高さ（ステップ高とも呼ばれる）の変化に著しい減少が見られ、また１μｍよりも小または非常に大きな線間間隙の場合には有意の改良が見られなかった。特に好ましくは、圧力を８００ｍＴ以下とする。
【０００６】
ここでのさらなる発見によれば、プラテン温度を高くすることにより、ステップの高さを改善することができるが、やや大きめの金属線間間隙の場合、そのような温度上昇は有害である。２〜１５℃の温度範囲が好ましい。
【０００７】
反応するガスがシラン、メチルシラン、および過酸化水素である場合、前記標準構成から、各ガスの流量を比例的に増大させることにより、さらなるステップ高の減少を実現することができる。一般に、これらの流量の１０％の増大が有効である。
【０００８】
本発明は前記の蒸着膜を有する半導体デバイスをも含む。
【０００９】
上で本発明を定義したが、本発明は前記または以下の説明で述べる特徴の任意の発明的組合せをも含むと理解すべきである。
【発明を実施するための最良の形態】
【００１０】
本発明は、以下で添付の図面を参照しつつ特定実施形態について述べるように、いろいろなやり方で実施することができる。
【００１１】
前述のように、試料におけるピークから溝の底までの高さすなわちステップ高の測定値は、金属線間の間隙がどの程度十分かつ均一に埋められたかを示す指標になる。図２〜４においては、これらの測定値を５００、６００、および７００ｎｍの厚さの膜に関して取ってある。図では、これらの膜をそれぞれ５ｋ、６ｋ、および７ｋで示す。図２ａは、標準法を実施したものであり、この図からわかるように、ステップ高の変化はすべての膜において著しく、膜厚が小さいほどステップ高の変化が大きい。図２ｂは、圧力を６００ｍＴに低下させたものであり、すべての膜厚においてステップ高が著しく改善され、それぞれのプロファイルの間の違いも大きく減少している。図３ｂは、標準圧力を使用し、流量を増大されたものであり、ここでもステップ高が改善されているが、圧力低下の場合ほどではない。図２ｄは、低圧力と低流量との両方を使用したものであるが、この図からわかるように、プロファイルは低圧力だけを使用した場合とかなり似ている。
【００１２】
以上をまとめると、下記の場合にステップ高の改善が見られる。
１．低圧力と大流量
２．低圧力
３．厚い膜
【００１３】
図３ａ〜ｄにより、線間間隔が大きくなって１５μｍになった場合に関して、同様の解析を行うことができる。図からわかるように、この場合は、流量増大だけではほとんど影響がないが、圧力低下とともに使用した場合には、著しく効果が高められる。また、膜厚もそれだけでは線間間隙が小さい場合と同程度の違いを生じないようであるが、低下圧力および増大流量とともに使用することにより、著しい改善が実現される。
【００１４】
図４ａ〜ｄにおいては、これらのパラメータのどれもまったく違いを生じないということがわかる。
【００１５】
以上からわかるように、意外にも、ある線間間隙幅の場合にのみ、圧力低下、流量増大、および割合に厚い膜の蒸着により、ステップ高の著しい改善を実現することができる。
【００１６】
図６ａ〜ｄおよび図７ａ〜ｄは、５μｍ線間間隙の場合について、特に６００ｎｍおよび６５０ｎｍの膜に対する圧力変化の重要性を示す。図からわかるように、９００ｍＴと８００ｍＴとにおいて実施される二つの工程の間に大きな変化が見られ、さらに圧力を低下させても、それ以上にはあまり効果がえられない。形の均一性に関しては、特にそうである。注意すべきことは、これらのプロファイルにおいて、ステップ高は中央とへりとの両方において測定されている、ということである。
【００１７】
以上の結果の本質的部分を、５μｍ線間間隔の場合に関して、図９にまとめて示す。この図によれば、ステップ高は、圧力低下、流量増大、および温度上昇により、減少する。おもしろいことに、５０μｍ線間間隔の場合、温度上昇は有害である。
【００１８】
図７と８から容易にわかるように、標準法の場合に比して、低下圧力法の場合にはステップ高が非常に大きく改善される。
【図面の簡単な説明】
【００１９】
【図１】本発明によって解決すべき問題を示す、先行技術の半導体デバイスのプロファイルを示す模式断面図である。
【図２ａ】それぞれ、５μｍの線間間隙を有する５μｍの金属線を支持している表面上に蒸着されるいろいろな厚さの膜に関して、標準法、低下圧力法、増大流量法、ならびに低下圧力および増大流量法による結果、を示す図である。
【図２ｂ】それぞれ、５μｍの線間間隙を有する５μｍの金属線を支持している表面上に蒸着されるいろいろな厚さの膜に関して、標準法、低下圧力法、増大流量法、ならびに低下圧力および増大流量法による結果、を示す図である。
【図２ｃ】それぞれ、５μｍの線間間隙を有する５μｍの金属線を支持している表面上に蒸着されるいろいろな厚さの膜に関して、標準法、低下圧力法、増大流量法、ならびに低下圧力および増大流量法による結果、を示す図である。
【図２ｄ】それぞれ、５μｍの線間間隙を有する５μｍの金属線を支持している表面上に蒸着されるいろいろな厚さの膜に関して、標準法、低下圧力法、増大流量法、ならびに低下圧力および増大流量法による結果、を示す図である。
【図３ａ】１５μｍの幅の金属線と１５μｍの線間間隙とに関する上と対応するグラフである。
【図３ｂ】１５μｍの幅の金属線と１５μｍの線間間隙とに関する上と対応するグラフである。
【図３ｃ】１５μｍの幅の金属線と１５μｍの線間間隙とに関する上と対応するグラフである。
【図３ｄ】１５μｍの幅の金属線と１５μｍの線間間隙とに関する上と対応するグラフである。
【図４ａ】５０μｍの線間間隙を有する５０μｍ幅の金属線に関する上と対応するグラフである。
【図４ｂ】５０μｍの線間間隙を有する５０μｍ幅の金属線に関する上と対応するグラフである。
【図４ｃ】５０μｍの線間間隙を有する５０μｍ幅の金属線に関する上と対応するグラフである。
【図４ｄ】５０μｍの線間間隙を有する５０μｍ幅の金属線に関する上と対応するグラフである。
【図５ａ】５μｍの幅の金属線と５μｍの線間間隙の場合の６，０００Å膜に対する圧力低下の影響を示す。
【図５ｂ】５μｍの幅の金属線と５μｍの線間間隙の場合の６，０００Å膜に対する圧力低下の影響を示す。
【図５ｃ】５μｍの幅の金属線と５μｍの線間間隙の場合の６，０００Å膜に対する圧力低下の影響を示す。
【図５ｄ】５μｍの幅の金属線と５μｍの線間間隙の場合の６，０００Å膜に対する圧力低下の影響を示す。
【図６ａ】図５ａ〜ｄと同様のグラフであるが、６，５００Å膜の場合である。
【図６ｂ】図５ａ〜ｄと同様のグラフであるが、６，５００Å膜の場合である。
【図６ｃ】図５ａ〜ｄと同様のグラフであるが、６，５００Å膜の場合である。
【図６ｄ】図５ａ〜ｄと同様のグラフであるが、６，５００Å膜の場合である。
【図７】膜を標準法によって蒸着した基板のへき開面のＳＥＭ像である。
【図８】本発明の方法を６００ＭＴの圧力で使用した場合の上と対応するＳＥＭ像である。
【図９】圧力、流量、および温度の変化の影響の比較のための、数多くの実験から得られた結果のグラフである。
【符号の説明】
【００２０】
１０ 基板
１１ 金属線
１２ 蒸着膜
１３ 酸化シリコン層
１４ 平坦表面
１５ 溝【Technical field】
[0001]
One of the key developments in semiconductor device manufacturing in the last few years has been the production of low dielectric constant (k) films, which, in one form or configuration, have been subsequently deposited with similar plasma-coated silicon oxide. Used to fill in between the deposited metal lines, and then the silicon oxide is polished chemically-mechanically to form a generally planar surface for receiving the next level of wiring. A smooth surface is provided.
[Background Art]
[0002]
One particularly effective film in this case is one formed on a metallized semiconductor wafer placed on a cooling platen by reacting a mixture of silane and methylsilane with flash-evaporated hydrogen peroxide. Currently, this deposition is performed according to the following "standard" combination of conditions.
Silane = 20sccm
Methyl silane = 50sccm
Hydrogen peroxide = 0.75 g / min
Pressure = 900mT
Platen temperature = 8 ° C
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0003]
However, for some reason, it is known that this method does not fully fill certain interstitial spaces, as shown in FIG. As can be seen from this figure, the substrate 10 supports the metal wires 11 with various line gaps. The low-k film 12 has been deposited, and a wide space of 5 to 15 μm is not sufficiently filled. This result is unexpected. This is because this method can very well fill very narrow gaps down to dimensions smaller than 0.1 μm. Subsequent conformally coated silicon oxide layers 13 have substantially the same profile, so that grooves 15 appear on the surface when the silicon oxide layer 13 is chemically-mechanically polished back to a flat surface 14. Can. If this groove remains, it will be filled with metal in the next metallization step and there is a risk of a considerable short circuit.
[Means for Solving the Problems]
[0004]
The present invention
A method of depositing a dielectric film on a surface of a substrate provided with metal lines having at least some line gaps of 4 to 20 μm,
Reacting at least one silane-containing gas with at least one oxygen or oxygen-containing gas in a chamber to form a film on the substrate surface in the chamber;
At this time, the pressure of the chamber is lower than 850 mT, and a space between metal wires is at least substantially filled with the film.
A method characterized by that
Consists of
[0005]
A surprising finding here is that a relatively small pressure drop results in a marked decrease in the change in the height of the deposited film (also called step height) for these medium line gaps of 5 to 15 μm. And no significant improvement was seen with interline gaps smaller than or very large than 1 μm. Particularly preferably, the pressure is 800 mT or less.
[0006]
According to a further finding herein, increasing the platen temperature can improve the step height, but for slightly larger intermetallic gaps, such an increase in temperature is detrimental. A temperature range of 2 to 15C is preferred.
[0007]
If the reacting gases are silane, methylsilane, and hydrogen peroxide, a further reduction in step height can be achieved from the standard configuration by proportionally increasing the flow rate of each gas. Generally, a 10% increase in these flow rates is effective.
[0008]
The present invention also includes a semiconductor device having the above-described deposited film.
[0009]
Although the invention has been defined above, it should be understood that the invention also includes any inventive combination of the features set forth above or in the following description.
BEST MODE FOR CARRYING OUT THE INVENTION
[0010]
The invention may be implemented in various ways, as described below for specific embodiments with reference to the accompanying drawings.
[0011]
As described above, the measured value of the height from the peak to the bottom of the groove, that is, the step height, of the sample is an index indicating how sufficiently and uniformly the gap between the metal lines is filled. In FIGS. 2-4, these measurements are taken for 500, 600, and 700 nm thick films. In the figure, these films are indicated as 5k, 6k, and 7k, respectively. FIG. 2a shows the result of the standard method. As can be seen from FIG. 2a, the change in the step height is remarkable in all the films, and the change in the step height is larger as the film thickness is smaller. FIG. 2b shows that the pressure was reduced to 600 mT, the step height was significantly improved at all film thicknesses, and the difference between the respective profiles was greatly reduced. FIG. 3b uses standard pressure and increased flow, again with improved step height, but not as much as pressure drop. Figure 2d uses both low pressure and low flow, but as can be seen, the profile is very similar to using only low pressure.
[0012]
In summary, the step height is improved in the following cases.
1. 1. Low pressure and large flow rate Low pressure3. Thick film
3a to 3d, a similar analysis can be performed for the case where the line spacing is increased to 15 μm. As can be seen from the figure, in this case, the increase in the flow rate has almost no effect, but when used with a decrease in the pressure, the effect is significantly enhanced. Also, the film thickness alone does not appear to produce the same difference as when the line gap is small, but significant improvement is realized when used with reduced pressure and increased flow.
[0014]
4a-d, it can be seen that none of these parameters make any difference.
[0015]
As can be seen, surprisingly, only for certain line gap widths, a significant improvement in step height can be realized by pressure drop, flow increase, and relatively thick film deposition.
[0016]
FIGS. 6a-d and 7a-d show the importance of the pressure change for the case of 5 μm interline gap, especially for 600 nm and 650 nm films. As can be seen, there is a significant change between the two steps performed at 900 mT and 800 mT, and even lowering the pressure has little effect. This is especially true with regard to shape uniformity. It should be noted that in these profiles, the step height is measured both at the center and at the edge.
[0017]
The essential part of the above results is collectively shown in FIG. 9 for the case of a line interval of 5 μm. According to this figure, the step height decreases due to pressure drop, flow rate increase, and temperature rise. Interestingly, for 50 μm line spacing, elevated temperatures are detrimental.
[0018]
As can be easily seen from FIGS. 7 and 8, the step height is greatly improved in the case of the reduced pressure method as compared with the case of the standard method.
[Brief description of the drawings]
[0019]
FIG. 1 is a schematic cross-sectional view showing a profile of a prior art semiconductor device showing a problem to be solved by the present invention.
FIG. 2a shows a standard method, a reduced pressure method, an increased flow method, and a reduced pressure method for films of various thicknesses deposited on a surface supporting 5 μm metal lines having a line gap of 5 μm, respectively. FIG. 9 is a diagram illustrating results obtained by an increased flow rate method.
FIG. 2b shows standard, reduced pressure, increased flow, and reduced pressure methods for films of various thicknesses deposited on surfaces supporting 5 μm metal lines with 5 μm line spacing, respectively. FIG. 9 is a diagram illustrating results obtained by an increased flow rate method.
FIG. 2c shows standard, reduced pressure, increased flow, and reduced pressure methods for films of various thicknesses deposited on surfaces supporting 5 μm metal lines with 5 μm line spacing, respectively. FIG. 9 is a diagram illustrating results obtained by an increased flow rate method.
FIG. 2d shows a standard method, a reduced pressure method, an increased flow method, and a reduced pressure method for films of various thicknesses deposited on a surface supporting a 5 μm metal line with a 5 μm line spacing, respectively. FIG. 9 is a diagram illustrating results obtained by an increased flow rate method.
FIG. 3a is a top and corresponding graph for a 15 μm wide metal line and a 15 μm interline gap.
FIG. 3b is a top and corresponding graph for a 15 μm wide metal line and a 15 μm interline gap.
FIG. 3c is a top and corresponding graph for a 15 μm wide metal line and a 15 μm interline gap.
FIG. 3d is a top and corresponding graph for a 15 μm wide metal line and a 15 μm interline gap.
FIG. 4a is a top and corresponding graph for a 50 μm wide metal line having a 50 μm line spacing.
FIG. 4b is a top and corresponding graph for a 50 μm wide metal line having a 50 μm line spacing.
FIG. 4c is a top and corresponding graph for a 50 μm wide metal line having a 50 μm interline gap.
FIG. 4d is a top and corresponding graph for a 50 μm wide metal line having a 50 μm interline gap.
FIG. 5a shows the effect of pressure drop on a 6,000 ° membrane for a 5 μm wide metal line and a 5 μm line spacing.
FIG. 5b shows the effect of pressure drop on a 6,000 ° membrane for a 5 μm wide metal line and a 5 μm line spacing.
FIG. 5c shows the effect of pressure drop on a 6,000 ° membrane for a 5 μm wide metal line and a 5 μm interline gap.
FIG. 5d shows the effect of pressure drop on a 6,000 ° membrane for a 5 μm wide metal line and a 5 μm line spacing.
FIG. 6a is a graph similar to FIGS. 5a-d, but for a 6,500 ° film.
FIG. 6b is a graph similar to FIGS. 5a-d, but for a 6,500 ° film.
FIG. 6c is a graph similar to FIGS. 5a-d, but for a 6,500 ° film.
FIG. 6d is a graph similar to FIGS. 5a-d, but for a 6,500 ° film.
FIG. 7 is an SEM image of a cleavage plane of a substrate on which a film is deposited by a standard method.
FIG. 8 is an SEM image corresponding to the above when the method of the present invention is used at a pressure of 600 MT.
FIG. 9 is a graph of results from a number of experiments for comparison of the effects of changes in pressure, flow rate, and temperature.
[Explanation of symbols]
[0020]
DESCRIPTION OF SYMBOLS 10 Substrate 11 Metal wire 12 Deposition film 13 Silicon oxide layer 14 Flat surface 15 Groove

Claims (9)

４〜２０μｍの少なくともいくつかの線間間隙を有する金属線を備えた基板表面上に誘電体膜を蒸着する方法であって、
チャンバー内で、少なくとも一つのシラン（ｓｉｌａｎｅ）含有ガスと、少なくとも一つの、酸素または酸素含有ガスとを反応させて、該チャンバー内で前記基板表面上に膜を生成させることを含み、
このとき、前記チャンバーの圧力が８５０ｍＴよりも低く、また金属線間のスペースが少なくとも実質的に前記膜によって埋められる、
ことを特徴とする方法。A method of depositing a dielectric film on a surface of a substrate provided with metal lines having at least some line gaps of 4 to 20 μm,
Reacting at least one silane-containing gas with at least one oxygen or oxygen-containing gas in a chamber to form a film on the substrate surface in the chamber;
At this time, the pressure of the chamber is lower than 850 mT, and a space between metal wires is at least substantially filled with the film.
A method comprising: 前記圧力が８００ｍＴ以下であることを特徴とする請求項１に記載の方法。The method of claim 1, wherein the pressure is less than 800mT. 前記基板がプラテン上に配置され、該プラテンの温度が２〜１５℃であることを特徴とする請求項１または２に記載の方法。The method according to claim 1, wherein the substrate is disposed on a platen, and the temperature of the platen is 2 to 15 ° C. 4. 前記シリコン（ｓｉｌｉｃｏｎ）含有ガスがシランとメチルシランとの混合物であることを特徴とする請求項１から３の中のいずれか１つに記載の方法。4. The method according to claim 1, wherein the silicon-containing gas is a mixture of silane and methylsilane. シランの流量が＞２０ｓｃｃｍであり、メチルシランの流量が＞５０ｓｃｃｍであることを特徴とする請求項４に記載の方法。5. The method of claim 4, wherein the flow rate of silane is> 20 sccm and the flow rate of methylsilane is> 50 sccm. 前記酸素含有ガスが過酸化水素であることを特徴とする請求項１から５の中のいずれか１つに記載の方法。The method according to any one of claims 1 to 5, wherein the oxygen-containing gas is hydrogen peroxide. 前記過酸化水素が前記チャンバー内でフラッシュ蒸発させられ、また該過酸化水素の流量が＞０．７５ｇ／ｍｉｎであることを特徴とする請求項１から６の中のいずれか１つに記載の方法。7. The method according to claim 1, wherein the hydrogen peroxide is flash evaporated in the chamber and the flow rate of the hydrogen peroxide is> 0.75 g / min. Method. 前記蒸着膜が厚さ＞５００ｎｍを有することを特徴とする請求項１から７の中のいずれか１つに記載の方法。The method according to claim 1, wherein the deposited film has a thickness> 500 nm. 請求項１から８の中のいずれか１つに記載の方法によって蒸着された平面化層（ｐｌａｎａｒｉｓａｔｉｏｎ ｌａｙｅｒ）を有することを特徴とする半導体デバイス。A semiconductor device comprising a planarization layer deposited by a method according to claim 1.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181276A (en) * 1994-12-26 1996-07-12 Toshiba Corp Manufacture of semiconductor device
JP3641869B2 (en) * 1996-03-19 2005-04-27 ソニー株式会社 Manufacturing method of semiconductor device
EP0820095A3 (en) * 1996-07-19 1999-01-27 Sony Corporation Method of forming an interlayer film
JPH1154504A (en) * 1997-08-04 1999-02-26 Sony Corp Forming method of laminated insulator film and semiconductor device using the same
US6303523B2 (en) * 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6001747A (en) * 1998-07-22 1999-12-14 Vlsi Technology, Inc. Process to improve adhesion of cap layers in integrated circuits
US6391795B1 (en) * 1999-10-22 2002-05-21 Lsi Logic Corporation Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US6858195B2 (en) * 2001-02-23 2005-02-22 Lsi Logic Corporation Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material

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