JP2004531838A5 - - Google Patents

Claims (30)

1. ｈｏｓｔ−ｔｏ−ＰＣＩブリッジと共有されることなく１以上のプロセッサを有するホストバストに直接接続するためのインタフェースと、
   １以上の機能を実行するよう前記インタフェースと接続され、仮想ＰＣＩデバイスとして出現し、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジを介し前記ホストバスに接続されるＰＣＩバス上に論理的に設けられるデバイスと、
   前記ホストバスに接続される前記プロセッサの少なくとも１つにより開始されるホストバスサイクルを追跡するよう前記デバイスと前記インタフェースに接続され、前記仮想ＰＣＩデバイスを対象とするプロセッサにより開始されたホストバスサイクルを特定し、前記仮想ＰＣＩデバイスとして前記デバイスが前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジにアクセスする必要なく、前記仮想ＰＣＩデバイスを対象とする特定されたホストバスサイクルの１以上に応答することを可能にするよう１以上の制御信号を生成するモニタ回路と、
   から構成される装置であって、
   前記デバイスによる前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジへのアクセスは、前記ホストバスを介してのみ行われることを特徴とする装置。
2. 請求項１記載の装置であって、さらに、
   前記インタフェースと前記モニタ回路に接続され、前記仮想ＰＣＩデバイスにアドレス指定されたホストバスリードサイクルに係るデータを格納する第１ストレージを有し、
   前記データは、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジのホストインタフェースにアクセスすることなく、前記ホストバスリードサイクル中に前記第１ストレージから前記ホストバスに転送されることを特徴とする装置。
3. 請求項２記載の装置であって、さらに、
   前記インタフェースと前記モニタ回路に接続され、前記仮想ＰＣＩデバイスにアドレス指定されたホストバスライトサイクルに係るデータを格納する第２ストレージを有し、
   前記データは、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジのホストインタフェースにアクセスすることなく、前記ホストバスライトサイクル中に前記ホストバスから前記第２ストレージに転送されることを特徴とする装置。
4. 請求項１記載の装置であって、さらに、
   前記インタフェースに接続され、該インタフェースを介し前記ホストバス上で１以上のホストバスサイクルを開始可能なプロセッサを有することを特徴とする装置。
5. 請求項３記載の装置であって、さらに、
   前記デバイス、前記モニタ回路、前記第１ストレージ及び前記第２ストレージを前記インタフェースに接続する内部バスを有することを特徴とする装置。
6. 請求項１記載の装置であって、
   前記デバイスは、１以上の他のデバイスに接続されるブリッジデバイスであり、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジに接続されるＰＣＩバスに論理的に設けられる仮想ＰＣＩ−ＰＣＩブリッジとして出現することを特徴とする装置。
7. 請求項１記載の装置であって、
   前記仮想ＰＣＩデバイスを対象とする前記特定されたホストバスサイクルは、前記仮想ＰＣＩデバイスに割当てられたメモリアドレス空間を対象とするホストバスサイクルを有することを特徴とする装置。
8. 請求項１記載の装置であって、さらに、
   前記ホストバスに接続され、前記ホストバスからデータを受信するための前記制御信号の１以上に応答するミラーレジスタを有し、
   前記モニタ回路は、設定アドレスレジスタを対象とするホストバスライトサイクルをさらに特定し、前記設定アドレスレジスタを対象とするものとして特定された前記ホストバスサイクルの期間中に前記ミラーレジスタに格納するため、前記ホストバスからデータを受信するための前記制御信号を生成する、
   ことを特徴とする装置。
9. 請求項１記載の装置であって、
   前記仮想ＰＣＩデバイスを対象とする前記特定されたホストバスサイクルは、前記仮想ＰＣＩデバイスに割当てられたＩ／Ｏアドレス空間に対するホストバスサイクルを有することを特徴とする装置。
10. 請求項２記載の装置であって、
    前記第１ストレージは、複数の第１設定レジスタを有し、
    前記特定されたホストバスサイクルは、前記仮想ＰＣＩデバイスに対し確保されている設定空間を対象とするホストバスサイクルを有することを特徴とする装置。
11. 請求項１０記載の装置であって、
    前記仮想ＰＣＩデバイスは、仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジの後方に配置され、
    前記第１ストレージは、複数の第２設定レジスタを有し、
    前記モニタ回路は、前記仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジに割当てられた設定空間を対象とするホストバスサイクルをさらに特定し、
    前記モニタ回路は、前記仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジに割当てられた設定空間を対象とする前記特定されたホストバスリードサイクルの１以上において、１以上の前記データを前記ホストバスに伝送する複数の制御信号を生成する、
    ことを特徴とする装置。
12. ｈｏｓｔ−ｔｏ−ＰＣＩブリッジと共有されることなくホストバスに直接接続するためのインタフェースと、
    プライマリＰＣＩバスに割当てられた第１アドレス空間を指定するコンテンツを有する第１ストレージと、
    １以上の機能を実行するよう前記インタフェースに接続され、仮想ＰＣＩデバイスとし出現し、前記プライマリＰＣＩバスに接続されるＰＣＩバス上に論理的に配置され、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジへのアクセスが前記ホストバスを介してのみなされるデバイスと、
    前記仮想ＰＣＩデバイスに割当てられる第２アドレス空間を指定するコンテンツを有する第２ストレージと、
    前記第１ストレージと前記第２ストレージに接続され、プロセッサにより開始されたホストバスサイクルを追跡し、前記プライマリＰＣＩバスにルーティングするホストバスサイクルを選択するようホストバスに接続する制御回路と、
    から構成される装置であって、
    前記ルーティングされたサイクルは、前記第２アドレス空間を対象とするホストバスサイクルを排除するため、前記第１ストレージと前記第２ストレージのコンテンツに基づき選択されることを特徴とする装置。
13. 請求項１２記載の装置であって、
    前記第１及び第２アドレス空間は、メモリホストバスアドレス空間を含むことを特徴とする装置。
14. 請求項１２記載の装置であって、
    前記第１及び第２アドレス空間は、ホストバスＩ／Ｏ空間を含むことを特徴とする装置。
15. 請求項１２記載の装置であって、
    前記第１及び第２アドレス空間は、ＰＣＩに準拠した設定アドレス空間を含むことを特徴とする装置。
16. 請求項１２記載の装置であって、
    前記仮想ＰＣＩデバイスは、仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジであることを特徴とする装置。
17. 請求項１６記載の装置であって、さらに、
    複数の設定レジスタと、
    前記制御回路に接続され、前記仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジが論理的に配備されるデバイス番号とバスを示すコンテンツを有する第３ストレージと、
    を有し、
    前記制御回路はさらに、前記バス及びデバイス番号に基づき、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジのホストインタフェースにアクセスする必要なく前記複数の設定レジスタにルーティングするよう前記仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジの設定アドレス空間を対象とするホストバスサイクルを選択することを特徴とする装置。
18. ホストバスに接続された１以上のプロセッサと、
    前記ホストバスにプライマリＰＣＩバスを接続するｈｏｓｔ−ｔｏ−ＰＣＩブリッジと、
    前記ホストバスに接続され、前記プライマリＰＣＩバスに接続されたＰＣＩバス上に論理的に配備される第１仮想ＰＣＩデバイスとして出現し、前記ホストバスをモニタし、前記第１仮想ＰＣＩデバイスを対象とするプロセッサにより開始されたホストバスサイクルを特定し、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジにアクセスすることなく前記第１仮想ＰＣＩデバイスを対象とする特定されたサイクルを傍受し、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジへの前記デバイスによるアクセスが前記ホストバスのみを介する第１ホストバスデバイスと、
    から構成されるシステムであって、
    前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジは、前記第１仮想ＰＣＩデバイスを対象とする前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジを介し接続される前記ＰＣＩバスに前記特定されたサイクルを転送しないことを特徴とするシステム。
19. 請求項１８記載のシステムであって、
    前記第１ホストバスデバイスは、複数の設定レジスタを有し、
    前記傍受されたサイクルは、前記第１仮想ＰＣＩデバイスのため確保された設定空間を対象とするホストバスサイクルを有し、前記複数の設定レジスタにアクセスするようルーティングされる、
    ことを特徴とするシステム。
20. 請求項１８記載のシステムであって、
    前記第１ホストバスデバイスは、メモリ装置アレイを有し、
    前記傍受されたサイクルは、前記第１仮想ＰＣＩデバイスに割当てられたメモリ空間を対象とするホストバスサイクルを有し、前記メモリ装置アレイにアクセスするようルーティングされる、
    ことを特徴とするシステム。
21. 請求項１８記載のシステムであって、さらに、
    前記ホストバスに接続され、前記プライマリＰＣＩバスに接続されるＰＣＩバス上に論理的に配備される第２仮想ＰＣＩデバイスとして出現する第２ホストバスデバイスを有し、
    前記第１及び第２仮想ＰＣＩデバイスは、ＰＣＩバス番号とデバイス番号の一意的な組み合わせを有することを特徴とするシステム。
22. 請求項１８記載のシステムであって、
    前記第１仮想ＰＣＩデバイスは、プライマリ仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジの後方に論理的に配置され、
    前記プライマリ仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジは、前記プライマリＰＣＩバスの後方に論理的に配置され、
    前記第１ホストバスデバイスは、前記プライマリ仮想ＰＣＩ−ｔｏ−ＰＣＩバスに割当てられたバス番号を決定するため、前記ホストバスを検索する、
    ことを特徴とするシステム。
23. 請求項２２記載のシステムであって、
    前記第１仮想ＰＣＩデバイスは、プライマリ仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジの後方に論理的に配置される補助仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジの後方に論理的に配置され、
    前記第１ホストバスデバイスは、複数のブリッジ設定レジスタを有し、
    前記傍受されたサイクルは、前記補助仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジのために確保された設定空間を対象とするホストバスサイクルを有し、前記複数のブリッジ設定レジスタにアクセスするようルーティングされる、
    ことを特徴とするシステム。
24. ホストバスに接続されるプロセッサにより開始される現在のホストバスサイクルをキャプチャするステップと、
    前記キャプチャされたサイクルが、プライマリＰＣＩバスの後方のＰＣＩバスに論理的に配置され、前記ホストバスにアクセスするため、ｈｏｓｔ−ｔｏ−ＰＣＩブリッジとインタフェースを共有し、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジのホストインタフェースにアクセスする必要なく、前記ホストバスに直接接続されたホストバスデバイスを表す仮想ＰＣＩデバイスを対象としているか判断するステップと、
    前記現在のサイクルが前記仮想ＰＣＩデバイスを対象としていると判断されると、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジのホストインタフェースを介し前記プライマリＰＣＩバスに前記サイクルをルーティングすることなく、前記現在のホストバスサイクルを傍受するステップと、
    前記ホストバスデバイスが前記仮想ＰＣＩデバイスとして前記ホストバスサイクルに応答することを可能にするため、前記ｈｏｓｔ−ｔｏ−ＰＣＩブリッジのホストインタフェースを用いることなく前記傍受されたホストバスサイクルを前記ホストバスデバイスにルーティングするステップと、
    から構成されることを特徴とする方法。
25. 請求項２４記載の方法であって、
    前記傍受は、前記ホストバスに接続されたストレージにアクセスするためのルーティングを含むことを特徴とする方法。
26. 請求項２４記載の方法であって、
    前記傍受は、複数の設定レジスタ内のある位置にアクセスするためのルーティングを含むことを特徴とする方法。
27. 請求項２４記載の方法であって、
    前記判断は、前記現在のサイクルが設定アドレスレジスタを対象とするライトサイクルであるか判断し、前記現在のサイクルが前記設定アドレスレジスタを対象とするライトサイクルである場合、前記ホストバスからデータを受信するよう前記現在のホストバスサイクルを検索し、前記データの一部またはすべてをミラーレジスタに書き込むことからなることを特徴とする方法。
28. 請求項２４記載の方法であって、
    前記判断は、前記現在のサイクルが、バス番号が指定される仮想プライマリＰＣＩ−ｔｏ−ＰＣＩブリッジの設定レジスタ内のある位置を対象とするライトサイクルであるか判断し、前記現在のサイクルが、バス番号が指定される仮想プライマリＰＣＩ−ｔｏ−ＰＣＩブリッジの設定レジスタ内のある位置を対象とするライトサイクルである場合、前記ホストバスからデータを受信するよう前記現在のホストバスサイクルを検索し、前記データをストレージに書き込むことからなることを特徴とする方法。
29. 請求項２４記載の方法であって、
    前記判断は、前記サイクルが仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジの設定レジスタ内のある位置に対するものであるか判断し、前記サイクルが仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジの設定レジスタ内のある位置に対するものである場合、複数のブリッジ設定レジスタ内のある位置にアクセスするようルーティングするため、前記現在のホストバスを傍受することからなることを特徴とする方法。
30. 請求項２４記載の方法であって、
    前記仮想ＰＣＩデバイスは、仮想ＰＣＩ−ｔｏ−ＰＣＩブリッジであることを特徴とする方法。