JP2004524767A - Pseudo random sequence generation system - Google Patents

Abstract

The system generates a pseudo-random code using a register (20) containing identification information of a branch of a code tree of a desired code and a counter (12) outputting a continuous binary sequence. The output from the counter (12) and the output from the register (20) are bit-by-bit ANDed (18), and the result of the AND operation is XORed (22) to output a single bit. As the counters (12) are ordered, each count becomes a different bit that is the output from the XOR gate (22), resulting in the generation of the desired code.

Description

【０００６】
各チャネル化コードワードの最右端の値は、時間的に最初に送信されるチップに対応する。使用されるＯＶＳＦコードは、拡散係数と使用するチャネル数とチャネルのタイプとに応じて変わる。
【０００７】
ＯＶＳＦコードを生成する１つの方法としては、上記の数学的記述を利用する方法がある。しかし、このようなマトリックスを操作することはコンピューティング上コストがかかり、パフォームするには、きわめて高速かつ高価なハードウェアを必要とする。加えて、このような目的のため、コンピューティング装置がハードウェアに固定されている場合には、他の目的に使用することができない、のが普通である。このため、システムが複雑になり、その結果、システム設計全体が不必要に複雑で高価なものとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、ＯＶＳＦコードを迅速かつ効率的に生成する好都合な手段が要請されている。また、そのような手段は、Hadamardシーケンスのような他のタイプのコードの生成にも適合化させることができるのが望ましい。
【課題を解決するための手段】
【０００９】
本発明は、所望のコードのコードツリーの枝の識別情報を保持するレジスタと、その枝を順序づけるカウンタを使用してＯＶＳＦコードを迅速かつ効率的に生成する、システムおよび方法を含む。本発明のシステムは、要求に応じてコードを生成し、ほとんどハードウェア資源を必要としない。
【００１０】
さらに、本発明のシステムおよび方法は、Hadamardシーケンスを生成するように適合化することができる。
【発明を実施するための最良の形態】
【００１１】
現時点での好ましい実施形態について図面を参照して説明する。図において、同様の要素は同様の参照番号で示す。加えて、本発明の好ましい実施形態について、ＯＶＳＦコードおよびHadamardコードの生成を参照して説明する。しかし、同じ原理は他のコードシーケンスにも適用可能であることは、当業者に顕著であるし、本発明は、本明細書で説明する例示の実施形態にのみ限定されるものではない。
【００１２】
図２を説明する。図２は疑似ランダムシーケンスを生成するシステム１０を示す。このシステム１０は、ビット位置カウンタ１２と、マルチプレクサ１４と、拡散係数セレクタ１６と、ビットバイビット（bit-by-bit）ＡＮＤゲート１８と、インデックスセレクタ２０と、ＸＯＲゲート２２とを備える。カウンタ１２は、フリーランニング２進カウンタであって、その出力をマルチプレクサ１４の第１の入力に供給している。カウンタ１２は、所望のＯＶＳＦコードが生成されたとき、０で初期設定され、「フリーで（freely）」動作する。コードの生成は、データを拡散させるために必要な回数だけ繰り返される。コードの生成ごとに、カウンタがゼロに初期設定される。あるいはまた、使用しない最上位ビットを無視して、カウンタ１２をフリーランさせることもできる。この代替方法については詳細に後述する。
【００１３】
拡散係数セレクタ１６は、出力をマルチプレクサ１４の第２の入力端子に供給し、マルチプレクサ１４は、カウンタ１２からのビットを何ビット出力するべきかを識別する。ＯＳＶＦコードを生成する場合には、マルチプレクサ１４は、出力ビットが逆順に出力されるように、出力ビットの順序を逆転させる。これは、図３Ａおよび図３Ｂのマルチプレクサ１４内を破線で接続することにより行うことができる。
【００１４】
再び図２を説明する。インデックスセレクタ２０は、インデックス、すなわちコードツリーの「枝」の２進識別情報を出力する。例えば、図１に示すように、仮に拡散係数が４であるのが望ましく、しかも当該コードツリーの３番目の枝を生成しようとする場合には、インデックスセレクタ２０は、数値２を表す、２ビットの２進数のシーケンスである１０を出力する。同様に、仮に拡散係数が８であるのが望ましく、しかも当該コードツリーの４番目の枝を生成しようとする場合には、インデックスセレクタ２０は、数値３を示す、３ビットの２進数のシーケンスである０１１を出力する。
【００１５】
インデックスセレクタ２０の出力とマルチプレクサ１４の出力は、ビットバイビットＡＮＤゲート１８によって、ＡＮＤ演算される。このＡＮＤ演算の結果は、ＸＯＲゲート２２に出力されるが、このＸＯＲゲート２２は、実際には、当業者に周知の複数のＸＯＲゲートを備えたＸＯＲ「ツリー」である。
【００１６】
本発明に係るシステム１０は、図３Ａおよび図３Ｂに詳細に図示してあり、このシステム１０は、所望の拡散係数に依存して機能上異なるように構成されている。図３Ａおよび図３Ｂにおいては、カウンタ１２からの複数ビット出力Ｃ₁〜Ｃ_Nと、インデックスセレクタ２０からの複数ビット出力Ｉ₁〜Ｉ_Mが図示されている。図３Ａを説明する。仮に拡散係数を４にしたい場合、拡散係数セレクタ１６はマルチプレクサ１４がカウンタ１２の最初の２つのビット「位置」Ｃ₁およびＣ₂から、当該所望のビットのみをＡＮＤゲート１８に出力する。カウンタ１２からのビット位置Ｃ₃〜Ｃ_Nは、本質的に「ゼロアウト(zeroed out)」、すなわち無視される。所望の各ビットがカウンタ１２から逆順に取り込まれ、インデックスセレクタ２０からの所望のビットと、ビットバイビット（bit-by-bit）でＡＮＤ演算される。例えば、カウンタ１２の第１ビット位置Ｃ₁からのビットは、インデックスセレクタ２０からの第２ビットＩ₂と、ＡＮＤ演算される。カウンタ１２の第２ビット位置Ｃ₂からのビットは、インデックスセレクタ２０からの第１ビットＩ₁と、ＡＮＤ演算される。一度、カウンタ１２の所望の全てのビット位置からのビットが、インデックスセレクタ２０からの所望のビットと、ビットバイビットでＡＮＤ演算されると、ＡＮＤゲート１８は、演算結果をＸＯＲゲート２２に出力する。ＸＯＲゲート２２の出力は、当該所望のビットを有するコードシーケンスとなる。カウンタ１２が順序付けされたとき、コードシーケンスの各ビットが新たに生成される。
【００１７】
図３Ｂに示す第２の例を説明する。仮に拡散係数が８であるのが望ましい場合には、マルチプレクサ１４は、カウンタ１２の第１ビット位置ないし第３ビット位置Ｃ₁、Ｃ₂、およびＣ₃からのビットを、ＡＮＤゲート１８に出力する。カウンタ１２の第１ビット位置Ｃ₁からのビットは、インデックスセレクタ２０からの第３ビットＩ₃と、ＡＮＤ演算される。同様に、カウンタ１２の第２ビット位置Ｃ₂からのビットは、インデックスセレクタ２０からの第２ビットＩ₂と、ＡＮＤ演算される。最後に、カウンタ１２からの第３ビット位置Ｃ₃からのビットは、インデックスセレクタ２０からの第１ビットＩ₁と、ＡＮＤ演算される。一度、カウンタ１２の所望の全てのビット位置からのビットが、インデックスセレクタ２０からの所望のビットと、ビットバイビットでＡＮＤ演算されると、ＡＮＤゲート１８は、その演算結果をＸＯＲゲート２２に出力する。ＸＯＲゲート２２の出力が当該所望のコードシーケンスとなる。
【００１８】
本発明に従って作成されたシステム１０は、任意の長さの拡散係数を有するＯＶＳＦコードを生成するために使用することができるが、説明を簡単にするため、上述した例を、拡散係数が８である場合について説明する。この例においては、図４に示すように、３ビット拡散係数セレクタ１６と、ビットを順序付けする３ビットカウンタ１２と、３入力ＡＮＤゲート１８と、３入力ＸＯＲゲート２２とが必要である。この例においては、次の表１〜表３も参照する。
【００１９】
【表１】

【００２０】
【表２】

【００２１】
【表３】

【００２２】
この例においては、生成されるコードシーケンスは、拡散係数が８であり、図１にアスタリスクを付したコードツリーの７番目の枝を備えているのが望ましい。これは、図１においては、Ｃ_ch8,6、すなわち１、−１、−１、１、１、−１、−１、１として識別されるものである。所望の拡散係数が８であるので、所望のビット数は、表１から、３であることが分かる。コードツリーの７番目の枝を生成するので、インデックスセレクタ出力は、表２から、１、１、０の２進数のシーケンスになることが分かる。次に、２進カウンタ１２は、表３に示すように、２進カウントを０（０，０，０）から７（１，１，１）まで順序付けする。
【００２３】
シーケンスＣ_ch,8,6の１番目のビットは、カウンタ１２からの２進数のシーケンスである０００（逆転した結果も０００である）と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算されて生成されることになる。このＡＮＤ演算により得られたビットがＸＯＲ演算され、演算結果の０が出力される。２番目の入力００１が逆転され、得られた１００と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算され、その結果、１００が得られる。このＡＮＤ演算により得られたビットがＸＯＲ演算され、得られた１が出力される。同様に、３番目の入力０１０が逆転され、得られた０１０と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算され、得られたビットがＸＯＲ演算され、このＸＯＲ演算結果の１が出力される。４番目の入力０１１が逆転され、得られた１１０と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算され、得られたビットがＸＯＲ演算され、このＸＯＲ演算結果の０が出力される。５番目の入力１００が逆転され、得られた０００１と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算され、得られたビットがＸＯＲ演算され、このＸＯＲ演算結果の０が出力される。６番目の入力１０１が逆転され、得られた１０１と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算され、得られたビットがＸＯＲ演算され、このＸＯＲ演算結果の１が出力される。７番目の入力１１０が逆転され、得られた００１と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算され、得られたビットがＸＯＲ演算され、このＸＯＲ演算結果の１が出力される。最後に、８番目の入力１１１が逆転され、得られた１１１と、インデックスセレクタ２０からの２進数のシーケンスである１１０とが、ビットバイビットでＡＮＤ演算され、得られたビットがＸＯＲ演算され、このＸＯＲ演算結果の０が出力される。
【００２４】
この反復プロセスにより、シーケンス出力は０、１、１、０、０、１、１、０となる（右端のビットが時間的に最初に生成されることに留意されたい。）。その後、これらの出力値は、出力１が−１に、出力０が１にマッピングされる。したがって、拡散に使用されるシーケンスは、１、−１、−１、１、１、−１、−１、１となる。これは、図１に示すＯＳＶＦコードツリーの７番目の枝と一致する。
【００２５】
図５に示す構造は所望の任意の入力数に拡張することができる、ことに留意されたい。あるいはまた、本システムは、図５に示すように「規模を拡張」することができ、規模を拡張することにより、不要なカウンタ１２とインデックスセレクタ２０のビットが、本質的に無視される。図５に示すように、必要なビットは４つのビットＣ₁〜Ｃ₄であるから、ビットＣ₅〜Ｃ_Nは、マルチプレクサ１４を通過しないようにされるか、ゼロアウトされる。加えて、所望のビットＣ₁〜Ｃ₄のみがマルチプレクサ１４によって順序変更される。同様にして、ビットＩ１〜Ｉ４のみがＡＮＤゲートによって「処理」される。これは、対応するビットＣ₅〜Ｃ_Nからの入力がないため、ＡＮＤゲートの他の部分がゼロアウトされるからである。ＸＯＲゲート２２からの出力が、所望のコードシーケンスのビットになる。
【００２６】
図６には、Hadamardシーケンスのコードツリーが図示してある。このコードツリーのコードは、図７に示す本発明の代替実施形態により生成される。
【００２７】
図７は数種類の疑似ランダムシーケンスを生成するシステム１００を示す。図２に示す実施形態と同様に、システム１００は、ビット位置カウンタ１２と、マルチプレクサ１４と、拡散係数セレクタ１６と、ビットバイビットＡＮＤゲートと、インデックスセレクタ２０と、ＸＯＲゲート２２とを備えている。しかし、この実施形態は、ＯＶＳＦコードを生成する第１のモードと、Hadamardコードを生成する第２のモードとを切り換えるモードスイッチ６０を備える。モード選択スイッチ６０が第１の位置にあるときは、システム１００は図２に示すシステム１０と同一の方式で動作し、マルチプレクサ１４は、ビット位置カウンタ１２から出力されるビットのビット順序を逆転させる。他方、モード選択スイッチ６０が第２の位置にあるときは、マルチプレクサ１４は、ビット位置カウンタ１２から出力されるビットを、その順序変更を行わず、直接、ビットバイビットＡＮＤゲート１８にパッシングする。これを図８に示す。図８において、マルチプレクサ１４内の破線は、ビットが順序変更されずにマルチプレクサ１４をそのまま通過することを図示している。
【００２８】
図８を参照して、Hadamardコードを生成する例を説明する。この例においては、生成されるコードシーケンスは、拡散係数が８であり、図６にアスタリスクを付したコードツリーの４番目の枝を備えているのが望ましい。このシーケンスは、図６においては、０、１、１、０、０、１、１、０と図示されている。所望の拡散係数は８であるので、所望ビット数は、表１から３であることが分かる。コードツリーの４番目の枝を生成するので、インデックスセレクタの出力は、表２に示すように、０、１、１の２進数のシーケンスとなることが分かる。次に、２進カウンタ１２は、表３に示すように、２進カウント０（０，０，０）から７（１，１，１）までを順序付けする。
【００２９】
ＡＮＤ演算とＸＯＲ演算のプロセスは、カウンタ１２からのビットは逆転させない点を除けば、ＯＶＳＦコードの生成について説明したのと同じプロセスである。そうすると、システム１００からの出力は、０、１、１、０、１、１、０となる。これは、図６に示すHadamardコードのプレ構造の４番目の枝と正確に一致する。システム１００からの出力は、オプションで、出力１を−１に、出力０を１にマッピングすることができる。
【００３０】
図９は、数種類の疑似ランダムシーケンスを生成するシステム２００の第２の代替形態を示す。このシステム２００は、インデックスセレクタ２０と、ビットバイビットＡＮＤゲート１８と、ＸＯＲ２２とを備えている。しかし、ビット位置カウンタ１２と、マルチプレクサ１４と、拡散係数セレクタ１６とが、数値ジェネレータ２０２及びセレクタ２０４と置換されている。数値ジェネレータ２０２は、予め定めたシーケンスの数値、例えば表３の数値をストアし、それらの数値を順次に出力する。したがって、数値ジェネレータ２０２は、表３の数値を順次に出力することができるか。あるいは表４に示すビットの「順序変更された」シーケンスを出力することができる。セレクタ２０４は、数値ジェネレータ２０２によってどのビットシーケンスを出力するかを選択することができる。ＯＶＳＦコードの場合は、第１のシーケンスが出力され、Hadamardコードの場合は、第２のシーケンスが出力される。この実施形態においては、追加のメモリを使用する必要があるが、この追加のメモリの容量は、仮に疑似ランダムシーケンスのコードツリー全体をストアしたときに必要になるメモリ容量よりは小さい。加えて、本実施形態について、拡散係数が８である疑似ランダムコードについて説明したが、数値ジェネレータ２０２には所望の任意のシーケンスをプレストア（prestore）することができる。
【００３１】
【表４】

【００３２】
以上、本発明の好ましい実施形態について説明したが、他の種々の変形態様は、特許請求の範囲を逸脱するものでないことは当業者に顕著である。
【図面の簡単な説明】
【００３３】
【図１】ＯＶＳＦコードの、従来技術によるコードツリーを示す図である。
【図２】本発明に係る、ＯＦＳＦコードを生成するシステムを示す図である。
【図３Ａ】拡散係数が４のときＯＶＳＦコードを生成するシステムを示す図である。
【図３Ｂ】拡散係数が８のときＯＶＳＦコードを生成するシステムを示す図である。
【図４】拡散係数が８のときＯＶＳＦコードツリーの７番目のコードの生成を示す図である。
【図５】構造の拡張性を示す図である。
【図６】Hadamardコードの、従来技術によるコードツリーを示す図である。
【図７】HadamardコードとＯＶＳＦコードの両方を生成する、本発明の代替実施形態を示す図である。
【図８】拡散係数が８のときHadamardコードの４番目のコードの生成を示す図である。
【図９】疑似ランダムコードを生成する、本発明の第２の代替実施形態を示す図である。【Technical field】
[0001]
The present invention generally relates to wireless communication systems. More specifically, the present invention relates to a time division duplex (TDD) system and a frequency division duplex (FDD) system for spreading data for transmission using an orthogonal variable spreading factor (OVSF) code and a Hadamard code. Includes an improved system for generating OVSF and Hadamard code.
[Background Art]
[0002]
Many types of communication systems, such as FDD and TDD communication systems, use one or more pseudo-random code sequences to spread the data for transmission. Such codes are used in various places throughout the system, both on the sending and receiving sides. Commonly used code sequences include OVSF codes and Hadamard codes.
[0003]
FIG. 1 shows a code tree of an OVSF code that maintains orthogonality between different channels. The OVSF code can be defined using the code tree of FIG. 1, and the channelization code is uniquely described as C _{ch, SF, k} . Here, SF is a code spreading coefficient, k is a code number, and k ≦ SF−1. Each level of the code tree defines a channelization code of length SF corresponding to the SF of FIG.
[0004]
The method of generating this channelization code is defined as follows.
[0005]
(Equation 1)

[0006]
The rightmost value of each channelization codeword corresponds to the first transmitted chip in time. The OVSF code used depends on the spreading factor, the number of channels used and the type of channel.
[0007]
One way to generate the OVSF code is to use the above mathematical description. However, manipulating such matrices is computationally expensive and requires extremely fast and expensive hardware to perform. In addition, for such purposes, if the computing device is fixed to hardware, it cannot usually be used for other purposes. This complicates the system and results in an unnecessarily complex and expensive overall system design.
DISCLOSURE OF THE INVENTION
[Problems to be solved by the invention]
[0008]
Therefore, there is a need for a convenient means for generating OVSF codes quickly and efficiently. Preferably, such means can also be adapted to generate other types of code, such as Hadamard sequences.
[Means for Solving the Problems]
[0009]
The present invention includes a system and method for generating OVSF code quickly and efficiently using a register that holds the identification of the code tree branch of the desired code and a counter that orders the branch. The system of the present invention generates code on demand and requires little hardware resources.
[0010]
Further, the systems and methods of the present invention can be adapted to generate Hadamard sequences.
BEST MODE FOR CARRYING OUT THE INVENTION
[0011]
The presently preferred embodiment will be described with reference to the drawings. In the figures, like elements are indicated by like reference numerals. In addition, a preferred embodiment of the present invention will be described with reference to generating OVSF and Hadamard codes. However, it will be apparent to those skilled in the art that the same principles can be applied to other code sequences, and the invention is not limited to only the example embodiments described herein.
[0012]
Referring to FIG. FIG. 2 shows a system 10 for generating a pseudo-random sequence. The system 10 includes a bit position counter 12, a multiplexer 14, a spreading factor selector 16, a bit-by-bit AND gate 18, an index selector 20, and an XOR gate 22. Counter 12 is a free-running binary counter whose output is provided to a first input of a multiplexer 14. The counter 12 is initialized to 0 and operates "freely" when the desired OVSF code is generated. Code generation is repeated as many times as necessary to spread the data. Each time code is generated, a counter is initialized to zero. Alternatively, the counter 12 can be free-run, ignoring the unused most significant bits. This alternative is described in detail below.
[0013]
The spreading factor selector 16 provides an output to a second input terminal of the multiplexer 14, which identifies how many bits from the counter 12 are to be output. When generating the OSVF code, the multiplexer 14 reverses the order of the output bits so that the output bits are output in reverse order. This can be done by connecting the dashed lines inside the multiplexer 14 of FIGS. 3A and 3B.
[0014]
FIG. 2 will be described again. The index selector 20 outputs an index, that is, binary identification information of a “branch” of the code tree. For example, as shown in FIG. 1, if it is desirable that the spreading factor is 4, and if the third branch of the code tree is to be generated, the index selector 20 generates a 2-bit value representing a numerical value 2. Is output as a binary sequence of Similarly, if it is desired that the spreading factor is 8, and if one wishes to generate the fourth branch of the code tree, the index selector 20 uses a 3-bit binary sequence indicating the value 3 A certain 011 is output.
[0015]
The output of the index selector 20 and the output of the multiplexer 14 are ANDed by the bit-by-bit AND gate 18. The result of this AND operation is output to an XOR gate 22, which is actually an XOR "tree" with multiple XOR gates known to those skilled in the art.
[0016]
The system 10 according to the present invention is illustrated in detail in FIGS. 3A and 3B, wherein the system 10 is configured to differ functionally depending on the desired spreading factor. 3A and 3B, the multi-bit outputs C _{1 to} C _N from the counter 12 and the multi-bit outputs I _{1 to} I _M from the index selector 20 are shown. Referring to FIG. If the spreading factor is to be 4, the spreading factor selector 16 outputs from the multiplexer 14 only the desired bits from the first two bits “positions” C ₁ and C _{2 of the} counter 12 to the AND gate 18. Bit positions C ₃ -C _N from counter 12 are essentially “zeroed out”, ie ignored. Each desired bit is fetched from the counter 12 in reverse order, and is ANDed with the desired bit from the index selector 20 by bit-by-bit. For example, the bit from the first bit position C ₁ of the counter 12 is ANDed with the second bit I ₂ from the index selector 20. The bit from the second bit position C ₂ of the counter 12 is ANDed with the first bit I ₁ from the index selector 20. Once the bits from all the desired bit positions of the counter 12 are ANDed bit by bit with the desired bits from the index selector 20, the AND gate 18 outputs the operation result to the XOR gate 22. . The output of XOR gate 22 is a code sequence having the desired bits. When the counter 12 is ordered, each bit of the code sequence is newly generated.
[0017]
The second example shown in FIG. 3B will be described. If it is desired that the spreading factor be 8, multiplexer 14 outputs the bits from the _{first through} third bit positions C ₁ , C ₂ , and C _{3 of} counter 12 to AND gate 18. . The bit from the first bit position C ₁ of the counter 12 is ANDed with the third bit I ₃ from the index selector 20. Similarly, the bit from the second bit position C ₂ of the counter 12 is ANDed with the second bit I ₂ from the index selector 20. Finally, the bit from the third bit position C ₃ from the counter 12 is ANDed with the first bit I ₁ from the index selector 20. Once the bits from all the desired bit positions of the counter 12 are ANDed bit by bit with the desired bits from the index selector 20, the AND gate 18 outputs the calculation result to the XOR gate 22. I do. The output of the XOR gate 22 becomes the desired code sequence.
[0018]
The system 10 made in accordance with the present invention can be used to generate OVSF codes having a spreading factor of any length, but for simplicity, the example described above assumes that the spreading factor is 8 A case will be described. In this example, as shown in FIG. 4, a 3-bit spreading coefficient selector 16, a 3-bit counter 12 for ordering bits, a 3-input AND gate 18, and a 3-input XOR gate 22 are required. In this example, the following Tables 1 to 3 are also referred to.
[0019]
[Table 1]

[0020]
[Table 2]

[0021]
[Table 3]

[0022]
In this example, the generated code sequence preferably has a spreading factor of 8 and comprises the seventh branch of the code tree marked with an asterisk in FIG. This is identified in FIG. 1 as C _ch8,6 , ie, 1, -1, -1, -1,1, -1, -1, -1, -1. Since the desired spreading factor is 8, it can be seen from Table 1 that the desired number of bits is 3. Since the seventh branch of the code tree is generated, it can be seen from Table 2 that the index selector output is a sequence of 1, 1, 0 binary numbers. Next, the binary counter 12 orders the binary counts from 0 (0, 0, 0) to 7 (1, 1, 1), as shown in Table 3.
[0023]
The first bit of the sequence C _{ch, 8,6} is composed of a binary sequence 000 from the counter 12 (the inverted result is also 000) and a binary sequence 110 from the index selector 20. , Bit-by-bit AND operation. The bit obtained by the AND operation is subjected to an XOR operation, and 0 of the operation result is output. The second input 001 is inverted, and the resulting 100 and the binary sequence 110 from the index selector 20 are ANDed bit-by-bit, resulting in 100. The bit obtained by the AND operation is subjected to an XOR operation, and the obtained 1 is output. Similarly, the third input 010 is inverted, and the obtained 010 and the binary sequence 110 from the index selector 20 are ANDed bit-by-bit, and the obtained bit is XORed, This XOR operation result 1 is output. The fourth input 011 is inverted, and the obtained 110 and the binary sequence 110 from the index selector 20 are AND-operated bit-by-bit, and the obtained bit is XOR-operated. The result 0 is output. The fifth input 100 is inverted, and the obtained 0001 and the binary sequence 110 from the index selector 20 are AND-operated bit-by-bit, and the obtained bit is XOR-operated. The result 0 is output. The sixth input 101 is inverted, and the obtained 101 and the binary sequence 110 from the index selector 20 are AND-operated bit-by-bit, and the obtained bit is XOR-operated. The result 1 is output. The seventh input 110 is inverted, and the obtained 001 and the binary sequence 110 from the index selector 20 are AND-operated bit-by-bit, and the obtained bit is XOR-operated. The result 1 is output. Finally, the eighth input 111 is inverted and the resulting 111 and the binary sequence 110 from the index selector 20 are ANDed bit-by-bit, and the resulting bit is XORed, The XOR operation result 0 is output.
[0024]
This iterative process results in a sequence output of 0, 1, 1, 0, 0, 1, 1, 0 (note that the rightmost bit is generated first in time). Thereafter, these output values are mapped such that output 1 is -1 and output 0 is 1. Therefore, the sequences used for spreading are 1, -1, -1, 1, 1, -1, -1, 1. This is consistent with the seventh branch of the OSVF code tree shown in FIG.
[0025]
Note that the structure shown in FIG. 5 can be extended to any desired number of inputs. Alternatively, the system can be "expanded", as shown in FIG. 5, by which the unnecessary counter 12 and index selector 20 bits are essentially ignored. As shown in FIG. 5, since the required bits are four bits C ₁ -C ₄ , bits C ₅ -C _N are either prevented from passing through multiplexer 14 or zeroed out. In addition, only the desired bits C ₁ -C ₄ are reordered by multiplexer 14. Similarly, only bits I1-I4 are "processed" by the AND gate. This is because there is no input from the corresponding bit C ₅ -C _N, because other parts of the AND gate is zero-out. The output from XOR gate 22 becomes the bits of the desired code sequence.
[0026]
FIG. 6 shows a code tree of a Hadamard sequence. The code in this code tree is generated by an alternative embodiment of the present invention shown in FIG.
[0027]
FIG. 7 shows a system 100 for generating several types of pseudo-random sequences. As with the embodiment shown in FIG. 2, the system 100 includes a bit position counter 12, a multiplexer 14, a spreading factor selector 16, a bit-by-bit AND gate, an index selector 20, and an XOR gate 22. . However, this embodiment includes a mode switch 60 that switches between a first mode for generating an OVSF code and a second mode for generating a Hadamard code. When mode select switch 60 is in the first position, system 100 operates in the same manner as system 10 shown in FIG. 2, and multiplexer 14 reverses the bit order of the bits output from bit position counter 12. . On the other hand, when the mode selection switch 60 is in the second position, the multiplexer 14 directly passes the bits output from the bit position counter 12 to the bit-by-bit AND gate 18 without changing the order. This is shown in FIG. In FIG. 8, the dashed lines in the multiplexer 14 indicate that the bits pass through the multiplexer 14 without reordering.
[0028]
An example of generating a Hadamard code will be described with reference to FIG. In this example, the generated code sequence preferably has a spreading factor of 8 and comprises the fourth branch of the code tree marked with an asterisk in FIG. This sequence is illustrated as 0, 1, 1, 0, 0, 1, 1, 0 in FIG. Since the desired spreading factor is 8, it can be seen from Table 1 that the desired number of bits is 3. Since the fourth branch of the code tree is generated, it can be seen that the output of the index selector is a binary sequence of 0, 1, 1 as shown in Table 2. Next, the binary counter 12 orders the binary counts from 0 (0, 0, 0) to 7 (1, 1, 1) as shown in Table 3.
[0029]
The processes of the AND operation and the XOR operation are the same as those described for the generation of the OVSF code, except that the bit from the counter 12 is not inverted. Then, the output from the system 100 will be 0, 1, 1, 0, 1, 1, 0. This exactly matches the fourth branch of the pre-structure of the Hadamard code shown in FIG. The output from system 100 can optionally map output 1 to -1 and output 0 to 1.
[0030]
FIG. 9 shows a second alternative of a system 200 for generating several types of pseudo-random sequences. The system 200 includes an index selector 20, a bit-by-bit AND gate 18, and an XOR 22. However, the bit position counter 12, the multiplexer 14, and the spreading factor selector 16 have been replaced with a value generator 202 and a selector 204. The numerical value generator 202 stores numerical values in a predetermined sequence, for example, numerical values in Table 3, and sequentially outputs those numerical values. Therefore, can the numerical value generator 202 output the numerical values in Table 3 sequentially? Alternatively, a "reordered" sequence of the bits shown in Table 4 can be output. The selector 204 can select which bit sequence is output by the numerical value generator 202. In the case of the OVSF code, the first sequence is output, and in the case of the Hadamard code, the second sequence is output. In this embodiment, an additional memory needs to be used, but the capacity of the additional memory is smaller than that required when storing the entire pseudo random sequence code tree. In addition, although a pseudo random code having a spreading factor of 8 has been described in the present embodiment, a desired arbitrary sequence can be prestored in the numerical value generator 202.
[0031]
[Table 4]

[0032]
Although the preferred embodiment of the present invention has been described above, it is obvious to those skilled in the art that other various modifications do not depart from the scope of the claims.
[Brief description of the drawings]
[0033]
FIG. 1 shows a code tree according to the prior art of an OVSF code.
FIG. 2 is a diagram illustrating a system for generating an OFSF code according to the present invention.
FIG. 3A is a diagram illustrating a system that generates an OVSF code when a spreading factor is four;
FIG. 3B is a diagram showing a system that generates an OVSF code when a spreading factor is 8.
FIG. 4 is a diagram illustrating generation of a seventh code of an OVSF code tree when a spreading factor is 8.
FIG. 5 is a diagram showing the expandability of the structure.
FIG. 6 is a diagram showing a conventional code tree of Hadamard code.
FIG. 7 illustrates an alternative embodiment of the present invention that generates both Hadamard code and OVSF code.
FIG. 8 is a diagram illustrating generation of a fourth code of the Hadamard code when the diffusion coefficient is 8.
FIG. 9 illustrates a second alternative embodiment of the present invention for generating a pseudo-random code.

Claims (12)

In a system for generating an OVSF code,
A binary counter that outputs a binary count value that is a sequential M-bit binary number;
Order changing means for selectively changing the bit order of the binary count value from the least significant bit to the most significant bit;
An index selector that outputs M-bit binary identification information of the OVSF code;
Logic reduction means having a first input from the binary counter, a second input from the index selector, and an output, the logic reduction means outputting a desired OVSF code from the output. A system characterized in that: In a code generator for generating a binary code consisting of 2 ^M bits,
A counter for outputting in parallel a count value of M bits which is sequentially incremented by one;
An index selector that outputs M-bit code identifiers in parallel,
A parallel array of M logic gates each having an output, a first input that is a count value output from the counter, and a second input that is a code identifier output from the index selector;
Each time the M-bit count value is input from the counter to the parallel array of logic gates, such that a binary code identified by the M-bit code identifier is generated after 2 ^M iterations. And a reduction network of logic gates associated with the output of the parallel array of logic gates to output a single code bit. 3. A bit order changing means coupled to an output of said counter, said bit order changing means receiving an M-bit count value, wherein said M-bit count value is changed from a least significant bit to a most significant bit. A code generator further comprising bit order changing means for ordering and changing the order from the most significant bit to the least significant bit. In a system for generating a desired pseudo-random code,
A binary counter that outputs a plurality of M-bit serial binary numbers,
An index selector that outputs an M-bit code identifier of the desired pseudo-random code;
At least M logic gates each having a first input from the binary counter, a second input from the index selector, and an output;
An XOR tree for performing an XOR operation on an output of the logic gate, thereby outputting the desired pseudo-random code. 5. The system according to claim 4, further comprising bit order changing means for changing the order of the bits of the binary count from the least significant bit to the most significant bit. A code generator for generating a binary code included in a set of binary codes having N M-bit binary codes,
A counter for sequentially incrementing and outputting an M-bit binary number by one;
An index selector that outputs an M-bit code;
A logic gate array having a first input from the counter, a second input from the index selector, and an output;
A reduction network of logic gates associated with an output of the logic gate array, wherein the binary code identified by the M-bit code identifier is generated from the counter such that the binary code is generated after 2 ^M iterations. A logic gate reduction network for outputting a single code bit each time an M-bit count value is input to the logic gate array. 7. The bit order changing means according to claim 6, wherein said bit order changing means is coupled to an output of said counter and receives an M-bit binary number having bits ordered from the least significant bit to the most significant bit. A code generator further comprising bit order changing means for changing the order of the bits from a bit to a least significant bit. 8. The switch according to claim 7, wherein the switch is connected to the bit order changing means, and when the switch is located at the first position, the bit order changing means is connected to an output of the counter to change the bit of the binary number. When the order is changed and the switch is located at the second position, the bit order changing means is disconnected from the output of the counter, and a switch for preventing the order of the binary bits from being changed. A code generator characterized by comprising: In a system for generating a desired pseudo-random code,
A binary number generator that outputs a binary count value with an M-bit binary number;
An index selector for outputting M-bit binary identification information of the desired pseudo-random code;
Logic reducing means having a first input from the counter and a second input from the index selector and having an output from which the desired pseudo-random code is output. . In a code generator for generating a binary code included in a set of 2 ^M- bit binary codes,
A binary number generator that outputs an M-bit binary number included in a predetermined sequence of binary numbers;
An index selector that outputs an M-bit code identifier;
A parallel array of M logic gates each having an output, a first input that is one bit of the binary number, and a second input that is one bit of the code identifier;
A reduction network of logic gates associated with an output of the parallel array of M logic gates, wherein a binary code identified by the M-bit code identifier is generated after 2 ^M iterations. A logic gate reduction network that outputs a single code bit each time a binary number is input to the parallel array of M logic gate arrays. 11. The code generator according to claim 10, wherein the predetermined sequence is a sequence of binary numbers, each binary number being incremented by one bit from a previous binary number. In a system for generating a desired OVSF code,
A binary number generator for outputting a predetermined sequence of M-bit binary numbers;
An index selector that outputs an M-bit code identifier of the desired OVSF code;
At least M logic gates each having a first input from the binary number generator, a second input from the index selector, and an output;
An XOR tree for XORing the output, thereby outputting the desired OVSF code.

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