JP2004519896A - 標準のphyチップを用いて1394バス上で複数のセルフidパケットを生成するための方法及びシステム - Google Patents
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Abstract
Description
【発明の属する技術分野】
本発明は、高性能シリアルバスに関し、より詳細には、ネットワークのノードトポロジをマッピングするために高性能シリアルバス上で複数のセルフIDパケットを生成する方法に関する。
【0002】
【従来の技術】
一般に、現代のほとんどのデジタル電子システムは、システム中の異なる構成要素間で情報を共有するために、通常、共通の相互接続を利用する。この種の相互接続システムで用いられることができる1つの種類の周知のシステムプロトコルは、IEEE高性能シリアルバス1394規格に記載されている。1394規格は、基本的には図1に示すように、物理層、リンク層及びトランザクション層を含む3層システムを規定する。物理層10の機能は1394バス11において必要とされる信号を特定することであり、リンク層12は物理層からのデータを認識可能なデータパケットにフォーマットするための手段を提供し、トランザクション層14はリンク層から受信されるデータをアプリケーション15に転送し、シリアルバス管理ブロック16は基本制御機能を提供してバスリソースを管理する。
【0003】
図2を参照すると、これらの異なった層の機能は、各々が1つ以上のI/O回路を有する専用の集積回路20において実現される。1394バス22に接続される物理層は、物理層チップ24又は「PHYチップ」において実現されることができる。リンク層は、リンクチップ26において実現されることができる。IEEE1394規格に記載されるように、PHYチップはI/O信号を送受信する役目を果たし、システム初期化、バスアービトレーション及びバス上でデータを送信するための関連したハンドシェークを実行する。従って、1394規格は、ポイントツーポイントリンクの電気バックプレーン又はケーブルを介した1394デバイス(又はノード)の相互接続のために、種々のシグナリング及びデータ伝送プロトコルを含む電気及び物理インタフェースを規定する。1394規格は、最高63台のノードを単一の1394バスに接続されるべきとして割り当て、更に、複数のバスが1394ブリッジノードを介して相互接続されることができる。バス上のノード間でデータパケットが伝送されることができる3つの可能な速度がある。それらは、100、200及び400メガビット/秒である。データパケットが送信されることができる速度は、バストポロジ及びバス上の種々のノードによってサポートされるデータ信号速度に依存する。ここで、最適なパケット伝送速度を決定するために、バスネットワークのトポロジマップが必要である。
【0004】
加えて、ノードが1394バスに追加される又は1394バスから取り除かれるときには、シリアルバスの再構成が常に必要である。新しく接続された又は切断されたノードがシリアルバスの全てのノードに通知されることを保証するのに、再構成(又はバスリセット)が必要である。このために、各ノードは固有のバスアドレスを有する。コンフィギュレーションプロセスの3つの工程は、バス初期化段階、ツリー識別(ツリーID)段階及び自己識別(セルフID)段階を含む。バス初期化段階の間、バスリセット信号は、全てのノードにネットワークの全てのトポロジ情報を消去させる。このとき、ノードが知っている唯一の情報は、自身が枝(直接接続された隣が1つよりも多い)であるか、葉(隣が1つしかない)であるか、又は、孤立しているか(接続していない)である。その後に、ツリーIDプロセスは、ネットワークトポロジをツリーに変換し、ここで、1つのノードが根と指定され、残りの接続は「親」(根ノードにより近いノード)及び「子」(根ノードからより遠くにあるノード)として分類される。最後に、システムトポロジマップが構築されることができるように、バスに付属するあらゆる管理エンティティによる識別のため、各ノードは固有のセルフIDが割り当てられる。セルフIDプロセスは、根ノードが該根ノードの最低番号の接続されたポートに付属するノードに媒体の制御権を渡し、該ノードが、該ノード及び全ての該ノードの子が自身のセルフIDパケットを送信したという信号を送るのを待つ、という決定論的な選択プロセスを用いる。次に根は、該根の次に高いポートに制御権を渡し、そのノードが終わるのを待つ。全ての根のポートに付属するノードが終わったら、根自身が自身のセルフIDパケットを送信する。子ノードは、同じプロセスを再帰的態様で用いる。
【0005】
セルフID段階の間、各ノードに固有の物理IDが割り当てられ、バス上の各ノードは、1394ケーブル上へ1〜4の短いパケットを送信する機会を与えられ、このパケットは、物理ID、ポート接続状況及び何らかの追加の管理情報を含む。ここで、物理IDは、ノードがセルフID情報を送信する機会を持つ前にセルフID情報を受信する状態を経験する回数の単なるカウントである。従って、バストポロジを決定するのに必要な全ての情報がセルフIDパケットに含まれるため、電力管理が実行されることができ、バストポロジ的な情報が得られることができる。
【0006】
IEEE1394規格に記載されるPHYチップによって実現される従来の物理層は、1394の高性能の構成管理をサポートするに当たって多少の欠点を有する。1393PHYチップは、対応した単一のノードと関連する一組のセルフIDパケット(そのポートの数によって1つ又は4つのパケット)を同報送信することによってセルフIDプロセスに関与する。しかし、1394PHYチップは、1つのノードしか表すことができない。従って、その情報にいくらかの修正を有するセルフIDパケットを送信する必要が発生する場合、セルフIDパケットのビット情報は変更不能であるので、追加の1394PHYチップが必要である。従って、PHY回路用のI/O回路を提供するための効率的な方法及び装置であって、前記I/O回路は、単一の1394PHYチップを利用して複数のノードに対応する複数のセルフIDを生成することができるような方法及び装置が所望される。
【0007】
【発明が解決しようとする課題】
従って、本発明の1つの目的は、標準のPHYチップを用いて1394バス上に複数のセルフIDパケットを生成することによって高性能シリアルバスのための構成管理を提供することである。
【0008】
本発明の他の目的は、バスに接続された実際のノードと同様に実際にはネットワークに存在しない仮想ノードを含むバスネットワークのトポロジマップを効率的に構築して表すことである。
【0009】
【課題を解決するための手段】
これらの目的は、本発明によって、
前記ネットワーク上で各ノード自身を自己識別するために各ノードによって利用されるセルフIDパケットを含むデータパケットを移送するシリアルバス上でバストランザクションを開始するステップと、
セルフIDプロセスの間、前記シリアルバス上の複数のノード(NOD1、NOD2、...、NODn)に関連した複数の第1のセルフIDパケットと複数の仮想ノード(VNOD1、VNOD2、...、VNODn)に関連した複数の第2のセルフIDパケットとを生成するステップと、
自身を前記ネットワークの他の残りのノードと識別するために前記シリアルバス上で前記第1のセルフIDパケット及び前記第2のセルフIDパケットを送信するステップと、
を有する方法により達成される。
【0010】
【発明の実施の形態】
本発明の上記の及び他の目的、機能及び利点は、添付の図面を参照しながら、以下の詳細な説明によってより明らかにされる。
【0011】
以下の説明においては、制限ではなく説明のために、特定のアーキテクチャ、インタフェース、技術等の明確な詳細が、本発明の完全な理解を与えるために与えられる。しかし、本発明が、これらの具体的な詳細から逸脱する他の実施例において実践されることができることは、当業者に明白である。更に、明快さのために、周知のデバイス、回路及び符号化技術の詳細な説明は、不必要に本発明を不明瞭にしないようにするために詳述しなかった。
【0012】
図をここで参照し、特に図3を参照すると、本発明が使用されることができるディスクリート回路30が表される。示されているように、本発明は、論理回路32及びディスクリートドライバ/レシーバ34から成るディスクリート回路30と、LINKチップ36と、PHYチップ38と、PHYチップ38に結合された複数の1394コネクタ39とを含む。本発明の実施例において、回路30は異なるアプリケーションを動作させるように適応したプログラマブルロジックアレイを利用して実現されることができる。プログラマブルロジックアレイは、特定の機能のために動作的に構成するのに本技術分野では周知のものである。ここで、ディスクリート回路30は、1394バスリセット及びセルフIDプロトコルを認識するようにプログラムされる。ディスクリートドライバ及びレシーバ34は、論理回路32の出力信号を、PHYチップ38が動作可能であるように設計された必要電圧にマッチするように調整するために、回路30に提供される。PHYチップ38は、IEEE1394規格バス及び通信をサポートするように構成される。基本的には、PHYチップは、差動モードでバス上でI/O信号を専門に駆動するI/O回路を含む。通常デジタル論理回路であるLINKチップ36は、本質的にはリンク層のハードウェア実現であって、パケット化されたデータ転送を提供する。
【0013】
図3に示すように、ディスクリート回路30は、標準の1394PHYチップのポートの1つに直接接続されている。しかし、ディスクリート回路が標準の1394ケーブル又はコネクタを通じて接続されていてもよいことに注意すべきである。図4を参照すると、本発明によるバスアーキテクチャは、(バス#2上の)複数のノードNOD1、NOD2、NODnと、(バス#3及びバス#4上の)複数の仮想ノードVNOD1、VNOD2、VNODnとを有し、これらはバスブリッジBBを介してシリアルバス#1に相互接続されている。本発明の実施例において、仮想バスブリッジVBB1、VBB2を含むノードに対応する複数のセルフIDパケットが、バスネットワークのノードトポロジをマッピングするために生成される。従って、本発明は追加のPHYチップを必要とすることなく、複数のノードを表すノード(又はデバイス)をシミュレーションすることができる。図4がバストポロジの説明的な例であり、この例が可能なケーブル構成の1つにすぎないことに注意すべきである。従って、このトポロジが異なる場合、セルフIDパケットの情報も異なることになる。
【0014】
図4に示すように、バス#2に接続されたノードは、ネットワーク中の実際に相互接続された1394デバイスを表し、仮想バスブリッジVBB1、VBB2に接続した仮想ノードVNOD1、VNOD2、...、VNODnは、実際には多重バスシステムに存在しないシミュレーションしたデバイスを表す。従って、システムトポロジマップを効率的に構築するために、これらの仮想ノードを組み込んだ種々のシミュレーション試験が実行されることができる。それゆえに、仮想ノードを含むノードのネットワークトポロジは、より高次の層によって期待される物理ポイントツーポイントトポロジに変換される。
【0015】
複数の1394PHYチップがセルフIDプロセスの完了に関与することを必要とする従来技術システムと異なって、本発明は、単一の1394PHYチップしか用いないで、複数のノードに対応する複数のセルフIDパケットを生成することができる。このために、バス初期化プロセスの間、ディスクリート回路30は、図4に示される仮想ノードを含む種々のノードに対応する複数のセルフIDパケットを生成する。従って、ディスクリート回路30は、1394バスリセットを認識してセルフIDプロセスを実行するようにプログラムされる。一方、ディスクリート回路30に結合された1394PHYチップは、これらの仮想ノードに出入りするデータ転送をLINKチップ36に渡す。仮想ノードに応答するセルフIDパケットは、標準の1394PHYチップからは得られない非標準ビット(後に説明される)を含んでいてよい。従って、本発明によるディスクリート回路30を備えた標準1394PHYチップは、各組が複数のノードを表す複数の組のセルフIDパケットを同報送信することによってセルフIDプロセスに関与する。
【0016】
図5を参照すると、本発明によるセルフIDパケットの物理層の概略図が示される。典型的に、物理層は、アービトレーションのセルフID段階の間、1〜4のセルフIDパケットをベースレートで送信する。ここで、送信されるセルフIDパケットの数は、前記物理層が有するポートの最大数に依存する。バス初期化段階の最中のバスリセットに続いて、ネットワークトポロジの変化を反映し、その後1つのポータルを速く選択してこのリセットされたバスの更新を調整するために、ブリッジポータルが挿入されたか又は除去されたかが判定される。このように、本発明によって生成されるセルフIDパケットは、各データ経路の速度性能を決定するために、バスリセットの後、高速且つ有効なアクセス情報を提供する。これらのセルフIDパケットは、ブリッジポータルと他のシリアルバスノードとを区別する情報を含むように僅かに修正される。
【0017】
図5に示すように、本発明による最初のセルフIDパケットゼロ(「#0」)のフォーマットは、IEEE規格 1394a−1995によって特定される標準セルフIDパケットからの1つの特定の項目を置換し、残りのセルフIDパケット(図示せず)は「#1」、「#2」、「#3」と称される。図6がIEEE規格1394a−1995に記載されるセルフIDパケットを示す一方、図7は提案されたP1394.1規格に従うセルフIDパケットフォーマットを示す。即ち、図5によって示されるセルフIDパケットゼロが、IEEE規格1394a−1995の「del」項目を置換する。IEEE規格1394a−2000によって前は確保されていた2ビットは、ブリッジ権限項目(「brdg」)になるようにP1394.1規格によって再定義される。下の表1は、このフィールドの値を列挙する。
【0018】
【表1】
【0019】
セルフIDパケットのLビットがゼロである場合、「brdg」フィールドの値は無視される。ブリッジポータルは、自身の状態に関してネットトポロジの変化(又はそれの欠如)を決定する。以前の段落にて説明したように、セルフIDプロセスは、根ノードが、該根ノードの子ノードが自身のセルフIDパケットを送信するのを待ち、該根ノードのセルフIDパケットを次に高いポートに渡すという決定論的な選択アプローチを用いる。バストランザクションのための宛て先アドレスは、宛て先ノードの10ビットのバスID及び6ビットの物理IDを含まなければならない。バスIDが多重相互接続バスのシステム内の特定のバスを固有に特定する一方、物理IDは単に、所与のノードが、バスリセットに続く自己識別プロセスの最中にセルフID情報を送信する機会を持つ前にセルフID情報を受信する状態を経験する回数のカウントである。従って、セルフIDプロセスの間、セルフIDパケットを送信する第1のノードは、自身の物理IDとして0を選ぶ。第2のノードは1を選択し、同様に続く。従って、バスID及び物理IDは、バスリセットの発生ごとに変化する。
【0020】
図8を参照すると、リソースマネージャプロセッサの動作を示すフローチャートが示される。フローチャートの実行は、図3に示されるASIC(アプリケーション特定集積回路)によって容易になる。このプロセスフローが、種々のハードウェア構成の生成、種々の論理ゲートの実行その他を伴うASICの初期設計において実現されることができるということは、当該技術分野において公知であることに注意されたい。このプロセスはステップ100で開始され、セルフIDプロセスが開始される。システム始動の際に、バスのノードがスキャンされ、仮想ノードが生成される。ここで、スキャンプロセスは、当該技術分野において公知である。ステップ120において、セルフIDパケットは比較的高い速度で生成される。好適には、図6に示される標準の1394セルフIDパケットは1つの仮想セルフIDパケットしか生成されないときに用いられることができる一方、図7に示される非標準セルフIDパケットは、複数の仮想セルフIDパケットが生成される場合に用いられることができる。ここでプログラムは、セルフID期間が完了したかどうかを決定するステップ140へと流れる。ステップ160において、生成されたセルフIDパケットはバス上でリンク層に送信される。ここで、バストランザクションは、データパケット伝送を伴い、ここでデータパケットは、多くのポイントツーポイントトランザクションを用いてシリアルバスの全体に亘って伝播される。他のノードから第1のポイントツーポイントリンクを介してパケットを受信するノードは、受信されたパケットを他のポイントツーポイントリンクを介して再送信する。この段階で、ネットワークデバイスのトポロジマップは、ステップ180において更新される。最後に、プログラムはステップ200へ移りプロセスを終了させる。
【0021】
要約すると、バス初期化プロセスの間バスを通じて受信されるセルフIDパケットを処理するための、IEEE1394規格の下で動作するシリアルバスシステムが提供された。
【0022】
本発明はとりわけ図3のシステムブロック図に関連して説明されたが、本発明による装置及び方法はプランナボードの他のハードウェア構成によって用いられることができるということが理解されるであろう。それゆえに本発明は、電子デバイスのネットワークのように、結合されたノードのあらゆる任意に組み合わせられた集合に適用されることができる。
【図面の簡単な説明】
【図1】IEEE1394規格に記載の3層システムを示すブロック図である。
【図2】IEEE1394規格に記載の従来技術のインターフェースを示すブロック図である。
【図3】本発明の実施例による物理及びリンク層を示す簡略ブロック図である。
【図4】本発明の下で適用可能なバストポロジの概略図を示す。
【図5】本発明によるセルフIDパケットの概略図を示す。
【図6】IEEE−1394規格に記載のセルフIDパケットの標準形式を示す。
【図7】本発明による非標準形式のセルフIDパケットを示す。
【図8】図3のブロック図の動作を表すフローチャートを示す。
Claims (10)
- ネットワークのノードトポロジをマッピングするために用いられるパケット化された識別情報を生成するための方法において、
前記ネットワーク上で各ノード自身を自己識別するために各ノードによって利用されるセルフIDパケットを含むデータパケットを移送するシリアルバス上でバストランザクションを開始するステップと、
セルフIDプロセスの間、前記シリアルバス上の複数のノードに関連した複数の第1のセルフIDパケットと複数の仮想ノードに関連した複数の第2のセルフIDパケットとを生成するステップと、
自身を前記ネットワークの他の残りのノードと識別するために前記シリアルバス上で前記第1のセルフIDパケット及び前記第2のセルフIDパケットを送信するステップと、
を有する方法。 - 請求項1に記載の方法において、
前記セルフIDプロセスの間、前記シリアルバスから受信される前記セルフIDパケットをモニタするステップと、
前記複数のノード及び前記仮想ノードの各ノードに関連した全ての前記セルフIDパケットからトポロジマッピングテーブルを生成するステップと、
を更に有する方法。 - 請求項1に記載の方法において、
前記シリアルバスから受信される前記セルフIDパケットのカウントを保持するステップと、
ノードのカウントが前記各ノードに保持されることができるように、セルフIDパケットが受信された元の前記バス上の前記ノードの数を決定するステップと、
を更に有する方法。 - 請求項1に記載の方法において、前記複数のノードに対応する前記第1のセルフIDパケットは、1394IEEE高性能シリアルバスに記載の規格に従って生成される方法。
- バスに結合されたプロセッサによって実行されると前記プロセッサに請求項1に記載の方法を実行させるコンピュータ可読の命令を有するコンピュータ可読媒体。
- ネットワークの各ノードによって前記ネットワーク上での自己識別のために利用されるセルフID情報を、データパケットを移送するシリアルバス上で生成する装置において、
前記シリアルバスとインターフェースするためのバスインターフェースと、
前記シリアルバスに実際に存在する複数のノードに関連した複数の第1のセルフIDパケットを生成するための第1の手段と、
前記ネットワーク上の複数の仮想ノードに関連した複数の第2のセルフIDパケットを生成するための第2の手段と、
を有し、
全ての前記セルフIDパケットは、前記シリアルバス上の他のノードによって前記シリアルバスに配置されることによりこれら他のノードを前記シリアルバス上の全ての残りのノードと識別するデータを有する、装置。 - 請求項6の装置において、
前記シリアルバスから受信される前記セルフIDパケットのカウントを保持して、ノードのカウントが前記各ノードで保持されることができるように、セルフIDパケットが受信された元の前記シリアルバス上の前記ノードの前記数を決定するための手段
を更に有する装置。 - 請求項6の装置において、
セルフIDプロセスの間前記シリアルバスから受信される前記セルフIDパケットをモニタするための手段と、
前記複数のノード及び前記仮想ノードの各ノードに関連した全ての前記セルフIDパケットから前記ネットワークのノードのトポロジを確立する手段と、
を更に有する装置。 - 請求項6の装置において、
前記複数のノードに対応する前記第1のセルフIDパケットは、1394IEEE高性能シリアルバスに記載の規格に従って生成される装置。 - 請求項6の装置において、前記第2の手段は、
当該第2の生成手段が前記第1の生成手段に対して所定のレベルで電力供給するようにするディスクリートドライバ及びレシーバ回路と、
セルフIDプロセスの間に前記第2のセルフIDパケットを提供するようにプログラムされて前記回路に結合されたプロセッサと、を有する、
装置。
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EP1255377A1 (en) * | 2001-05-02 | 2002-11-06 | Deutsche Thomson-Brandt Gmbh | Interface circuit |
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US20030145143A1 (en) * | 2002-01-31 | 2003-07-31 | Adelman Lonnie W. | Communicable coupling systems for electronic appliances |
JP4060761B2 (ja) * | 2002-09-06 | 2008-03-12 | シャープ株式会社 | 光伝送装置、及びそれを備える電子機器 |
US7428222B1 (en) * | 2003-02-28 | 2008-09-23 | Entropic Communications Inc. | Method of bus configuration to enable device bridging over dissimilar buses |
US7251703B1 (en) * | 2004-02-27 | 2007-07-31 | Entropic Communications, Inc. | Method of time stamping to enable device bridging over dissimilar buses |
US7533203B2 (en) * | 2004-05-06 | 2009-05-12 | Texas Instruments Incorporated | Method and system for rapidly starting up an IEEE 1394 network |
US7783812B2 (en) * | 2006-11-29 | 2010-08-24 | Astek, Inc | Extended serial bus architecture and method |
US8041859B2 (en) * | 2007-11-05 | 2011-10-18 | Honywell International Inc. | Apparatus and method for connectivity in networks capable of non-disruptively disconnecting peripheral devices |
US20090122725A1 (en) * | 2007-11-09 | 2009-05-14 | Honeywell International Inc. | Robust networks for non-disruptively disconnecting peripheral devices |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5875301A (en) * | 1994-12-19 | 1999-02-23 | Apple Computer, Inc. | Method and apparatus for the addition and removal of nodes from a common interconnect |
US5764930A (en) * | 1996-04-01 | 1998-06-09 | Apple Computer, Inc. | Method and apparatus for providing reset transparency on a reconfigurable bus |
US6131119A (en) | 1997-04-01 | 2000-10-10 | Sony Corporation | Automatic configuration system for mapping node addresses within a bus structure to their physical location |
US6157972A (en) * | 1997-12-05 | 2000-12-05 | Texas Instruments Incorporated | Apparatus and method for processing packetized information over a serial bus |
KR100272108B1 (ko) | 1998-10-13 | 2000-11-15 | 윤종용 | Ieee 1394 가상 네트웍 생성방법 및 그 콘트롤러 |
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