JP2004356637A - Tft and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタに関し、特にエキシマレーザアニールを使用する結晶薄膜トランジスタの製造方法及びかかる薄膜トランジスタに関する。The present invention relates to a thin film transistor, and more particularly, to a method of manufacturing a crystalline thin film transistor using excimer laser annealing and such a thin film transistor.
まず最初に、本明細書で使用する単語について説明しておく。First, words used in the present specification will be described.
本明細書においては、原則として「半導体」とはシリコン(硅素、Si)やゲルマニウム等の材料的なものを指し、「トランジスタ」とはこれら半導体を使用して形成された真空管、スイッチ等の素子的なものを指すものとする。またエネルギービームとは、光、レーザ光、電子、X線、などのビームをさす。In this specification, in principle, "semiconductor" refers to materials such as silicon (silicon, Si) and germanium, and "transistor" refers to elements such as vacuum tubes and switches formed using these semiconductors. Shall be referred to as a typical thing. The energy beam refers to a beam of light, laser light, electron, X-ray, or the like.
近年、薄膜トランジスタ(以下、「TFT」とも記す)を用いて、各画素毎に独立して駆動するアクティブマトリクス液晶表示素子(LCD)やアクティブマトリクス有機EL表示素子の研究開発が活発に行われている。そして、このTFTは大別して、多結晶シリコン薄膜トランジスタ(以下、「poly−Si TFT」とも記す)と非晶質シリコン薄膜トランジスタ(以下、「a−Si TFT」とも記す)に分けられる。In recent years, research and development of an active matrix liquid crystal display element (LCD) or an active matrix organic EL display element that independently drives each pixel using a thin film transistor (hereinafter also referred to as “TFT”) have been actively performed. . This TFT is roughly classified into a polycrystalline silicon thin film transistor (hereinafter, also referred to as “poly-Si TFT”) and an amorphous silicon thin film transistor (hereinafter, also referred to as “a-Si TFT”).
そして多結晶シリコン薄膜トランジスタは高い移動度を有することから、将来画素の駆動だけではなく、周辺駆動回路、更には情報処理回路をもガラス上に一体化することが、期待されている。Since polycrystalline silicon thin film transistors have high mobility, it is expected that not only driving of pixels but also peripheral driving circuits and further information processing circuits will be integrated on glass in the future.
十分に高速な情報処理回路をも薄膜トランジスタで形成するには、電子移動度を単結晶シリコンに近い500cm2/vs以上にする必要があるとされている。このような高性能薄膜トランジスタを実現するには、良質なシリコン膜とゲート絶縁膜を作製する必要がある。しかし現状では、シリコン膜に関して言えば多結晶シリコン膜しか得られず、その結晶粒界は電子の散乱中心となるため、結晶粒界の存在は移動度を低下させてしまう。一方でゲート絶縁膜に関して言うと、低温堆積であるが故に、固定電荷と界面準位が大きくなる。また、現在の製造方法ではゲート絶縁膜の堆積前にトランジスタの活性領域半導体島を形成するために一回のフォトリソグラフィ工程が入り、この工程が半導体/ゲート絶縁膜界面を損ねてしまう。絶縁膜と半導体/ゲート絶縁膜界面の品質はトランジスタの閾値電圧を変動させるだけではなく移動度も低下させてしまう。従って、高性能なTFT特性を得るためには、TFTのチャネル部分の粒界を極力少なくすほか、良質なゲート絶縁膜と良質なシリコン/ゲート絶縁膜界面を形成する必要がある。It is said that in order to form a sufficiently high-speed information processing circuit using a thin film transistor, the electron mobility needs to be 500 cm 2 / vs or more, which is close to that of single crystal silicon. In order to realize such a high-performance thin film transistor, it is necessary to manufacture a high-quality silicon film and a gate insulating film. However, at present, only a polycrystalline silicon film can be obtained with respect to a silicon film, and the crystal grain boundary becomes a scattering center of electrons, so that the presence of the crystal grain boundary lowers the mobility. On the other hand, as for the gate insulating film, fixed charge and interface states increase due to low-temperature deposition. In addition, in the current manufacturing method, one photolithography step is performed to form an active region semiconductor island of a transistor before the gate insulating film is deposited, and this step damages the semiconductor / gate insulating film interface. The quality of the interface between the insulating film and the semiconductor / gate insulating film not only fluctuates the threshold voltage of the transistor but also lowers the mobility. Therefore, in order to obtain high-performance TFT characteristics, it is necessary to minimize the grain boundaries in the channel portion of the TFT and to form a good gate insulating film and a good silicon / gate insulating film interface.
現在500℃以下の低温で多結晶薄膜を形成する方法に非晶質シリコン膜をエキシマレーザーで照射して、溶融させてから凝固する際に結晶化させる方法がある。この方法はガラス基板に熱ダメージを与えないことから、有望な方法とされている。しかしこの方法では粒径が小さく、且つ結晶粒の位置を制御することが難しく、従って単結晶TFTの実現は難しかった。As a method of forming a polycrystalline thin film at a low temperature of 500 ° C. or less at present, there is a method of irradiating an amorphous silicon film with an excimer laser to melt and then crystallize when solidifying. This method is considered to be a promising method because it does not cause thermal damage to the glass substrate. However, in this method, the grain size is small, and it is difficult to control the positions of the crystal grains, so that it is difficult to realize a single crystal TFT.
このような問題の解決法として最近、結晶を横方向に成長させて、トランジスタのチャネルをこの横方向結晶成長方向と平行に配置し、キャリアがチャネルを通過する際に跨る結晶粒界をなくすことで移動度を400cm2/vs以上にできることが実証されている。このため、近年では横方向結晶成長を実現させてTFTに利用する技術が盛んに開発されている。一般に横方向結晶成長はシリコン膜内に温度勾配を発生させればよく、そうすれば結晶は低温部から高温部に向かって横方向成長する。主な方法として、レーザ強度を空間的に強弱をつけることであるが、この強弱は例えば局所的にレーザ光を遮るマスク法、レーザ光干渉を発生させる位相シフト法などが考案されている。しかし、これらの方法はレーザ光源を変調させる必要があるために、高価な光学装置を必要とし、薄膜トランジスタの製造コストを上げる要因となる。また、望むところに横方向結晶粒を発生させる結晶粒の位置制御も簡単な方法では実現されていない。現在、第一世代の低温多結晶ポリシリコン薄膜トランジスタの生産は始まっているが、しかしこれは均一レーザ光を半導体膜に照射させて結晶をランダムに発生させる第一世代のレーザアニール装置を用いており、このレーザアニール装置では簡単に横方向結晶成長と結晶粒位置制御が実現できていない。この装置で横方向結晶成長と結晶粒位置制御が実現できれば、新たに高額なレーザアニール装置を購入しなくてすむので、第一世代レーザアニール装置での均−レーザ光を用いた新方法の発明が望まれている。As a solution to such a problem, recently, a crystal is grown in a lateral direction, and a channel of a transistor is arranged in parallel with the lateral crystal growth direction to eliminate a crystal grain boundary that crosses when a carrier passes through the channel. Has demonstrated that the mobility can be increased to 400
一方で、薄膜トランジスタの良質ゲート絶縁膜形成に関して言えば、トランジスタの製造温度が基板耐熱温度である500℃に制限されているため、十分に満足される絶縁膜の製造方法は確立されていない。絶縁膜の堆積に関しては、PECVD法が考えられるが、しかしこの方法ではプラズマによって絶縁膜にダメージが生じる。現在このプラズマによるダメージを軽減するためにECR−PECVD法で絶縁膜を堆積する方法や、絶縁膜堆積後に高圧水蒸気、酸素プラズマなどで絶縁膜をアニールする方法などが考案されているが、前者では装置が高く、後者においては工程が繁雑なってしまう問題点が残される。On the other hand, regarding the formation of a high-quality gate insulating film of a thin film transistor, since the manufacturing temperature of the transistor is limited to 500 ° C., which is the substrate heat-resistant temperature, a sufficiently satisfactory method of manufacturing an insulating film has not been established. Regarding the deposition of the insulating film, a PECVD method can be considered, but in this method, the insulating film is damaged by the plasma. At present, a method of depositing an insulating film by ECR-PECVD or a method of annealing the insulating film with high-pressure steam or oxygen plasma after depositing the insulating film have been devised in order to reduce the damage caused by the plasma. The apparatus is expensive, and in the latter case, the problem of complicating the process remains.
これら以外に低温堆積したシリコン窒化膜をレーザ照射して高温アニールする方法が考案されたが、しかし、シリコン窒化膜のレーザ光に対する吸収係数が高かった故にレーザ光は膜の深くまでは浸透できず、表面しかアニールされなく、従ってこの方式では絶縁膜の充分な向上効果は得られなかった。In addition to these methods, a method was devised in which a silicon nitride film deposited at a low temperature was irradiated with a laser and then annealed at a high temperature. However, only the surface was annealed, so that this method did not provide a sufficient effect of improving the insulating film.
更に、現在一般的に実用されているトップゲート式薄膜トランジスタの作製工程では、まずトランジスタ活性層となる半導体島をフォトリソグラフィによってパターニングしてから、ゲート絶縁膜を表面に形成する。しかしこのフォトリソグラフィ工程では、半導体膜表面はレジストを塗布されたり、大気暴露されたりと幾種の工程を含み、その間に半導体膜表面が汚染したり塵が付着したりしてしまう。それゆえ半導体膜とゲート絶縁膜間の界面を清浄に保つことができなく、トランジスタの特性降下や不具合が生じてしまう。レジストを用いた従来のパターニング方式では、レジストの半導体膜への表面汚染と大気暴露が避けられず、故にレジストを用いず、且つ半導体膜の堆積から半導体島のパターニングとゲート絶縁膜の堆積までの間、大気暴露をしなくてもよい新しいパターニング方式が望まれる。Further, in a manufacturing process of a top gate type thin film transistor which is currently generally used, first, a semiconductor island to be a transistor active layer is patterned by photolithography, and then a gate insulating film is formed on the surface. However, in this photolithography process, the surface of the semiconductor film includes various steps such as application of a resist and exposure to the air, during which the surface of the semiconductor film is contaminated or dust adheres. Therefore, the interface between the semiconductor film and the gate insulating film cannot be kept clean, resulting in a decrease in transistor characteristics and inconvenience. In the conventional patterning method using a resist, surface contamination of the resist to the semiconductor film and exposure to the air are inevitable, so no resist is used, and from the deposition of the semiconductor film to the patterning of the semiconductor island and the deposition of the gate insulating film. In the meantime, a new patterning method that does not require exposure to the air is desired.
本発明は、かかる課題を解決することで優れた性能の薄膜トランジスタを提供することを目的とする。An object of the present invention is to provide a thin film transistor having excellent performance by solving such a problem.
まず最初に半導体膜を結晶化させる手段を図1(a)から図1(f)の断面図を用いて説明する。図の方向に関しては左側にxyzそれぞれの方向を表記した。基板10はxy方向と平行に置いてある。まず基板10上にパッシベーション膜15としてSiO2膜を堆積する。その後パッシベーション膜15上に半導体膜20fを堆積してから図1(b)に示すように半導体膜20fを薄膜トランジスタの活性領域となる半導体島20にパターニングする。この半導体膜20f形成から半導体島20へのパターニングまでの工程を半導体島形成工程とする。半導体島20の表面形状は後で説明するが、図10Aから図10Dに示す形状とする。続いて図1(c)に示す通り半導体島20の表面に絶縁性被覆膜30aを形成する。これを被覆膜形成工程とする。First, means for crystallizing a semiconductor film will be described with reference to the cross-sectional views of FIGS. Regarding the directions in the figure, the directions of xyz are shown on the left side. The
続いてレーザ光40を基板へ入射させる。これを結晶化工程とする。この際、レーザ光は図1(d)に示すように基板10の半導体島20が形成されている一面からでの入射でも、或いは図1(d)−2に示されるように基板10の半導体島20が形成されている面の反対側から入射させても同じ効果が得られる。レーザ光を半導体島に照射させて溶融させると、半導体島20の周囲部では横方向熱流出50aと下方向熱流出50bがあるのに対して島の中心部では下方向熱流出50bしかないため、島の周囲部の温度降下は島の中心部のそれに比べて早い。したがって半導体島の周囲部は中央部に先んじて結晶核が発生して半導体島の中央部に向かって横方向成長する。Subsequently, the
図10(a)〜図10(d)の様々な形状を持つ半導体島20を結晶化させた後の結晶粒の様相を図11(a)〜図11(d)に示す。y方向の島幅とx方向の島幅が同じ場合では結晶成長がぶつかり合ったことにより生じた大粒界201aがX字型に存在する。一方でx方向の島幅とy方向の島幅の差を大きくした図11(b)では、x方向と平行なる粒界は、半導体島のx方向の両端201cをぬいて中心の一本201bのみになる。従ってこの構造でトランジスタを作る際に、図7(b)もしくは図8(b)で示すように、トランジスタのチャネルのキャリア進行方向を狭い横幅をもつy方向にして、且つx方向に伸びる中央粒界201bを避けてチャネルを作製すれば、キャリアがチャネル内で横切る結晶粒界をなくすことができる。島のx方向の両端部ではキャリアが横切る結晶粒界201cは存在するが、島のx方向とy方向の幅の差異を大きくすれば、その影響は小さくできる。このようにしてトランジスタの性能を飛躍的に向上することができる。また、半導体島20のチャネル領域表面は極めて平坦性であるため、更にトランジスタの特性は均一となる。FIGS. 11 (a) to 11 (d) show aspects of crystal grains after crystallizing the
更に、半導体島20を例えば図10(c)に示す通り長辺をのこぎり状にすれば、結晶化後は図11(c)に示す通り、凹部20xで発生した結晶粒が凸部20yで発生した結晶粒より先んじて半導体島20の中央に到達するので、結晶粒の数を制御することができる。Furthermore, if the
更に図10(d)にしめしたように半導体島20に半導体半島210を形成すれば、結晶核はこの半導体半島210から優先して発生し、図11(d)の矢印に示される方向に向かって結晶成長し、その結果半導体島20は単結晶化する。Further, when the
この図10(a)から図10(d)に示した半導体島20の形状に限らず、その形状を変化させて結晶成長を操ることができる。The crystal growth can be controlled not only by the shape of the
後続するトランジスタ作製工程では、図1(c)に半導体島20上に形成された絶縁性被覆膜30aは、このままゲート絶縁膜として利用できる。この絶縁性被覆膜30aは図1(d)に半導体島20をレーザ40照射する際に同時に高温アニールされるため、良好な絶縁特性、低い界面準位と固定電荷などが得られ、トランジスタの高性能化に寄与する。In a subsequent transistor manufacturing process, the insulating
絶縁性被覆膜30aにレーザ光40に対して光吸収性を持たない場合には、しかし、横方向結晶成長距離は2ミクロン程度と限られる。仮に図10(b)及び(c)に示した半導体島20のy方向の島幅が横方向結晶成長可能距離の2倍以上であれば、周辺部から中央に向かって横方向結晶成長可能距離までは成長するが、横方向結晶成長は島の中心部までは到達できず、図11(e)に示すように島の中心部で結晶核発生による微結晶領域205が発生してしまう。In the case where the insulating
一方で図10(d)に示す半導体島20に関して言えば、半導体島20と半導体半島210の接続部分220から任意の半導体島20の周辺部までの距離が横方向結晶成長距離の2ミクロンよりも長い場合でも、図11(f)に示されるように接続部分220から2ミクロン以上離れてる部分では結晶核発生による微結晶領域205が発生する。したがって寸法が大きい半導体島20を結晶化させる場合では、結晶成長距離を増加させる方法を利用する必要が生じる。On the other hand, regarding the
そこで本発明では半導体島20の溶融時間の延ばして横方向結晶成長距離を増加させるために、図1(e)に示すように照射するレーザ光に対して1000〜40000cm−1、望ましくは4000〜14000cm−1の吸収係数をもつ半透明膜30bを被覆膜30a上に形成した。図2に横方向結晶成長距離の半透明膜30bの厚さに対する依存性を示した。ここでの半透明膜の吸収係数は12000cm−1であった。Therefore in order to increase the lateral crystal growth distance by extending the melting time of the
図2からわかることに横方向結晶成長距離は半透明膜30bの膜厚によって増加することがわかる。そして半透明膜30bの厚さによって横方向結晶成長距離を伸ばし、図10(a)〜図10(d)のより大きい半導体島20を横方向結晶成長させることができる。例えば図10(b)と(c)で半導体島20のy方向の島幅が10ミクロン以上の場合、横方向結晶成長距離は5ミクロン以上必要であるので、図2から半透明膜30bの厚さは300nm以上にすれば、図11(e)に示した微結晶領域205の発生が防げる。もしくは図10(d)の場合で半導体半島210と半導体島20の付け根部分220から半導体島20の任意の端までの距離が5ミクロンの場合では、横方向結晶成長距離は5ミクロン以上必要であるので、図2から半透明膜30bの厚さは300nm以上にすればよい。FIG. 2 shows that the lateral crystal growth distance increases with the thickness of the
この絶縁性被覆膜30aと半透明膜30bはレーザアニールを経ているので、よい絶縁特性を有する。したがって続いてトランジスタを作成する際には、この絶縁性被覆膜30aの少なくとも一部、もしくは絶縁性被覆膜30aと半透明膜30bの少なくとも一部をそのままトランジスタのゲート絶縁膜として利用できる。Since the insulating
続いて従来の技術の課題で、図1(b)で半導体島20をパターニングする場合、従来のレジストを用いたフォトリソグラフィでは、半導体島20の表面が汚染されやすく、従ってトランジスタを作製する際に完璧な半導体/ゲート絶縁膜の界面が得られないことをこれまでに述べた。本発明では、非晶質半導体膜の表面を酸化させる、或いは、非晶質半導体膜の一部を結晶性に相変化させると、元の非晶質半導体膜よりエッチング速度が遅くなるが故に半導体膜をパターニングできることを発明した。Next, in the case of patterning the
図3に原子状水素のシリコン膜のエッチング速度をしめす。非晶質シリコン膜、結晶シリコン膜、酸化シリコン膜とではエッチング速度は大きく違った。従って非晶質シリコン膜、結晶シリコン膜、酸化シリコン膜間の選択エッチングが可能となる。ここではシリコン膜と酸化シリコン膜間のエッチング速度の違いを利用したパターニング方法を表面酸化パターニング方式とし、非晶質シリコン膜と結晶シリコン膜のエッチング速度の違いを利用したパターニング方法を相変換パターニング方式とする。FIG. 3 shows the etching rate of the atomic hydrogen silicon film. The etching rates of the amorphous silicon film, the crystalline silicon film, and the silicon oxide film were significantly different. Therefore, selective etching between the amorphous silicon film, the crystalline silicon film, and the silicon oxide film can be performed. Here, the patterning method using the difference in etching rate between the silicon film and the silicon oxide film is referred to as a surface oxidation patterning method, and the patterning method using the difference in etching rate between an amorphous silicon film and a crystalline silicon film is referred to as a phase conversion patterning method. And
まず表面酸化パターニング方式を図4を用いて説明する。図4(a)に示されるように、半導体膜20fを酸素2の雰囲気に保った状態で、フォトマスク3を通した光ビーム41を照射する。すると光ビーム41が照射された部分の半導体膜20fの表面に酸化膜22が形成される。このときフォトマスク3の光を通過するパターンがシリコン膜に表面酸化膜22となって転写される。この後図4(b)に示すように原子状水素1等で気相エッチングすると酸化膜22は半導体膜20fに対してエッチング速度が著しく遅いので、表面が酸化膜22で覆われていない部分を選択除去することができる。この結果、フォトマスク3の光を通過するパターン通りに半導体島20が形成される。First, the surface oxidation patterning method will be described with reference to FIG. As shown in FIG. 4A, a
続いて図5を用いて相変換パターニング方式について述べる。まず図5(a)に示されたように非晶質半導体膜20fにフォトマスク3を通したレーザ40を照射する。するとレーザ光照射された部分は結晶化半導体膜20gとなる。すなわちフォトマスク3の光を通過するパターンが結晶性半導体となって転写される。この後図5(b)に示す通りに、原子状水素1等を用いて結晶性半導体となっていない部分を選択除去する。この結果、フォトマスク3の光を通過するパターン通りに半導体島20が形成される。Next, a phase conversion patterning method will be described with reference to FIG. First, as shown in FIG. 5A, the
以上ではエッチングガスとして原子状水素1を用いたが、これ以外にも、水素イオン、CF4、NF4などのフッ化炭素系或いはフッ化窒素系ガスのプラズマを利用しても同じ効果がえられる。In the above description,
また以上では新しい半導体膜のパターニング方法を示したが、もちろんこの発明は半導体に限られるものではなく、金属膜のパターニングへも応用可能であることは言うまでもない。Although a new method of patterning a semiconductor film has been described above, it is needless to say that the present invention is not limited to a semiconductor and can be applied to patterning of a metal film.
以上に示した新しい半導体膜結晶化方法、ゲート絶縁膜形成方法、パターニング方法などの発明を組み合わせると、少なくとも、図1(a)の半導体膜の形成、図1(b)の半導体島のパターニング、図1(c)のゲート絶縁膜の形成、までを、大気暴露させない状態で完成させることができる。By combining inventions such as the new semiconductor film crystallization method, gate insulating film forming method, and patterning method described above, at least the formation of the semiconductor film of FIG. 1A, the patterning of the semiconductor island of FIG. The process up to the formation of the gate insulating film in FIG. 1C can be completed without being exposed to the air.
この発明を実現できるマルチチャンバー半導体装置製造装置の一例を図6に示す。半導体装置の製造手順を図6と図1を用いて説明する。まず図6気相成膜室114において図1(a)の基板10表面にパッシベーション膜15としてSiO2を堆積する。続いて基板10を図6気相成膜室113に搬送して半導体膜20fを形成する。その後基板10を図6のレーザ照射露光室112に搬送して、表面酸化パターニング方式によれば図4(a)で示した通りに光41としてレーザ光をフォトマスクを通して半導体膜20fへ入射させて、半導体膜20fの一部の表面にフォトマスク通りに表面酸化膜を形成させた。または相変換パターニング方式によれば図5(b)で示した通りにレーザ光をフォトマスクに通して半導体膜20fへ入射させて、半導体膜20fの一部をフォトマスク通りに結晶化させた。FIG. 6 shows an example of a multi-chamber semiconductor device manufacturing apparatus capable of realizing the present invention. The manufacturing procedure of the semiconductor device will be described with reference to FIGS. First,
続いて基板10を図6の気相エッチング室118に搬送して図4(b)に示されたように表面に酸化膜22が形成されていない半導体膜20f、もしくは図5(b)に示された結晶に相変換されていない半導体膜20f、を気相エッチングにより除去して、図1(b)に示されるような半導体島20を形成した。半導体島20の表面形状は図10(a)〜10(d)のいずれでもよい。Subsequently, the
続いて基板10を気相成膜室114に搬送して、図1(c)に示す通りに表面に絶縁性被覆膜30a、半透明膜30bなどを堆積する。これ以降では基板10を大気に暴露してもよいが、引き続きのレーザアニールの段階でも図6の半導体装置製造装置が利用できる。再び基板を図6のレーザ照射露光室112に搬送して図1(d)もしくは図1(f)に示すようにレーザ光40を照射し、半導体島20を結晶化させる。これで一連のプロセスを大気暴露させない状態で完成することができる。この方法では特に半導体島20/ゲート絶縁膜30a間の界面品質が確保でき、歩留まり高く均一度の高い高性能トランジスタが形成できる。Subsequently, the
もちろん、このマルチチャンバーにもう一つ金属膜堆積室を附けて引き続きゲート電極となる金属膜もしくは低抵抗半導体膜を堆積して、図4と図5に示したパターニング方法と同じ要領で、ゲート電極をパターニングすることもできる。また図6ではレーザ照射露光室112を気相エッチング室として兼用してもよい。またこの発明は薄膜トランジスタに限らず、あらゆる薄膜デバイスに応用可能である。Of course, another metal film deposition chamber is attached to this multi-chamber and a metal film or a low-resistance semiconductor film to be a gate electrode is successively deposited, and the gate electrode is deposited in the same manner as the patterning method shown in FIGS. Can be patterned. In FIG. 6, the laser irradiation exposure chamber 112 may also be used as a gas phase etching chamber. The present invention is not limited to thin film transistors, but can be applied to any thin film device.
以下、本発明の実施形態による薄膜半導体装置及びその製造方法について詳細に説明する。Hereinafter, a thin film semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail.
(実施例1)実施例1においては、本発明におけるトランジスタの作製方法を図1(a)〜図1(f)を用いて説明する。まず図1(a)にてガラス基板10上にパッシベーション膜15として酸化シリコン膜をTEOS(テトラエトキシシラン)を原料に用いたPECVDにより300℃にて300nm堆積する。続いて半導体膜20fとして非晶質シリコン膜をジシランを原料に用いたLPCVD法で500℃にて50nm堆積する。そして図1(b)の通り非晶質シリコン膜をパターニングして半導体島20とした。ここで半導体島20の表面形状は、図10(a)(b)(c)(d)に示す通りである。ここで半導体島20の本体の寸法は1μm×2μmから15μm×30μmの寸法をもつ。次に図1(c)の通り、半導体島20の上に絶縁性被覆膜30aとしてSiO2膜をTEOS(テトラエトキシシラン)と酸素と窒素を原料に用いたPECVDを用いて300℃で100nm堆積した。そして一部の半導体島20の表面に図1(e)に示されるように半透明膜30bとしてTMS(テトラメチルシラン)と酸素と窒素を原料に用いたPECVDを用いて300℃で、レーザ光40に対して吸収係数が10000cm−1のSiON膜を500nm形成した。(Embodiment 1) In
まず図1(d)に示す構造において、レーザ光40を半導体島20に照射して結晶化させた。半導体島20の表面形状が図10(a)〜図10(c)においてy方向の島幅が4ミクロン以下の場合では結晶化後の半導体島の結晶粒成長様相は図11(a)〜図11(c)に示す通りとなるが、y方向の島幅がこの寸法を越えると横方向結晶成長距離の不足により図11(e)のように微結晶領域205が生じてしまう。もしくは半導体島の形状が図10(d)に示す場合で、半導体半島210と半導体島20の接続部220から半導体島の任意の端までの距離が2ミクロン以下の場合では、レーザアニール後の半導体島20は図11(d)に示す通り単結晶化するが、この寸法を超えるとやはり図11(f)に示すように半導体島20の一部に微結晶化領域205が生じてしまった。図11(e)や図11(f)などに示される微結晶化領域の発生を防ぐために、図1(e)に示されるとおり、図1(c)の表面に、半透明膜30bとしてSiON膜を堆積した。ここでSiON半透明膜30bはTEOS(テトラエトキシシラン)と酸素と窒素を原料に用いたPECVDを用いて300℃で500nm堆積した。半透明膜の吸収係数は照射するレーザ光に対してof2000−20000cm−1,望ましくは4000−12000cm−1のものを用いた。そして図1(f)に示すようにレーザ光40を半導体島20に照射して結晶化を図った。この結果、図10(a)〜図10(d)に示される半導体島20は図11(a)〜図11(d)の通りに結晶化した。First, in the structure shown in FIG. 1D, the
続いてトップゲート型トランジスタの作製工程に入るが、図11(b)〜図11(d)に示された半導体島20はそのままトランジスタの活性層として残す。図1(d)に示されるように半導体島20の上には絶縁性被覆膜30aが形成されているが、これをそのままトランジスタのゲート絶縁膜とした。もしくは図1(f)に示すように半透明膜30bが表面に形成されている場合では半透明膜30bを選択エッチングして図1(d)の構造とした。この場合でも絶縁性被覆膜30aはゲート絶縁膜とした。Subsequently, a process for manufacturing a top gate transistor is started, but the
続いて図7〜図9を用いてトランジスタの作製工程を説明する。まず図1(d)の絶縁性被覆膜30aの上に例えばTa金属膜をスパッタ堆積法を用いて堆積し、その後Ta金属膜をパターニングしてゲート電極60とした。ここでゲート電極60の形状は図11(b)〜図11(d)に示した半導体島20の形状によって決まった。Next, a manufacturing process of the transistor will be described with reference to FIGS. First, for example, a Ta metal film was deposited on the insulating
まず図11(b)と図11(c)の半導体島20の構造の場合を説明する。この場合ではゲート電極60は図7(a)(b)に示したデュアルゲート構造、もしくは図8(a)(b)のシングルゲート構造とすることができる。これらの場合では、ゲート電極60を半導体島20の中央粒界201bを避けるようにして配置させる。一方で半導体島20の形状が図11(d)であれば、この半導体島は単結晶であるので、ゲート電極60はシングルゲートでもマルチゲートでもよい。図9(a)(b)にシングルゲートを配置させた例を示す。本実施例においても図9(a)(b)に示したとおりにゲート電極60を配置させた。First, the case of the structure of the
続く工程において図7(c)(d)、もしくは図8(c)(d)、もしくは図9(c)(d)に示されるように、ゲート電極60をマスクとしてシリコン島のソース20bとドレイン20cとなる場所、及び201b近傍の両チャネルの結合部を自己整合的にイオン注入法でアクセプタイオン或いはドナーイオンを注入した。In a subsequent step, as shown in FIGS. 7C, 7D, 8C, 8D, or 9C, 9D, the
その後、図7(e)(f)、もしくは図8(e)(f)、もしくは図9(e)(f)に示すように、層間絶縁膜90としてPECVDにより500nmのSiO2をTEOSを用いたPECVD法で形成する。そしてレーザ或いはファーネスによるアニールでソースドレイン領域20b、20cと両チャネル結合部のドーパントの活性化と層間絶縁膜90の改質をおこなった。ソースドレイン領域のコンタクトホール87を形成し、コンタクトホールを介してソース電極70とドレイン電極80をそれぞれ形成して、TFTを完成させた。Thereafter, as shown in FIGS. 7 (e) and (f), FIGS. 8 (e) and (f), or FIGS. 9 (e) and (f), 500 nm of SiO 2 is formed by TECVD using TEOS as the
本発明による薄膜トランジスタ装置によれば、ゲート電極直下に形成されるチャネルには、キャリアが移動する方向に垂直な方向に伸びる結晶粒界が存在しなく、且つゲート絶縁膜はこれまでの低温堆積方法の膜と比べて特性が格段に向上するため、薄膜トランジスタは単結晶トランジスタ並みの高性能のスイッチング特性を有し、しかも、トランジスタの特性のばらつきがないトランジスタを製造することができる。半導体島20の表面形状が図11(b)もしくは図11(c)の場合では、TFTの移動度は360cm2/vsと、良好な特性が得られた。一方で半導体島20の表面形状が図11(d)の場合では、TFTの移動度は460cm2/vsと、更に良好な特性が得られた。According to the thin film transistor device according to the present invention, the channel formed immediately below the gate electrode does not have a crystal grain boundary extending in a direction perpendicular to the direction in which carriers move, and the gate insulating film is formed by a conventional low-temperature deposition method. Since the characteristics are remarkably improved as compared with the above film, the thin film transistor can be manufactured as a transistor having high-performance switching characteristics comparable to a single crystal transistor, and having no variation in transistor characteristics. In the case where the surface shape of the
(実施例2)本発明はレジストを用いず且つ大気に暴露されずに半導体膜をパターニングする新しいパターニング方式に関するものであり、図1及び図6を用いて説明する。図1(a)〜図1(f)にトランジスタの製造過程を示した。また実施するにあたって使用したマルチチャンバー型半導体装置製造装置は図6に示した。図6に示す半導体装置製造装置には複数のチャンバー(室)が含まれており、薄膜を堆積する一つ以上の気相成膜室113または114、薄膜にレーザを照射するレーザ照射露光室112、薄膜をエッチングする気相エッチング室118、基板搬送手段121、それぞれのチャンバーの内部を真空にする排気装置119、基板の導入と取り出しとして受渡室116、から構成される。また基板の前処理として前処理室117を取り付けることも可能である。(Embodiment 2) The present invention relates to a new patterning method for patterning a semiconductor film without using a resist and without being exposed to the atmosphere, which will be described with reference to FIGS. 1A to 1F show a process of manufacturing a transistor. FIG. 6 shows a multi-chamber type semiconductor device manufacturing apparatus used in the embodiment. The semiconductor device manufacturing apparatus shown in FIG. 6 includes a plurality of chambers (chambers), one or more vapor deposition chambers 113 or 114 for depositing a thin film, and a laser irradiation exposure chamber 112 for irradiating a laser to the thin film. A gas
まず基板10はマルチチャンバー半導体装置製造装置の受渡室116へ導入され、ストック室115を通じて前処理室117へと移送され基板洗浄が行われる。その後PECVDで薄膜堆積ができる気相成膜室114へ搬入され、図1(a)に示すようにガラス基板10上にパッシベーション膜15として酸化シリコン膜をTEOS(テトラエトキシシラン)を原料に用いたPECVDにより300℃にて300nm堆積した。続いてシランを原料としたPECVD薄膜堆積ができる気相成膜室113へと搬入され、半導体膜20fとして非晶質シリコン膜を50nm堆積した。非晶質シリコン膜を堆積後の状態では非晶質シリコン膜表面は水素終端された状態で、酸化されにくい状態になっており、この状態は室温で数時間保つことができる。First, the
その後、基板10をレーザ照射露光室112へ搬入し、図4に示すように酸素雰囲気にした状態でレーザ光を光41としてフォトマスク3を通して非晶質シリコン膜20fに照射する。ここでこの光41は0.01mJ/cm2〜800mJ/cm2、望ましくは1mJ/cm2〜400mJ/cm2であり、照射回数は一回以上あればよい。光照射したあと、光41にあたった部分は非晶質シリコンが雰囲気の酸素により酸化され、表面に酸化シリコン膜22が形成される。この状態で、基板を気相エッチング室118へと搬送する。気相エッチング室118ではタングステンフィラメントが1200〜2600℃、望ましくは1800〜2100℃に保たれた状態で水素が原子状水素へと分解される。そして図4(b)に示されるように、表面に酸化膜22が形成されていないシリコン膜20fは原子状水素によってエッチングされる。これによってシリコン島20をパターニングすることができた。ここでシリコン島20の形状は図10(b),(c),(d)のいずれでもよい。次に基板10はPECVD気相成膜室114へ搬入され、パターニングされたシリコン島20の上に図1(c)に示すように絶縁性被覆膜30aとしてSiO2膜をTEOS(テトラエトキシシラン)を原料に用いたPECVDを用いて100nm堆積した。そして続いてTMS(テトラメチルシラン)と酸素と窒素を原料に用いたPECVDを用いて、300℃においてSiON膜を半透明膜30bとして堆積する。この半透明膜は照射するレーザ光40に対して吸収係数が2000−20000cm−1,望ましくは4000−12000cm−1のものを用いた。12000cm−1のSiON膜であり、厚さは500nm形成した。After that, the
続いて基板10をレーザ照射露光室112へ導入し、図1(d)もしくは図1(f)に示す通りにレーザ光40を半導体島20に照射した。この結果図11(b)、(c)、(d)に示す通りに半導体島20は結晶化した。Subsequently, the
続いて薄膜トランジスタを作製するが、これ以降のプロセスは実施例1と同じプロセスで作成した。Subsequently, a thin film transistor was manufactured, and the subsequent processes were manufactured in the same process as in Example 1.
この実施例2において、少なくとも半導体膜20fを堆積する半導体膜形成工程、半導体膜をパターニングして半導体島20を形成する半導体島形成工程、絶縁性被覆膜30aを形成する絶縁性被覆膜までの一連のプロセスが大気暴露しないで一貫実施することができたので、素子の性能向上、素子性能のばらつきの低減、歩留まりの向上、更には生産性の向上につながった。この実施例2を実施した結果、n型トランジスタの移動度が560cm2/vs、S値が0.2V/dec,Vthが0.1Vと良好な特性が得られた。またこの方式では閾値電圧のばらつきは50mV以内と均一なトランジスタ特性分布が得られた。In the second embodiment, at least a semiconductor film forming step of depositing a
(実施例3)本発明はレジストを用いず且つ大気に暴露されずに半導体膜をパターニングする新しいパターニング方式に関するものであり、図1及び図6を用いて説明する。図1(a)〜図1(f)にトランジスタの製造過程を示した。また実施するにあたって使用したマルチチャンバー型半導体装置製造装置は図6に示した。図6に示す半導体装置製造装置には複数のチャンバー(室)が含まれており、薄膜を堆積する一つ以上の気相成膜室113または114、薄膜にレーザを照射するレーザ照射露光室112、薄膜をエッチングする気相エッチング室118、基板搬送手段121、それぞれのチャンバーの内部を真空にする排気装置119、基板の導入と取り出しとして受渡室116、から構成される。また基板の前処理として前処理室117を取り付けることも可能である。
まず基板10はマルチチャンバー半導体装置製造装置の受渡室116へ導入され、ストック室115を通じて前処理室117へと移送され基板洗浄が行われる。その後PECVDで薄膜堆積ができる気相成膜室114へ搬入され、図1(a)に示すようにガラス基板10上にパッシベーション膜15として酸化シリコン膜をTEOS(テトラエトキシシラン)を原料に用いたPECVDにより300℃にて300nm堆積した。続いてシランを原料としたPECVD薄膜堆積ができる気相成膜室113へと搬入され、図1(a)の通り半導体膜20fとして非晶質シリコン膜を50nm堆積した。First, the
その後、基板10をレーザ照射露光室112へ搬入し、図5に示すようにレーザ光40をフォトマスク3を通して非晶質シリコン膜20fに照射する。ここでこのレーザ光40は10mJ/cm2〜800mJ/cm2、望ましくは100mJ/cm2〜600mJ/cm2であり、照射回数は一回以上あればよい。光照射したあと、レーザ光40にあたった部分は非晶質シリコンから結晶性シリコン20gへ相変換される。この状態で、基板10を気相エッチング室118へと搬送する。気相エッチング室118ではタングステンフィラメントが1200〜2600℃、望ましくは1800〜2100℃に保たれた状態で水素が原子状水素へと分解される。そして図5(b)に示されるように、相変換されてなかった非晶質シリコン膜20fは原子状水素によってエッチングされる。これによってシリコン島20が形成できた。ここでシリコン島20の形状は図10(b),(c),(d)のいずれでもよい。Thereafter, the
次に基板10はPECVD気相成膜室114へ搬入され、パターニングされたシリコン島20の上に図1(c)に示すように絶縁性被覆膜30aとしてSiO2膜をTEOS(テトラエトキシシラン)を原料に用いたPECVDを用いて100nm堆積した。そして続いてTMS(テトラメチルシラン)と酸素と窒素を原料に用いたPECVDを用いて、300℃においてSiON膜を半透明膜30bとして堆積する。この半透明膜は照射するレーザ光40に対して吸収係数が2000−20000cm−1,望ましくは4000−12000cm−1のものを用いた。12000cm−1のSiON膜であり、厚さは500nm形成した。Next, the
続いて基板10をレーザ照射露光室112へ導入し、図1(d)もしくは図1(f)に示す通りにレーザ光40を半導体島20に照射した。この結果図11(b)、(c)、(d)に示す通りに半導体島20は結晶化した。Subsequently, the
続いて薄膜トランジスタを作製するが、これ以降のプロセスは実施例1と同じプロセスで作成した。Subsequently, a thin film transistor was manufactured, and the subsequent processes were manufactured in the same process as in Example 1.
この実施例3において、少なくとも半導体膜20fを堆積する半導体膜形成工程、半導体膜をパターニングして半導体島20を形成する半導体島形成工程、絶縁性被覆膜30aを形成する絶縁性被覆膜までの一連のプロセスが大気暴露しないで一貫実施することができたので、素子の性能向上、素子性能のばらつきの低減、歩留まりの向上、更には生産性の向上につながった。この実施例2を実施した結果、n型トランジスタの移動度が550cm2/vs、S値が0.2V/dec,Vthが0.1Vと良好な特性が得られた。またこの方式では閾値電圧のばらつきは50mV以内と均一なトランジスタ特性分布が得られた。In the third embodiment, at least a semiconductor film forming step of depositing the
また以上の説明では、多結晶薄膜トランジスタの構造としてnonLDD構造を例にして説明したが、LDD構造やGOLD構造など他の構造についても同様に実施可能である。Further, in the above description, the non-LDD structure is described as an example of the structure of the polycrystalline thin film transistor, but other structures such as an LDD structure and a GOLD structure can be similarly implemented.
以上の説明においてレーザ光としてエキシマレーザ光が用いられたが、その波長については、248、308、及び351nmのいづれを用いても同じ結果が得られた。In the above description, an excimer laser beam was used as the laser beam. Regarding the wavelength, the same result was obtained using any of 248, 308, and 351 nm.
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種種の変更を加えることが可能である。例えばTFTの各部を構成する具体的な膜の種類などは適宜変更が可能である。The technical scope of the present invention is not limited to the above-described embodiment, and various changes can be made without departing from the spirit of the present invention. For example, the type of a specific film constituting each part of the TFT can be appropriately changed.
活性領域となる半導体島を形成し、その上にゲート絶縁膜となる絶縁性被覆膜を形成する。そして半導体膜と絶縁性被覆膜を同時にレーザアニールする。この結果、半導体島は全領域において横方向結晶成長し、同時に絶縁性被覆膜は高品質化する。また半導体膜のパターニングについては、半導体膜を酸素雰囲気に維持した状態で、光をマスクに通して半導体膜に照射して部分的に表面極薄酸化膜を形成し、その後選択気相エチングを行うことで表面極薄酸化膜が形成されていない半導体膜を除去することで、レジストを用いずに半導体膜がパターニングできる。以上の工程を大気にさらすことなく連続して行えば、トランジスタ特性が優れ、且つ歩留まりのよい薄膜トランジスタの作製が可能となる。A semiconductor island serving as an active region is formed, and an insulating coating film serving as a gate insulating film is formed thereon. Then, the semiconductor film and the insulating coating film are simultaneously laser-annealed. As a result, the semiconductor island grows in the lateral direction in all regions, and at the same time, the quality of the insulating coating film is improved. As for the patterning of the semiconductor film, while the semiconductor film is maintained in an oxygen atmosphere, light is irradiated to the semiconductor film through a mask to partially form an ultrathin oxide film on the surface, and thereafter, selective vapor phase etching is performed. By removing the semiconductor film on which the surface ultrathin oxide film is not formed, the semiconductor film can be patterned without using a resist. By continuously performing the above steps without exposing to air, a thin film transistor with excellent transistor characteristics and high yield can be manufactured.
1 水素原子
2 酸素または窒素
3 フォトマスク
4 投影レンズ系
10 ガラス基板
15 パッシベーション膜
20f 半導体膜
20g 多結晶質半導体膜
20 半導体島
20a チャネル領域
20b ソース領域
20c ドレイン領域
22 酸化膜または窒化膜または酸窒化膜
30 絶縁性被覆膜
30a バッファー膜
30b 半透明膜
50a 横方向熱流出
50b 縦方向熱流出
110 レーザ光源
111 レンズ系
112 レーザ照射露光室
113 気相成膜室
114 気相成膜室
115 ストック室
116 受渡室
117 前処理室
118 気相エッチング室
119 排気装置
121 基板搬送手段
201a X字型結晶粒界
201b 半導体島中央結晶粒界
201c 半導体島のx方向の結晶粒界
205 微結晶領域
210 半導体半島
220 半導体島と半導体半島の接続部分
60 ゲート電極
70 ソース電極
80 ドレイン電極
90 層間絶縁膜
87 コンタクトホールDESCRIPTION OF
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