JP2004349443A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which prevents an element from being damaged at the time of bonding without adding manufacturing steps, ensures the degree of freedom in design, and enables speed-up operation. <P>SOLUTION: The surface side of a semiconductor substrate 3 provided with elements 5 is covered with a first interlayer insulating film 9 and a second interlayer insulating film 13 with a bonding pad 15 being formed on the second interlayer insulating film 13. A dummy conductive pattern 7 is formed in a region for forming the elements 5, which is located on the surface of the semiconductor substrate 3 and below the bonding pad 15. The dummy pattern 7 is formed through the same steps as those for forming a function pattern (gate wiring 5a) which arranges the elements each consisting of an MOS (metal oxide semiconductor) transistor. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特には半導体基板の表面側に形成した素子上に形成されるボンディングパッドに加わる衝撃から素子を保護するための構造を備えた半導体装置に関する。
【０００２】
【従来の技術】
電気製品の小型、軽量、低消費電力化といった要求に応えるため、半導体素子の高集積化技術と共に、これらの半導体素子を高密度に組み付ける実装技術も展開してきている。そのような実装技術のうち、さらなる高密度実装を実現するため、多層配線支持基板やベアチップ実装等に加え、複数の半導体チップを予め一つの電子部品として同一の支持基板に搭載して実装するマルチチップモジュール（Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｏｄｕｌｅ；以下ＭＣＭと記す）技術が開発されている。このＭＣＭ技術は、１つの基板上に２つ以上の半導体チップを組み込むことで、実質的な多機能化を実現している。
【０００３】
図４は、このようなＭＣＭ技術を用いた半導体装置の一例を示す平面図である。この図に示す半導体装置は、同一の支持基板１０１上に、異なる機能を有する２つの半導体チップ１０２，１０３をフェイスダウン実装してなるものである。このような半導体装置において、支持基板１０１の一主面側には、ボンディングパッド１０１ｃとこれに接続された配線が設けられている。また、各半導体チップ１０２，１０３の一主面側には、複数の素子が形成された機能領域１０２ａ，１０３ａと、これらの機能領域１０２ａ，１０３ａから引き出されたボンディングパッド１０２ｃ，１０３ｃとが設けられている。
【０００４】
そして、これらの支持基板１０１と半導体チップ１０２，１０３とは、ボンディングパッド１０１ｃ−ボンディングパッド１０２ｃ，１０３ｃ間に狭持したバンプ１０４によって接続され、さらに半導体チップ１０２−半導体チップ１０３間は、支持基板１０１のボンディングパッド１０１ｃ間に設けられた配線部分によって接続されている。
【０００５】
ところで、このようなＭＣＭ型の半導体装置の製造工程においては、支持基板１０１上と半導体チップ１０２，１０３を接続する、いわゆるボンディング時には、バンプ１０４に熱と荷重が加えられる。このため、この時の衝撃力が、バンプ１０４から半導体チップ１０２，１０３の機能領域１０２ａ，１０３ａにまで伝達され、機能領域１０２ａ，１０３ａに設けられた素子が破損されるおそれがある。
【０００６】
そこで、これまでは素子の配置箇所を避けて、例えば機能領域１０２ａ，１０３ａの外周側にボンディングパッド１０２ｃ，１０３ｃを配置していた。
【０００７】
また、素子の破損を防止する他の方法として、素子を覆う層間絶縁膜上に、断面が半円状をしたアルミニウム膜と、このアルミニウム膜を覆う様にアーチ状に形成された酸化膜とを配置し、さらにこれらを埋め込む平坦化絶縁膜を形成し、この平坦化絶縁膜上にボンディングパッドを形成する構成が提案されている。この構成は、半円状をしたアルミニウム膜によってバンプ接続におけるボンディング時の衝撃を吸収し、これによって素子のダメージを防止すると言うものである（以上、下記特許文献１参照）。
【０００８】
【特許文献１】
特開２０００−１５５４８号公報
【０００９】
【発明が解決しようとする課題】
ところが、ボンディング時の衝撃力による素子の破損を防止するために、素子の配置箇所を避けてバンプを配置する構成では、半導体装置の設計の自由度が狭くなるだけではなく、引き回し配線を極力短くできないなど、データの高速化も困難となる。
【００１０】
また、断面半円状のアルミニウム膜を設ける構成では、▲１▼アルミニウム膜の成膜、▲２▼成膜されたアルミニウム膜のパターニング、▲３▼パターニングされたアルミニウム膜の成形、および▲４▼平坦化絶縁膜の形成といった、多段階の工程が追加となるため半導体装置の製造工程が非常に複雑化する。
【００１１】
そこで本発明は、製造工程を追加することなく、ボンディング時における素子のダメージを防止できると共に、設計の自由度が確保されかつ高速化が可能な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するための本発明に係る第１の半導体装置は、次のように構成されたことを特徴としている。すなわち、素子が設けられた半導体基板の表面側が層間絶縁膜で覆われており、この層間絶縁膜上にボンディングパッドが形成されている。そして、ボンディングパッド下方の半導体基板の表面上における素子の形成領域には、ダミーの導電パターンが設けられている。
【００１３】
このような構成の第１の半導体装置においては、ダミーの導電パターンが形成された素子の形成領域上に、ボンディングパッドが配置されることになる。このため、ボンディング時において、このボンディングパッドの下方に伝達される衝撃がダミーの導電パターンにも分散されるため、素子に対して加わる衝撃が緩和される。また、ダミーの導電パターンは、半導体基板の表面上に設けられたものであるため、素子を構成する機能パターンや、層間絶縁膜に形成された接続孔内のプラグと同一工程で形成されたものとすることができる。
【００１４】
また、本発明に係る第２の半導体装置は、次のように構成されたことを特徴としている。すなわち、素子が設けられた半導体基板の表面側が第１層間絶縁膜で覆われており、この第１層間絶縁膜上に配線が設けられている。さらに、この配線を覆う状態で第１層間絶縁膜上に第２層間絶縁膜が設けられており、第２層間絶縁膜上にボンディングパッドが形成されている。そして、ボンディングパッドの下方において、素子の形成領域を覆う第１層間絶縁膜の表面上位置に、配線と同一工程で形成されたダミーの配線膜パターンが設けられている。
【００１５】
このような構成の第２の半導体装置においては、素子の形成領域上にダミーの配線膜パターンを介してボンディングパッドが配置されることになる。このため、ボンディング時において、このボンディングパッドの下方に伝達される衝撃が配線膜パターンで一旦緩和されるため、この配線膜パターンの下方に配置された素子に直接伝わることが防止される。また、この配線膜パターンは、第１層間絶縁膜上の配線と同一工程で形成されたものであり、特別な工程を追加することなく設けられたものとすることができる。
【００１６】
また、本発明に係る第３の半導体装置は、バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、支持基板および半導体チップの少なくとも一方を、上述した第１の半導体装置と同様の構成としたことを特徴としている。
【００１７】
さらに、本発明に係る第４の半導体装置は、バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、支持基板および半導体チップの少なくとも一方を、上述した第２の半導体装置と同様の構成としたことを特徴としている。
【００１８】
このような構成の第３の半導体装置および第４の半導体装置では、ボンディングの際にボンディングパッドに加わる衝撃が特に大きい、バンプ接続によるフェイスダウン実装が成される半導体装置において、半導体チップや支持基板に形成された素子に対して加わる衝撃が緩和される。
【００１９】
【発明の実施の形態】
以下、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態において同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００２０】
＜第１実施形態＞
図１は、第１実施形態の半導体装置における素子の形成領域の一部を拡大した要部断面図である。この図に示す半導体装置は、いわゆる半導体チップ１であり、単結晶シリコンからなる半導体基板３の表面側に、例えばＭＯＳトランジスタからなる素子５や、その他の抵抗や容量などの受動素子が設けられ、ＤＲＡＭ、ＳＲＡＭ等のメモリー回路や、ＬＯＧＩＣ回路を構成している。
【００２１】
また、半導体基板３の表面上における素子５の形成領域には、ダミーの導電パターン７が配置され、素子５およびダミーの導電パターン７が形成された半導体基板１の表面側は第１層間絶縁膜９で覆われている。そして、この第１層間絶縁膜９上には、配線１１が形成され、この配線１１を覆う状態で第２層間絶縁膜１３が形成され、この第２層間絶縁膜１３上にボンディングパッド１５が設けられている。また、このボンディングパッド１５上には、例えば電解めっきまたは無電解めっき等によりバンプ１７が形成されている。
【００２２】
ここで、ダミーの導電パターン７は、素子５を構成するゲート配線５ａ（すなわち機能パターン）と同一工程で構成されてものであり、例えばＷＳｉや、ＷＳｉとポリシリコンとの積層膜をパターニングしてなる。ただし、これらのダミーの導電パターン７は、電気的な機能を果たさないダミーパターンとして設けられており、特にその配置状態に特徴がある。すなわち、これらの導電パターン７は、ボンディングパッド１５下方の素子５の形成領域部分に配置されている。
【００２３】
これらの導電パターン７は、素子５の機能が保たれる範囲で、素子５との間隔がより近い位置に配置されていることとする。また、図示したように、素子５を挟むように複数の導電パターン７が配置されるか、または素子５を囲むように導電パターン７が配置されることが好ましい。さらに、導電パターン７間に挟まれた素子５間または導電パターン７に囲まれた素子５間に十分な間隔が有れば、これらの素子５間に、さらに導電パターン７を配置することで、素子５と導電パターン７との間隔をより近い位置とすることが好ましい。
【００２４】
また、導電パターン７は、ボンディングパッド１５の下方に配置されればよいが、ボンディングパッド１５下方に比較的近接した位置であれば、ボンディングパッド１５下方の周囲にも配置されていても良い。
【００２５】
次に、このような構成の半導体チップ（半導体装置）１を、さらに支持基板上に実装してなる半導体装置の構成を、先の図１と共に図２に基づいて説明する。
【００２６】
これらの図に示す半導体装置２０は、支持基板２１上に、図１を用いて説明した構成の半導体チップ１，１を複数個搭載してなる、いわゆるＭＣＭ型の半導体装置の構成図である。ここで、支持基板２１上に搭載される２つの半導体チップ１，１は、それぞれ異なる機能を有するものであることとする。
【００２７】
このうち、支持基板２１には、その一主面側に、配線２０ｂとこの配線２０ｂに接続されたボンディングパッド２０ｃが設けられた配線基板として構成されている。そして、支持基板２１のボンディングパッド２０ｃと、各半導体チップ１，１のボンディングパッド１５との間にバンプ１７を狭持するように、支持基板２１上に各半導体チップ１，１が実装されている。これにより、支持基板２１と各半導体チップ１，１とが、ボンディングパッド２０ｃ−ボンディングパッド１５間に狭持されたバンプ１７によって接続され、さらに半導体チップ１，１間が、支持基板２１のボンディングパッド２０ｃ間に設けられた配線２０ｂによって接続された構成となっている。
【００２８】
以上の構成の半導体チップ１および半導体装置２０では、半導体チップ１，１を支持基板２１上に実装する、いわゆるボンディング時には、バンプ１７に熱と荷重が加えられ、この衝撃が半導体チップ１，１におけるボンディングパッド１５の下方に伝達される。しかしながら、ボンディングパッド１５の下方には、ダミーの導電パターン７が配置されているため、同じくボンディングパッド１５の下方に配置された素子５に対して加わる衝撃がダミーの導電パターン７によって緩和される。
【００２９】
このため、素子５の形成領域１ａの上部にボンディングパッド１５を設けた場合であても、素子５に対してボンディング時のダメージを与えることを防止できる。これにより、半導体チップ１，１におけるボンディングパッド１５の配置位置の自由度が拡大されることになる。この結果、ボンディングパッド１５間を接続する配線の自由度も拡大されるため、引き回し配線を極力短くしてデータの高速化を図ることが可能になる。また、ボンディングパッド１５を配置するための特別な領域を確保する必要がないため、半導体チップ１，１およびこれを搭載した半導体装置２０の小型化を図ることが可能になる。特に、複数の半導体チップ１，１を１つの支持基板２１上に搭載してなる半導体装置２０においては、装置の小型化に対する効果が高い。
【００３０】
しかも、ダミーの導電パターン７は、素子５を構成するゲート配線５ａ（機能パターン）と同一工程で形成されたものであるため、製造工程数を増加させることなく、上述した構成を実現することができる。
【００３１】
＜第２実施形態＞
図３は、第２実施形態の半導体装置における要部を拡大した断面図である。この図に示す半導体装置（すなわち半導体チップ）３０と、図１を用いて説明した第１実施形態の半導体チップ１との異なるところは、第１実施形態の半導体チップ１におけるダミーの導電パターン（７）に換えて、ダミーのプラグ３１とダミーの配線膜パターン３３とを設けたところにあり、その他の構成は同様であることとする。
【００３２】
すなわち、半導体基板３を覆う第１層間絶縁膜９には、ＭＯＳトランジスタからなる素子５に達する接続孔（図示省略）が形成され、この接続孔内を埋め込むプラグ（図示省略）が設けられている。
【００３３】
そして、ダミーのプラグ３１は、このプラグと同一工程で形成されたものであり、例えばＷ膜や、その下地となる密着層等をダミーで形成した接続孔内に埋め込んでなる。ただし、これらのダミーのプラグ３１は、電気的な機能を果たさないダミーパターンとして設けられており、特にその配置状態に特徴がある。すなわち、これらのダミーのプラグ３１は、ボンディングパッド１５下方の素子５の形成領域に、第１実施形態で説明したダミーの導電パターン（７）と同様の配置状態で配置されると共に、次に説明するダミーの配線膜パターン３３を支持するように配置されているのである。
【００３４】
またダミーの配線膜パターン３３は、第１層間絶縁膜９上に形成された配線１１と同一工程で構成されてものであり、例えばアルミニウム膜をパターニングしてなる。ただし、このダミーの配線膜パターン３３は、電気的な機能を果たさないダミーパターンとして設けられており、特にその配置状態に特徴がある。すなわち、この配線膜パターン３３は、ボンディングパッド１５下方の素子５の形成領域部分を覆う状態で配置されている。
【００３５】
また、ダミーの配線膜パターン３３は、ボンディングパッド１５と略等しい大きさであれば、ボンディングパッド１５より若干小さめでも大きめでも良い。そして、この配線膜パターン３３を下方から支持する状態で、ダミーのプラグ３１が設けられていることとする。ただし、ダミーの配線膜パターン３３とダミーのプラグ３１とは、電気的に接続されている必要はない。
【００３６】
このような構成の半導体装置３０（すなわち半導体チップ３０）を、さらに支持基板上に実装してなる半導体装置の構成は、第２実施形態の半導体装置と同様であり、第１実施形態における半導体チップ１の記載を半導体チップ３０と読み替えた構成である。
【００３７】
このような構成の半導体チップ３０をおよびこれを搭載した半導体装置２０では、ボンディングパッド１５の下方に、ダミーの配線膜パターン３３が配置されているため、ボンディング時にボンディングパッド１５の下方に伝達される衝撃が、このダミーの配線膜パターン３３によって一旦緩和されるため、この配線膜パターンの下方に配置された素子に直接伝わることが防止される。しかも、このダミーの配線膜パターン３３が、ダミーのプラグ３１によって支持されているため、ダミーの配線パターン３３よりも下方に伝達される衝撃は、ダミーのプラグ３１に分散され、同じくボンディングパッド１５の下方に配置された素子５に対して加わる衝撃がダミーのプラグ３１によって緩和される。
【００３８】
このため、第１実施形態と同様に、ボンディングパッド１５間を接続する配線の自由度が拡大され、データの高速化を図ることが可能になり、また半導体チップ３０，３０およびこれを搭載した半導体装置２０の小型化を図ることが可能になる。特に、複数の半導体チップ３０，３０を１つの支持基板２１上に搭載してなる半導体装置２０においては、装置の小型化に対する効果が高い。
【００３９】
さらに、ダミーのプラグ３１およびダミーの配線膜パターン３３は、共にもともとの半導体チップ３０を構成する機能パターンと同一工程で形成されたものであるため、製造工程数を増加させることなく、上述した構成を実現することができる。
【００４０】
尚、第２実施形態においては、ダミーのプラグ３１とダミーの配線膜パターン３３との両方を設けた構成の半導体チップ３０を説明した。しかしながら、本発明の半導体装置は、ダミーのプラグ３１およびダミーの配線膜パターン３３の少なくとも一方が配置されている構成であっても良い。どちらか一方が配置されていれば、ボンディング時におけるボンディングパッド１５下方の素子５に加わる衝撃を緩和する効果を得ることができ、しかも工程数を増加させることなく得ることができる。
【００４１】
また、第１実施形態で説明した半導体チップ１（図１参照）に、第２実施形態で説明した構成のダミーの配線膜パターン３３（図３参照）を設けた構成としても良い。
【００４２】
さらに、以上の各実施形態においては、図２を用いて説明した支持基板２１が単なる配線基板で有る場合を説明した。しかしながら、この支持基板２１自体が、半導体基板を用いて形成された半導体チップであっても良く、この場合、この支持基板２１を、第１実施形態または第２実施形態の半導体チップと同様の構成とすることもできる。これにより、支持基板２１となる半導体チップに形成された、ボンディングパッド下の素子に対するダメージを防止することができる。
【００４３】
さらに、以上の各実施形態においては、支持基板上に半導体チップをフェイスダウン実装する場合を説明した。しかしながら、半導体チップのボンディングパッドにボンディングワイヤーが接続される場合であっても、ボンディングパッドに対して衝撃が加わるため、上述したと同様の効果を得ることができる。
【００４４】
【発明の効果】
以上に説明したように本発明の半導体装置によれば、ボンディングパッド下方における素子の形成領域に、機能パターンと同一工程で形成可能なダミーパターンを配置する構成とすることで、製造工程を追加することなく、ボンディング時における素子のダメージを防止することが可能になり、設計の自由度の向上および配線の高速化を達成することが可能になる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の要部構成を示す断面図である。
【図２】図１の半導体装置をさらに支持基板上に実装してなる半導体装置の断面図である。
【図３】第２実施形態の半導体装置の要部構成を示す断面図である。
【図４】従来の半導体装置の断面図である。
【符号の説明】
１，３０…半導体装置（半導体チップ）、１ａ…素子の形成領域、３…半導体基板、５…素子、５ａ…ゲート配線（機能パターン）、７…ダミーの導電パターン、９…第１層間絶縁膜、１１…配線、１３…第２層間絶縁膜、１５…ボンディングパッド、１７…バンプ、２０…半導体装置、２１…支持基板、３１…ダミーのプラグ（ダミーの導電パターン）、３３…ダミーの配線膜パターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a structure for protecting an element from a shock applied to a bonding pad formed on an element formed on a surface side of a semiconductor substrate.
[0002]
[Prior art]
In order to meet demands for smaller, lighter, and lower power consumption electric appliances, mounting technologies for assembling these semiconductor elements with high density have been developed along with high integration techniques for semiconductor elements. Among such mounting technologies, in order to realize a further high-density mounting, in addition to a multilayer wiring supporting substrate, a bare chip mounting, and the like, a multi-chip that mounts and mounts a plurality of semiconductor chips in advance as one electronic component on the same supporting substrate. A chip module (Multi-Chip Module; hereinafter, referred to as MCM) technology has been developed. This MCM technology realizes substantial multifunctionality by incorporating two or more semiconductor chips on one substrate.
[0003]
FIG. 4 is a plan view showing an example of a semiconductor device using such an MCM technique. The semiconductor device shown in this figure is obtained by mounting two semiconductor chips 102 and 103 having different functions face-down on the same support substrate 101. In such a semiconductor device, a bonding pad 101c and a wiring connected thereto are provided on one main surface side of the support substrate 101. Further, on one main surface side of each of the semiconductor chips 102 and 103, there are provided functional regions 102a and 103a in which a plurality of elements are formed, and bonding pads 102c and 103c drawn from these functional regions 102a and 103a. ing.
[0004]
The support substrate 101 and the semiconductor chips 102 and 103 are connected by a bump 104 sandwiched between the bonding pad 101c and the bonding pads 102c and 103c. Further, the support substrate 101 is connected between the semiconductor chip 102 and the semiconductor chip 103. Are connected by a wiring portion provided between the bonding pads 101c.
[0005]
By the way, in the process of manufacturing such an MCM type semiconductor device, heat and a load are applied to the bumps 104 at the time of connecting the semiconductor chips 102 and 103 on the support substrate 101, that is, at the time of bonding. For this reason, the impact force at this time is transmitted from the bump 104 to the functional regions 102a and 103a of the semiconductor chips 102 and 103, and the elements provided in the functional regions 102a and 103a may be damaged.
[0006]
So far, the bonding pads 102c and 103c have been arranged, for example, on the outer peripheral side of the functional regions 102a and 103a, avoiding the locations where the elements are arranged.
[0007]
As another method for preventing damage to the element, an aluminum film having a semicircular cross section and an oxide film formed in an arch shape so as to cover the aluminum film are formed on an interlayer insulating film covering the element. There has been proposed a configuration in which a flattening insulating film for arranging and burying these is formed and a bonding pad is formed on the flattening insulating film. According to this configuration, a semi-circular aluminum film absorbs an impact at the time of bonding in bump connection, thereby preventing damage to the element (see Patent Document 1 below).
[0008]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 2000-15548
[Problems to be solved by the invention]
However, in order to prevent damage to the element due to the impact force during bonding, a configuration in which bumps are arranged avoiding the element arrangement location not only reduces the degree of freedom in the design of the semiconductor device, but also minimizes the length of the routing wiring. For example, it is difficult to speed up data.
[0010]
Further, in the configuration in which an aluminum film having a semicircular cross section is provided, (1) forming an aluminum film, (2) patterning the formed aluminum film, (3) forming a patterned aluminum film, and (4) Since a multi-step process such as formation of a planarization insulating film is added, the manufacturing process of the semiconductor device becomes very complicated.
[0011]
Accordingly, it is an object of the present invention to provide a semiconductor device which can prevent damage to an element during bonding without adding a manufacturing process, can secure design freedom, and can operate at a higher speed.
[0012]
[Means for Solving the Problems]
A first semiconductor device according to the present invention for achieving the above object has the following configuration. That is, the front side of the semiconductor substrate provided with the elements is covered with an interlayer insulating film, and a bonding pad is formed on the interlayer insulating film. A dummy conductive pattern is provided in an element formation region on the surface of the semiconductor substrate below the bonding pad.
[0013]
In the first semiconductor device having such a configuration, the bonding pad is arranged on the formation region of the element where the dummy conductive pattern is formed. For this reason, at the time of bonding, the shock transmitted below the bonding pad is dispersed also to the dummy conductive pattern, so that the shock applied to the element is reduced. Further, since the dummy conductive pattern is provided on the surface of the semiconductor substrate, it is formed in the same step as the functional pattern constituting the element and the plug in the connection hole formed in the interlayer insulating film. It can be.
[0014]
Further, a second semiconductor device according to the present invention is characterized in that it is configured as follows. That is, the surface side of the semiconductor substrate on which the elements are provided is covered with the first interlayer insulating film, and the wiring is provided on the first interlayer insulating film. Further, a second interlayer insulating film is provided on the first interlayer insulating film so as to cover the wiring, and a bonding pad is formed on the second interlayer insulating film. A dummy wiring film pattern formed in the same step as the wiring is provided below the bonding pad and at a position on the surface of the first interlayer insulating film covering the element formation region.
[0015]
In the second semiconductor device having such a configuration, the bonding pads are arranged on the element formation region via the dummy wiring film pattern. For this reason, at the time of bonding, the shock transmitted below the bonding pad is temporarily mitigated by the wiring film pattern, so that it is prevented from directly transmitting to the elements arranged below the wiring film pattern. This wiring film pattern is formed in the same step as the wiring on the first interlayer insulating film, and can be provided without adding a special step.
[0016]
Further, a third semiconductor device according to the present invention is a semiconductor device in which a semiconductor chip is mounted on a support substrate by bump connection, wherein at least one of the support substrate and the semiconductor chip is similar to the above-described first semiconductor device. It is characterized by having the configuration of
[0017]
Further, in a fourth semiconductor device according to the present invention, in a semiconductor device in which a semiconductor chip is mounted on a support substrate by bump connection, at least one of the support substrate and the semiconductor chip is similar to the above-described second semiconductor device. It is characterized by having the configuration of
[0018]
In the third semiconductor device and the fourth semiconductor device having such a configuration, in a semiconductor device in which a shock applied to a bonding pad at the time of bonding is particularly large and face-down mounting is performed by bump connection, a semiconductor chip or a support substrate is provided. The impact applied to the element formed in the above is alleviated.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor device of the present invention will be described in detail with reference to the drawings. In each embodiment, the same components are denoted by the same reference numerals, and redundant description will be omitted.
[0020]
<First embodiment>
FIG. 1 is an enlarged cross-sectional view of a main part of a part of a region where an element is formed in the semiconductor device of the first embodiment. The semiconductor device shown in FIG. 1 is a so-called semiconductor chip 1, in which an element 5 composed of, for example, a MOS transistor and other passive elements such as resistors and capacitors are provided on the surface side of a semiconductor substrate 3 composed of single crystal silicon. It constitutes a memory circuit such as a DRAM and an SRAM, and a LOGIC circuit.
[0021]
A dummy conductive pattern 7 is arranged in a region where the element 5 is formed on the surface of the semiconductor substrate 3, and the surface of the semiconductor substrate 1 on which the element 5 and the dummy conductive pattern 7 are formed is a first interlayer insulating film. 9 covered. A wiring 11 is formed on the first interlayer insulating film 9, a second interlayer insulating film 13 is formed so as to cover the wiring 11, and a bonding pad 15 is provided on the second interlayer insulating film 13. Have been. A bump 17 is formed on the bonding pad 15 by, for example, electrolytic plating or electroless plating.
[0022]
Here, the dummy conductive pattern 7 is formed in the same step as the gate wiring 5a (that is, the functional pattern) constituting the element 5, and is formed by patterning, for example, WSi or a laminated film of WSi and polysilicon. Become. However, these dummy conductive patterns 7 are provided as dummy patterns that do not perform an electrical function, and are particularly characterized in the arrangement state. That is, these conductive patterns 7 are arranged in the formation region of the element 5 below the bonding pad 15.
[0023]
It is assumed that these conductive patterns 7 are arranged at positions closer to the element 5 as long as the function of the element 5 is maintained. Further, as shown in the figure, it is preferable that a plurality of conductive patterns 7 be arranged so as to sandwich the element 5 or that the conductive pattern 7 be arranged so as to surround the element 5. Furthermore, if there is a sufficient space between the elements 5 sandwiched between the conductive patterns 7 or between the elements 5 surrounded by the conductive patterns 7, by further arranging the conductive patterns 7 between these elements 5, It is preferable that the distance between the element 5 and the conductive pattern 7 be closer.
[0024]
The conductive pattern 7 may be arranged below the bonding pad 15, but may be arranged around the area below the bonding pad 15 as long as the conductive pattern 7 is located relatively below the bonding pad 15.
[0025]
Next, the configuration of a semiconductor device in which the semiconductor chip (semiconductor device) 1 having such a configuration is further mounted on a support substrate will be described with reference to FIG.
[0026]
The semiconductor device 20 shown in these figures is a configuration diagram of a so-called MCM type semiconductor device in which a plurality of semiconductor chips 1 and 1 having the configuration described with reference to FIG. Here, the two semiconductor chips 1 and 1 mounted on the support substrate 21 have different functions.
[0027]
Among these, the support substrate 21 is configured as a wiring substrate provided with a wiring 20b and a bonding pad 20c connected to the wiring 20b on one main surface side. Each semiconductor chip 1, 1 is mounted on the support substrate 21 so as to sandwich the bump 17 between the bonding pad 20c of the support substrate 21 and the bonding pad 15 of each semiconductor chip 1, 1. . As a result, the support substrate 21 and each of the semiconductor chips 1 and 1 are connected by the bumps 17 sandwiched between the bonding pads 20c and the bonding pads 15, and the semiconductor chips 1 and 1 are further connected to the bonding pads of the support substrate 21. The configuration is such that they are connected by wiring 20b provided between 20c.
[0028]
In the semiconductor chip 1 and the semiconductor device 20 configured as described above, when the semiconductor chips 1 and 1 are mounted on the support substrate 21, that is, at the time of so-called bonding, heat and a load are applied to the bumps 17. It is transmitted below the bonding pad 15. However, since the dummy conductive pattern 7 is disposed below the bonding pad 15, an impact applied to the element 5 similarly disposed below the bonding pad 15 is reduced by the dummy conductive pattern 7.
[0029]
Therefore, even when the bonding pad 15 is provided above the formation region 1a of the element 5, it is possible to prevent the element 5 from being damaged during bonding. As a result, the degree of freedom in the arrangement position of the bonding pads 15 in the semiconductor chips 1 and 1 is increased. As a result, the degree of freedom of the wiring connecting between the bonding pads 15 is also increased, so that it is possible to shorten the routing wiring as much as possible and to increase the data speed. Further, since it is not necessary to secure a special area for arranging the bonding pads 15, it is possible to reduce the size of the semiconductor chips 1, 1 and the semiconductor device 20 having the semiconductor chips 1, 1 mounted thereon. In particular, in the semiconductor device 20 in which the plurality of semiconductor chips 1 and 1 are mounted on one support substrate 21, the effect of reducing the size of the device is high.
[0030]
Moreover, since the dummy conductive pattern 7 is formed in the same step as the gate wiring 5a (functional pattern) constituting the element 5, the above-described configuration can be realized without increasing the number of manufacturing steps. it can.
[0031]
<Second embodiment>
FIG. 3 is an enlarged cross-sectional view of a main part of the semiconductor device according to the second embodiment. The difference between the semiconductor device (that is, the semiconductor chip) 30 shown in this figure and the semiconductor chip 1 of the first embodiment described with reference to FIG. 1 is that the dummy conductive pattern (7) of the semiconductor chip 1 of the first embodiment is different. ), A dummy plug 31 and a dummy wiring film pattern 33 are provided, and the other configuration is the same.
[0032]
That is, in the first interlayer insulating film 9 covering the semiconductor substrate 3, a connection hole (not shown) reaching the element 5 composed of a MOS transistor is formed, and a plug (not shown) filling the connection hole is provided. .
[0033]
The dummy plug 31 is formed in the same step as the plug, and is formed by embedding, for example, a W film or an adhesive layer serving as a base thereof in a connection hole formed by the dummy. However, these dummy plugs 31 are provided as dummy patterns that do not perform an electrical function, and are particularly characterized in the arrangement thereof. That is, these dummy plugs 31 are arranged in the formation region of the element 5 below the bonding pad 15 in the same arrangement state as the dummy conductive pattern (7) described in the first embodiment. It is arranged so as to support the dummy wiring film pattern 33.
[0034]
The dummy wiring film pattern 33 is formed in the same step as the wiring 11 formed on the first interlayer insulating film 9, and is formed by, for example, patterning an aluminum film. However, this dummy wiring film pattern 33 is provided as a dummy pattern that does not perform an electrical function, and is particularly characterized in its arrangement state. That is, the wiring film pattern 33 is arranged so as to cover the formation region of the element 5 below the bonding pad 15.
[0035]
The dummy wiring film pattern 33 may be slightly smaller or larger than the bonding pad 15 as long as the size is substantially equal to the size of the bonding pad 15. It is assumed that the dummy plug 31 is provided in a state where the wiring film pattern 33 is supported from below. However, the dummy wiring film pattern 33 and the dummy plug 31 do not need to be electrically connected.
[0036]
The configuration of a semiconductor device in which the semiconductor device 30 having such a configuration (that is, the semiconductor chip 30) is further mounted on a support substrate is similar to that of the semiconductor device of the second embodiment, and is different from that of the semiconductor device of the first embodiment. 1 is replaced with the semiconductor chip 30.
[0037]
In the semiconductor chip 30 having such a configuration and the semiconductor device 20 having the semiconductor chip 30 mounted thereon, since the dummy wiring film pattern 33 is arranged below the bonding pad 15, the semiconductor chip 30 is transmitted below the bonding pad 15 during bonding. Since the impact is temporarily mitigated by the dummy wiring film pattern 33, it is prevented from being directly transmitted to an element disposed below the wiring film pattern. Moreover, since the dummy wiring film pattern 33 is supported by the dummy plug 31, the shock transmitted below the dummy wiring pattern 33 is distributed to the dummy plug 31, and the impact of the bonding pad 15 is also reduced. The impact applied to the element 5 arranged below is reduced by the dummy plug 31.
[0038]
For this reason, as in the first embodiment, the degree of freedom of the wiring connecting between the bonding pads 15 is increased, the speed of data can be increased, and the semiconductor chips 30, 30 and the semiconductor mounted with the same are mounted. The size of the device 20 can be reduced. In particular, in the semiconductor device 20 in which the plurality of semiconductor chips 30, 30 are mounted on one support substrate 21, the effect of reducing the size of the device is high.
[0039]
Furthermore, since the dummy plug 31 and the dummy wiring film pattern 33 are both formed in the same process as the functional pattern constituting the original semiconductor chip 30, the above-described configuration can be achieved without increasing the number of manufacturing steps. Can be realized.
[0040]
In the second embodiment, the semiconductor chip 30 having both the dummy plug 31 and the dummy wiring film pattern 33 is described. However, the semiconductor device of the present invention may have a configuration in which at least one of the dummy plug 31 and the dummy wiring film pattern 33 is arranged. If one of them is arranged, the effect of reducing the impact applied to the element 5 below the bonding pad 15 at the time of bonding can be obtained, and it can be obtained without increasing the number of steps.
[0041]
Further, the semiconductor chip 1 (see FIG. 1) described in the first embodiment may be provided with a dummy wiring film pattern 33 (see FIG. 3) having the configuration described in the second embodiment.
[0042]
Furthermore, in each of the above embodiments, the case where the support substrate 21 described with reference to FIG. 2 is a simple wiring substrate has been described. However, the support substrate 21 itself may be a semiconductor chip formed using a semiconductor substrate. In this case, the support substrate 21 has the same configuration as the semiconductor chip of the first or second embodiment. It can also be. This can prevent damage to the elements below the bonding pads formed on the semiconductor chip serving as the support substrate 21.
[0043]
Further, in each of the above embodiments, the case where the semiconductor chip is mounted face down on the support substrate has been described. However, even when a bonding wire is connected to the bonding pad of the semiconductor chip, an impact is applied to the bonding pad, and thus the same effect as described above can be obtained.
[0044]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, a manufacturing process is added by arranging a dummy pattern that can be formed in the same step as the function pattern in the element formation region below the bonding pad. Without this, it is possible to prevent damage to the element during bonding, and it is possible to improve the degree of freedom in design and achieve high-speed wiring.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a main configuration of a semiconductor device according to a first embodiment.
FIG. 2 is a cross-sectional view of the semiconductor device in which the semiconductor device of FIG. 1 is further mounted on a support substrate.
FIG. 3 is a cross-sectional view illustrating a configuration of a main part of a semiconductor device according to a second embodiment.
FIG. 4 is a cross-sectional view of a conventional semiconductor device.
[Explanation of symbols]
1, 30: semiconductor device (semiconductor chip), 1a: element formation region, 3: semiconductor substrate, 5: element, 5a: gate wiring (functional pattern), 7: dummy conductive pattern, 9: first interlayer insulating film Reference numerals 11, wiring, 13, second interlayer insulating film, 15, bonding pad, 17, bump, 20, semiconductor device, 21, support substrate, 31, dummy plug (dummy conductive pattern), 33, dummy wiring film pattern

Claims (8)

表面側に素子が設けられた半導体基板と、
前記半導体基板の表面側を覆う層間絶縁膜と、
前記層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッド下方の前記半導体基板の表面上における前記素子の形成領域に設けられたダミーの導電パターンとを備えた
ことを特徴とする半導体装置。A semiconductor substrate provided with elements on the front side,
An interlayer insulating film covering a surface side of the semiconductor substrate,
A bonding pad formed on the interlayer insulating film;
A dummy conductive pattern provided in a region where the element is formed on a surface of the semiconductor substrate below the bonding pad. 請求項１記載の半導体装置において、
前記ダミーの導電パターンは、前記素子を構成する機能パターンと同一工程で形成されたものである
ことを特徴とする半導体装置。The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the dummy conductive pattern is formed in the same step as a functional pattern forming the element. 請求項１記載の半導体装置において、
前記ダミーの導電パターンは、前記層間絶縁膜に形成された接続孔内のプラグと同一工程で形成されたものである
ことを特徴とする半導体装置。The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the dummy conductive pattern is formed in the same step as a plug in a connection hole formed in the interlayer insulating film. 表面側に素子が設けられた半導体基板と、
前記半導体基板の表面側を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上に設けられた配線と、
前記配線を覆う状態で前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッドの下方において、前記素子の形成領域を覆う前記第１層間絶縁膜の表面上位置に前記配線と同一工程で形成されたダミーの配線膜パターンとを備えた
ことを特徴とする半導体装置。A semiconductor substrate provided with elements on the front side,
A first interlayer insulating film covering a surface side of the semiconductor substrate;
A wiring provided on the first interlayer insulating film;
A second interlayer insulating film provided on the first interlayer insulating film so as to cover the wiring;
A bonding pad formed on the second interlayer insulating film;
A semiconductor device comprising a dummy wiring film pattern formed in the same step as the wiring at a position on the surface of the first interlayer insulating film covering the element formation region below the bonding pad. . 請求項４記載の半導体装置において、
前記ボンディングパッド下方の前記半導体基板の表面上における前記素子の形成領域には、ダミーの導電パターンが設けられている
ことを特徴とする半導体装置。The semiconductor device according to claim 4,
A semiconductor device, wherein a dummy conductive pattern is provided in a region where the element is formed on a surface of the semiconductor substrate below the bonding pad. 請求項５記載の半導体装置において、
前記ダミーの導電パターンは、前記第１層間絶縁膜に形成された接続孔内のプラグと同一工程で形成されたものであり、前記ダミーの配線膜パターンを支持する状態で設けられている
ことを特徴とする半導体装置。The semiconductor device according to claim 5,
The dummy conductive pattern is formed in the same step as a plug in a connection hole formed in the first interlayer insulating film, and is provided so as to support the dummy wiring film pattern. Characteristic semiconductor device. バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、
前記支持基板および前記半導体チップの少なくとも一方は、
表面側に素子が設けられた半導体基板と、
前記半導体基板の表面側を覆う層間絶縁膜と、
前記層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッド下方の前記半導体基板の表面上における前記素子の形成領域に設けられたダミーの導電パターンとを備えた
ことを特徴とする半導体装置。In a semiconductor device in which a semiconductor chip is mounted on a supporting substrate by bump connection,
At least one of the support substrate and the semiconductor chip,
A semiconductor substrate provided with elements on the front side,
An interlayer insulating film covering a surface side of the semiconductor substrate,
A bonding pad formed on the interlayer insulating film;
A dummy conductive pattern provided in a region where the element is formed on a surface of the semiconductor substrate below the bonding pad. バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、
前記支持基板および前記半導体チップの少なくとも一方は、
前記半導体基板の表面側を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上に設けられた配線と、
前記配線を覆う状態で前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッドの下方において、前記素子の形成部を覆う前記第１層間絶縁膜の表面上位置に前記配線と同一工程で形成されたダミーの配線膜パターンとを備えた
ことを特徴とする半導体装置。In a semiconductor device in which a semiconductor chip is mounted on a supporting substrate by bump connection,
At least one of the support substrate and the semiconductor chip,
A first interlayer insulating film covering a surface side of the semiconductor substrate;
A wiring provided on the first interlayer insulating film;
A second interlayer insulating film provided on the first interlayer insulating film so as to cover the wiring;
A bonding pad formed on the second interlayer insulating film;
A semiconductor wiring device provided with a dummy wiring film pattern formed in the same step as the wiring at a position above a surface of the first interlayer insulating film covering the element formation portion below the bonding pad; .
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