JP2004342862A - Semiconductor device and its manufacturing method, false wafer and its manufacturing method, and multi-chip module - Google Patents

Semiconductor device and its manufacturing method, false wafer and its manufacturing method, and multi-chip module Download PDF

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Masaki Hatano
正喜 波多野
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Sony Corp
ソニー株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has an external terminal easily connected with a plurality of chip components and an external apparatus and can be formed at a low cost and its manufacturing method, a false wafer and its manufacturing method, and a multi-chip module. <P>SOLUTION: A W-shaped recess is formed on the external side face 31 of a chip component 3. An interconnection 20 extracted from the electrode 5 of the chip component 3 is led to the rear face 36 side along the inclined surface of the W-shaped recess. Then, the rear face 36 is ground to expose the interconnection 20 at the bottom of the recess. After the interconnection 22 of the rear face 36 is formed in connection with the exposed part of the interconnection 20, an opening is formed in a protection film 21 formed on the front surface 35 to form the external terminal 16 of the front surface 35, and an opening is formed in a protection film 25 formed on the rear face 36 to form an external terminal 23 of the rear face 36. A series of these processes are conducted as one job on the false wafer 29. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びにマルチチップモジュールに関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, pseudo wafer and a manufacturing method thereof, and to a multi-chip module.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来、携帯用電子機器の小型・軽量化、高速化の要求に対し、一つの方法として、ICの高集積化、微細化を図って複数の機能をワンチップ(システムLSI)化しているが、歩留低下等による製造コストの増大等の問題でシステムLSIを低コストで実現することが難しくなっている。 Conventionally, smaller and lighter portable electronic equipment, in response to a request of higher speed, as one method, high integration of IC, but the aim of miniaturization has turned into one chip (system LSI) a plurality of functions, it has become difficult to realize a system LSI at low cost a problem such as an increase in manufacturing cost due to yield reduction or the like. 一方で、複数の半導体チップをワンパッケージ化したMCM(Multi Chip Module)が提案されている。 On the other hand, MCM was single package a plurality of semiconductor chips (Multi Chip Module) has been proposed.
【0003】 [0003]
MCMは多層配線基板に半導体チップを配置しているが、搭載する半導体チップの接続端子ピッチが狭くなると配線基板の製造が難しくなり、基板のコストアップとなる。 MCM is are disposed semiconductor chip to the multilayer wiring board, the production of a wiring board connecting terminal pitch of the semiconductor chip is narrowed to be mounted becomes difficult, the cost of the substrate. また、バンプやワイヤボンディング、タブ等で接続するため、接続端子数に制限がある上、その平面視面積は搭載半導体チップの平面視面積の総和より大きくなってしまう。 The bump and wire bonding for connecting a tab or the like, on the limited number of connection terminals, a plan view area becomes larger than the sum of the plan view area of ​​the mounting semiconductor chips. 更に、信号伝達が遅くなり、性能低下等の問題がある。 Further, the signal transmission is delayed, there are problems such performance degradation.
【0004】 [0004]
MCMの製造技術については、複数のベアチップをその表面が平坦になるように支持基板上に貼り付けて配線することにより、生産性よく配線することが開示されている(後述の特許文献1参照)。 For MCM fabrication techniques, by a plurality of bare chips that surface wiring pasted on the supporting substrate such that the flat, be routed with high productivity is disclosed (see Patent Document 1 below) . また、機能別に作製した複数個の半導体チップを互いに隣接して接着することにより、四辺形に形成した合成チップをウェーハ上に貼り付け、このチップのアクティブ面を平坦化して露出させたチップの外部接続端子から配線することにより、小面積化した合成チップを小さいパッケージに形成することが開示されている(後述の特許文献2参照)。 Further, by bonding adjacent a plurality of semiconductor chip prepared by function together pasted synthesis chip formed in a quadrilateral on a wafer, the chip is exposed to planarize the active surface of the chip external by wiring from the connection terminal, it is disclosed that the formation in small packages combining chip having a smaller area (see Patent Document 2 below). 更に、支持基板に良品チップを貼り付けた後に、保護物質を被着して剥離することで疑似ウェーハを作製し、その上に半導体プロセスにより配線することが開示されている(後述の特許文献3参照)。 Moreover, after sticking the non-defective chip to the support substrate, the protective material to produce a pseudo wafer by peeling by adhering, Patent Document 3 that on that wiring is disclosed by a semiconductor process (described later that reference).
【0005】 [0005]
このうち、本出願人が提起した特許文献3(以下、先願発明と称する。)は、自社製又は他社製の区別なく、ウェーハより半導体チップを切り出した後、オープン/ショート或いはDC(直流)電圧測定により良品と確認された半導体ベアチップのみを疑似ウェーハ上に再配置し、これに所定の製造工程を施してチップ状電子部品を作製するものであるが、その製造プロセスを図25に示す。 Among them, Patent Document 3 by the present applicant filed (hereinafter, referred to as the prior invention.) Is-house or alike, third-party, was cut out semiconductor chip from the wafer, open / short or DC (direct current) reposition only the semiconductor bare chip which is confirmed as a good product by the voltage measured on the pseudo wafer, but is intended to produce a chip-shaped electronic component by performing a predetermined manufacturing process to illustrate a manufacturing process in FIG. 25.
【0006】 [0006]
即ち、図25(a)は、仮の支持基板として用いた石英基板1を示す。 That is, FIG. 25 (a) shows the quartz substrate 1 was used as a temporary supporting substrate. 但し、基板への加熱プロセスは400℃以下であるため、安価なガラス基板も使用でき、また、この石英基板1は繰り返し使用可能である。 However, since the heating process of the substrate is 400 ° C. or less, inexpensive glass substrates can be used, also, the quartz substrate 1 is can be used repeatedly.
【0007】 [0007]
次に、図25(b)のように、石英基板1上に、紫外線を照射されると粘着力が低下する例えばアクリル系の粘着シート2を貼り付ける。 Next, as shown in FIG. 25 (b), the on quartz substrate 1, the adhesive strength is irradiated with ultraviolet rays joining the adhesive sheet 2 for example acrylic decreases.
【0008】 [0008]
次に、図25(c)のように、良品と確認された複数の良品ベアチップ3をチップ表面(デバイス面)28を下向きに配列して粘着シート2に貼り付ける。 Next, as shown in FIG. 25 (c), pasting a plurality of non-defective bare chips 3 confirmed as a good product to the adhesive sheet 2 are arranged downward the chip surface (device surface) 28. なお、良品ベアチップ3は、通常のウェーハ工程でダイシングして、使用したダイシングシート(図示せず)の延伸状態から取り出してもよく、チップトレイから移載してもよい。 Incidentally, good bare chips 3 are diced in a conventional wafer process, may be removed from the stretching condition of the dicing sheet used (not shown) may be transferred from the chip tray.
【0009】 [0009]
次に、図25(d)のように、良品ベアチップ3上から有機系絶縁性樹脂、例えばエポキシ系等の樹脂4をスピンコート法か印刷法により、均一に塗布する。 Next, as shown in FIG. 25 (d), an organic insulating resin over good bare chip 3, for example, the resin 4 such as epoxy based by spin coating or printing method, applied uniformly.
【0010】 [0010]
次に、図25(e)のように、石英基板1の裏側51より紫外線を照射して、粘着シート2の粘着力を弱め、樹脂4で側面及び裏面が連続して固められた複数の良品ベアチップ(以下、半導体チップ、チップ又はチップ部品と称することがある。)3を配した疑似ウェーハ29を石英基板1から接着面52で剥離する。 Next, as shown in FIG. 25 (e), by irradiating ultraviolet rays from the back side 51 of the quartz substrate 1, weakening the adhesive force of the adhesive sheet 2, a plurality of non-defective with hardened the side and back of resin 4 continuously bare chip (hereinafter, the semiconductor chip, may be referred to as a chip or chip component.) is peeled at the adhesive surface 52 3 of the pseudo wafer 29 which arranged a quartz substrate 1.
【0011】 [0011]
次に図25(f)のように、良品ベアチップ表面28(デバイス面)が上になるように疑似ウェーハ29をひっくり返す。 Next, as in FIG. 25 (f), non-defective bare chip surface 28 (device surface) is turned over the pseudo wafer 29 so that the upper. 下図は疑似ウェーハ29の一部を拡大図示したものであり、図示の如く、Si基板上にSiO 膜7を介してA1電極パッド5及びパッシベーション膜8が形成されている。 Figure is an enlarged view illustrating a portion of the pseudo wafer 29, as illustrated, A1 electrode pads 5 and the passivation film 8 through the SiO 2 film 7 on the Si substrate is formed.
【0012】 [0012]
その後、無電解めっき法により、開口されたAl電極パッド5の上面のみに、選択的にNiめっき層を形成し、この上に配したはんだペーストを加熱溶融してはんだバンプをウェーハ一括で形成後に、再度プローブ検査により電気的特性を測定することにより、更により確実に良品チップのみを選別する。 Then, by electroless plating, only on the upper surface of the apertured Al electrode pad 5 are selectively formed Ni plating layer, solder bumps by heating and melting the solder paste placed on the after formation in the wafer bulk , by measuring the electrical characteristics by probing again select only even more reliably good chips.
【0013】 [0013]
上記のように形成した半導体チップ3は、ワンチップに個片化後、例えば図28に示すようにはんだバンプ33を介して回路基板39の電極40にマウントしたり、例えば図29に示すようにチップ3を並列に配し、この複数のチップ3間の再配置配線12(半導体チップ内の配線をチップ上の任意の位置に引き出して行う配線)を行うことにより、回路構成をしてMCMを構成することができる。 Semiconductor chip 3 formed as described above, after singulation in one chip, for example, to mount the electrode 40 of the circuit board 39 via a solder bump 33 as shown in FIG. 28, for example, as shown in FIG. 29 arranged chip 3 in parallel, by rearranging wiring between the plurality of chips 3 12 (wiring performed drawer at any position on the chip wiring in a semiconductor chip), the MCM to the circuit configuration it can be configured. また、図示しないが半導体チップ3の電極パッド5から接続孔を介して絶縁層上に配線を導出し、更にこのような構造を積み上げて多層構造化することにより、回路基板へのマウント時に任意の位置に再配置配線を行って多ピン化に対応することもでき、これらを疑似ウェーハ29上で一括して行うことができる。 Although not shown derives the wiring on the insulating layer through a connection hole from the electrode pads 5 of the semiconductor chip 3, further by a multilayer structure of stacked such a structure, any when mounting to a circuit board also provides support for multiple pins perform relocation wirings on position, it can be performed collectively these on pseudo wafer 29.
【0014】 [0014]
このように、先願発明によれば、半導体チップの電極面以外(即ち、チップの側面及び裏面)が連続した保護物質によって保護されるので、チップ化後のハンドリングにおいてチップが保護され、ハンドリングが容易となる。 Thus, according to the prior invention, except the electrode surface of the semiconductor chip (i.e., the side surface and the back surface of the chip) since is protected by successive protective material, the chip is protected in handling after chip, handling easy to become.
【0015】 [0015]
また、半導体ウェーハから切出した良品のみを選択して再配置しているので、あたかも全品が良品チップからなる疑似ウェーハが得られ、配置した良品チップに対してウェーハ一括でのバンプ処理等が可能となり、低コストのバンプチップを形成できると共に、半導体チップを疑似ウェーハから切り出す際に、チップ間の保護物質の部分を切断することになるので、半導体チップ本体への悪影響(歪みやばり、亀裂等のダメージ)を抑えて容易に切断することができる。 Further, since the only rearranged by selecting non-defective cut out from a semiconductor wafer, as if all materials are obtained pseudo wafer comprising a non-defective chip, can bump processing of the wafer batch and will respect the placed good chip , it is possible to form a low-cost bump chip, when cutting out the semiconductor chip from the pseudo wafer, it means to cut the portion of the protective material between the chips, to the semiconductor chip body adverse (distortion and burrs, cracks, etc. can be cut easily with reduced damage).
【0016】 [0016]
しかも、保護物質によってチップの側面及び裏面が覆われているため、Ni無電解めっき処理も可能である。 Moreover, since it is covered the side surface and the back surface of the chip with a protective material, Ni electroless plating process is also possible. そして、自社製ウェーハのみならず、他社から購入したベアチップでも容易にはんだバンプ処理等が可能になる。 And, not-house wafer only, it becomes possible to easily solder bump processing, and the like in the bare chips purchased from other companies.
【0017】 [0017]
また、MCMに搭載される異種LSIチップを全て同一半導体メーカーから供給されるケースは少なく、SRAM、フラッシュメモリーやマイコン、更にCPU(中央演算処理ユニット)を、それぞれ得意とする半導体メーカーから別々にチップで供給してもらい、これらをMCM化することもできる等の優れた特徴を有している。 Also, fewer cases supplied from all the different LSI chips mounted the same semiconductor manufacturer MCM, SRAM, flash memory or a microcomputer, a further CPU (central processing unit), separately from the semiconductor manufacturer that specializes respectively chip in asked to supply, has excellent characteristics such as these may also be MCM of.
【0018】 [0018]
上記した先願発明の半導体チップ3の再配置配線を疑似ウェーハ29上で行う場合、例えば図26〜図27のような方法で行うことができる。 When performing rearrangement wiring of the semiconductor chip 3 of the prior invention described above on the pseudo wafer 29 can be performed, for example, the method shown in FIG. 26 to FIG. 27.
【0019】 [0019]
図26(a)は、上記した図25(f)の下図(一部の拡大図)を示す。 FIG. 26 (a) shows a figure (part of enlarged view) of FIG. 25 described above (f). 即ち、疑似ウェーハ29を構成する保護物質としての樹脂4により、側面及び裏面を覆われて一体化された半導体チップ3上に、Alからなる電極パッド5(以下、電極と称する。)が配され、この電極5が露出するようにパッシベーション膜8が形成されている。 That is, the resin 4 as a protective material constituting the pseudo wafer 29, on the semiconductor chip 3 integrated covered the sides and back, the electrode pads 5 made of Al (hereinafter, referred to as the electrode.) Is arranged the passivation film 8 is formed so that this electrode 5 is exposed.
【0020】 [0020]
この後に形成する配線はセミアディティブ法により形成されるが、簡略して図示する。 Wiring formed later is formed by a semi-additive method, but shown in simplified. まず、図26(b)に示すように、パッシベーション膜8を被覆するように層間絶縁膜9を形成後に、図26(c)に示すように、上面の全面にめっき用の電極となるシードメタルとして、Alと密着性の良いTiのスパッタ膜10を形成する。 First, as shown in FIG. 26 (b), after forming an interlayer insulating film 9 so as to cover the passivation film 8, as shown in FIG. 26 (c), a seed metal as an electrode for plating the entire surface of the upper surface as to form a sputtered film 10 of good adhesion to the Al Ti.
【0021】 [0021]
次に、図26(d)に示すように、スパッタ膜10上にフォトリソグラフィ技術によってフォトレジスト膜11を形成後に、図27(e)に示すように、Cuを用いて配線となる電解めっき膜12Aを形成する。 Next, as shown in FIG. 26 (d), after forming a photoresist film 11 by photolithography on the sputtered film 10, as shown in FIG. 27 (e), electrolytic plating film serving as the wiring using Cu 12A to the formation. これにより、Alと密着性の良いTiをシードメタルとすることにより、Tiのスパッタ膜10上にCuを容易にめっきすることができる。 Thus, by the good Ti adhesion between the Al and the seed metal, it can be easily plated Cu on the sputtered film 10 of Ti.
【0022】 [0022]
次に、図27(f)に示すように、フォトレジスト膜11を除去し、このフォトレジスト膜11下のスパッタ膜10をウェットエッチング等で除去することにより、再配置した配線12が形成される。 Next, as shown in FIG. 27 (f), removing the photoresist film 11, by removing the photoresist film 11 sputtered film 10 under the wet etching or the like, the wiring 12 was rearranged to form .
【0023】 [0023]
次に、図27(g)に示すように、上部の全面を保護膜13で被覆後に、図27(h)に示すように、保護膜13に配線12との接続孔6を形成し、外部端子15を露出させる。 Next, as shown in FIG. 27 (g), after covering the top of the entire surface with a protective film 13, as shown in FIG. 27 (h), to form a connection hole 6 and the wiring 12 in the protective film 13, an external exposing the terminals 15.
【0024】 [0024]
上記の方法により、同一の疑似ウェーハ29上に複数個又は複数種のチップ部品を並列に配し、MCMの回路を形成するための再配置配線をウェーハレベルで一度に行うことができる。 By the above method, a plurality or more of chip parts arranged in parallel on the same pseudo wafer 29, relocation wirings for forming circuits of the MCM can be performed at a time at the wafer level. しかも、先願発明は、半導体ウェーハから切り出した良品チップのみを選んで再配置し、その側面及び裏面を樹脂で覆って一体化し、更に特性検査を行って、100%良品チップが配された疑似ウェーハ上で、これらのチップに対して一括してチップ間の再配置配線を行うことができ、MCMを疑似ウェーハ段階で形成することができる等の優れた特長を有している。 Moreover, the pseudo prior invention, relocates to choose only good chip cut from the semiconductor wafer, the side surface and the back surface integrally covered with resin, further subjected to characteristic inspection, the 100% non-defective chips arranged on the wafer, collectively for these chips can be rearranged wiring between chips have excellent characteristics, such as can be formed MCM pseudo wafer stage.
【0025】 [0025]
【特許文献1】 [Patent Document 1]
特開平7−202115号(第5頁左欄、図1及び図3) JP 7-202115 (5, left column, 1 and 3)
【特許文献2】 [Patent Document 2]
特開平11−330350号(第6頁右欄、図5及び図6) JP 11-330350 (6, right column, Figs. 5 and 6)
【特許文献3】 [Patent Document 3]
特開2001−308116号(第5頁左欄、第7頁右欄及び図2) JP 2001-308116 (5, left column, page 7, right column, and Figure 2)
【0026】 [0026]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、従来は先願発明においても、半導体チップ3の外部端子が疑似ウェーハ29の表面側にしか形成されていないため、裏面側で外部機器等との接続ができないという問題や、積層構造のMCMを形成できないという問題があった。 However, even in the conventional prior invention, since the external terminals of the semiconductor chip 3 is not formed only on the surface side of the pseudo wafer 29, and a problem that can not be connected with an external device such as the back side, MCM laminate structure there is a problem that can not be formed.
【0027】 [0027]
そこで本発明の目的は、複数のチップ部品間及び外部機器との接続が容易な外部端子を有し、かつこれを低コストで形成可能な半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びにマルチチップモジュールを提供することにある。 It is an object of the present invention, a plurality of have easy external terminal connection between the chip component and between the external device, and which can form a semiconductor device and a manufacturing method thereof at low cost, the pseudo wafer and a manufacturing method thereof, and to provide a multichip module.
【0028】 [0028]
【課題を解決するための手段】 In order to solve the problems]
即ち、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われているチップ部品を有する半導体装置において、前記チップ部品の前記電極の外部端子が、前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成されていることを特徴とする、半導体装置(以下、本発明の半導体装置と称する。)に係るものである。 That is, the present invention, electrodes are provided on one surface side, a semiconductor device having a chip component is at least the side surface and the other surface other than the electrode surface is covered with a protective material, the electrodes of the chip component external terminals, the one surface and from this, characterized in that it is formed at least on the other surface of the other surface opposite to the semiconductor device (hereinafter, referred to as a semiconductor device of the present invention. ) to those of.
【0029】 [0029]
また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われたチップ部品の複数個が、前記保護物質によって一体化されてなる疑似ウェーハを作製する工程と、 Further, the present invention is provided an electrode on one side, a plurality of chip components, at least the side and the other surface covered with a protective material other than the electrode surface are integral with said protective substance and the process for manufacturing the pseudo wafer,
前記疑似ウェーハにおける前記チップ部品の前記電極の外部端子を前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成する工程と、 And forming at least the other surface of the other surface opposite the one surface of the external terminals of the electrodes of the chip component in the pseudo wafer and from this,
前記複数個のチップ部品間で少なくとも前記保護物質を切断する工程とを有することを特徴とする、半導体装置の製造方法(以下、本発明の半導体装置の製造方法と称する。)に係るものである。 Characterized by a step of cutting at least the protective material between the plurality of chip components, a method of manufacturing a semiconductor device in which according to (hereinafter, referred to as a method of manufacturing a semiconductor device. Of the invention) .
【0030】 [0030]
本発明の半導体装置及びその製造方法によれば、一方の面側に電極を設けられたチップ部品が、電極面以外の少なくとも側面及び他方の面が保護物質で覆われているので、チップ化後のハンドリング時にチップ部品が保護され、ハンドリングが容易となると共に、保護物質の位置で切断してチップ部品に個片化することができるために、切断時にチップ部品がダメージ(亀裂や歪み等)を受けることがない。 According to the semiconductor device and its manufacturing method of the present invention, the chip component provided with electrodes on one surface side, since at least the side surface and the other surface other than the electrode surface is covered with the protective material, after chip chip components are protected during handling, handling with is facilitated, in order to be able to singulated chip component is cut at the position of the protective material, the chip component during cutting damage (the crack or distortion, etc.) It does not receive.
【0031】 [0031]
この構造において、チップ部品の外部端子が、一方の面とこれとは反対側の他方の面とのうち、少なくとも他方の面に形成されるので、このチップ部品の実装基板への実装時には、少なくとも他方の面の外部端子を介して接続が可能であり、また、他方の面の任意の位置に外部端子を設けることができ、設計の自由度が大きいと共に、この外部端子を介して実装可能であるために実装時の熱ストレスによるチップ部品の一方の面側(電極面側)への影響を緩和することができる。 In this structure, the external terminals of the chip component, of the other surface opposite one surface and with this, since it is formed at least on the other side, at the time of mounting on the mounting substrate of the chip component, at least it can be connected via an external terminal of the other side, also, it is possible to provide an external terminal at an arbitrary position on the other side, with a large degree of freedom in design, it can be implemented through the external terminals it is possible to mitigate the effects of the one side of the chip component (the electrode surface) due to thermal stress during mounting for certain.
【0032】 [0032]
この場合、側面及び他方の面が保護物質で覆われているため、この保護物質によってチップ部品に対し絶縁分離を行いながら、保護物質の側面又は内部を通して一方の面の電極を他方の面側の外部端子に導びくための配線を形成することができ、かつ、保護物質によって前記配線を保護することができる。 In this case, since the side surface and the other surface covered with a protective material, while isolation to the chip component by the protective material, through the side or the inside of the protective substance on one surface electrode and the other surface side of the it is possible to form a wiring for electrically creel to the external terminal, and can protect the wiring with a protective material.
【0033】 [0033]
また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われたチップ部品の複数個が、前記保護物質によって一体化されてなる疑似ウェーハであって、前記チップ部品の前記電極の外部端子が前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成されている、疑似ウェーハ(以下、本発明の疑似ウェーハと称する。)に係るものである。 Further, the present invention is provided an electrode on one side, a plurality of chip components, at least the side and the other surface covered with a protective material other than the electrode surface are integral with said protective substance a pseudo wafer, the chip external terminals the one surface of the electrode of the component to this is formed on at least the other surface of the other surface opposite to the pseudo wafer (hereinafter, this those of the pseudo wafer and referred.) of the invention.
【0034】 [0034]
また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われたチップ部品の複数個が、前記保護物質によって一体化されてなる疑似ウェーハの製造方法において、前記疑似ウェーハにおける前記チップ部品の前記電極の外部端子を前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成する工程を有することを特徴とする、疑似ウェーハの製造方法(以下、本発明の疑似ウェーハの製造方法と称する。)に係るものである。 Further, the present invention is provided an electrode on one side, a plurality of chip components, at least the side and the other surface covered with a protective material other than the electrode surface are integral with said protective substance the method of manufacturing a pseudo wafer, the chip the one surface of the external terminal of the electrode parts in the pseudo wafer and to this further comprising the step of forming at least the other surface of the other surface opposite wherein the method of manufacturing a pseudo wafer which relates to the (hereinafter referred to as the production method of the pseudo wafer. of the present invention).
【0035】 [0035]
本発明の疑似ウェーハ及びその製造方法によれば、一方の面側に電極を設けられたチップ部品の複数個が、その電極面以外の少なくとも側面及び他方の面が保護物質で覆われ、一体化されているので、良品チップのみを選択して再配置し、あたかも全品が良品チップからなる疑似ウェーハ上で、チップ部品に対して一括での低コストなバンプ処理が可能となると共に、保護物質の位置で切断してチップ部品に個片化することができるので、チップ部品がダメージ(歪み、亀裂等)を受けることがなく、しかも、保護物質によってチップ部品の側面及び他方の面が覆われているため、Ni無電解めっき処理も可能であり、自社製、他社製の区別なくはんだバンプ処理等が可能になる。 According to the pseudo wafer and the manufacturing method thereof of the present invention, a plurality of one-chip component electrodes provided on the surface side of at least the side surface and the other surface other than the electrode surface is covered with a protective material, integrated since they are re-arranged by selecting only non-defective chips, though all goods is on the pseudo wafer made of good chips, along with low-cost bump processing in batch to the chip component it is possible, the protective substance it is possible to singulated chip component is cut at the position, the chip component damage (distortion, cracking, etc.) without undergoing, moreover, covered the side and the other face of the chip component by the protective substance are for, are also possible Ni electroless plating process, it is possible to-house, bump processing such as solder without distinction of third-party.
【0036】 [0036]
そして、このチップ部品の外部端子が、一方の面とこれとは反対側の他方の面とのうち少なくとも他方の面に形成されるので、この疑似ウェーハを切断して得られたチップ部品の実装基板への実装時には、少なくとも他方の面の外部端子を介して接続が可能であり、上記した本発明の半導体装置と同様の効果が奏せられる、再現性の良いチップ部品を有する疑似ウェーハを提供できる。 Then, the external terminals of the chip component, since one surface and to this is formed on at least the other surface of the other surface opposite to mounting the chip components obtained by cutting the pseudo wafer during mounting to a substrate, but may be connected via an external terminal of at least the other surface, the same effect as the semiconductor device of the present invention described above are obtained if, provides a pseudo wafer having a good reproducibility chip components it can.
【0037】 [0037]
また、本発明は、上記した本発明の半導体装置によって構成され、この半導体装置が有する複数の前記チップ部品間が前記外部端子を介して互いに接続されている、マルチチップモジュール(以下、本発明のマルチチップモジュールと称する。)に係るものである。 Further, the present invention is constituted by a semiconductor device of the present invention described above, this among a plurality of the chip components in a semiconductor device are connected to each other via the external terminal, the multi-chip module (hereinafter, the present invention those of the called multichip modules.).
【0038】 [0038]
本発明のマルチチップモジュールによれば、このマルチチップモジュールを構成するチップ部品が、上記した本発明の半導体装置によって構成されるので、複数のチップ部品の積層構造又は並列配置のマルチチップモジュールであっても、この複数のチップ部品間の接続をこれらのチップ部品の外部端子を介して行うことができる。 According to the multi-chip module of the present invention, the chip component constituting the multi-chip module, since it is constituted by a semiconductor device of the present invention described above, there a multi-chip module of a laminated structure or parallel arrangement of a plurality of chip components even, the connection between the plurality of chip parts can be performed via the external terminals of the chip components.
【0039】 [0039]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
上記した本発明の半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びにマルチチップモジュールにおいては、前記側面の保護物質の外側面に、前記一方の面(電極面又は表面)の外部端子と、他方の面(裏面)の外部端子とを接続するための導電体が形成され、前記導電体が、前記保護物質に傾斜外側面又は垂直貫通孔を設け、この傾斜外側面または垂直貫通孔に形成されていることが、めっき膜の如き導電体を形成し易くし、他方の面に外部端子を形成し易い点で望ましい。 Semiconductor device and manufacturing method thereof of the present invention described above, the pseudo wafer and a manufacturing method thereof, as well as in the multi-chip module, the outer surface of the protective material of the side, and the external terminals of the one surface (electrode surface or surface) are conductors formed for connecting the external terminals of the other surface (back surface), the conductive body, an inclined outer surface or vertical through-hole provided in the protective substance, the inclined outside surface or vertical through hole that is formed, and easily formed such conductors plated film, desirable in easily form the external terminals on the other side.
【0040】 [0040]
この場合、前記複数個のチップ部品間において、前記側面の保護物質に凹部(例えば傾斜面を有する溝、又はスルーホール)を形成し、この面上に前記一方の面の外部端子と他方の面の外部端子とを接続するための導電体を形成した後、前記他方の面側から少なくとも前記保護物質を部分的に研削により除去し、この除去面に前記導電体を露出させ、この露出した導電体に接続した前記他方の面の前記外部端子を形成することが望ましい。 In this case, among the plurality of chip components, (a groove having, for example, inclined plane, or through holes) recess in the protective material of the side to form an external terminal and the other surface of the one surface on the surface after forming a conductor for connecting the external terminals, at least the protective material from the other surface side is removed by partially grinding, to expose the conductor on the removal surface, conductive that the exposed it is desirable to form the external terminals of the other surface connected to the body.
【0041】 [0041]
更に、前記凹部を前記チップ部品の厚みよりも深く形成することにより、前記保護物質の部分的除去によって、傾斜面又は垂直面を呈した前記凹部の面上に前記導電体を残し、この除去面に導電体を露出させることが望ましい。 Further, by deeper than the recess thickness of the chip components, the by partial removal of the protective substance, leaving the conductor on the surface of said recess presenting an inclined surface or a vertical surface, the removal surface exposing the electrical conductor is desirable.
【0042】 [0042]
また、前記一方の面に前記外部端子を形成するための絶縁性保護膜下において、前記凹部においてこの絶縁性保護膜の材料が、前記側面の保護物質の材料に対し、物性が大きく異なる場合や凹部の平坦化が得られない場合には、前記凹部に対しては、前記絶縁性保護膜とは異なる絶縁物質(側面の保護物質と同じ材料)を前記傾斜外側面の前記導電体上に設け、この上に絶縁性保護膜を形成し、二重構造にしてもよい。 Further, the insulating protective film of a for forming the external terminal on the one surface, the material of the insulating protective film in the recess, relative to the material of the protective material of the side, Ya if physical properties are significantly different when the flattening of the recess is not obtained, for the recess, the provided insulating protective film different insulating materials and the (same material as the protective substance of the sides) on the conductor of the inclined outer surface , to form an insulating protective layer thereon, or may be a double structure.
【0043】 [0043]
また、前記一方の面に前記外部端子を形成するための絶縁性保護膜下において、導電性物質(例えばペースト)を前記外側面の前記導電体上に接して設けてもよい。 Further, the insulating protective film of a for forming the external terminal on the one surface may be provided a conductive material (e.g., paste) over and in contact with the conductor of the outer surface. これにより、前記他方の面側の保護物質の過剰な除去等による前記導電体の接続不良を補うことができる。 This makes it possible to compensate for the poor connection of the conductor due to excess removal, etc. of the protective material in the other side.
【0044】 [0044]
そして、特性測定により良品と判定された前記チップ部品を有する前記疑似ウェーハを作製し、更に、前記疑似ウェーハの状態において再度前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択することが、歩留りを高める点で望ましい。 Then, to prepare the pseudo wafer having said chip component is determined to be non-defective by the characteristic measurement, further, the performed again characteristic measurement of the chip component in the state of the pseudo wafer, a chip component or a chip-like electronic parts good it is desirable in terms of increasing the yield of selecting.
【0045】 [0045]
これにより、上記した半導体装置を製造するための疑似ウェーハを得て、これを個片化した前記複数のチップ部品を接続するための前記外部端子が、一方のチップ部品の前記一方の面側(電極面側)と、他方のチップ部品の前記他方の面側(裏面側)にそれぞれ形成され、この外部端子を接続した積層構造のマルチチップモジュールを形成することもでき、また、前記複数のチップ部品を接続するための前記外部端子が、前記一方の面側(電極面側)又は前記他方の面側(裏面側)に形成され、この外部端子を接続した平置き(並列配置)構造のマルチチップモジュールを形成することもできる。 Thus, to obtain a pseudo wafer for manufacturing a semiconductor device described above, which individualized by said external terminal for connecting the plurality of chip components, the one surface side of one of the chip components ( the electrode surface), respectively formed on the other surface side of the other chip parts (back side), can also form a multi-chip module of a laminated structure of connecting the external terminal and the plurality of chips said external terminals for connecting the parts, the formed on one surface side (electrode side) or the other side (back side), multi of the external terminals flat connected (parallel arrangement) structure it is also possible to form a chip module.
【0046】 [0046]
次に、上記した本発明の好ましい実施の形態を図面参照下で具体的に説明する。 Next, specifically described in preferred figures refer under an embodiment of the present invention described above.
【0047】 [0047]
実施形態1 Embodiment 1
図1は、本実施の形態の半導体装置50を示す。 Figure 1 shows a semiconductor device 50 of the present embodiment. 図示の如く、チップ部品3の電極5から導出された配線20が、チップ3の外側面31の樹脂4内において裏面36側へ斜めに配線され、その先端が反対方向へ対称形に屈折し、配線20の下端が裏面36に設けた配線22に接続されている。 As shown, wires 20 derived from the electrodes 5 of the chip component 3, is wired obliquely to the rear surface 36 side in the resin 4 in the outer surface 31 of the tip 3, the tip is refracted symmetrically in the opposite direction, the lower end of the wire 20 is connected to the wiring 22 provided on the back surface 36. そして、引き出された配線20の一部分が、電極5近傍の表面35側で露出されて表面35側の外部端子16が形成され、裏面36側の外部端子23は、配線22の一部分を露出して形成されている。 Then, a portion of the pulled-out wiring 20 is exposed at the electrode 5 surface 35 side in the vicinity of the external terminals 16 of the surface 35 side is formed, the external terminals 23 of the back surface 36 side to expose a portion of the wire 22 It is formed. そして上下の外部端子16、23は対向配置され、この外部端子16、23は、それぞれ保護膜21、25に配線20、22との接続孔27、24の開口によって形成されている。 The upper and lower external terminals 16 and 23 are oppositely arranged, the external terminal 16 and 23 is formed by the opening of the connection hole 27 and 24 of the wiring 20 and 22 to the respective protective films 21 and 25.
【0048】 [0048]
図2は、上記した半導体装置50を積層した図を示す。 Figure 2 shows a diagram obtained by laminating a semiconductor device 50 described above. 上記したように、上下の外部端子16、23が対向配置されているため、下方の半導体装置50の表面35側の外部端子16と上方の半導体装置50の裏面36側の外部端子23とを、例えばはんだバンプ33等を介して接続できることにより、積層構造のMCM等を形成することが可能となり、MCMの小型化も可能になる。 As described above, since the upper and lower external terminals 16 and 23 are opposed, and the external terminals 23 of the rear surface 36 side of the external terminal 16 and the upper semiconductor device 50 on the surface 35 side of the lower semiconductor device 50, for example, by being able to connect via the solder bumps 33 or the like, it is possible to form the MCM like laminated structure also enables miniaturization of MCM.
【0049】 [0049]
図3〜図5は、本実施の形態の半導体装置50を作成するために、疑似ウェーハ工程から、これを個片化して半導体装置とするまでの製造プロセスを示すものであるが、図3(a)〜(e)は先願発明における図25(b)〜(f)と同様であるので、この間のプロセスの説明は省略する。 3 to 5, in order to create a semiconductor device 50 of this embodiment, the pseudo wafer process, and singulating it while indicating manufacturing process up to the semiconductor device, FIG. 3 ( since a) ~ (e) is the same as FIG. 25 (b) ~ (f) in the prior invention, the description of this period of the process is omitted.
【0050】 [0050]
しかし、本実施の形態は先願発明とは異なり、チップ部品3の裏面36側にも外部端子を形成するために、チップ3の外側面31の樹脂4の部分において、裏面36側へ導びくための配線20が斜めに導出され、これに接続された配線22が設けられ、配線20の一部を露出させて表面35に外部端子16と、配線22の一部を露出させて裏面36に外部端子23とを設け、半導体装置50の両面に外部端子を形成する。 However, this embodiment differs from the prior invention, in order to form the external terminals on the back surface 36 side of the chip component 3, in the portion of the resin 4 in the outer surface 31 of the chip 3, guide to the back surface 36 side budge wire 20 is derived at an angle for the connected wires 22 are provided to this, the external terminal 16 on the surface 35 to expose a part of the wiring 20, the back surface 36 to expose a part of the wiring 22 and an external terminal 23 provided to form the external terminals on both sides of the semiconductor device 50.
【0051】 [0051]
従って、図3(e)のように、石英基板から剥離した疑似ウェーハ29に対し、図3(f)に示すように、配線を斜めに導出するために、チップ間の樹脂4に例えばW字状の溝18をダイサー等で切り出し形成する。 Accordingly, as shown in FIG. 3 (e), the relative pseudo wafer 29 separated from the quartz substrate, as shown in FIG. 3 (f), to derive the wire obliquely, for example, W-resin 4 between chips the Jo groove 18 is formed cut with a dicer or the like. そして、この溝18は疑似ウェーハ29に配置しているチップ3の厚みTより深く(D>T)形成し、かつ、疑似ウェーハ29の反りや強度が、その後の配線形成プロセスに耐え得る厚みが残せるように疑似ウェーハを形成することが必要である。 Then, the groove 18 is deeper than the thickness T of the chip 3 are arranged in a pseudo wafer 29 (D> T) to form, and the thickness of the warp and the intensities of the pseudo wafer 29 can withstand subsequent wiring forming process it is necessary to form a pseudo wafer as leave. この溝18はチップ3を配置前に樹脂4の成形時に形成してもよい。 The groove 18 may be formed during molding of the resin 4 before placing the chip 3.
【0052】 [0052]
また、W字状の溝18の角度は鋭角であると、その後の配線形成が難しくなるので、配線形成プロセスを考慮した角度で形成するのがよい。 The angle of the W-shape groove 18 If it is acute, since the subsequent wiring formation is difficult, it is preferable to form at an angle in consideration of the wiring forming process. できれば45度より鈍角で形成するのが好ましい。 Preferably formed at an obtuse angle from 45 degrees if possible.
【0053】 [0053]
図4(g)は図3(f)におけるA部の拡大図であるが、既述した図26(a)と同様に、チップ3の側面及び裏面が樹脂4で覆われて一体化され、チップ3の電極5が露出するようにパッシベーション膜8が形成されている。 Figure 4 (g) is an enlarged view of A portion in FIG. 3 (f), the similar to FIG. 26 described above (a), the side surface and the back surface of the chip 3 is integrally covered with resin 4, the passivation film 8 is formed so that the electrode 5 of the chip 3 is exposed.
【0054】 [0054]
次に、図4(h)に示すように、層間膜9をチップ3の電極5を開口するようにフォトリソグラフィ技術により所定のパターンで形成後に、層間膜9上の全面にスパッタ膜10を形成する。 Next, as shown in FIG. 4 (h), an interlayer film 9 after formation in a predetermined pattern by a photolithography technique so as to open the electrodes 5 of the chip 3, a sputter film 10 on the entire surface of the interlayer film 9 is formed to. パッシベーション膜8の表面は荒れているので、これを平坦化するために層間膜9は不可欠であり、層間膜9の形成により平坦化され、これにより後に形成する配線を均一に形成できる。 Since the surface of the passivation film 8 is rough, the interlayer film 9 in order to flatten it is essential, is planarized by forming the interlayer film 9 can uniformly form a wiring to be formed later by this.
【0055】 [0055]
層間膜9の材料には感光性絶縁樹脂等を使用し、液状のものをスピンコートして塗布するか、又はドライフィルムをラミネーターで貼り付ける等にて行う。 The material of the interlayer film 9 using a photosensitive insulating resin or the like, and is liquid or is applied by spin coating, or a dry film using such paste in a laminator. この時W字状の溝18が鋭角だと、溝部の層間膜9の厚みが厚くなり、溝18が層間膜9によって埋められて浅くなる可能性があるので、その場合は、スプレー塗布等を利用して全体を薄めに塗布し、W字状の溝部の層間膜9の厚みが厚くならないように、均一に形成することが必要である。 At this time W-shaped groove 18 but sharp, the thickness of the interlayer film 9 of the groove becomes thick, because the grooves 18 may become shallower buried with the interlayer film 9, in that case, a spray coating or the like applied to dilute the whole by using, as W-shaped groove in the thickness of the interlayer film 9 is not thick, it is necessary to uniformly form.
【0056】 [0056]
次に、チップ3の電極5の外部端子を形成するための引き出し配線を形成するが、この配線は例えば次のごときプロセスで行うセミアディティブ法(スパッタ膜形成→めっきレジスト形成→めっき→めっきレジスト剥離→スパッタ膜エッチング)等で形成する。 Next, to form a lead wiring for forming the external terminal electrodes 5 of the chip 3, the wiring, for example a semi-additive method performed in the following such processes (sputtering film formation → plating resist formation → plating → plating resist stripping → by a sputtering film etching) or the like.
【0057】 [0057]
まず図4(i)に示すように、層間膜9上にめっきの電極となるシードメタルとして、Al電極5との密着性の良いTi等により形成したスパッタ膜10上の全面に、例えばポジ型のフォトレジスト膜11Aを形成する。 First, as shown in FIG. 4 (i), as a seed metal as a plating electrode is formed on the interlayer film 9, on the entire surface of the sputtered film 10 formed by good adhesion such as Ti and Al electrode 5, a positive type forming a photoresist film 11A.
【0058】 [0058]
次に、図4(j)に示すように、フォトレジスト膜11A上にパターン開口部43aを有する露光マスク42を配置し、フォトレジスト膜11Aを露光する。 Next, as shown in FIG. 4 (j), placing an exposure mask 42 having a pattern opening 43a on the photoresist film 11A, exposing the photoresist film 11A. この露光光45によってマスク42のパターン開口部43a下のレジスト膜11Aが硬化され、レジストマスク11の一部が形成される。 The resist film 11A under the pattern opening portions 43a of the mask 42 is cured by the exposure light 45, a portion of the resist mask 11 is formed.
【0059】 [0059]
次に、図5(k)に示すように、露光マスク42の別のパターン開口部43bを所定位置に配し、フォトレジスト膜11Aを露光する。 Next, as shown in FIG. 5 (k), arranged separate pattern opening portion 43b of the exposure mask 42 in place, exposing the photoresist film 11A. この露光によって、後に個片化時の切断位置となるW字状の溝18の中央部領域が硬化され、レジストマスク11の他の部分が形成される。 This exposure, the central region of the W-shaped groove 18 serving as a cutting position during singulation later is cured, another portion of the resist mask 11 is formed. この露光マスク42はこのように同一のマスクを使い分けてもよく、別々のマスクを用いてもよい。 The exposure mask 42 may thus selectively using the same mask may be used separate masks.
【0060】 [0060]
上記したフォトレジスト膜11Aの露光に際しては、パターン開口部43aと43bとを同時に露光できるマスク42を使用し、同時に露光してもよいが、溝18の部分とチップ3の上部とではレジスト膜41Aの厚さに大きな差があり、焦点深度が大きく違ってしまうため、溝18の部分とチップ3上のフォトレジスト膜とを同時には解像できない可能性がある。 Upon exposure of the photoresist film 11A mentioned above is to use a mask 42 which can simultaneously exposing a pattern opening portion 43a and 43 b, may be exposed simultaneously, the resist film 41A in the upper portion and the chip 3 of the groove 18 There is a large difference in the thickness of, the depth of focus will be very different, is a photo-resist film on part and the chip 3 of the groove 18 at the same time may not be resolved. 従って、この場合は、上記したように溝18の部分とチップ3上とを別々に露光するのがよい。 Therefore, in this case, it is preferable to expose separately the upper portion and the chip 3 of the groove 18 as described above.
【0061】 [0061]
次に、図5(l)に示すように、露光後のフォトレジスト膜11Aを現像することにより、硬化部にレジストマスク11が形成され、これをマスクとしてCuの電解めっきを行うことにより、裏面36側へ配線を導びく経路が傾斜面であるためめっきが付き易く、図5(m)に示すように、配線を形成するためのめっき膜12Aが段切れすることもなく、良好に形成される。 Next, as shown in FIG. 5 (l), by developing the photoresist film 11A after the exposure, the resist mask 11 is formed on the cured portion, by performing electrolytic plating of Cu as a mask, the back surface to easily attached guide budge path wiring is plated for a sloping surface 36 side, as shown in FIG. 5 (m), it no plating film 12A for forming the wiring is disconnection, well formed that.
【0062】 [0062]
次に、図6(n)に示すように、レジストマスク11を剥離除去後に、レジストマスク11下のスパッタ膜10をウェットエッチング等で除去することにより、再配置した配線20が形成される。 Next, as shown in FIG. 6 (n), a resist mask 11 after peeling is removed, a resist mask 11 sputtered film 10 below is removed by wet etching or the like, rearranged wiring 20 is formed. ここでスパッタ膜は配線20の一部とみなし、これ以降の図においては図示省略する。 Here sputtered film regarded as part of the wiring 20, illustrated is omitted in subsequent drawings this.
【0063】 [0063]
次に、図6(o)に示すように、配線20を含む上部の全面に保護膜21を形成する。 Next, as shown in FIG. 6 (o), to form a protective film 21 on top of the entire surface including the wires 20.
【0064】 [0064]
ここで、保護膜21として使用する材料が、樹脂4の材料に対して物性的(線膨張係数、ヤング率、硬化収縮等)に大きく違う場合や、溝18部分の平坦化が十分に得られない場合は、図12に示すように、保護膜21の形成前に、溝18部分のみに保護膜21aを形成し、その後に形成する保護膜21との2層構造としてもよい。 Here, the material used as the protective film 21, physical properties to the material of the resin 4 (coefficient of linear expansion, Young's modulus, curing shrinkage, etc.) or be different greatly, planarization is obtained sufficiently in the grooves 18 parts If not, as shown in FIG. 12, prior to formation of the protective film 21, to form a protective film 21a only in the groove 18 portion may have a two-layer structure of a protective film 21 formed thereafter. 保護膜21aとしては、樹脂4と同じ材料や感光性絶縁樹脂等を使用し、ディスペンス法又は印刷法等により溝18部分のみに形成する。 As the protective film 21a, using the same material as the resin 4 and photosensitive insulating resin or the like, it is formed only in the groove 18 portion by a dispensing method or a printing method or the like.
【0065】 [0065]
次に、図6(p)に示すように、樹脂4を裏面36から研削し、溝18の底に形成されている配線20を露出させる。 Next, as shown in FIG. 6 (p), by grinding the resin 4 from the rear surface 36 to expose the wiring 20 formed on the bottom of the groove 18. 研削はSiウェーハの裏面研削用のグラインダー等で行う。 Grinding is carried out by a grinder or the like for back grinding of Si wafers.
【0066】 [0066]
本実施の形態は、配線20が溝18の底部分で露出されるように研削するのが特徴であり、露出した配線20の露出部20aが、その後の裏面36側の配線22に接続される。 This embodiment, the wiring 20 is characterized to ground to be exposed at the bottom portion of the groove 18, the exposed portion 20a of the exposed wires 20 are connected to the subsequent back surface 36 side of the wiring 22 .
【0067】 [0067]
この場合、露出部20aの面積はできるだけ広い方がよい。 In this case, the area of ​​the exposed portion 20a is better as large as possible. 従って、露出部20aを広くとるために、チップ3の裏面が少し削られる程度に研削してもよい。 Therefore, in order to widen the exposed portion 20a, it may be ground to the extent that the back surface of the chip 3 is slightly cut. しかし、削り過ぎると溝底部の配線20が断線するので、D>T(即ち、チップ厚よりも溝が深い)が保たれる限り、予め溝18を浅く形成しておいてもよい。 However, since the broken line 20 of the groove bottom is too sharpener, D> T (i.e., the groove than the chip thickness is deep) as long as is maintained, may be previously formed shallow in advance groove 18.
【0068】 [0068]
次に、図6(q)に示すように、裏面36側の外部端子となる配線22を形成する。 Next, as shown in FIG. 6 (q), a wiring 22 serving as an external terminal of the back surface 36 side. この配線形成は、例えば前記配線20と同様にセミアディティブ法(ここでは図示省略する。)で形成する。 The wiring formation is formed, for example, the wiring 20 in the same manner as in semi-additive process (illustrated omitted here.).
【0069】 [0069]
次に、図6(r)に示すように、裏面36側の配線22に、外部端子23となる部分を開口するように、表面35の層間膜9と同様に所定のパターンで保護膜25を形成する。 Next, as shown in FIG. 6 (r), the wiring 22 of the back surface 36 side, so as to open the portion to be the external terminal 23, the protective film 25 similarly to the interlayer film 9 on the surface 35 in a predetermined pattern Form. この保護膜25の材料としては、既述した感光性絶縁樹脂等を使用し、層間膜9と同様に行うことで形成できる。 As the material of the protective film 25, using the above photosensitive insulation resin or the like, it can be formed by performing the same manner as the interlayer film 9. 符号37は個片化する際の切断線を示し、この位置で切断して個片化することにより、図1に示したように、両面に外部端子16、23を有する半導体装置50が得られる。 Reference numeral 37 denotes a cutting line at the time of dicing, by individual pieces by cutting in this position, as shown in FIG. 1, a semiconductor device 50 having the external terminals 16 and 23 on both surfaces is obtained . そして、チップ3の電極面以外が連続した樹脂4によって保護されるので、チップ化後のハンドリングにおいてチップが保護され、ハンドリングが容易であると共に、導出した配線20が樹脂4によりチップ3に対して絶縁されながら保護される。 And, since it is protected by the resin 4 other than the electrode surface of the chip 3 are continuously being chip protection in handling after chip, the handling is easy, the derived line 20 to the chip 3 by the resin 4 It is protected while being insulated.
【0070】 [0070]
また、良品チップ3のみを選択して再配置しているので、あたかも全品が良品チップからなる疑似ウェーハ29が得られ、自社製、他社製の区別なく配置し、ウェーハレベルで一括処理が可能であり、低コストで外部端子を形成できると共に、チップ3を疑似ウェーハ29から切り出す際に、側面31の樹脂4の部分を切断するので、チップ3本体へのダメージ(歪みやばり、亀裂等)を抑えて容易に切断することができる。 Furthermore, since the relocation by selecting only good chip 3, as if all materials are obtained pseudo wafer 29 made of good chips, home-grown, placed without distinguishing between third-party, at the wafer level can be batch There, it is possible to form an external terminal at a low cost, when cutting the tip 3 from the pseudo wafer 29, since cutting the portion of the resin 4 sides 31, the chip 3 damage to body (distortion and burrs, cracks, etc.) it can be easily cut suppressed.
【0071】 [0071]
しかも、樹脂4によってチップ3の側面31及び裏面36が覆われているため、Ni無電解めっき処理も可能である。 Moreover, since the resin 4 sides 31 and rear surface 36 of the chip 3 is covered, Ni electroless plating process is also possible.
【0072】 [0072]
上記した如く、疑似ウェーハ29上における各チップ3毎の外部端子の形成プロセスを断面図にて説明したが、図7(a)はこれを部分的に平面図として示し、図7(b)は同じくその底面図として示した概略図であり、隣接するチップ3との間に導出した配線20及び裏面36の配線22を示したものであって、いずれも配線の形状を明示するために、表面35側の配線20及び裏面36の配線22を実線で示した。 As described above, the process of forming the external terminals of each chip every 3 on the pseudo wafer 29 has been described in cross-section shown as Fig. 7 (a) partially plan view of this, FIG. 7 (b) similarly a schematic diagram showing a bottom view thereof, there is shown a wiring 22 of the wiring 20 and the back surface 36 was derived between the adjacent chips 3, both in order to clarify the shape of the wiring, the surface the wiring 22 of the 35 side of the wiring 20 and the rear surface 36 shown by the solid line.
【0073】 [0073]
即ち、外部端子を形成するために、チップ3の電極5から導出した配線20は、チップ3の各辺(図7では一辺のみに簡略図示している。)に配置されている電極5から図7のように導出され、チップ間の樹脂4に設けられたW字状の溝18の形状に沿って裏面36側へ引き出された状態を示している。 That is, FIG. To form the external terminals, wiring 20 derived from the electrode 5 of the tip 3, from the electrode 5 arranged on each side of the chip 3 (that schematically illustrated in FIG. 7 one side only.) 7 is derived as shows a state of being pulled out to the back surface 36 side along the shape of the W-shaped groove 18 provided in the resin 4 between the chips.
【0074】 [0074]
上記したように、疑似ウェーハ29の表面35にW字状の溝18を形成し、チップ3の電極5から導出してW字状の溝18に形成した配線20を、疑似ウェーハ29の裏面36を研削して露出させ、その露出部20aに接続した配線22の一部を露出させて裏面36側の外部端子23を形成し、これを疑似ウェーハ29上で一括して形成することにより、低コストで裏面への外部端子を形成できると共に、両面に外部端子が形成されていることにより、積層構造(スタック構造)のMCMが可能となる。 As described above, the W-shaped groove 18 is formed on the surface 35 of the pseudo wafer 29, the wiring 20 formed on the W-shaped groove 18 is derived from the electrode 5 of the chip 3, the rear surface of the pseudo wafer 29 36 the exposed by grinding, by a part of the wiring 22 connected to the exposed portion 20a is exposed to form a rear surface 36 side of the external terminals 23 are formed collectively this on the pseudo wafer 29, the low it is possible to form the external terminals on the back at a cost, by the external terminals on both sides are formed, it is possible to MCM layered structure (stack structure). しかも、外部端子16、23がチップ3の側面寄りに位置するため、実装時の熱ストレスによりチップ3が歪む又は反る等の影響を受けることが少ない利点がある。 Moreover, since the external terminals 16 and 23 are located on the sides near the tip 3, there is little advantage to be affected, such as the chip 3 is distorted or Ru anti by heat stress during mounting.
【0075】 [0075]
図8〜10は、上記のように形成した半導体装置50の代表的な実装例を示す図であり、上記のようにして疑似ウェーハ段階で外部端子を形成した後に、これを個片化した半導体装置50をプリント基板39に搭載した実装例である。 8-10 is a graphical illustration of an exemplary implementation of the semiconductor device 50 formed as described above, a semiconductor that after forming the external terminal in a pseudo wafer stage as described above, which was diced an example of implementation which is mounted a device 50 on a printed circuit board 39.
【0076】 [0076]
図8はその一例を示す。 Figure 8 shows an example thereof. 本実施の形態による半導体装置50は、表面35側に外部端子16を有し、裏面36側にも外部端子23を有するので、プリント基板39の電極端子40に対して、ワイヤボンディングの如き配線を要せず、はんだバンプ33等を介してフェイスアップにて接続することができる。 The semiconductor device 50 according to the present embodiment has an external terminal 16 on the surface 35 side, since it has an external terminal 23 on the back surface 36 side, the electrode terminals 40 of the printed circuit board 39, a such wires wire bonding the need not, can be connected in a face-up through the solder bump 33, and the like. この場合、半導体装置50の外部端子16と23は対向配置しているが、裏面側の外部端子23はプリント基板39の電極端子40の位置に合せて配置してもよい。 In this case, the external terminals 16 and 23 of the semiconductor device 50 is disposed facing an external terminal 23 on the back surface side may be arranged in accordance with the position of the electrode terminals 40 of the printed circuit board 39. 即ち、裏面側は電極面側のように、チップ3のアクティブ領域を避ける等の位置的制約がないため、設計上の自由度が大きく、任意の位置に外部端子を形成できる。 That is, the back surface side as in the electrode surface side, since there is no positional limitations such as avoiding active area of ​​the chip 3, a large degree of freedom in design can be formed external terminal at an arbitrary position.
【0077】 [0077]
図9は他の実装例を示すものであり、記述した図2と同様に積層構造とし、複数(図9では2層構造であるが2層以上でもよい。)の半導体装置50をプリント基板39に実装した状態である。 Fig. 9 shows another implementation, the similarly stacked structure as in FIG. 2 described, a plurality (although a two-layer structure in FIG. 9 may be two or more layers.) Of the semiconductor device 50 to PCB 39 it is a state in which it is mounted on. このように積層構造においては、表面35の外部端子16と裏面36の外部端子23が対向配置されていることにより、はんだバンプ33等を介して簡単に接続することができる。 In such stacked structure, by which the external terminal 23 of the external terminal 16 and the back 36 of the surface 35 is opposed, it can be easily connected via the solder bumps 33 or the like. そして、この場合もプリント基板39に接する半導体装置50の裏面36側の外部端子23は、プリント基板39の電極40の位置に合せて配置することもできる。 Then, the external terminals 23 of the rear surface 36 side of the semiconductor device 50 in contact with the printed circuit board 39 even in this case, may be arranged in accordance with the position of the electrode 40 of the printed circuit board 39.
【0078】 [0078]
図10は、更に他の実装例を示すものであり、図示の如く、半導体装置50を並列に配し、隣接する半導体装置50との間の配線は、裏面36側へ導出した配線20に接続した配線22を連結してもよい。 10 is for showing still other implementations, as shown, arranged semiconductor device 50 in parallel, the wiring between the semiconductor device 50 adjacent, connected to the wiring 20 led out to the rear surface 36 side the wire 22 that may be connected. この場合もプリント基板39に接続する裏面36の外部端子は、プリント基板39の電極40の位置に合せて設けることもでき、また、並列に配置する半導体装置の数はこれに限らず、2個以上を配置することができる。 External terminals of the back surface 36 connecting this case the printed circuit board 39 can also be provided in accordance with the position of the electrode 40 of the printed circuit board 39, and the number of semiconductor devices to be arranged in parallel is not limited to this, two it can be arranged more.
【0079】 [0079]
本実施の形態によれば、チップ3の表面35以外の少なくとも側面31及び裏面36が樹脂4で覆われているので、チップ化後のハンドリング時にチップ3が保護され、ハンドリングが容易となると共に、樹脂4の位置で切断してチップ3に個片化することができるために、切断時にチップ3がダメージ(亀裂や歪み等)を受けることがない。 According to this embodiment, since at least the side surface 31 and rear surface 36 other than the surface 35 of the chip 3 is covered with the resin 4, the protected chip 3 during handling after chip, the handling is facilitated, cut at the position of the resin 4 in order to be able to tip 3 two pieces, chips 3 is never damaged (cracks or distortion, etc.) during cutting.
【0080】 [0080]
この構造において、チップ3の外部端子が、表面35と裏面36とのうち少なくとも裏面36に形成されるので、このチップ3の実装基板39への実装時には、少なくとも裏面36の外部端子23を介して接続が可能であり、また、裏面36の任意の位置に外部端子23を設けることができ、設計の自由度が大きいと共に、この外部端子23を介して実装可能であるために実装時の熱ストレスによるチップ3の電極面側への影響を緩和することができる。 In this structure, the external terminals of the chip 3, since it is formed at least on the back surface 36 of the surface 35 and back surface 36, at the time of mounting on the mounting substrate 39 of the chip 3, through the external terminal 23 of at least the back surface 36 It can be connected, but also, it is possible to provide an external terminal 23 at any position of the back 36, with a large degree of freedom in design, heat stress during mounting in order to be implemented through the external terminal 23 it is possible to reduce the influence of the electrode surface of the chip 3 by.
【0081】 [0081]
この場合、側面31及び裏面36が樹脂4で覆われているため、この樹脂4によってチップ3に対し絶縁分離を行いながら、樹脂4の側面又は内部を通して表面35の電極5を裏面36側の外部端子23に導びくための配線20を形成することができ、かつ、樹脂4によって前記配線20を保護することができる。 In this case, since the side surface 31 and back 36 are covered with the resin 4, while isolation to the chip 3 by the resin 4, the electrode 5 of the surface 35 through the side or inside of the resin 4 back surface 36 side outside it is possible to form the wiring 20 for electrically creel to the terminal 23, and can protect the wiring 20 by the resin 4.
【0082】 [0082]
更に、表面35と裏面36との両面に外部端子16、23を設けることにより、複数のチップ3を積層して外部端子16、23を接続することも可能であると共に、疑似ウェーハ段階で隣接チップ間の接続も可能であるため、積層構造のみならず、平置き構造のMCMの作製も容易である。 Further, by providing the external terminals 16 and 23 on both sides of the surface 35 and back surface 36, along with it it is also possible to connect the external terminals 16, 23 by laminating a plurality of chips 3 adjacent in the pseudo wafer stage chip since during a connection possible, not only the laminated structure, it is easy to produce a MCM of flat construction. このように表裏両面に外部端子16、23を有するチップ3を疑似ウェーハ製造時に一括して作製するので、先願発明の優れた特長を保持しながら、更に接続性に優れた半導体装置50を低コストで作製することができる。 Since making the chip 3 having external terminals 16 and 23 on both sides in this way at once at the pseudo wafer fabrication, while maintaining excellent features of the prior invention, a semiconductor device 50 having excellent further connectivity low it can be produced at a cost. また、外部端子を裏面にも設ける構造は、既述した特許文献3のみならず、特許文献1及び2にも適用可能である。 The structure is provided also an external terminal on the back not only Patent Document 3 described above, is also applicable to Patent Documents 1 and 2.
【0083】 [0083]
実施形態2 Embodiment 2
図11は、本実施の形態による半導体装置作製のプロセスを示すものであり、W字状の溝18の形成方法が、実施形態1のダイサーによる形成とは異なり、入れ子により形成する方法である。 Figure 11 shows a process of a semiconductor device manufactured according to this embodiment, the method of forming the W-shaped groove 18, unlike the formation by Dicer embodiment 1, a method of forming a nest.
【0084】 [0084]
図11(a)は、既述した図25による先願発明と同様のプロセスにより、石英基板1上に、紫外線照射によって粘着力が低下する粘着シート2が貼り付けられた状態、そして図11(b)は、複数の良品ベアチップ3の表面(電極面)を下向きにして粘着シート2に貼り付け状態を示す。 11 (a) shows the prior invention and same process with 25 already described, on the quartz substrate 1, the state-sensitive adhesive sheet 2 that the adhesive strength is reduced by irradiation with ultraviolet light is adhered and Figure 11, ( b) shows a paste state by surfaces of the plurality of non-defective bare chips 3 (electrode surface) down to the adhesive sheet 2.
【0085】 [0085]
次に、図11(c)に示すように、各チップ間に断面がW字を伏せた形状の入れ子30を配し、粘着シート2に貼り付ける。 Next, as shown in FIG. 11 (c), arranged nested 30 shape cross section is prone to W-between each chip, pasted to the adhesive sheet 2. この場合、入れ子30の高さDとチップ3の厚さTとの関係は、D>Tであることが重要であると共に、入れ子30の突状部は45度より鈍角であることが望ましい。 In this case, the relationship between the thickness T of the height D and the chip 3 nested 30, together it is important that D> T, the protrusion of the insert 30 is preferably an obtuse angle than 45 degrees.
【0086】 [0086]
次に、図11(d)に示すように、チップ3上から有機系絶縁性樹脂、例えばエポキシ系等の樹脂4をスピンコート法または印刷法により、均一に塗布する。 Next, as shown in FIG. 11 (d), the chip 3 on the organic insulating resin, for example, the resin 4 such as epoxy based by spin coating or a printing method, applied uniformly.
【0087】 [0087]
次に、図11(e)に示すように、石英基板1の裏側から紫外線Lを照射して、粘着シート2の粘着力を弱め、側面及び裏面が樹脂4で固められた複数のチップ3を配した疑似ウェーハ29を石英基板1から剥離する。 Next, as shown in FIG. 11 (e), from the back side of the quartz substrate 1 is irradiated with ultraviolet light L, weakening the adhesive force of the adhesive sheet 2, a plurality of chips 3 side and the back surface were hardened with resin 4 pseudo wafer 29 arranged separated from the quartz substrate 1.
【0088】 [0088]
上記のプロセスを経ることにより、図11(f)に示すような疑似ウェーハ29(図11(e)における疑似ウェーハをひっくり返したもの。)を得ることができ、前記した実施形態1(図3(f)参照)と同様な形状の疑似ウェーハ29を形成することができる。 Through the above process, 11 pseudo wafer 29 as shown in (f) (those tipped pseudo wafer in FIG. 11 (e).) Can be obtained, the above-described embodiment 1 (FIG. 3 (f) refer) and capable of forming a pseudo wafer 29 of similar shape.
【0089】 [0089]
従って、これ以降は実施形態1と同様のプロセスを経ることにより、実施形態1と同様な形状と機能を有する半導体装置を得ることができる。 Therefore, after this is through the same process as in Embodiment 1, it is possible to obtain a semiconductor device having the same shape and function as the first embodiment.
【0090】 [0090]
本実施の形態によれば、実施形態1と同様なW字状の溝を形成するものの、その形成方法のみが異なり、その他の製造プロセスは同様に行われ、全く同様の半導体装置が形成されるので、実施形態1と同様な機能を有し、同様な効果を発揮できる半導体装置を得ることができる。 According to this embodiment, although to form a similar W-shape groove in Embodiment 1, differ only its forming method, other manufacturing processes are performed in the same manner, are formed exactly the same semiconductor device since having the same functions as in embodiment 1, it is possible to obtain a semiconductor device which can exhibit the same effect.
【0091】 [0091]
実施形態3 Embodiment 3
図13は、本実施の形態による半導体装置(図1に対応する)50Aを示す。 13, the semiconductor device according to this embodiment (corresponding to FIG. 1) shows a 50A. この半導体装置50Aが実施形態1の半導体装置50(図1参照)と異なる点は、チップ3の電極5から導出された配線20が、チップ3の側面において裏面36側へ傾斜しているだけで、その先端が裏面36に設けた配線22に接続していることであり、その他は実施形態1と同様な構成となっている。 Differs from the semiconductor device 50A is the semiconductor device 50 of Embodiment 1 (see FIG. 1), only the electrode 5 lines 20 derived from the tip 3 is inclined to the rear surface 36 side in the side surface of the chip 3 its tip is that you are connected to a wiring 22 provided on the rear surface 36, and the other has the same structure as embodiment 1. この製造プロセスを図14により説明する。 The manufacturing process will be described with reference to FIG. 14.
【0092】 [0092]
図14(a)は、既述した実施形態1における図3(f)及び実施形態2における図12(f)に対応する図であるが、図示のように、溝18の形状が実施形態1のW字状の溝とは異なり、梯形となっている。 FIG. 14 (a), it is a view corresponding to FIG. 12 (f) in FIG. 3 (f) and the second embodiment in the first embodiment already described, as illustrated, embodiment the shape of the groove 18 form 1 Unlike the W-shaped groove, and has a trapezoid. この場合も、溝18の深さDとチップ3の厚さTとの関係は、D>Tとなっている。 Again, the relationship between the thickness T of the depth D and the chip 3 of the groove 18 has a D> T. この溝18は例えば切削により形成してもよく、実施形態2のように入れ子を用いて形成してもよい。 The groove 18 may be formed by cutting for example, may be formed using a nested as in the embodiment 2. そして、溝の形状が梯形であるためW字状の場合よりも隣接するチップ間の間隔を小さくでき、効率的なチップの配置が可能である。 Then, it is possible to reduce the spacing between adjacent chips than for W shape for the shape of the groove is trapezoidal, arrangements are possible efficient chip. これ以降のプロセスは実施形態1と同様に行う。 The subsequent process carried out in the same manner as in Embodiment 1.
【0093】 [0093]
即ち、図14(b)(図14(a)部の拡大図)に示すように、チップ3の電極5を開口するように、層間膜9を所定パターンに形成する。 That is, as shown in FIG. 14 (b) (FIG. 14 (a) an enlarged view of part), so as to open the electrodes 5 of the chip 3, an interlayer film 9 in a predetermined pattern. 層間膜9の材料としては感光性絶縁樹脂等を用い、液状のものをスピンコートして塗布するか又は、ドライフィルをラミネーターで貼り付けてもよい。 As the material of the interlayer film 9 using a photosensitive insulating resin or the like, is liquid or is applied by spin coating, it may be adhered to the dry fill laminator.
【0094】 [0094]
次に、図14(c)に示すように、チップ3の電極5から配線20を導出して溝18内に配し、この配線20と隣接チップ3の電極5から導出した配線20が、溝18内で連続するように形成する。 Next, as shown in FIG. 14 (c), placed in the groove 18 to derive the wire 20 from the electrode 5 of the chip 3, wiring 20 derived with the wiring 20 from the electrode 5 of the adjacent chip 3, a groove formed to so as to be continuous in the 18. 勿論この配線も、既述した図4(h)〜図5(m)と同様にセミアディティブ法により形成するが、ここでは簡略に図示する。 Of course, this wire also is formed by FIG. 4 (h) ~ FIG 5 (m) and likewise the semi-additive method described above, wherein the sake of simplicity.
【0095】 [0095]
次に、図14(d)に示すように、配線20を含む上部の全面に保護膜21を形成する。 Next, as shown in FIG. 14 (d), a protective film 21 on top of the entire surface including the wires 20. この材料としては、層間膜9と同様に感光性絶縁樹脂等を用いる。 As the material, used similarly photosensitive insulating resin such as an interlayer film 9. この場合、溝18の部分とその他の部分との平坦性が得られない場合には、図12に示したのと同様に、ディスペンス法又は印刷法等によって溝18部を先に塗布後に、再度全体を塗布するようにしてもよい。 In this case, if the flatness of the portion and other portions of the groove 18 is not obtained, in the same manner as shown in FIG. 12, after the previously applied 18 parts groove by a dispensing method or a printing method, or the like, again the whole may be applied.
【0096】 [0096]
次に、図14(e)に示すように、裏面36側の樹脂4を研削し、溝18の底面の配線20を露出させる。 Next, as shown in FIG. 14 (e), by grinding the resin 4 on the back surface 36 side to expose the wiring 20 of the bottom surface of the groove 18. この研削はSiウェーハ裏面研削用のグラインダー等で行う。 The grinding is carried out by a grinder or the like for Si wafer back grinding.
【0097】 [0097]
次に、図14(f)に示すように、裏面に露出した配線20の露出部20aに接続させて裏面36の配線22を形成する。 Next, as shown in FIG. 14 (f), it is connected to the exposed portion 20a of the wiring 20 exposed to the back surface to form a wiring 22 on the back surface 36. この配線も上記と同様にセミアディティブ法にて行う。 This wiring is also performed in the same manner as described above semi-additive method.
【0098】 [0098]
次に、図14(g)に示すように、上記した層間膜9と同様の材料により裏面36の保護膜25を形成後に、電極5から導出した配線20との接続孔27を保護膜21に形成することにより、表面35側の外部端子16を形成する。 Next, as shown in FIG. 14 (g), the same material as the interlayer film 9 described above after forming the protective film 25 on the back surface 36, a connecting hole 27 and the wiring 20 led out from the electrode 5 to the protective film 21 by forming, to form the external terminals 16 of the surface 35 side. また、保護膜25に裏面36側に設けた配線22との接続孔24を形成することにより、この面の外部端子23を形成する。 Further, by forming the connection hole 24 and the wiring 22 provided on the back surface 36 side to the protective layer 25, to form the external terminals 23 of the surface. そしてこのようなプロセスを疑似ウェーハ29上で一括して行うことができる。 And it can be collectively performed such a process on the pseudo wafer 29.
【0099】 [0099]
その後、切断線37の位置で切断することにより、図13に示したように、実施形態1と同等の機能を有し、両面に外部端子16、23を有する半導体装置50Aを得ることができる。 Thereafter, by cutting at the position of the cutting line 37, as shown in FIG. 13 has the same function as the first embodiment, it is possible to obtain the semiconductor device 50A having the external terminals 16, 23 on both sides. そして、この半導体装置50Aは、実施形態1と同様に、外部端子の配置位置に関する設計上の自由度を有すると共に、図8のようにワンチップでのプリント基板への実装及び図9のような積層構造での実装、並びに図10のように平置き構造で実装することもできる。 Then, the semiconductor device 50A is similar to the first embodiment, which has a degree of freedom of design regarding the placement positions of the external terminals, such as mounting and 9 on the printed circuit board in a single chip as shown in FIG. 8 implementation of a laminated structure, and can be implemented in flat structure as in FIG. 10.
【0100】 [0100]
本実施の形態によれば、実施形態1とは溝18の形状が異なるものの、実施形態1と同様な機能を有し、同様な効果を発揮できる半導体装置50Aを得ることができる上に、隣接するチップ3の間隔を小さくできることにより、同一の疑似ウェーハ29に対し、チップ3の増配置によって生産の効率化が可能な利点を有している。 According to this embodiment, although the shape of the grooves 18 is different from that in Embodiment Mode 1, on which can have the same function as Embodiment 1, to obtain a semiconductor device 50A can exhibit the same effect, the adjacent the ability to reduce the distance of the tip 3 which, for the same pseudo wafer 29 has the advantage that can improve production efficiency by increasing the arrangement of the chip 3.
【0101】 [0101]
実施形態4 Embodiment 4
図15は、本実施の形態による半導体装置(図1に対応する)50Bを示す。 15, the semiconductor device according to this embodiment (corresponding to FIG. 1) shows a 50B. この半導体装置50Bが上記した各実施の形態の半導体装置と異なる点は、チップ3の側面の樹脂4内における裏面36側への配線の導出方法が、スルーホール状の垂直貫通孔を介していることであり、その他は上記した各実施の形態と同様な構成になっているが、前記した実施形態3と同様に、チップ3の間隔を小さくできる。 The semiconductor device 50B is different from the semiconductor device of each embodiment described above, the method of deriving the wiring to the rear surface 36 side of the resin 4 side of the chip 3 is through the through-hole-shaped vertical through-hole it, and the other is has a similar configuration as those of the respective embodiments described above, as in embodiment 3 described above, it is possible to reduce the distance between the tip 3. この製造プロセスを図16により説明する。 The manufacturing process will be described with reference to FIG.
【0102】 [0102]
図16(a)は、図25(f)の拡大図と同様の状態の疑似ウェーハ29に対し、チップ3の電極5を開口するように層間膜9が形成された状態である。 FIG. 16 (a), with respect to pseudo wafer 29 in a state similar to the enlarged view of FIG. 25 (f), a state in which the interlayer film 9 is formed so as to open the electrodes 5 of the chip 3.
【0103】 [0103]
次に、図16(b)に示すように、チップ3の側面の樹脂4内に、裏面36側に配線20を導出するためのブラインドホール32をチップ3毎に間欠的に形成する(図18参照)。 Next, as shown in FIG. 16 (b), in the resin 4 side of the chip 3, a blind hole 32 for deriving the wiring 20 on the back surface 36 side intermittently formed in each chip 3 (FIG. 18 reference). このブラインドホール32の深さDもチップ3の厚さTとの関係は、D>Tとなっている。 Relationship between the thickness T of the depth D may chip 3 of the blind hole 32 has a D> T. このブラインドホール32は、例えばレーザー又はドリルによる切削等にて形成することができる。 The blind hole 32 may be formed by cutting or the like, for example by a laser or a drill.
【0104】 [0104]
次に、図16(c)に示すように、チップ3の電極から導出した配線20をブラインドホール32を介して裏面36側へ導びく。 Next, as shown in FIG. 16 (c), budge guide to the wire 20 which is derived from the electrode of the chip 3 via the blind hole 32 the back surface 36 side. この配線もセミアディティブ法によるプロセス(図4(h)〜図5(n)参照)を経て形成するものであるが、ブラインドホール32内に均一に十分なスパッタ膜を施すことにより、配線用の金属めっきでブラインドホール32を埋め込むことが可能である。 This wiring also is intended to form through the process (see FIG. 4 (h) ~ FIG 5 (n)) by a semi-additive method, by performing uniform enough sputtered film in the blind hole 32, the wiring it is possible to embed a blind hole 32 in the metal plating. ここでは配線の詳細なプロセスは図示省略する。 Here detailed process thereof will be omitted illustrated wiring.
【0105】 [0105]
次に、図16(d)に示すように、チップ3上面の配線20を含む全面に保護膜21を形成する。 Next, as shown in FIG. 16 (d), a protective film 21 on the entire surface including the tip 3 the upper surface of the wiring 20. 保護膜21の材料としては、層間膜9と同様に感光性絶縁樹脂を用い、ディスペンス法又は印刷法により塗布する。 As the material of the protective film 21, similarly using photosensitive insulating resin interlayer film 9, applied by a dispensing method or a printing method.
【0106】 [0106]
次に、図17(e)に示すように、裏面36側の樹脂4を研削し、ブラインドホール32に導びいた配線20の露出部20aを形成する。 Next, as shown in FIG. 17 (e), by grinding the resin 4 on the back surface 36 side, to form the exposed portion 20a of the wiring 20 was Shirubebii the blind hole 32. この研削はSiウェーハの裏面研削用のグラインダー等で行う。 The grinding is carried out by a grinder or the like for back grinding of Si wafers.
【0107】 [0107]
次に、図17(f)に示すように、裏面36に露出した配線20の露出部20aに接続させて裏面36の配線22を形成する。 Next, as shown in FIG. 17 (f), it is connected to the exposed portion 20a of the wiring 20 exposed to the rear surface 36 to form the wiring 22 on the back surface 36. これも例えば上記と同様にセミアディティブ法で行う。 This even example as above conducted at a semi-additive method.
【0108】 [0108]
次に、図17(g)に示すように、層間膜9と同様の材料を用い、裏面36側の保護膜25を形成した後に、表面35側の保護膜21に、電極5から導出した配線との接続孔27を形成することにより、表面35側の外部端子16を形成する。 Next, as shown in FIG. 17 (g), using the same material as the interlayer film 9, after forming the protective film 25 on the back surface 36 side, the protective film 21 on the surface 35 side, wiring derived from the electrode 5 by forming the connection hole 27 with, to form the external terminals 16 of the surface 35 side. また、保護膜25に、配線20に接続した配線22との接続孔24を形成することにより、裏面36側の外部端子23を形成する。 Further, the protective film 25, by forming the connection hole 24 and the wiring 22 connected to the wire 20 to form a rear surface 36 side of the external terminal 23. これらの外部端子16、23等の開口部の形成は、感光性絶縁樹脂からなる保護膜21、25に対するフォトリソグラフィ技術にて行うことができる。 Formation of openings, such as those of the external terminals 16 and 23 may be performed by photolithography to the protection film 21, 25 made of a photosensitive insulating resin. そして、このようなプロセスは疑似ウェーハ29の製造工程において、一括に行うことができる。 Then, such a process is in the process of manufacturing the pseudo wafer 29 can be performed simultaneously.
【0109】 [0109]
その後、切断線37の位置で切断することにより、図15に示したように、実施形態1と同等の機能を有し、両面に外部端子16、23を有する半導体装置50Bを得ることができる。 Thereafter, by cutting at the position of the cutting line 37, as shown in FIG. 15 has the same function as the first embodiment, it is possible to obtain the semiconductor device 50B having the external terminals 16, 23 on both sides. そしてこの半導体装置50Bは、実施形態1と同様に、外部端子の配置位置の設計の自由度を有すると共に、図8のようにワンチップでのプリント基板への実装及び図9のような積層構造での実装もでき、図10のように平置き構造で実装することもできる。 The semiconductor device 50B is, similarly to Embodiment 1, which has a degree of freedom in designing the positions of the external terminals, the laminated structure such as mounting and 9 on the printed circuit board in a single chip as shown in FIG. 8 can also be implemented in, can be implemented in flat structure as in FIG. 10.
【0110】 [0110]
図18は、要部を平面図(配線のみ実線で示す。)で示した概略図であるが、本実施の形態の特徴は、実施形態1〜3においてチップ3の外側面に沿って形成する線状の溝とは異なり。 Figure 18 is a schematic view showing in plan a main part drawing (. Showing only a solid line wiring), feature of this embodiment is formed along the outer surface of the tip 3 in the embodiment 1-3 Unlike the linear groove. 間欠的に形成したブラインドホール32(破線で表示した)を介して、配線20を裏面36へ導びいていることである。 Through a blind hole 32 which is intermittently formed (displayed by dashed lines), is that which Shirubebii wiring 20 to the rear surface 36. 従って、チップ3の側面の樹脂4の強度を保つことができると共に、このように強度が保てることにより、更に後述する変形例(図19参照)のような利点がある。 Therefore, it is possible to maintain the strength of the resin 4 side of the chip 3, By thus maintain strength is advantageous such as modification (see FIG. 19) to be further described below.
【0111】 [0111]
図19(a)は、実施形態4の変形例を示す概略図であり、図16(b)と同様の状態を示す。 Figure 19 (a) is a schematic diagram showing a modification of the fourth embodiment, showing the same state as FIG. 16 (b).
【0112】 [0112]
そして図19(b)は、裏面36側の研削工程を示している。 And FIG. 19 (b) shows a back surface 36 side of the grinding process. 即ち、前記したように、間欠的に形成するブラインドホール32であるため、チップ間の樹脂4の強度が保てることにより、裏面36の研削が可能になる。 That is, as described above, since it is a blind hole 32 which intermittently formed, by keep the strength of the resin 4 between chips, it is possible to grind the rear surface 36.
【0113】 [0113]
従って、次は図19(c)に示すように、表面35側の配線20と裏面36側の配線22を、前記した各配線と同様にセミアディティブ法を用いて、同一のめっき工程にて形成することができる。 Accordingly, as next shown in FIG. 19 (c), the wiring 22 of the wiring 20 and the back 36 side surface 35 side, using a semi-additive method similarly to the wiring described above, formed in the same plating process can do. 上記の研削によりブラインドホール32は、図19(b)に示すように貫通孔と化しているため、この両面同時めっきにより貫通孔内のめっきによる埋め込みも容易になる。 Blind hole 32 by the above grinding, because they become a through hole, as shown in FIG. 19 (b), becomes easy embedding by plating in the through hole by the double-sided simultaneous plating.
【0114】 [0114]
次は、実施の形態4と同様に、所要のプロセスを経ることにより、図19(d)に示すような状態を形成することができる。 Next, similarly to the fourth embodiment, by going through the necessary processes, it is possible to form the state shown in FIG. 19 (d). 従って製造工程を簡略して実施形態4と同様の構造及び機能を有する半導体装置50Bが、疑似ウェーハ段階で一括して作製可能となる。 The semiconductor device 50B having the same structure and function as the embodiment 4 in a simplified manufacturing process thus becomes possible manufactured collectively by the pseudo wafer stage.
【0115】 [0115]
本実施の形態によれば、チップ3の電極5から導出した配線20を裏面36へ導びく方法が、他の実施形態とは異なるものの、他の実施形態と同様の機能を有し、同等の効果を発揮できることに加え、隣接するチップ3の間隔を小さくし、チップ3の増配置による生産の効率化が図れると共に、チップ間の樹脂4の強度が保たれることにより、表裏両面の同時めっきも可能になり、製造工程の簡略化により更に生産性を向上することができる。 According to the present embodiment, guide budge method to the wire 20 which is derived from the electrode 5 of the chip 3 backside 36, although different from the other embodiments, has the same function as in the other embodiments, the equivalent in addition to exhibiting the effects, to reduce the spacing between adjacent chips 3, the efficiency can be improved in production due to increased chip placement 3, by the strength of the resin 4 between the chips is maintained, both sides simultaneous plating it can also allow, to improve further productivity by simplifying the manufacturing process.
【0116】 [0116]
図20は、上記した各実施の形態に共通の変形例を示す図であるが、実施形態3の構造により説明する。 Figure 20 is a diagram showing a common modification to the embodiments described above will be described by the structure of the third embodiment.
【0117】 [0117]
即ち図20(a)は、実施形態3において、裏面を研削する前の状態(図14(d))と同様の状態であるが、この例が他と異なる点は、既述した各実施形態のチップ3の厚みよりも厚いチップ3Aを疑似ウェーハ29に配置していることである。 That is, FIG. 20 (a), in the third embodiment is the same state as the state before (FIG. 14 (d)) of grinding the back surface is different from this example and others, the embodiments described above the thicker chips 3A than the thickness of the chip 3 is that are arranged in a pseudo wafer 29. 溝18の深さDは実施形態3と同一であるが、チップ3Aの厚みT は溝18の深さDよりも大きく、D<T となっている。 Although the depth D of the grooves 18 is identical to the embodiment 3, the thickness T 1 of the chip 3A is greater than the depth D of the groove 18, and has a D <T 1.
【0118】 [0118]
図20(a)の状態の疑似ウェーハ29に対し、図20(b)に示すように、裏面36側をチップ3Aの大半が除去されるまで研削し、配線20の底面の露出部20aを形成する。 To pseudo wafer 29 in the state FIG. 20 (a), the as shown in FIG. 20 (b), the back surface 36 side is ground until the majority of chips 3A are removed, forming an exposed portion 20a of the bottom of the wiring 20 to. この研削によって、チップ3Aの厚さは、前記した各実施の形態におけるチップ3の厚みよりも薄くなることもあるが、Siウェーハ上に形成されている半導体素子に影響を及ぼすことはない。 This grinding, the thickness of the chip 3A may also be thinner than the thickness of the chip 3 in the embodiments described above, but does not affect the semiconductor elements formed on a Si wafer. これにより更に薄型の半導体装置を形成することが可能であり、特に積層構造のMCMに好適である。 Thus Furthermore it is possible to form a thin semiconductor device is especially suitable for MCM laminated structure.
【0119】 [0119]
次に図20(c)に示すように、研削したチップ3Aの裏面を層間絶縁膜14で被覆した後に、上記した実施形態3と同様のプロセスで処理を行う。 Next, as shown in FIG. 20 (c), after coating the back surface of the grinding chips 3A in the interlayer insulating film 14, performs processing in the same process as in Embodiment 3 described above. 即ち、裏面側に露出した配線20の露出部20aに裏面36の配線22を接続し、図20(d)に示すように、裏面36の保護膜25を形成後に、保護膜21に配線20との接続孔27を形成することにより、表面35側の外部端子16を形成し、また保護膜25に裏面36の配線22との接続孔24の形成により外部端子23を形成する。 That is, to connect the wiring 22 on the back surface 36 in the exposed portion 20a of the wiring 20 exposed on the back side, as shown in FIG. 20 (d), after forming the protective film 25 on the back surface 36, and the wiring 20 in the protective film 21 by forming the connection hole 27, to form the external terminals 16 of the surface 35 side, to form the external terminal 23 by the formation of the connection hole 24 of the wiring 22 on the back surface 36 in the protective film 25. これにより両面に外部端子16、23を有する半導体装置を疑似ウェーハ段階で一括して形成することができる。 This makes it possible to collectively formed a semiconductor device having external terminals 16 and 23 on both sides in a pseudo wafer stage.
【0120】 [0120]
図21は、他の変形例を示す図であるが、これも実施形態4を除く他の実施の形態に共通する。 Figure 21 is a view showing another modified example, it is also common to other embodiments except the embodiment 4. この例も実施形態3の構造により、上記の変形例(図20)と同様のチップ3Aを配した図により説明する。 The structure of this example is also an embodiment 3 will be described with reference to FIG decor similar chip 3A and the above modification (Figure 20). 上記した変形例(図20)に限らず、裏面36の過剰な研削により、溝18内の配線20が局部的に断線された場合でも、この例の方法により断線部の接続を保つことができる。 Not limited to the modified example described above (FIG. 20), by excessive grinding of the back surface 36, even when the wire 20 in the groove 18 is locally broken, it is possible to maintain the connection disconnection unit by the method of this example .
【0121】 [0121]
即ち、図21(a)に示すように、溝18内に導出した配線20を形成後に、溝18の底部の配線20上に局部的に、例えばペースト47等の如き導電性物質を配しておき、この上に図21(b)のように保護膜21を形成する。 That is, as shown in FIG. 21 (a), after forming the wiring 20 derived in the groove 18, locally on the bottom of the wiring 20 of the groove 18, for example, by disposing such conductive material such as paste 47 Place, a protective film 21 as shown in FIG. 21 (b) above.
【0122】 [0122]
以後は、図20に示した変形例と同様に裏面36を研削により部分的に除去するが、図21(c)に示すように、過剰な研削により露出されるべき配線20が断線され、露出部20aが分断されても、疑似ウェーハ29全体の強度が保てるような局部的な断線であれば、疑似ウェーハ29が破壊されることなく、ペースト47によって断線部の接続を保つことができる。 Thereafter, although partially removed by grinding the modification as well as the back surface 36 shown in FIG. 20, as shown in FIG. 21 (c), the wiring 20 to be exposed is broken by excessive grinding, exposed even part 20a is divided, if local disconnection as maintain the strength of the whole pseudo wafer 29, without pseudo wafer 29 is broken, it is possible to maintain the connection of the disconnected part by the paste 47.
【0123】 [0123]
従って、図21(d)に示すように、研削によって露出したチップ3Aの裏面を層間絶縁膜14で被覆後に、上記した図20と同様のプロセスを経て、図21(e)のように、両面に外部端子16、23を有する半導体装置を疑似ウェーハ段階で一括形成できる。 Accordingly, as shown in FIG. 21 (d), after coating the back surface of the chip 3A exposed by grinding in the interlayer insulating film 14, through the same process as FIG. 20 described above, as shown in FIG. 21 (e), both surfaces a semiconductor device having external terminals 16 and 23 can be collectively formed by the pseudo wafer stage.
【0124】 [0124]
図22は、他の変形例を示す図であるが、これも実施形態4を除く他の実施の形態に共通する。 Figure 22 is a view showing another modified example, it is also common to other embodiments except the embodiment 4. この例も実施形態3の構造により、上記した変形例と同様のチップ3Aを配した図により説明するが、この例は上記した変形例(図21)のように、断線時のために予めペーストを配しておくのではなく、研削し過ぎにより断線した場合に施す処理法である。 The structure of this example is also an embodiment 3 will be described with reference to FIG decor similar chip 3A and modifications described above, as in this example deformed above example (FIG. 21), previously pastes for burnout rather than keep arranged a treatment method applied when disconnected by excessive grinding.
【0125】 [0125]
即ち、図22(a)の状態から、裏面36側を研削して除去することにより、図22(b)に示すように、研削過剰により溝18底部の配線に断線部20bが生じた場合は、図22(c)に示すように、断線部20bに例えばドリル等で孔34をあける。 That is, from the state of FIG. 22 (a), the by removing by grinding the back surface 36 side, as shown in FIG. 22 (b), when the disconnection portion 20b occurs in the wiring groove 18 bottom by grinding excess as shown in FIG. 22 (c), it opened to the disconnection portion 20b of hole 34, for example a drill or the like. この孔34は、孔34の内壁面に配線20の断面積をできるだけ大きく露出させ、しかも浅い方がよい。 The hole 34 is as large as possible to expose the cross-sectional area of ​​the inner wall surface to the wiring 20 of the hole 34, moreover shallower the better. そして孔34を形成後に、研削によって露出したチップ3Aの裏面を層間絶縁膜14で被覆する。 Then after forming the holes 34, it covers the rear surface of the chip 3A exposed by grinding in the interlayer insulating film 14. 図23は、孔34をあけた状態を示す底面図(孔を誇張図示した)である。 Figure 23 is a bottom view showing a state where a hole 34 (the hole was exaggerated shown).
【0126】 [0126]
次に、図22(d)に示すように、裏面36に配線22をセミアディティブ法によって形成することにより、断線部20bに形成した孔34がスパッタ膜とめっき膜とによって同時に埋められるため、断線した配線20が接続される。 Next, as shown in FIG. 22 (d), since by forming the semi-additive method wiring 22 on the rear surface 36, disconnecting section hole 34 formed in 20b are filled simultaneously by a sputtering film and the plating film, disconnection wire 20 that is connected.
【0127】 [0127]
次は、所定のプロセスを経ることにより、図22(e)に示すように、両面に外部端子16、23を有する半導体装置が形成され、上記した処理を含む一連の処理を疑似ウェーハ段階で一括して行うことができる。 Next, by going through the predetermined process, as shown in FIG. 22 (e), the semiconductor device is formed with external terminals 16 and 23 on both sides, simultaneously a series of processes including the process described above by the pseudo wafer stage it can be carried out.
【0128】 [0128]
また、上記した各実施の形態及び変形例の半導体装置は、図24に示すように外部端子は裏面だけに設けてもよい。 The semiconductor device of embodiments and modifications of the embodiments described above, the external terminals as shown in FIG. 24 may be provided only on the back surface. この例を実施形態1(図1参照)の構造で説明する。 To explain this example the structure of Embodiment 1 (see FIG. 1).
【0129】 [0129]
図示の如く、この半導体装置50cは、チップ3の電極5から導出した外部端子を表面35側には設けず、裏面36側のみに設けるものである。 As illustrated, the semiconductor device 50c is not provided on the 35 side surface external terminals derived from the electrode 5 of the chip 3, but provided only on the back 36 side. 従って、既述した図1と同様の製造プロセスによって形成され、外部端子23を裏面36側のみに形成している。 Thus, it is formed by the same manufacturing process as FIG. 1 already described, to form an external terminal 23 only on the back 36 side.
【0130】 [0130]
図24において、外部端子23も図1と全く同じ位置になっているが、例えば実装基板の外部端子の位置に合せるなど、任意の位置に配置が可能であるため設計の自由度が大きく、実装時の熱ストレスを緩和し、チップへの影響を最小限にすることのできる位置に外部端子を配置できると共に、プリント基板へフェイスアップで実装できる。 In Figure 24, but have become exactly the same position as Figure 1 also external terminal 23, for example, match the positions of the external terminals of the mounting substrate, a large degree of freedom in design since it is possible to place in any position, mounting to reduce thermal stress of time, the influence on the chip can be arranged an external terminal at a position which can be minimized, it can be mounted face-up on the printed circuit board.
【0131】 [0131]
上記した各実装の形態は、本発明の技術的思想に基づいて種々に変形が可能である。 Form of the implementation described above is capable of various modifications based on the technical idea of ​​the present invention.
【0132】 [0132]
例えば、チップ3の表面35の電極5から導出した配線20を裏面36側へ導びく方法は、実施形態1のW字状の溝、実施形態3の梯形溝、実施の形態4のブラインドホールに限らず、これ以外の適宜な方法であってよく、これらの溝18の形成方法もダイサー及び入れ子以外の方法が可能である。 For example, a method wiring 20 electrically budge to the back 36 side derived from the electrode 5 of the surface 35 of the chip 3, W-shaped groove of the first embodiment, trapezoidal grooves of the third embodiment, the blind hole of the fourth embodiment limited not be a other suitable methods, method for forming the grooves 18 is possible even dicer and methods other than nesting.
【0133】 [0133]
また、配線20、22の形成方法は、めっきに限らず、物理蒸着、又はスクリーン印刷により形成してもよい。 Further, the method of forming the wiring 20 and 22 is not limited to plating, physical vapor deposition, or may be formed by screen printing. また、積層構造の外部端子間の接続やプリント基板への実装時の外部端子の接続は、はんだバンプに限らずACF(異方性導電フィルム)を用いてもよい。 The connection of the external terminals at the time of mounting of the connection and the printed circuit board between the external terminals of the laminated structure may use ACF (anisotropic conductive film) is not limited to the solder bumps.
【0134】 [0134]
また、チップ3の外部端子をチップの表面及び裏面のうち少なくとも裏面に形成することは、半導体チップ以外の例えば発光ダイオード又はフォトダイオード等のチップ部品に適用できる。 Further, by forming the external terminals of the chip 3 on at least the back side of the surface and the back surface of the chip it is applicable to a chip component such as, for example, a light emitting diode or photodiode other than the semiconductor chip.
【0135】 [0135]
【発明の作用効果】 [Effect of the invention]
上述した如く、本発明によれば、チップ部品の複数個が、電極面以外の少なくとも側面及び他方の面が保護物質で覆われた疑似ウェーハ工程を経て形成されているので、チップ化後のハンドリング時にチップ部品が保護され、ハンドリングが容易となると共に、保護物質の位置で切断してチップ部品に個片化することができるために、切断時にチップ部品がダメージ(亀裂や歪み等)を受けることがない。 As described above, according to the present invention, a plurality of chip components, at least the side surface and the other surface other than the electrode surface is formed through a pseudo-wafer process covered with a protective material, handling after chip sometimes the chip component is protected, handling with is facilitated, in order to cut at a position of the protective material can be singulated chip component, the chip component is damaged (cracks or distortion, etc.) during cutting there is no.
【0136】 [0136]
そして、このチップ部品の実装基板への実装時には、少なくとも他方の面の外部端子を介して接続が可能であり、また、他方の面の任意の位置に外部端子を設けることができ、設計の自由度が大きいと共に、この外部端子を介して実装可能であるために、実装時の熱ストレスによるチップ部品の一方の面側(電極面側)への影響を緩和することができる。 Then, when mounted on the package substrate of the chip component, but may be connected via an external terminal of at least the other surface, it can also be provided an external terminal at an arbitrary position on the other side, freedom of design with degree is large, in order to be implemented through the external terminal, it is possible to mitigate the effects of the one side of the chip component by thermal stress during mounting (electrode surface).
【0137】 [0137]
この場合、この保護物質によってチップ部品に対し絶縁分離を行いながら、保護物質の側面又は内部を通して一方の面の電極を他方の面側の外部端子に導びくための配線を形成することができ、かつ、保護物質によって前記配線を保護することができる。 In this case, while the isolation to the chip component by the protective material, it is possible to form a wiring for electrically creel to the external terminal electrode and the other surface side of the one surface through the side or the inside of the protective substance, and, it is possible to protect the wiring with a protective material.
【0138】 [0138]
そして、このチップ部品を個片化した半導体装置を用いて、複数のチップ部品の積層構造又は並列配置のマルチチップモジュールであっても、この複数のチップ部品間の接続をこれらのチップ部品の外部端子を介して行うことができる。 Then, the chip component using the semiconductor device singulated, be a multi-chip module of a laminated structure or parallel arrangement of a plurality of chip components, the connection between the plurality of chip parts of these chip parts outside it can be performed through the terminal.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施形態1による半導体装置を示す概略断面図である。 It is a schematic sectional view showing a semiconductor device according to Embodiment 1 of the present invention.
【図2】同、半導体装置の積層例を示す概略断面図である。 [2] the same, is a schematic sectional view of a stacked embodiment of the semiconductor device.
【図3】同、半導体装置の作製プロセスを示す概略断面図である。 [3] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図4】同、半導体装置の作製プロセスを示す概略断面図である。 [4] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図5】同、半導体装置の作製プロセスを示す概略断面図である。 [5] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図6】同、半導体装置の作製プロセスを示す概略断面図である。 [6] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図7】同、半導体装置の要部を示し、(a)は概略断面図、(b)は概略底面図である。 [7] the, shows the main portion of a semiconductor device, (a) represents a schematic cross-sectional view, (b) is a schematic bottom view.
【図8】同、半導体装置の実装例を示す概略断面図である。 [8] the is a schematic sectional view showing a mounting example of the semiconductor device.
【図9】同、半導体装置の実装例を示す概略断面図である。 [9] the is a schematic sectional view showing a mounting example of the semiconductor device.
【図10】同、半導体装置の実装例を示す概略断面図である。 [10] the is a schematic sectional view showing a mounting example of the semiconductor device.
【図11】本発明の実施形態2による半導体装置の作製プロセスを示す概略断面図である。 11 is a schematic cross-sectional views illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図12】同、実施形態1及び2の変形例を示す概略断面図である。 [12] the a schematic sectional view showing a modification of Embodiment 1 and 2.
【図13】本発明の実施形態3による半導体装置を示す概略断面図である。 13 is a schematic sectional view showing a semiconductor device according to a third embodiment of the present invention.
【図14】同、半導体装置の作製プロセスを示す概略断面図である。 [14] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図15】本発明の実施形態4による半導体装置を示す概略断面図である。 It is a schematic sectional view showing a semiconductor device according to a fourth embodiment of the present invention; FIG.
【図16】同、半導体装置の作製プロセスを示す概略断面図である。 [16] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図17】同、半導体装置の作製プロセスを示す概略断面図である。 [17] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図18】同、半導体装置の要部を示す概略平面図である。 [18] the a schematic plan view showing a main part of a semiconductor device.
【図19】同、実施形態4の変形例の作製プロセスを示す概略断面図である。 [19] the, it is a schematic sectional view showing a manufacturing process of a modification of the fourth embodiment.
【図20】同、実施形態3の構造で示した変形例の作製プロセスを示す概略断面図である。 [20] the, it is a schematic sectional view showing a manufacturing process of the modification shown in the structure of embodiment 3.
【図21】同、実施形態3の構造で示した他の変形例の作製プロセスを示す概略断面図である。 [21] the a schematic cross-sectional views illustrating a manufacturing process of another modification shown in structure of the third embodiment.
【図22】同、実施形態3の構造で示した更に他の変形例の作製プロセスを示す概略断面図である。 [22] the a schematic cross-sectional views illustrating a manufacturing process of still another modification shown in structure of the third embodiment.
【図23】図22(c)の状態における要部を示す概略底面図である。 23 is a schematic bottom view showing an essential part in the state of FIG. 22 (c).
【図24】実施の形態1の構造で示した変形例の概略断面図である。 Figure 24 is a schematic cross-sectional view of a modification shown in the structure of Embodiment 1.
【図25】従来例による半導体装置の作製プロセスを示す概略断面図である。 FIG. 25 is a schematic cross-sectional views illustrating a manufacturing process of the conventional semiconductor device according to.
【図26】同、半導体装置の作製プロセスを示す概略断面図である。 [26] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図27】同、半導体装置の作製プロセスを示す概略断面図である。 [27] the, it is a schematic sectional view showing a manufacturing process of a semiconductor device.
【図28】同、半導体装置の実装例を示す概略断面図である。 [28] the is a schematic sectional view showing a mounting example of the semiconductor device.
【図29】同、半導体装置の実装例を示す概略断面図である。 [29] the is a schematic sectional view showing a mounting example of the semiconductor device.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…石英基板、2…粘着シート、3、3A…良品ベアチップ(半導体チップ)、 1 ... a quartz substrate, 2 ... adhesive sheet, 3, 3A ... good bare (semiconductor chips),
4…樹脂、4a…保護膜、5…電極、24、27…接続孔、7…SiO 膜、 4 ... resin, 4a ... protective film, 5 ... electrode, 24, 27 ... contact hole, 7 ... SiO 2 film,
8…パッシベーション膜、9、14…層間絶縁膜、10…スパッタ膜、 8 ... passivation film, 9, 14 ... interlayer insulation film, 10 ... sputtered film,
11…レジストマスク、11A…フォトレジスト膜、12A…めっき膜、 11 ... resist mask, 11A ... photoresist film, 12A ... plating film,
20、22…配線、21、25、38…保護膜、16、23…外部端子、 20, 22 ... wiring, 21,25,38 ... protective film, 16 and 23 ... external terminal,
18…溝、20a…露出部、20b…断線部、29…疑似ウェーハ、 18 ... groove, 20a ... exposed portion, 20b ... disconnection part, 29 ... pseudo wafer,
30…入れ子、31…外側面、32、34…孔、33…はんだバンプ、 30 ... nesting, 31 ... outer surface, 32, 34 ... hole, 33 ... solder bump,
35…表面、36…裏面、37…切断線、39…プリント基板、40…電極、 35 ... surface, 36 ... rear surface, 37 ... cutting line 39 ... printed circuit board, 40 ... electrode,
42…マスク、43a、43b…開口部、45…露光光、47…ペースト、 42 ... mask, 43a, 43 b ... opening, 45 ... exposure light, 47 ... paste,
50…半導体装置、L…紫外線、T…半導体チップの厚み、D…溝の深さ 50 ... semiconductor device, L ... ultraviolet, T ... semiconductor chip thickness, the depth of D ... groove

Claims (20)

  1. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われているチップ部品を有する半導体装置において、前記チップ部品の前記電極の外部端子が、前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成されていることを特徴とする、半導体装置。 Electrode is provided on one surface side, a semiconductor device having at least side surfaces and the chip parts and the other surface covered with a protective material other than the electrode surface, the external terminals of the electrodes of the chip component, the one surface and from this, characterized in that it is formed at least on the other surface of the other surface opposite to the semiconductor device.
  2. 前記側面の保護物質の外側面に、前記一方の面の外部端子と、他方の面の外部端子とを接続するための導電体が形成されている、請求項1に記載した半導体装置。 The outer surface of the protective material of the side, and an external terminal of said one surface, conductors for connecting the external terminals on the other face are formed, the semiconductor device according to claim 1.
  3. 前記導電体が、前記保護物質の傾斜外側面又は垂直貫通孔に形成されている、請求項2に記載した半導体装置。 The conductor is formed on the inclined outside surface or vertical through-hole of the protective material, the semiconductor device according to claim 2.
  4. 前記一方の面に前記外部端子を形成するための絶縁性保護膜下において、これとは異なる絶縁物質が前記外側面の前記導電体上に設けられている、請求項2に記載した半導体装置。 In the insulating protective film of a for forming the external terminal on the one surface, which a is provided on different insulation materials the conductor of the outer surface, the semiconductor device according to claim 2.
  5. 前記一方の面に前記外部端子を形成するための絶縁性保護膜下において、導電性物質が前記外側面の前記導電体上に接して設けられている、請求項2に記載した半導体装置。 In the insulating protective film of a for forming the external terminal to said one surface, the conductive material is provided over and in contact with the conductor of the outer surface, the semiconductor device according to claim 2.
  6. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われたチップ部品の複数個が、前記保護物質によって一体化されてなる疑似ウェーハを作製する工程と、 One side electrode is provided on a plurality of chip components, at least the side and the other surface covered with a protective material other than the electrode surface to produce a pseudo wafer comprising integrated by said protective material step When,
    前記疑似ウェーハにおける前記チップ部品の前記電極の外部端子を前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成する工程と、 And forming at least the other surface of the other surface opposite the one surface of the external terminals of the electrodes of the chip component in the pseudo wafer and from this,
    前記複数個のチップ部品間で少なくとも前記保護物質を切断する工程とを有することを特徴とする、半導体装置の製造方法。 Wherein characterized in that a step of cutting at least the protective material between the plurality of chip components, a method of manufacturing a semiconductor device.
  7. 前記複数個のチップ部品間において、前記側面の保護物質に凹部を形成し、この面上に前記一方の面の外部端子と他方の面の外部端子とを接続するための導電体を形成した後、前記他方の面側から少なくとも前記保護物質を部分的に除去してこの除去面に前記導電体を露出させ、この露出した導電体に接続した前記他方の面の前記外部端子を形成する、請求項6に記載した半導体装置の製造方法。 Between the plurality of chip parts, said forming a recess in the protective material side, after forming a conductor for connecting the relay terminal and the other surface of the one surface on the surface , the other by at least removing the protective material partially from the side to expose the conductor on the removal surface, to form the external terminals of the other surface connected to the electric conductor this exposed, wherein the method of manufacturing a semiconductor device according to claim 6.
  8. 前記凹部を前記チップ部品の厚みよりも深く形成する、請求項7に記載した半導体装置の製造方法。 Deeply formed than the concave portion thickness of the chip component, a method of manufacturing a semiconductor device according to claim 7.
  9. 前記保護物質の部分的除去によって、傾斜面又は垂直面を呈した前記凹部の面上に前記導電体を残す、請求項7に記載した半導体装置の製造方法。 By partial removal of the protective substance, leaving the conductor on the surface of the inclined surface or the recess exhibiting vertical plane, a method of manufacturing a semiconductor device according to claim 7.
  10. 前記一方の面に前記外部端子を形成するための絶縁性保護膜下において、これとは異なる絶縁物質を前記外側面の前記導電体上に設ける、請求項7に記載した半導体装置の製造方法。 In the insulating protective film of a for forming the external terminal on the one surface, provided on the conductor of the different insulating material the outer surface to this method of manufacturing a semiconductor device according to claim 7.
  11. 前記一方の面に前記外部端子を形成するための絶縁性保護膜下において、導電性物質を前記外側面の前記導電体上に接して設ける、請求項7に記載した半導体装置の製造方法。 In the insulating protective film of a for forming the external terminal on the one surface, the conductive material provided in contact on the conductor of the outer surface, a method of manufacturing a semiconductor device according to claim 7.
  12. 特性測定により良品と判定された前記チップ部品を有する前記疑似ウェーハを作製する、請求項6に記載した半導体装置の製造方法。 Making said pseudo wafer having said chip component is determined to be non-defective by the characteristic measurement method of manufacturing a semiconductor device according to claim 6.
  13. 前記疑似ウェーハの状態において前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択する、請求項6に記載した半導体装置の製造方法。 Wherein performs characteristic measurement of the chip component in the state of the pseudo wafer, selects a chip component or a chip-like electronic parts good, a method of manufacturing a semiconductor device according to claim 6.
  14. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われたチップ部品の複数個が、前記保護物質によって一体化されてなる疑似ウェーハであって、前記チップ部品の前記電極の外部端子が前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成されている、疑似ウェーハ。 One side electrode is provided on a plurality of chip components, at least the side and the other surface covered with a protective material other than the electrode surface is a pseudo wafer which are integral with said protective material, wherein the said surface external terminals of said one electrode of the chip component and which are formed at least on the other surface of the other surface opposite to the pseudo wafer.
  15. 請求項2〜5のいずれか1項に記載した半導体装置を製造するのに用いられる、請求項14に記載した疑似ウェーハ。 For use in manufacturing semiconductor device according to any one of claims 2 to 5, the pseudo wafer according to claim 14.
  16. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面及び他方の面が保護物質で覆われたチップ部品の複数個が、前記保護物質によって一体化されてなる疑似ウェーハの製造方法において、前記疑似ウェーハにおける前記チップ部品の前記電極の外部端子を前記一方の面とこれとは反対側の他方の面とのうち少なくとも前記他方の面に形成する工程を有することを特徴とする、疑似ウェーハの製造方法。 One side electrode is provided on a plurality of chip components, at least the side and the other surface covered with a protective material other than the electrode surface is, in the manufacturing method of a pseudo wafer which are integral with said protective substance , wherein the said chip the one surface of the external terminal of the electrode parts in the pseudo wafer and therewith and having a step of forming at least the other surface of the other surface opposite pseudo method of manufacturing a wafer.
  17. 請求項7〜13のいずれか1項に記載した半導体装置の製造方法を適用する、請求項16に記載した疑似ウェーハの製造方法。 Applying the method of manufacturing a semiconductor device according to any one of claims 7 to 13, a manufacturing method of the pseudo wafer according to claim 16.
  18. 請求項1〜5のいずれか1項に記載した半導体装置によって構成され、この半導体装置が有する複数の前記チップ部品間が前記外部端子を介して互いに接続されている、マルチチップモジュール。 Is constituted by a semiconductor device according to claim 1, among a plurality of the chip component the semiconductor device has via the external terminals are connected to each other, the multi-chip module.
  19. 前記複数のチップ部品を接続するための前記外部端子が、一方のチップ部品の前記一方の面側と、他方のチップ部品の前記他方の面側にそれぞれ形成されている、請求項18に記載したマルチチップモジュール。 Said external terminals for connecting the plurality of chip components, and the one surface side of one of the chip components, are formed on the other surface side of the other chip components, according to claim 18 multi-chip module.
  20. 前記複数のチップ部品を接続するための前記外部端子が、前記一方の面側又は前記他方の面側に形成されている、請求項18に記載したマルチチップモジュール。 Multi-chip module as described in which the external terminals, wherein is formed on one surface or the other surface of claim 18 for connecting the plurality of chip parts.
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