JP2005033141A - Semiconductor device, its manufacturing method, false wafer, its manufacturing method, and packaging structure of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method conducting the electrode of a chip component to the rear face side easily and securely and allowing external terminals to be formed on the surface and rear face sides at a low cost, a false wafer, its manufacturing method, and a packaging structure of the semiconductor device. <P>SOLUTION: There has a void portion for arranging a chip component in such a manner that it corresponds to the electrodes 5 of the chip component 3 to be arranged in its vicinity. A substrate 20 with a via hole provided with plugs 19 beforehand is attached onto a supporting substrate 21 together with the chip component 3. On a false wafer 29 that is integrated by covering these with a resin 4, the electrode 5 is connected with the plug 19 by wiring 24. A part of the wiring 24 is exposed to form the external terminal 25 on the surface 41. After that, the resin 4 on the rear face 42 of the chip component 3 is ground to expose the plugs 19. By this exposed part, the external terminal 26 on this surface is formed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, pseudo wafer and a manufacturing method thereof, and to a mounting structure of a semiconductor device.

従来、携帯用電子機器の小型・軽量化、高速化の要求に対し、一つの方法として、IC(Integrated Circuit)の高集積化、微細化を図って複数の機能をワンチップ(システムLSI)化しているが、歩留低下等による製造コストの増大等の問題でシステムLSIを低コストで実現することが難しくなっている。 Conventionally, smaller and lighter portable electronic equipment, in response to a request of higher speed, as one method, high integration of IC (Integrated the Circuit), turned into the aim of fine single chip a plurality of functions (system LSI) and that, it is difficult to realize a low cost system LSI in problems such as increased manufacturing cost due to yield reduction or the like. 一方で、複数の半導体チップをワンパッケージ化したMCM(Multi Chip Module)が提案されている。 On the other hand, MCM was single package a plurality of semiconductor chips (Multi Chip Module) has been proposed.

MCMは多層配線基板に半導体チップを配置しているが、搭載する半導体チップの接続端子ピッチが狭くなると配線基板の製造が難しくなり、基板のコストアップとなる。 MCM is are disposed semiconductor chip to the multilayer wiring board, the production of a wiring board connecting terminal pitch of the semiconductor chip is narrowed to be mounted becomes difficult, the cost of the substrate. また、バンプやワイヤボンディング、タブ等で接続するため、接続端子数に制限がある上、その平面視面積は搭載半導体チップの平面視面積の総和より大きくなってしまう。 The bump and wire bonding for connecting a tab or the like, on the limited number of connection terminals, a plan view area becomes larger than the sum of the plan view area of ​​the mounting semiconductor chips. 更に、信号伝達が遅くなり、性能低下等の問題がある。 Further, the signal transmission is delayed, there are problems such performance degradation.

MCMの製造技術については、複数のベアチップをその表面が平坦になるように支持基板上に貼り付けて配線することにより、生産性よく配線することが開示されている(後述の特許文献1参照)。 For MCM fabrication techniques, by a plurality of bare chips that surface wiring pasted on the supporting substrate such that the flat, be routed with high productivity is disclosed (see Patent Document 1 below) . また、機能別に作製した複数個の半導体チップを互いに隣接して接着することにより、四辺形に形成した合成チップをウェーハ上に貼り付け、このチップのアクティブ面を平坦化して露出させたチップの外部接続端子から配線することにより、小面積化した合成チップを小さいパッケージに形成することが開示されている(後述の特許文献2参照)。 Further, by bonding adjacent a plurality of semiconductor chip prepared by function together pasted synthesis chip formed in a quadrilateral on a wafer, the chip is exposed to planarize the active surface of the chip external by wiring from the connection terminal, it is disclosed that the formation in small packages combining chip having a smaller area (see Patent Document 2 below). 更に、支持基板に良品チップを貼り付けた後に、保護物質を被着して剥離することで疑似ウェーハを作製し、その上に半導体プロセスにより配線することが開示されている(後述の特許文献3参照)。 Moreover, after sticking the non-defective chip to the support substrate, the protective material to produce a pseudo wafer by peeling by adhering, Patent Document 3 that on that wiring is disclosed by a semiconductor process (described later that reference).

このうち、本出願人が提起した特許文献3(以下、先願発明と称する。)は、自社製又は他社製の区別なく、ウェーハより半導体チップを切り出した後、オープン/ショート或いはDC(直流)電圧測定により良品と確認された半導体ベアチップのみを疑似ウェーハ上に再配置し、これに所定の製造工程を施してチップ状電子部品を作製するものであるが、その製造プロセスを図36に示す。 Among them, Patent Document 3 by the present applicant filed (hereinafter, referred to as the prior invention.) Is-house or alike, third-party, was cut out semiconductor chip from the wafer, open / short or DC (direct current) reposition only the semiconductor bare chip which is confirmed as a good product by the voltage measured on the pseudo wafer, but is intended to produce a chip-shaped electronic component by performing a predetermined manufacturing process to illustrate a manufacturing process in FIG. 36.

即ち、図36(a)は、仮の支持基板として用いた石英基板1を示す。 That is, FIG. 36 (a) shows the quartz substrate 1 was used as a temporary supporting substrate. 但し、基板への加熱プロセスは400℃以下であるため、安価なガラス基板も使用でき、また、この石英基板1は繰り返し使用可能である。 However, since the heating process of the substrate is 400 ° C. or less, inexpensive glass substrates can be used, also, the quartz substrate 1 is can be used repeatedly.

次に、図36(b)のように、石英基板1上に、紫外線を照射されると粘着力が低下する例えばアクリル系の粘着シート2を貼り付ける。 Next, as shown in FIG. 36 (b), the on quartz substrate 1, the adhesive strength is irradiated with ultraviolet rays paste for example a pressure-sensitive adhesive sheet 2 of an acrylic reduction.

次に、図36(c)のように、良品と確認された複数の良品ベアチップ3をチップ表面(デバイス面)28を下向きに配列して粘着シート2に貼り付ける。 Next, as shown in FIG. 36 (c), a plurality of non-defective bare chips 3 confirmed as a good product by arranging down the chip surface (device surface) 28 is pasted to the adhesive sheet 2. なお、良品ベアチップ3は、通常のウェーハ工程でダイシングして、使用したダイシングシート(図示せず)の延伸状態から取り出してもよく、チップトレイから移載してもよい。 Incidentally, good bare chips 3 are diced in a conventional wafer process, may be removed from the stretching condition of the dicing sheet used (not shown) may be transferred from the chip tray.

次に、図36(d)のように、良品ベアチップ3上から有機系絶縁性樹脂、例えばエポキシ系等の樹脂4をスピンコート法か印刷法により、均一に塗布する。 Next, as shown in FIG. 36 (d), an organic insulating resin over good bare chip 3, for example, the resin 4 such as epoxy based by spin coating or printing method, applied uniformly.

次に、図36(e)のように、石英基板1の裏側1aから紫外線を照射して、粘着シート2の粘着力を弱め、樹脂4で側面及び裏面が連続して固められた複数の良品ベアチップ(以下、半導体チップ、チップ又はチップ部品と称することがある。)3を配した疑似ウェーハ29を石英基板1から接着面14で剥離する。 Next, as shown in FIG. 36 (e), by irradiating ultraviolet rays from the back 1a of the quartz substrate 1, weakening the adhesive force of the adhesive sheet 2, a plurality of non-defective with hardened the side and back of resin 4 continuously bare chip (hereinafter, the semiconductor chip, may be referred to as a chip or chip component.) 3 pseudo wafer 29 which arranged to peel an adhesive surface 14 from the quartz substrate 1.

次に図36(f)のように、良品ベアチップ表面28(デバイス面)が上になるように疑似ウェーハ29をひっくり返す。 Next, as in FIG. 36 (f), non-defective bare chip surface 28 (device surface) is turned over the pseudo wafer 29 so that the upper. 下図は疑似ウェーハ29の一部を拡大図示したものであり、図示の如く、Si基板上にSiO 膜7を介してA1電極パッド5及びパッシベーション膜8が形成されている。 Figure is an enlarged view illustrating a portion of the pseudo wafer 29, as illustrated, A1 electrode pads 5 and the passivation film 8 through the SiO 2 film 7 on the Si substrate is formed.

その後、無電解めっき法により、開口されたAl電極パッド5の上面のみに、選択的にNiめっき層を形成し、この上に配したはんだペーストを加熱溶融してはんだバンプをウェーハ一括で形成後に、再度プローブ検査により電気的特性を測定することにより、更により確実に良品チップのみを選別する。 Then, by electroless plating, only on the upper surface of the apertured Al electrode pad 5 are selectively formed Ni plating layer, solder bumps by heating and melting the solder paste placed on the after formation in the wafer bulk , by measuring the electrical characteristics by probing again select only even more reliably good chips.

上記のように形成した半導体チップ3は、ワンチップに個片化後、例えば図39に示すようにはんだバンプ33を介して回路基板39の電極40にマウントしたり、例えば図40に示すようにチップ3を並列に配し、この複数のチップ3間の再配置配線12(半導体チップ内の配線をチップ上の任意の位置に引き出して行う配線)を行うことにより、回路構成をしてMCMを構成することができる。 Semiconductor chip 3 formed as described above, after singulation in one chip, for example, to mount the electrode 40 of the circuit board 39 via a solder bump 33 as shown in FIG. 39, for example, as shown in FIG. 40 arranged chip 3 in parallel, by rearranging wiring between the plurality of chips 3 12 (wiring performed drawer at any position on the chip wiring in a semiconductor chip), the MCM to the circuit configuration it can be configured. また、図示しないが半導体チップ3の電極パッド5から接続孔を介して絶縁層上に配線を導出し、更にこのような構造を積み上げて多層構造化することにより、回路基板へのマウント時に任意の位置に再配置配線を行って多ピン化に対応することもでき、これらを疑似ウェーハ29上で一括して行うことができる。 Although not shown derives the wiring on the insulating layer through a connection hole from the electrode pads 5 of the semiconductor chip 3, further by a multilayer structure of stacked such a structure, any when mounting to a circuit board also provides support for multiple pins perform relocation wirings on position, it can be performed collectively these on pseudo wafer 29.

このように、先願発明によれば、半導体チップの電極面以外(即ち、チップの側面及び裏面)が連続した保護物質によって保護されるので、チップ化後のハンドリングにおいてチップが保護され、ハンドリングが容易となる。 Thus, according to the prior invention, except the electrode surface of the semiconductor chip (i.e., the side surface and the back surface of the chip) since is protected by successive protective material, the chip is protected in handling after chip, handling easy to become.

また、半導体ウェーハから切出した良品のみを選択して再配置しているので、あたかも全品が良品チップからなる疑似ウェーハが得られ、配置した良品チップに対してウェーハ一括でのバンプ処理等が可能となり、低コストのバンプチップを形成できると共に、半導体チップを疑似ウェーハから切り出す際に、チップ間の保護物質の部分を切断することになるので、半導体チップ本体への悪影響(歪みやばり、亀裂等のダメージ)を抑えて容易に切断することができる。 Further, since the only rearranged by selecting non-defective cut out from a semiconductor wafer, as if all materials are obtained pseudo wafer comprising a non-defective chip, can bump processing of the wafer batch and will respect the placed good chip , it is possible to form a low-cost bump chip, when cutting out the semiconductor chip from the pseudo wafer, it means to cut the portion of the protective material between the chips, to the semiconductor chip body adverse (distortion and burrs, cracks, etc. can be cut easily with reduced damage).

しかも、保護物質によってチップの側面及び裏面が覆われているため、Ni無電解めっき処理も可能である。 Moreover, since it is covered the side surface and the back surface of the chip with a protective material, Ni electroless plating process is also possible. そして、自社製ウェーハのみならず、他社から購入したベアチップでも容易にはんだバンプ処理等が可能になる。 And, not-house wafer only, it becomes possible to easily solder bump processing, and the like in the bare chips purchased from other companies.

また、MCMに搭載される異種LSIチップを全て同一半導体メーカーから供給されるケースは少なく、SRAM、フラッシュメモリーやマイコン、更にCPU(中央演算処理ユニット)を、それぞれ得意とする半導体メーカーから別々にチップで供給してもらい、これらをMCM化することもできる等の優れた特徴を有している。 Also, fewer cases supplied from all the different LSI chips mounted the same semiconductor manufacturer MCM, SRAM, flash memory or a microcomputer, a further CPU (central processing unit), separately from the semiconductor manufacturer that specializes respectively chip in asked to supply, has excellent characteristics such as these may also be MCM of.

上記した先願発明の半導体チップ3の再配置配線を疑似ウェーハ29上で行う場合、例えば図37〜図38のような方法で行うことができる。 When performing rearrangement wiring of the semiconductor chip 3 of the prior invention described above on the pseudo wafer 29 can be performed, for example, methods such as FIGS. 37 38.

図37(a)は、上記した図36(f)の下図(一部の拡大図)を示す。 Figure 37 (a) shows a figure (part of enlarged view) of FIG. 36 (f) described above. 即ち、疑似ウェーハ29を構成する保護物質としての樹脂4により、側面及び裏面を覆われて一体化された半導体チップ3上に、Alからなる電極パッド5(以下、電極と称する。)が配され、この電極5が露出するようにパッシベーション膜8が形成されている。 That is, the resin 4 as a protective material constituting the pseudo wafer 29, on the semiconductor chip 3 integrated covered the sides and back, the electrode pads 5 made of Al (hereinafter, referred to as the electrode.) Is arranged the passivation film 8 is formed so that this electrode 5 is exposed.

この後に形成する配線はセミアディティブ法により形成されるが、簡略して図示する。 Wiring formed later is formed by a semi-additive method, but shown in simplified. まず、図37(b)に示すように、パッシベーション膜8を被覆するように層間絶縁膜9を形成後に、図37(c)に示すように、上面の全面にめっき用の電極となるシードメタルとして、Alと密着性の良いTiのスパッタ膜10を形成する。 First, as shown in FIG. 37 (b), after forming an interlayer insulating film 9 so as to cover the passivation film 8, as shown in FIG. 37 (c), a seed metal as an electrode for plating the entire surface of the upper surface as to form a sputtered film 10 of good adhesion to the Al Ti.

次に、図37(d)に示すように、スパッタ膜10上にフォトリソグラフィ技術によってフォトレジスト膜11を形成後に、図38(e)に示すように、Cuを用いて配線となる電解めっき膜12Aを形成する。 Next, as shown in FIG. 37 (d), after forming a photoresist film 11 by photolithography on the sputtered film 10, as shown in FIG. 38 (e), electrolytic plating film serving as the wiring using Cu 12A to the formation. これにより、Alと密着性の良いTiをシードメタルとすることにより、Tiのスパッタ膜10上にCuを容易にめっきすることができる。 Thus, by the good Ti adhesion between the Al and the seed metal, it can be easily plated Cu on the sputtered film 10 of Ti.

次に、図38(f)に示すように、フォトレジスト膜11を除去し、このフォトレジスト膜11下のスパッタ膜10をウェットエッチング等で除去することにより、再配置した配線12が形成される。 Next, as shown in FIG. 38 (f), removing the photoresist film 11, by removing the photoresist film 11 sputtered film 10 under the wet etching or the like, the wiring 12 was rearranged to form .

次に、図38(g)に示すように、上部の全面を保護膜13で被覆後に、図38(h)に示すように、保護膜13に配線12との接続孔6を形成し、外部端子15を露出させる。 Next, as shown in FIG. 38 (g), after covering the top of the entire surface with a protective film 13, as shown in FIG. 38 (h), to form a connection hole 6 and the wiring 12 in the protective film 13, an external exposing the terminals 15.

上記の方法により、同一の疑似ウェーハ29上に複数個又は複数種のチップ部品を並列に配し、MCMの回路を形成するための再配置配線をウェーハレベルで一度に行うことができる。 By the above method, a plurality or more of chip parts arranged in parallel on the same pseudo wafer 29, relocation wirings for forming circuits of the MCM can be performed at a time at the wafer level. しかも、先願発明は、半導体ウェーハから切り出した良品チップのみを選んで再配置し、その側面及び裏面を樹脂で覆って一体化し、更に特性検査を行って、100%良品チップが配された疑似ウェーハ上で、これらのチップに対して一括してチップ間の再配置配線を行うことができ、MCMを疑似ウェーハ段階で形成することができる等の優れた特長を有している。 Moreover, the pseudo prior invention, relocates to choose only good chip cut from the semiconductor wafer, the side surface and the back surface integrally covered with resin, further subjected to characteristic inspection, the 100% non-defective chips arranged on the wafer, collectively for these chips can be rearranged wiring between chips have excellent characteristics, such as can be formed MCM pseudo wafer stage.

特開平7−202115号(第5頁左欄、図1及び図3) JP 7-202115 (5, left column, 1 and 3) 特開平11−330350号(第6頁右欄、図5及び図6) JP 11-330350 (6, right column, Figs. 5 and 6) 特開2001−308116号(第5頁左欄、第7頁右欄及び図2) JP 2001-308116 (5, left column, page 7, right column, and Figure 2)

しかしながら、従来は先願発明においても、チップ部品の外部端子が半導体装置の表面側にしか形成されていないため、裏面側で外部機器等との接続ができないという問題や、積層構造のMCMを形成できないという問題があることから、本発明者はこれらの問題を解決すべく、出願番号2003−138136号(平成15年5月16日出願)により提案したところである。 However, even in the conventional prior invention, formed since the external terminals of the chip component is not only formed on the surface side of the semiconductor device, and a problem that can not be connected with an external device such as the back side, the MCM laminated structure from the fact that there is a problem that can not be, the inventors have found that in order to solve these problems, it was proposed by the application No. 2003-138136 (2003 may 16 filed).

しかし、なおも改良の余地があることに気付き、本発明者は鋭意検討を重ねた結果、更に前進的な方策を見出し本発明に到達したものである。 However, notice that still there is room for improvement, the present inventors have result of intensive studies, in which have reached the present invention found a more advanced strategies.

そこで本発明の目的は、チップ部品の電極が精度の良い接続構造にて簡単かつ確実に裏面に導通でき、複数のチップ部品間及び外部機器との接続が容易な外部端子を有する半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造を低コストにて提供することにある。 It is an object of the present invention, chip parts electrodes can be conductive easily and reliably on the back at a good connection structure precision, a semiconductor device and a having easy external terminal connections between the plurality of chip components and the external device manufacturing method, the pseudo wafer and a manufacturing method thereof, as well as a mounting structure of a semiconductor device to provide at a low cost.

即ち、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品を有する半導体装置において、 That is, the present invention, electrodes are provided on one surface side, a semiconductor device having a chip component at least side surfaces other than the electrode surface is covered with a protective material layer,
前記チップ部品の少なくとも側方に絶縁物質層が被着され, At least laterally insulating material layer of the chip component is deposited,
前記絶縁物質層をこの両面に貫通して形成された貫通孔に、第1の導電材が設けられ 、 It said insulating material layer in the through hole formed to penetrate the double-sided, first conductive material is provided,
前記電極と前記第一の導電材とが別の導電材を介して接続され、 Said first conductive material and the electrode are connected via another conductive material,
前記電極が少なくとも、前記一方の面とは反対側の他方の面側に電気的に取り出され ていることを特徴とする、半導体装置(以下、本発明の半導体装置と称する。)に係るものである。 The electrodes at least, and said the one surface are electrically removed on the other side opposite to the semiconductor device relates to (hereinafter, referred to as a semiconductor device. Of the invention) is there.

また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品を有する半導体装置を製造する方法において、 Further, the present invention, the electrode is provided on one surface, a method of least side surfaces other than the electrode surface to produce a semiconductor device having a chip component is covered with a protective material layer,
前記チップ部品を配するための欠除部を有し、かつ両面間に形成した貫通孔に第1の 導電材を設けた絶縁物質層を作製する工程と、 A step of preparing said has a lack portion for disposing the chip component, and an insulating material layer having a first conductive material in a through hole formed between both surfaces,
前記絶縁物質層を支持体上に固定する工程と、 And fixing the insulating material layer on a support,
前記電極面の側にて前記チップ部品を前記欠除部内にて支持体上に固定する工程と、 And fixing the chip parts on the side of the electrode surface on a support in the lacking portion,
前記チップ部品及び前記絶縁物質層の少なくとも側面を前記保護物質層によって覆う 工程と、 A step of covering at least side surfaces of the chip components and the insulating material layer by the protective material layer,
前記保護物質層によって前記チップ部品と前記絶縁物質層とが一体化されてなる疑似 ウェーハを前記支持体から分離して疑似ウェーハを作製する工程と、 A step of preparing a pseudo wafer of the chip component and the pseudo wafer and an insulating material layer are integrated by the protective material layer is separated from the support,
前記疑似ウェーハにおいて、前記チップ部品の前記電極を前記第1の導電材とは別の 導電材によって前記第1の導電材に接続する工程と、 In the pseudo wafer, a step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
前記一方の面とは反対側の他方の面とのうち、少なくとも前記他方の面に前記電極を 電気的に取り出す工程と、 Of the other surface opposite to the one surface, a step of electrically extracting the electrode at least on the other surface,
複数の前記チップ部品間で、前記絶縁物質層又は前記保護物質層を切断して各半導体 装置に個片化する工程とを有することを特徴とする、半導体装置の製造方法(以下、本発明の半導体装置の第1の製造方法と称する。)に係るものである。 Among a plurality of the chip components, the insulating material layer or by cutting the protective material layer, characterized in that a step of singulating each semiconductor device, a manufacturing method of a semiconductor device (hereinafter, the present invention those according to referred to as a first method of manufacturing a semiconductor device.).

また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品の複数個が、前記保護物質層を介して互いに一体化されてなる疑似ウェーハにおいて、 Further, the present invention, the electrode is provided on one surface side, a plurality of chip components, at least the side surface other than the electrode surface is covered with a protective material layer are integrated with each other through the protective material layer in the pseudo wafer to be Te,
前記チップ部品の少なくとも側方に絶縁物質層が被着され、 At least laterally insulating material layer of the chip component is deposited,
前記絶縁物質層をこの両面に貫通して形成された貫通孔に、第1の導電材が設けられ 、 It said insulating material layer in the through hole formed to penetrate the double-sided, first conductive material is provided,
前記電極と前記第一の導電材とが別の導電材を介して接続され、 Said first conductive material and the electrode are connected via another conductive material,
前記電極が少なくとも、前記一方の面とは反対側の他方の面側に電気的に取り出され ていることを特徴とする、疑似ウェーハ(以下、本発明の疑似ウェーハと称する。)に係るものである。 The electrodes at least, characterized in that it is electrically taken on the other side opposite to the one surface, the pseudo wafer relates to (hereinafter, referred to as pseudo wafer. Of the invention) is there.

また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品の複数個が、前記保護物質層を介して互いに一体化されてなる疑似ウェーハを製造する方法において、 Further, the present invention, the electrode is provided on one surface side, a plurality of chip components, at least the side surface other than the electrode surface is covered with a protective material layer are integrated with each other through the protective material layer a method of manufacturing a pseudo wafer comprising Te,
前記チップ部品を配するための欠除部を有し、かつ両面間に形成した貫通孔に第1の 導電材を設けた絶縁物質層を作製する工程と、 A step of preparing said has a lack portion for disposing the chip component, and an insulating material layer having a first conductive material in a through hole formed between both surfaces,
前記絶縁物質層を支持体上に固定する工程と、 And fixing the insulating material layer on a support,
前記電極面の側にて前記チップ部品を前記欠除部内にて支持体上に固定する工程と、 And fixing the chip parts on the side of the electrode surface on a support in the lacking portion,
前記チップ部品及び前記絶縁物質層の少なくとも側面を前記保護物質層によって覆う 工程と、 A step of covering at least side surfaces of the chip components and the insulating material layer by the protective material layer,
前記保護物質層によって前記チップ部品と前記絶縁物質層とが一体化されてなる疑似 ウェーハを前記支持体から分離する工程と、 And separating the pseudo wafer comprising integrated with the chip components and the insulating material layer by said protective material layer from the support,
前記チップ部品の前記電極を前記第1の導電材とは別の導電材によって前記第1の導 電材に接続する工程と、 A step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
前記一方の面とは反対側の他方の面とのうち、少なくとも前記他方の面に前記電極を 電気的に取り出す工程とを有することを特徴とする、疑似ウェーハの製造方法(以下、本発明の疑似ウェーハの第1の製造方法と称する。)に係るものである。 Of the other surface opposite to the one surface, characterized by a step of taking out at least electrically to the electrode on the other surface, a manufacturing method of a pseudo wafer (hereinafter, the present invention those according to referred to as a first method of manufacturing a pseudo wafer.).

また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品を有する半導体装置を製造する方法において、 Further, the present invention, the electrode is provided on one surface, a method of least side surfaces other than the electrode surface to produce a semiconductor device having a chip component is covered with a protective material layer,
支持体上に前記チップ部品を固定する工程と、 And fixing the chip component on the support,
前記チップ部品の側方にて第1の導電材を前記支持体上に固定する工程と、 And fixing the first conductive material on the support at the side of the chip component,
前記第1の導電材を保護物質材料に埋設する工程と、 A step of embedding the first conductive material in the protective substance material,
前記保護物質材料を前記チップ部品の側面に被着して前記保護物質層を形成する工程 と、 A step of forming the protective material layer deposited the protective material material on a side surface of the chip component,
前記保護物質層によって前記チップ部品が一体化されてなる疑似ウェーハを前記支持 体から分離する工程と、 And separating the pseudo wafer comprising integrated the chip components by the protective material layer from the support,
前記疑似ウェーハにおいて、前記チップ部品の前記電極を前記第1の導電材とは別の 導電材によって前記第1の導電材に接続する工程と、 In the pseudo wafer, a step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
前記一方の面とこれとは反対側の他方の面とのうち、少なくとも前記他方の面に前記 電極を電気的に取り出す工程と、 Among said one surface and the other surface opposite thereto, and a step of electrically extracting the electrode at least on the other surface,
複数の前記チップ部品間で、前記保護物質層を切断して各半導体装置に個片化する工 程とを有することを特徴とする、半導体装置の製造方法(以下、本発明の半導体装置の第2の製造方法と称する。)に係るものである。 Among a plurality of the chip component, and having a degree Engineering into pieces by cutting said protective material layer in the semiconductor device, a manufacturing method of a semiconductor device (hereinafter, the semiconductor device of the present invention those of the called second manufacturing method.).

また、本発明は、一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品の複数個が、前記保護物質層を介して互いに一体化されてなる疑似ウェーハを製造する方法において、 Further, the present invention, the electrode is provided on one surface side, a plurality of chip components, at least the side surface other than the electrode surface is covered with a protective material layer are integrated with each other through the protective material layer a method of manufacturing a pseudo wafer comprising Te,
支持体上に前記チップ部品を固定する工程と、 And fixing the chip component on the support,
前記チップ部品の側方にて第1の導電材を前記支持体上に固定する工程と、 And fixing the first conductive material on the support at the side of the chip component,
前記第1の導電材を保護物質材料に埋設する工程と、 A step of embedding the first conductive material in the protective substance material,
前記保護物質材料を前記チップ部品の側面に被着して前記保護物質層を形成する工程 と、 A step of forming the protective material layer deposited the protective material material on a side surface of the chip component,
前記保護物質層によって前記チップ部品が一体化されてなる疑似ウェーハを前記支持 体から分離する工程と、 And separating the pseudo wafer comprising integrated the chip components by the protective material layer from the support,
前記疑似ウェーハにおいて、前記チップ部品の前記電極を前記第1の導電材とは別の 導電材によって前記第1の導電材に接続する工程と、 In the pseudo wafer, a step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
前記一方の面とこれとは反対側の他方の面とのうち、少なくとも前記他方の面に前記 電極を電気的に取り出す工程とを有することを特徴とする、疑似ウェーハの製造方法(以下、本発明の疑似ウェーハの第2の製造方法と称する。)に係るものである。 Among said one surface and the other surface opposite thereto, characterized in that a step of taking out the electrode to at least the other surface electrically method for producing a pseudo-wafer (hereinafter, this referred to as a second method of manufacturing a pseudo wafer invention relates to a.).

また、本発明は、上記した本発明の半導体装置が、少なくとも前記他方の面側にてプリント配線板に接続されている、半導体装置の実装構造(以下、本発明の実装構造と称する。)に係るものである。 Further, the present invention relates to a semiconductor device of the present invention described above is connected to the printed circuit board in at least the other side, a mounting structure of a semiconductor device (hereinafter, referred to as. A mounting structure of the present invention) which relate.

本発明によれば、一方の面側に電極が設けられたチップ部品の複数個が疑似ウェーハ上で一括処理され、少なくともその側方に絶縁物質層が被着されているので、チップ化後のハンドリング時にはチップ部品が保護され、ハンドリングが容易となると共に、少なくとも絶縁物質層の位置で切断して個片化できるため、切断時にチップ部品が亀裂や歪みの如きダメージを受けることがない。 According to the present invention, a plurality of one chip component electrodes are provided on the side of batched on a pseudo wafer, since at least the side to the insulating material layer is deposited, after chip during handling the protected chip component handling with is facilitated, since it was cut individual pieces at the location of at least the insulating material layer, the chip component is never damaged such as crack or distortion during cutting.

そしてこの構造において、絶縁物質層に第1の導電材を位置精度良く設けることができ、この第1の導電材を介して電極が少なくとも一方の面とは反対側の他方の面に電気的に取り出されているので、この第1の導電材に対して別の導電材を介して電極を接続するだけで、簡単かつ確実に電極を他方の面側に導通させることができ、このチップ部品を外部機器等へ実装する際には、他方の面側へ第1の導電材を介しての接続も可能であると共に、第1の導電材から別の導電材を介して再配置し、任意の位置でプリント配線板等に接続して実装できるため、設計の自由度が大きくなると共に、積層構造の半導体装置も可能になる。 And in this structure, the first conductive material can be positioned accurately provided on the insulating material layer, the electrically the other surface of the electrode through the first conductive material opposite to the at least one surface since the taken out by simply connecting the electrodes via another conductive material with respect to the first conductive material, easily and reliably electrode can be electrically connected to the other side, the chip component when implementing the external device or the like, as well as connections via the first conductive material to the other surface side is possible, from a first conductive material over another conductive material relocate any you can implement connected to the printed circuit board or the like in position, the degree of freedom in design is increased, it becomes possible semiconductor device of the laminated structure.

上記した本発明における半導体装置及びその第1と第2の製造方法、疑似ウェーハ及びその第1と第2の製造方法、実装構造においては、前記チップ部品の側方において、前記保護物質層とは別の前記絶縁物質層の前記貫通孔に、前記第1の導電材が設けられていることが、電極との接続が簡単に行え、電極とは反対側の面に電極を確実に導通できる点で望ましい。 The semiconductor device and the first and the second method of manufacturing the same according to the present invention described above, the pseudo wafer and the first and second method of manufacturing the same, in the mounting structure, on the side of the chip component, and the protective material layer in the through-hole of another of the insulating material layer, said first conductive material is provided, connected to the electrodes is easy, that the electrodes can be reliably conducting electrodes on the opposite side in desirable.

この場合、前記チップ部品の側方において、前記絶縁物質層を兼ねる前記保護物質層に設けられた前記貫通孔に前記第1の導電材が設けられるようにしてもよい。 In this case, the the side of the chip component, may be the first conductive material in the through hole provided in the protective material layer serves as the insulating material layer is provided.

即ち、保護物質層が絶縁物質層を兼ねる場合には、熱可塑性の如き材料を用い、前記チップ部品を配するための欠除部を有し、かつ両面間に形成した貫通孔に前記第1の導電材を設けた前記保護物質材料層を作製する工程と、前記保護物質材料層を支持体上に固定する工程と、前記電極面の側にて前記チップ部品を前記欠除部内にて支持体上に固定する工程と、前記保護物質材料層を加熱により流動化させ、前記チップ部品の少なくとも側面を前記保護物質層によって覆う工程とを有することにより、前記と同様な機能の半導体装置を形成することができる。 That is, the protection when the material layer also serves as the insulating material layer with a thermoplastic such material, it said has a lack portion for disposing the chip component, and the first in a through hole formed between both surfaces a step of manufacturing the protective material layer of material having a conductive material, supporting and fixing the protective material layer of material on a support, the chip components on the side of the electrode surface in the lacking portion and fixing on the body, it is fluidized by heating the protective material layer of material, by at least a side of the chip component to a step of covering by the protective material layer, forming a semiconductor device of the same function can do.

また、前記他方の面側において前記疑似ウェーハの前記保護物質層を部分的に除去して、前記第1の導電材を露出させ、更に前記他方の面側又は/及び前記一方の面側に形成された外部端子に取り出すことが望ましい。 Furthermore, said said protective material layer of the pseudo wafer on the other surface side is partially removed, said to expose the first conductive material, further formed on the other surface side or / and said one surface of it is desirable to retrieve the external terminal that is.

この場合、前記第1の導電材が、これとは別の配線を介して前記外部端子に取り出されていることが、外部端子を任意の位置に形成し易い点で望ましい。 In this case, the first conductive material, that has been taken out to the external terminal via another wire from this desirable in view of easy to form external terminals at an arbitrary position.

また、前記チップ部品の前記他方の面側の少なくとも一部を露出させることにより、チップ部品が放熱し易くなり、実装基板等への実装時等にチップ部品が熱ストレスを緩和される点で望ましい。 Further, by exposing at least a portion of the other surface side of the chip component, the chip component tends to heat radiation, preferably in that the chip component is relieved of heat stress on the mounting or the like of the mounting substrate or the like .

そして、特性測定により良品と判定された前記チップ部品を有する前記疑似ウェーハを作製し、更に前記疑似ウェーハの状態において前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択することが、歩留りを高める点で望ましい。 Then, to prepare the pseudo wafer having said chip component is determined to be non-defective by the characteristic measurement, further subjected to characteristic measurement of the chip component in the state of the pseudo wafer, selects a chip component or a chip-like electronic parts good it is desirable in terms of increasing the yield.

これにより、上記した半導体装置を製造するための疑似ウェーハを得て、これを個片化した前記半導体装置の複数個が、前記一方の面側及び前記他方の面側間での接続下で積層された、MCMの如きモジュールを構成することができる。 Thus, to obtain a pseudo wafer for manufacturing a semiconductor device described above, a plurality of the semiconductor device in which this was diced, layered connection under between the one surface side and the other side been, it is possible to configure such modules MCM.

次に、上記した本発明の好ましい実施の形態を図面参照下で具体的に説明する。 Next, specifically described in preferred figures refer under an embodiment of the present invention described above.

実施の形態1 Embodiment 1
図1は、本実施の形態の半導体装置50の概略断面図を示す。 Figure 1 shows a schematic cross-sectional view of a semiconductor device 50 of the present embodiment. 図示の如く、チップ3が、その側面を保護物質層としての樹脂4及び、この樹脂4の外側に隣接した有機系絶縁性樹脂からなるビア付き基板20に囲まれている(図8参照)。 As shown, the chip 3 are surrounded by the via-coated substrate 20 made of the side surface resin 4 and the protective material layer, an organic insulating resin adjacent to the outside of the resin 4 (see FIG. 8). そして、ビア付き基板20には、その上下面に対してほぼ垂直に配された導電プラグ19が予設されており、チップ3の電極5が、導出された配線24を介してプラグ19の上端に接続され、電極5の反対側へ導通されている。 Then, the via-coated substrate 20, the upper end of the upper and lower surfaces are conductive plugs 19 arranged substantially perpendicularly 予設 respect, the electrodes 5 of the chip 3, through the derived line 24 plug 19 It is connected to, and is conductive to the other side of the electrode 5.

チップ3の裏面42は全体が露出しており、これと同一面上にビア付き基板20のプラグ19の下端面が露出し、この露出部が裏面側42の外部端子26となり、これと対向する上方位置で配線24に対する接続孔16が開口されて表面側41の外部端子25が形成され、電極5の外部端子25、26が、プラグ19を介して接続され、半導体装置50の両面に形成されている。 That the bare the entire back surface 42 of the chip 3, the lower end surface of the plug 19 of the via with the substrate 20 is exposed on the same plane as this, the exposed portions are next to the external terminal 26 on the back side 42 is opposite to the connection holes 16 in the upper position with respect to the wiring 24 is an external terminal 25 on the surface side 41 is opened is formed, the external terminals 25, 26 of the electrode 5 is connected via a plug 19, are formed on both sides of the semiconductor device 50 ing.

この構造により、チップ3の裏面42が剥き出しになるので放熱性が良いため、実装時にチップ3が熱ストレスなしで、裏面側42の外部端子26を外部機器の外部端子にはんだバンプ等を介して容易に接続が可能であり、例えばプリント基板等へフェイスアップで実装できる等のメリットを有している。 With this structure, since the back surface 42 of the chip 3 is a good heat dissipation since the exposed, the chip 3 during mounting without thermal stress, via a bump solder external terminals 26 on the back side 42 to the external terminal of an external device such as a it can be easily connected, and has a merit such as can be mounted face up to for example a printed circuit board or the like.

図2〜図8により、本実施の形態の半導体装置50の作製プロセスを説明する。 The FIGS. 2-8, illustrating a manufacturing process of a semiconductor device 50 of the present embodiment. なお、以下のプロセス及び後述する他の実施の形態等においては、例えば、接続孔にCuの埋め込みに際してはTa等によるバリア膜が形成され、また埋め込み後はCMPによる表面研磨が行われ、またレジストマスクはフォトリソグラフィ技術等の工程を経て形成され、またエッチングは必要なエッチングガス等を用いて行われるが単にエッチングと称し、これらの処理がなされることを前提とし、各プロセスにおいてはこの説明を省略することがある。 In the like other embodiments that the following process and later, for example, when embedding Cu in the contact hole barrier layer is formed of Ta or the like, also the post-implantation is performed surface polishing by CMP, also resist mask is formed through a process such as photolithography, also etched called simply is performed by using a necessary etching gas, etching, assume that these processes are performed, the description in each process it may be omitted.

まず図2(a)に示すように、支持体(例えば、石英又はガラスからなる基板)17上に、例えば紫外線照射により粘着力が低下する粘着シートからなる固定材22を貼り付け、この上に後述するチップ配置場所として欠除部23を形成可能な成形型55を載せ、その空洞部55aに液状の有機絶縁樹脂材料(以下、絶縁物質層と称する。)を射出し、冷却して固化する。 First, as shown in FIG. 2 (a), the support (e.g., a substrate made of quartz or glass) on 17, for example by UV irradiation paste fixed member 22 comprising a pressure-sensitive adhesive sheet the adhesive force decreases, on the place the lack portion 23 can form the mold 55 as described later chip location, the liquid organic insulating resin material in the cavity 55a (hereinafter, referred to as the insulating material layer.) was injected and solidified by cooling .

これにより、図2(b)に示すように成形型55を除去後に、欠除部23部及びチップ間領域20aが所定間隔で形成された絶縁物質層からなるビア付き基板20の原型(図3参照)が形成される。 Thus, after removal of the mold 55 as shown in FIG. 2 (b), the prototype of the via-coated substrate 20 lacking part 23 parts of the inter-chip region 20a is made of an insulating material layer which is formed at a predetermined interval (Fig. 3 see) is formed.

次に図2(c)に示すように、チップ間領域20aにビアホール38を形成する。 Next, as shown in FIG. 2 (c), to form a via hole 38 in the inter-chip areas 20a. このビアホール38は、例えば全部を一度に形成可能な突起付きの押し型、又はレーザ加工やドリル等により形成できる。 The via hole 38 may be formed, for example, all capable of forming with projections of the push-type at a time, or by laser processing or drilling and the like.

次に図2(d)に示すように、例えばスキージ56を用いて銀ペースト18をビアホール38内に充填することにより、プラグ19が形成され、絶縁物質層間をこの両面に貫通した第1の導電材としてのプラグ19を有するビア付き基板20が形成される。 Next, as shown in FIG. 2 (d), for example, by filling a silver paste 18 in the via holes 38 using a squeegee 56, the plug 19 is formed, the first conductive penetrating the insulating material layers on the both surfaces via-coated substrate 20 with a plug 19 as wood is formed.

次に図2(e)に示すように、支持体17の裏面側に紫外線Lを照射して固定材22の粘着力を弱め、ビア付き基板20を剥離することにより、この平面図として示した図3のような表面を有するビア付き基板20が完成する。 Next, as shown in FIG. 2 (e), weakening the adhesive force of by irradiating ultraviolet rays L fixing member 22 on the backside of the support 17, by separating the vias with substrate 20, shown as the top view via-coated substrate 20 having a surface as shown in FIG. 3 is completed.

図4〜図8は、上記のように形成したビア付き基板20の欠除部23の位置にチップ3を配置し、半導体装置50を形成するプロセスを示す図である。 4 to 8 are views showing a process of the chip 3 is disposed at a position of the lacking portion 23 of the via with the substrate 20 formed as described above, the semiconductor device 50.

まず、図4(a)に示すように、例えば石英からなる支持基板21上に、紫外線照射により粘着力が低下する例えばアクリル系の粘着シートを固定材22として貼り付ける。 First, as shown in FIG. 4 (a), for example, on the support substrate 21 made of quartz, pasting the adhesive force decreases for example the pressure-sensitive adhesive sheet of the acrylic as a fixed member 22 by ultraviolet irradiation.

次に図4(b)に示すように、固定材22上の所定位置に、電極5を下向きにしてチップ3を貼り付ける。 Next, as shown in FIG. 4 (b), at a predetermined position on the stationary member 22, and the electrode 5 facing downward paste the tip 3. このチップ3は先願発明(図36参照)と同様に、特性測定により良品ベアチップと判定されたものを用いる。 The chip 3 in the same manner as the prior invention (see FIG. 36), used as it is determined that the non-defective bare chip by characteristic measurement.

次に図4(c)に示すように、先に別途形成したビア付き基板20を貼り付ける。 Next, as shown in FIG. 4 (c), pasted via bearing substrate 20 which is separately formed in advance. ビア付き基板20の欠除部23はチップ3の外側寸法よりも大きく形成されており、図示のようにチップ3の周囲にすき間23aが形成される。 Lacking portion 23 of the via with the substrate 20 is formed larger than the outer dimension of the chip 3, a gap 23a is formed around the chip 3 as shown. この場合、支持基板21への貼り付けは、上記とは逆に、ビア付き基板20を貼り付けた後にチップ3を貼り付けてもよい。 In this case, paste to a support substrate 21, contrary to the above, it may be attached to the chip 3 after laminating the vias with the substrate 20.

次に図4(d)に示すように、チップ3及びビア付き基板20上の全面に、保護物質層として有機系絶縁性樹脂(例えばエポキシ系の樹脂、以下、単に樹脂と称する。)4をスピンコート法又は印刷法により、均一に塗布する。 Next, as shown in FIG. 4 (d), on the entire surface of the chip 3 and the via-attached substrate 20, an organic insulating resin as the protective material layer (e.g., epoxy resin, hereinafter simply referred to as resin.) 4 by spin coating or a printing method, applied uniformly. これにより上記したすき間23a内にも樹脂4が充填され、チップ3とビア付き基板20とが樹脂4を介して一体化される。 Thus the resin 4 in the gap 23a described above is filled, the chip 3 and the via-coated substrate 20 are integrated via the resin 4.

次に図4(e)に示すように、支持基板21の裏面側から紫外線Lを照射して固定材22の粘着力を弱め、樹脂4で裏面を覆われた状態のチップ3及びビア付き基板20を剥離する。 Next, as shown in FIG. 4 (e), weakening the adhesive force of the fixing member 22 is irradiated with ultraviolet rays L from the back side of the supporting substrate 21, the state of being covered with the back surface with the resin 4 chip 3 and the substrate with vias peeling off the 20. これにより、チップ3の周辺にビア付き基板20が配置された状態の疑似ウェーハ29を形成できる。 Thus, it is possible to form a pseudo wafer 29 in a state where the via-provided substrate 20 is placed on the periphery of the chip 3.

図5(f)は、剥離後の疑似ウェーハ29をひっくり返した状態であり、図示の如く、チップ3とビア付き基板20とが裏面を樹脂4で覆われ、一体化されている。 FIG. 5 (f) a state in which tipped pseudo wafer 29 after peeling, as shown, the chip 3 and the via-coated substrate 20 is covered with the back surface with a resin 4, it is integrated.

次に図5(g)に示すように、層間膜9をチップ3の電極5を開口するように所定のパターンで形成する。 Next, as shown in FIG. 5 (g), an interlayer film 9 is formed in a predetermined pattern so as to open the electrodes 5 of the chip 3. 層間膜9は感光性絶縁樹脂等を使用し、液状のものをスピンコートして塗布するか、又はドライフィルムをラミネーターで貼り付ける等により形成する。 Interlayer film 9 using a photosensitive insulating resin or the like, or coating a composition liquid by spin coating, or a dry film formed by such paste in a laminator.

次にチップ3の電極5をプラグ19に接続するための引き出し配線を形成するが、この配線は、例えば次の如きプロセスで行うセミアディティブ法(スパッタ膜形成→めっきレジスト形成→めっき→めっきレジスト剥離→スパッタ膜エッチング)等で形成する。 Then to form the lead-out wires for connecting the electrodes 5 of the chip 3 on the plug 19, but the wiring is semi-additive method, for example carried out in the following such processes (sputtering film formation → plating resist formation → plating → plating resist stripping → by a sputtering film etching) or the like.

まず図5(h)に示すように、層間膜9上にめっきの電極となるシードメタルとして、Al電極5との密着性の良いTi等によりスパッタ膜10を形成後、図5(i)に示すように、この上の全面に、例えばポジ型のフォトレジスト膜11Aを形成する。 First, as shown in FIG. 5 (h), as a seed metal as a plating electrode is formed on the interlayer film 9, after forming the sputtered film 10 by good Ti or the like adhesion between the Al electrode 5, FIG. 5 (i) as shown, on the entire surface of this, for example, a photoresist film 11A positive type.

次に、図5(j)に示すように、フォトレジスト膜11A上にパターン開口部36を有する露光マスク35を配置し、フォトレジスト膜11Aを露光する。 Next, as shown in FIG. 5 (j), placing an exposure mask 35 having a pattern opening 36 on the photoresist film 11A, exposing the photoresist film 11A. この露光光37によってマスク35のパターン開口部36下のレジスト膜11Aが硬化される。 Resist film 11A of the lower pattern opening portion 36 of the mask 35 is cured by the exposure light 37.

次に図6(k)に示すように、露光後のフォトレジスト膜11Aを現像することにより、硬化部がレジストマスク11として形成される。 Next, as shown in FIG. 6 (k), by developing the photoresist film 11A after the exposure, curing portion is formed as the resist mask 11.

次に図6(l)に示すように、Cuの電解めっきを行うことにより、レジストマスク11以外の領域にめっき膜12Aを形成する。 Next, as shown in FIG. 6 (l), by performing electrolytic plating of Cu, to form a plating film 12A in a region other than the resist mask 11.

次に図6(m)に示すように、レジストマスク11を剥離除去後に、レジストマスク11下のスパッタ膜10をウェットエッチング等で除去することにより、再配置した別の導電材としての配線24が形成される。 Next, as shown in FIG. 6 (m), a resist mask 11 after peeling is removed, a resist mask 11 sputtered film 10 below is removed by wet etching or the like, the wiring 24 of another conductive material which relocated It is formed. 図8はこの状態を簡略図示した平面図であり、図8に示すように、ビア付き基板20に予設したプラグ19に対し、チップ3の電極5が配線24によって接続される。 Figure 8 is a plan view schematically illustrates this state, as shown in FIG. 8, with respect to the plug 19 described 予設 the via with the substrate 20, the electrodes 5 of the chip 3 are connected by a wiring 24.

次に図7(n)に示すように、配線24を含む上部の全面に保護膜30を形成し、プラグ19上方の保護膜30に、配線24との接続孔16を開口してこの面の外部端子25を形成する。 Next, as shown in FIG. 7 (n), is formed on the entire surface protective film 30 of the upper including the wiring 24, the plug 19 above the protective film 30, and a connection hole 16 of the wiring 24 of the surface to form the external terminal 25.

次に図7(o)に示すように、樹脂4を裏面から研削し、ビア付き基板20に設けてあるプラグ19を露出させることにより、この露出部が裏面側の外部端子26として形成される。 Next, as shown in FIG. 7 (o), by grinding the resin 4 from the back, by exposing the plug 19 is provided in the via-attached substrate 20, the exposed portion is formed as an external terminal 26 on the back side . 樹脂4の研削はSiウェーハの裏面研削用のグラインダー等で行うことができる。 Grinding of the resin 4 may be carried out by a grinder or the like for back grinding of Si wafers.

図7(o)及び図8における切断線45をダイサー等で個片にカット分割することにより、図1に示したように、表面41及び裏面42の両面に外部端子25、26が配置されたモジュールが疑似ウェーハ29段階で容易に形成できる。 By cutting into individual pieces dicer cutting line 45 in FIG. 7 (o) and 8, as shown in FIG. 1, the external terminals 25, 26 are arranged on both sides of the surface 41 and back surface 42 modules can be easily formed by the pseudo wafer 29 stages. なお、図8では、配線24を1つのチップ3についてのみ図示したが、他のチップについても同様である(但し、図示省略)。 In FIG. 8, only shown for the wiring 24 one chip 3 is the same for other chips (but not shown).

しかも、良品チップのみを選択して再配置しているので、あたかも全てが良品チップからなる疑似ウェーハ29に自社製、他社製の区別なく配置し、ウェーハレベルで一括処理が可能であり、低コストにて外部端子を形成できると共に、チップ3を疑似ウェーハから切り出す際に、絶縁物質からなるビア付き基板20の位置で切断するので、チップ3にダメージ(亀裂、歪み等)を与えることなしで個片化でき、個片化後のハンドリングにおいてもチップが樹脂で保護され、ハンドリングが容易である。 Moreover, since the relocation by selecting only non-defective chips, though all made their pseudo wafer 29 made of good chips, placed without distinguishing third-party, it is capable of batch processing at the wafer level, low cost it is possible to form the external terminals, when cutting the tip 3 from the pseudo wafer, since the cutting at the position of the via with a substrate 20 made of an insulating material, without it damaging the chip 3 (cracks, distortion, etc.) number at can fragmented, protected with chips resins in handling after dicing, the handling is easy.

図9〜図11は、上記のように形成した半導体装置50の代表的な実装例を示す図であり、上記のようにして疑似ウェーハ段階で外部端子を形成した後に、これを個片化した半導体装置50をプリント基板39に搭載した実装例である。 9 to 11 are views showing a typical implementation of the semiconductor device 50 formed as described above, after forming the external terminal in a pseudo wafer stage as described above, was the same number and singulated an example of implementation which is mounted the semiconductor device 50 to the printed circuit board 39.

図9はその一例を示す。 Figure 9 shows an example thereof. 本実施の形態による半導体装置50は、表面41側に外部端子25を有し、裏面42側にも外部端子26を有するので、プリント基板39の端子40に対して、ワイヤボンディングの如き配線を要せず、はんだバンプ33等を介してフェイスアップにて接続することができると共に、フェイスダウンにて接続することもできる。 The semiconductor device 50 according to this embodiment, the surface 41 side has an external terminal 25, since it has an external terminal 26 on the back surface 42 side, to the terminal 40 of the printed circuit board 39, a main and such wiring wire bonding without, it is possible to connect in face-up through the solder bumps 33 or the like, may also be connected by a face-down. 後述する他の実装例も同様である。 Other implementations, which will be described later are also the same.

図10は、他の実装例(MCM)を示すものであり、図示の如く、半導体装置50を並列に配し、隣接する半導体装置50との間の配線は、裏面42側の一方の外部端子26をプリント基板39の端子40を介して接続してもよく、また図11のように、再配置配線24で接続することもできる。 FIG. 10 shows another implementation (MCM), as shown, arranged semiconductor device 50 in parallel, the wiring between the semiconductor device 50 adjacent one of the external terminals of the back surface 42 side It may be connected 26 via the terminal 40 of the printed circuit board 39, also as shown in FIG. 11, but may be connected by rearrangement wiring 24. また、並列に配置する半導体装置の数はこれに限らず、2個以上を配置することができる。 The number of semiconductor devices to be arranged in parallel is not limited to this, it is possible to place two or more. また、図示省略したが積層構造にすることもできる。 It is also possible but is not shown to the laminating structure.

本実施の形態によれば、半導体装置50を作製するための疑似ウェーハ29の形成時に、チップ3の周辺にプラグ19が位置するように、プラグ19を予設したビア付き基板20を別途形成し、これをチップ3と共に支持基板21上に貼り付けるので、プラグ19を位置精度良く設けることができ、その後の配線工程においてチップ3の電極5から導出した配線24をプラグ19に接続するだけで、簡単かつ確実にチップ3の裏面42側へ電極5を導通させることができ、表面41側の外部端子25と、裏面42側に露出されたプラグ19の露出部をこの面の外部端子26として形成することができる。 According to this embodiment, during the formation of the pseudo wafer 29 for manufacturing a semiconductor device 50, as the plug 19 in the periphery of the chip 3 is positioned separately to form a via with a substrate 20 that 予設 the plug 19 since this paste on the support substrate 21 with the chip 3, it can be provided high positional accuracy plug 19, the wiring 24 derived from the electrode 5 of the chip 3 in a subsequent wiring step just be connected to a plug 19, easily and reliably can be conductive electrode 5 to the rear surface 42 of the chip 3, the external terminals 25 of the surface 41 side, forming an exposed portion of the plug 19 which is exposed on the back surface 42 side as the external terminals 26 of the surface can do.

しかも、チップ3の裏面全体が露出しているので、放熱性が良く、実装時に熱ストレスによるチップ3への影響を緩和できる利点があると共に、チップ3が側面を樹脂で保護されているので、この樹脂部で切断して個片化できることにより、切断時にチップ3がダメージを受けることがなく、チップ化後のハンドリングが容易であり、このような構造の半導体装置50を疑似ウェーハ29上で一括に形成することにより、両面に外部端子を有する装置を低コストで形成でき、この半導体装置50により積層構造のMCMを構成することもできる。 Moreover, since the entire back surface of the chip 3 is exposed, good heat dissipation, with an advantage of mitigating the influence on the chip 3 due to heat stress during mounting, because the chip 3 is protected with a side with a resin, the ability singulated by cutting with the resin portion, without the chip 3 may be damaged at the time of cutting, it is easy to handle after chip, lump semiconductor device 50 having such a structure on the pseudo wafer 29 by forming the, the device having external terminals on both surfaces can be formed at low cost, it is also possible to configure MCM multilayer structure by the semiconductor device 50.

実施の形態2 Embodiment 2
図12は、本実施の形態の半導体装置51の概略断面図を示す。 Figure 12 shows a schematic cross-sectional view of the semiconductor device 51 of the present embodiment. 図示の如く、上記した実施の形態1の半導体装置50に更に加工を施し、裏面42側に露出させたプラグ19の露出部19aに再配置配線を行い、この配線34の一部を露出させてこの面の外部端子27を形成したものである。 As shown, further subjected to processing in the semiconductor device 50 of the first embodiment described above, it performs the relocation wirings on the exposed portion 19a of the plug 19 is exposed at the rear face 42 side to expose a part of the wiring 34 it is obtained by forming the external terminals 27 of the surface. 従って、これ以前の作製プロセスは実施の形態1と同じであるので、そのプロセスの説明等は省略する。 Accordingly, since the earlier fabrication process is the same as the first embodiment, description, etc. of the process is omitted.

即ち、図13(a)に示すように、既述した図7(o)に対し、チップ3の裏面42にプラグ19の露出部19aを開口するように層間膜31を形成する。 That is, as shown in FIG. 13 (a), with respect to FIG. 7 (o) already described, an interlayer film 31 so as to open the exposed portion 19a of the plug 19 to the rear surface 42 of the chip 3.

次に図13(b)に示すように、プラグ19に接続した再配置配線34を形成する。 Next, as shown in FIG. 13 (b), to form the relocation wirings 34 connected to the plug 19. この配線34も既述したセミアディティブ法(図5(h)〜図6(m)参照)で形成する。 The wiring 34 is also formed at above the semi-additive method (see FIG. 5 (h) ~ FIG 6 (m)).

次に図13(c)に示すように、配線34を含む裏面42の全面に保護膜43を形成し、プラグ19から導出した配線34との接続孔32を開口してこの面の外部端子27を形成後に、切断線45位置で切断して個片化することにより、図12に示した半導体装置51を形成することができる。 Next, as shown in FIG. 13 (c), to form a protective film 43 on the entire surface of the back surface 42 including the wiring 34, the external terminals of the surface of the connection hole 32 opens to the wire 34 which is derived from the plug 19 27 the after formation, by individual pieces by cutting along line 45 position, it is possible to form the semiconductor device 51 shown in FIG. 12.

この半導体装置51は、裏面42の外部端子27が表面41の外部端子25と対向する位置に形成されているが、裏面42の外部端子27は配線34が存在する場所で、図12とは異なる別の位置に形成することもでき、例えば実装するプリント基板の外部端子に合せて設けることもでき、設計の自由度が大きい利点も有している。 The semiconductor device 51 is an external terminal 27 of the back surface 42 is formed on the external terminal 25 facing the position of the surface 41, the external terminals 27 of the back surface 42 in an area where the wiring 34 is present, different from FIG. 12 can also be formed in a different position, it can also be provided in accordance with the external terminals of the printed circuit board for example implementations, also has advantages freedom is large design.

しかも、良品チップ3のみを選択して再配置しているので、あたかも全てが良品チップからなる疑似ウェーハ29に自社製、他社製の区別なく配置し、ウェーハレベルで一括処理が可能であり、低コストにて外部端子を形成できると共に、チップ3を疑似ウェーハから切り出す際に、絶縁物質からなるビア付き基板20の位置で切断するので、チップ3にダメージ(亀裂、歪み等)を与えることなしで個片化でき、個片化後のハンドリングにおいてもチップが樹脂で保護され、ハンドリングが容易である。 Moreover, since the relocation by selecting only good chip 3, as if all made their pseudo wafer 29 made of good chips, placed without distinguishing third-party, it is capable of batch processing at the wafer level, low it is possible to form the external terminals at the cost, when cutting the tip 3 from the pseudo wafer, since the cutting at the position of the via with a substrate 20 made of an insulating material, without it damaging the chip 3 (cracks, distortion, etc.) can singulation, protected by the chip is resin even handling after dicing, the handling is easy.

図14〜16は、上記のように形成した半導体装置51の代表的な実装例を示す図であり、疑似ウェーハ29上で一括処理後に個片化した半導体装置51をプリント基板39に実装した例である。 14-16 is a graphical illustration of an exemplary implementation of the semiconductor device 51 formed as described above, example of mounting a semiconductor device 51 singulation after batch processing on the pseudo wafer 29 on the printed circuit board 39 it is.

図14は積層構造の実装例であるが、2層以上に積層することもできる。 Figure 14 is an implementation example of a laminated structure can also be laminated to two or more layers. この半導体装置51も両面に対向配置した外部端子25、27を有しているので、はんだバンプ33等を介して、それぞれの外部端子同士を接続して積層することができ、プリント基板39上へフェイスアップで実装することができると共に、フェイスダウンにて接続してもよい。 Since the semiconductor device 51 is also includes an external terminal 25 and 27 facing on both surfaces, via the solder bumps 33 or the like, can be laminated by connecting each of the external terminals to each other, the printed circuit board 39 on it is possible to mounted face-up, may be connected by a face-down. 後述する他の実装例も同様である。 Other implementations, which will be described later are also the same.

図15は他の実装例(MCM)を示し、半導体装置51を並列に配し、隣接する半導体装置間の配線は、裏面42側の外部端子27をプリント基板39の端子40を介して接続してもよく、また、図16に示すように、表面41の配線24の一方を連結(裏面42側の配線34を連結してもよい。)することもできる。 Figure 15 shows another implementation (MCM), arranged semiconductor device 51 in parallel, wiring between adjacent semiconductor device, connect the external terminals 27 of the back surface 42 side via the terminal 40 of the printed circuit board 39 at best, and as shown in FIG. 16, connecting one of the wires 24 of the surface 41 (may be connected to the wiring 34 of the back 42 side.) it can be. また、並列配置する半導体装置51の数は2個以上であってもよい。 The number of semiconductor devices 51 arranged in parallel may be two or more.

本実施の形態によれば、この半導体装置51も、プラグ19が予設されたビア付き基板20を別途形成し、これをチップ3と共に支持基盤21上に貼り付けて疑似ウェーハ段階で形成するので、プラグを位置精度良く設けることができ、予設したプラグ19に対し、チップ3の電極5から導出した配線24を接続するだけで、簡単かつ確実に電極5をチップ3の裏面42側へ導通させることができ、表面41に外部端子25を形成し、裏面42側の外部端子27は、裏面42に露出したプラグ19に再配置配線34を接続し、この配線34に対する接続孔を任意の位置に設けることにより、任意の位置にこの面の外部端子27を形成することもできる。 According to this embodiment, the semiconductor device 51, since the plug 19 is a separately formed via-coated substrate 20 that is 予設, which forms a pseudo wafer stage stuck on the support base 21 together with the chip 3 , the plug can be a high positional accuracy provided, to plug 19 which is 予設, by simply connecting the wires 24 derived from the electrode 5 of the chip 3, easily and reliably conduct the electrode 5 to the rear surface 42 of the chip 3 is to be able to form an external terminal 25 on the surface 41, the external terminals 27 of the back surface 42 side is connected to the relocation wirings 34 in the plug 19 exposed to the rear surface 42, an arbitrary position a connection hole for the wiring 34 by providing, it is also possible to form the external terminals 27 of the surface at any position.

しかも、チップ3がその側面を樹脂で保護されているので、この樹脂部で切断して個片化できることにより、切断時にチップ3がダメージを受けることがなく、チップ化後のハンドリングが容易であり、このような構造の半導体装置51を疑似ウェーハ29上で一括して形成することにより、両面に外部端子を有する装置を低コストで形成できる。 Moreover, since the chip 3 is protected its sides with resin, the ability to singulation by cutting with the resin portion, without the chip 3 may be damaged at the time of cutting, it is easy to handle after chip , by forming collectively the semiconductor device 51 having such a structure on the pseudo wafer 29, the device having external terminals on both surfaces can be formed at low cost.

そして、このチップ3を外部機器へ実装する際には、裏面42の外部端子27を介して接続してもよく、またこの外部端子27の位置はプリント配線板等の外部端子の位置に合せて形成することもできるので、設計の自由度が大きく、このような半導体装置51により積層構造のMCMを構成することもできる。 Then, when mounting the chip 3 to the external device may be connected via an external terminal 27 of the back 42, also in accordance with the position of the external terminals of the location such as a printed wiring board of the external terminals 27 since it is also possible to form a large degree of freedom in design, it is also possible to configure the MCM of the laminated structure by the semiconductor device 51.

実施の形態3 Embodiment 3
図17は本実施の形態の半導体装置52A、図18は本実施の形態の半導体装置52Bを示す。 Figure 17 is a semiconductor device 52A of this embodiment, FIG. 18 shows a semiconductor device 52B of the present embodiment. 図示の如く、いずれも外部端子を裏面のみに設けたものであり、図17に示す半導体装置52Aは、既述した実施の形態1において表面側の外部端子がないものであり、図18に示す半導体装置52Bは、同じく実施の形態2において表面側の外部端子がないものである。 As shown, both are those provided external terminals only on the back surface, the semiconductor device 52A shown in FIG. 17 is that there is no external terminal surface side in the first embodiment already described, shown in FIG. 18 the semiconductor device 52B is also that there is no external terminal surface side in the second embodiment.

従って、実施の形態1及び2と同様の作製プロセスにおいて、一部のプロセスを省略して形成できる。 Accordingly, in the same manufacturing process as the first and second embodiments, it can be formed by omitting part of the process. 即ち、図17の半導体装置52Aは、実施の形態1において表面側の外部端子形成プロセスを省略したものであり、図18の半導体装置52Bは、実施の形態2において表面側の外部端子形成プロセスを省略したものであるため、いずれも構成及び作製プロセスの説明は省略する。 That is, the semiconductor device 52A of FIG. 17 is obtained by omitting the external terminal forming process on the surface side in the first embodiment, the semiconductor device 52B of FIG. 18, the external terminal forming process on the surface side in the second embodiment for those omitted, the description of both structure and manufacturing process will be omitted.

そしてこの場合も、良品チップ3のみを選択して再配置しているので、あたかも全てが良品チップからなる疑似ウェーハ29に自社製、他社製の区別なく配置し、ウェーハレベルで一括処理が可能であり、低コストにて外部端子を形成できると共に、チップ3を疑似ウェーハから切り出す際に、絶縁物質からなるビア付き基板20の位置で切断するので、チップ3にダメージ(亀裂、歪み等)を与えることなしで個片化でき、個片化後のハンドリングにおいてもチップが樹脂で保護され、ハンドリングが容易である。 And also in this case, since the relocation by selecting only good chip 3, as if all made their pseudo wafer 29 made of good chips, placed without distinguishing between third-party, at the wafer level can be batch There, it is possible to form the external terminals at low cost, when cutting the tip 3 from the pseudo wafer, since the cutting at the position of the via with a substrate 20 made of an insulating material, damage (cracking, distortion or the like) on the chip 3 can without singulation be, protected by the chip is resin even handling after dicing, the handling is easy.

しかも、図17の半導体装置52Aはチップ3の裏面全体が露出しているので、放熱性が良く、実装時に熱ストレスによるチップ3への影響を少なくすることができ、図18の半導体装置52Bは、裏面側の再配置配線34が存在する位置で、実施の形態2と同様に図18とは異なる位置に形成でき、設計の自由度が大きい利点を有しており、いずれも疑似ウェーハ29上で一括して低コストにて作製することができる。 Moreover, since the semiconductor device 52A of FIG. 17 is exposed the entire back surface of the chip 3, good heat dissipation, it is possible to reduce the influence of the chip 3 due to thermal stress at the time of mounting, the semiconductor device 52B of FIG. 18 , at a position where the relocation wirings 34 on the back side are present, as in the second embodiment can be formed at a position different from the FIG. 18, has the advantage freedom is large designs, both upper pseudo wafer 29 in can be prepared in bulk and a low cost.

図19及び図20に半導体装置52Aの実装例を示す。 19 and 20 show an exemplary implementation of the semiconductor device 52A. いずれも疑似ウェーハ上で一括して形成後に個片化してプリント基板に実装したものである。 Both those mounted on the printed circuit board into pieces after forming collectively on the pseudo wafer.

まず図19の例のように、半導体装置52Aの外部端子26をプリント基板39の端子40にはんだバンプ33を介して接続し、フェイスアップにて実装することができる。 First, as in the example of FIG. 19, connected via the bumps 33 solder an external terminal 26 to the terminal 40 of the printed circuit board 39 of the semiconductor device 52A, it can be implemented in face-up.

また、図20のように、半導体装置52Aを並列に配し、隣接する半導体装置間の接続は、一方の外部端子26同士をプリント基板39の長尺の端子40にはんだバンプ33を介して接続し、フェイスアップにて実装できる。 Further, as shown in FIG. 20, arranged semiconductor device 52A in parallel, the connection between adjacent semiconductor devices, through one of the external terminals 26 bumps 33 of solder terminal 40 of the elongated with each other PCB 39 connected then, it can be implemented in face-up.

図21及び図22に半導体装置52Bの実装例を示す。 21 and 22 show an exemplary implementation of the semiconductor device 52B. いずれも疑似ウェーハ上で一括して形成後に個片化してプリント基板に実装した例である。 Both examples were mounted on a printed circuit board into pieces after forming collectively on the pseudo wafer.

まず図21の例のように、半導体装置52Bの外部端子27をプリント基板39の端子40にはんだバンプ33を介して接続し、フェイスアップにて実装することができる。 First, as in the example of FIG. 21, connected via the bumps 33 solder an external terminal 27 to the terminal 40 of the printed circuit board 39 of the semiconductor device 52B, it may be implemented in face-up.

また、図22の例のように、半導体装置52B並列に配し、隣接する半導体装置間の接続は、一方の外部端子27同士をプリント基板39の長尺の端子40にはんだバンプ33を介して接続し、フェイスアップにて実装することができる。 Also, as in the example of FIG. 22, disposed in the semiconductor device 52B in parallel, connected between adjacent semiconductor devices, through one of the external terminals 27 bumps 33 of solder terminal 40 of the elongated with each other PCB 39 connect, it can be implemented in the face-up. また、図示しないが隣接する半導体装置間の接続は、疑似ウェーハ上において表面41側の再配置配線24同士を予め接続しておいてもよく、裏面42側の再配置配線34同士を予め接続しておくこともでき、外部端子27の設置位置はプリント基板39の端子40の位置にあわせて配置することもできる。 The connection between the semiconductor device is not shown adjacent may be previously connected to rearrangement wiring 24 between the surface 41 side on the pseudo wafer, previously connected to rearrangement wiring 34 between the back surface 42 side also you can leave, the installation position of the external terminal 27 can also be arranged in accordance with the position of the terminal 40 of the printed circuit board 39. また、2個以上の半導体装置52Bを並列配置してもよい。 Also, two or more semiconductor device 52B may be arranged in parallel.

本実施の形態によれば、半導体装置52A及び半導体装置52Bも、プラグ19が予設されたビア付き基板20を別途形成し、これをチップ3と共に支持基板21上に貼り付けて疑似ウェーハ段階で形成するので、プラグを位置精度良く設けることができ、予設したプラグ19に対し、チップ3の電極5から導出した配線24を接続するだけで、簡単かつ確実に電極5をチップ3の裏面42側へ導通させることができる。 According to this embodiment, the semiconductor device 52A and the semiconductor device 52B also, the plug 19 is formed separately via bearing substrate 20, which is 予設, which was attached on the support substrate 21 with the chip 3 by the pseudo wafer stage since forming, plug can position accurately provided, to plug 19 which is 予設, by simply connecting the wires 24 derived from the electrode 5 of the chip 3, easily and reliably electrodes 5 of the chip 3 backside 42 it can be conductively to the side.

そして、半導体装置52Aの場合は、裏面42に露出したプラグ19の露出部をこの面の外部端子26とし、半導体装置52Bの場合は、裏面42に露出したプラグ19に配線34を接続し、この配線上に外部端子27を形成することもでき、いずれも、チップ3がその側面を樹脂で保護されているので、この樹脂部で切断して個片化できることにより、切断時にチップ3がダメージを受けることがなく、チップ化後のハンドリングが容易であり、この構造を疑似ウェーハ29上で一括して形成することにより、半導体装置を低コストにて形成することができる。 Then, in the case of the semiconductor device 52A, and the exposed portion of the plug 19 exposed to the rear surface 42 and external terminals 26 of the surface, in the case of the semiconductor device 52B, connect the wire 34 to a plug 19 which is exposed on the rear surface 42, the It can also be formed external terminals 27 on the wiring, any, since the chip 3 is protected its sides with resin, by being able to cut individual pieces in the resin portion, the tip 3 is damaged during the cutting not subject, it is easy to handle after chip, by forming collectively the structure on the pseudo wafer 29, it is possible to form a semiconductor device at low cost.

そして、このチップ3を外部機器等へ実装する際には、半導体装置52Aの場合は外部端子26を介して接続でき、また、半導体装置52Bの場合は、外部端子27を介して接続してもよく、プリント配線板等の端子の位置に合せて外部端子27を形成できるので設計の自由度が大きい。 Then, when mounting the chip 3 to an external device or the like, when the semiconductor device 52A can be connected through the external terminals 26, also in the case of the semiconductor device 52B, be connected via an external terminal 27 well, a large degree of freedom in design can be formed external terminal 27 in accordance with the positions of the terminals of the printed wiring board or the like.

以下、上記した各実施の形態の変形例を示すが、基本構造及び基本的な作製プロセスは対応する実施の形態の場合と同じであるので、プロセスの詳細は省略して説明する。 Hereinafter, showing a modification of the embodiments described above, the basic structure and the basic manufacturing process is the same as in the corresponding embodiment, the details of the process will be omitted.

図23は、実施の形態1の変形例を示し、図23(a)は図7(n)に対応する図である。 Figure 23 shows a modification of the first embodiment, FIG. 23 (a) is a diagram corresponding to FIG. 7 (n). 図示の如く、ビア付き基板20Aに予設されたプラグ19が実施の形態1に比べて長く、チップ3の厚みよりも裏面側に突出しており、従って、ビア付き基板20A自体も実施の形態1よりも厚い。 As illustrated, plug 19 which is 予設 the via-coated substrate 20A is longer than the first embodiment, than the thickness of the chip 3 protrudes on the back side, thus, the embodiments also via-coated substrate 20A itself 1 thicker than.

このビア付き基板20Aも実施の形態1の場合と同様に、図2に示したプロセスを経て別途形成し、図4〜図6と同様のプロセスを経て図23の形状に作製する。 As in the case of the via-coated substrate 20A forms it is also embodiment 1, separately formed at a process shown in FIG. 2, to produce the shape of FIG. 23 through a process similar to that of the FIGS. 4-6.

次に、裏面を研削して図23(b)に示すようにプラグ19を露出させ、この露出部がこの面の外部端子26となる。 Next, by grinding the back surface to expose the plug 19 as shown in FIG. 23 (b), the exposed portion is the external terminals 26 of the surface. これにより、プラグ19が長いため、チップ3の裏面42側が樹脂4によって被覆された状態に形成され、しかる後、切断線45の位置で切断して個片化することにより、図23(c)に示す半導体装置50Aを形成することができる。 Thus, since the plug 19 is long, is formed in a state where the rear surface 42 of the chip 3 is covered with the resin 4, and thereafter, by individual pieces by cutting at the position of the cutting line 45, FIG. 23 (c) it is possible to form the semiconductor device 50A shown in.

個片化後は、実施の形態1と同様にしてプリント基板等に実装することができる(図9〜図11参照。)これにより、チップ3の側面及び裏面が樹脂4によって被覆されるため、チップ3を衝撃等から保護しハンドリングが更に容易になる。 After singulation, by which it may be implemented in a similar manner the printed circuit board or the like in the first embodiment (see FIGS. 9 to 11.), The side surfaces and the rear surface of the chip 3 is covered by the resin 4, handling and protect the chip 3 from the impact or the like is further facilitated.

図24は、実施の形態2の変形例を示し、図24(a)は図13(a)に対応する図である。 Figure 24 shows a modification of the second embodiment, FIG. 24 (a) is a diagram corresponding to FIG. 13 (a). 図示の如く、裏面42に設けた層間膜31がチップ3の裏面領域において、チップ3の中央部に露出部44が形成されるように欠除されている。 As illustrated, the interlayer film 31 provided on the back surface 42 in the back surface region of the chip 3, the exposed portion 44 in the central portion of the chip 3 is lacking so formed. この露出部44は層間膜31の成膜時に形成できる。 The exposed portion 44 may be formed during the formation of the interlayer film 31.

以後は、実施の形態2におけるプロセス(図13(b)〜図13(c))と同様に、図24(b)〜図24(c)のプロセスを行い、切断線45の位置で切断して個片化することにより、図24(d)に示す半導体装置51Aを形成できる。 Thereafter, similarly to the process in the second embodiment (FIG. 13 (b) ~ Figure 13 (c)), performs the process of FIG 24 (b) ~ Figure 24 (c), cut at the position of the cutting line 45 by singulated Te, it can form a semiconductor device 51A shown in FIG. 24 (d).

個片化後は、実施の形態2と同様にプリント基板等に実装することができる(図14〜図16参照)。 After singulation, it can be implemented similarly to a printed circuit board or the like in the second embodiment (see FIGS. 14 to 16). これにより、チップ3の裏面が露出しているため放熱性が良く、実装時の熱ストレスによるチップ3への影響を緩和することができる。 Accordingly, good heat dissipation because the back surface is exposed in the chip 3, it is possible to reduce the influence of the chip 3 due to thermal stress during mounting.

図25は、実施の形態1〜3に共通の変形例を示し、図2に対応する図である。 Figure 25 shows a common modification in the first to third embodiments, and is a diagram corresponding to FIG. 即ち、既述した如く、図2においてはビア付き基板20の作製を、成形型55を用いた液状材料の射出成形及びスキージによる銀ペースト18の充填によりプラグ19を形成したが、この例は、フォトリソグラフィ技術によるビア付き基板20の形成とめっきによりプラグ19を形成するものであり、ビア付き基板20はこの方法で形成することもできる。 That is, as already mentioned, the fabrication of vias with the substrate 20 in FIG. 2, has formed the plug 19 by filling a silver paste 18 by injection molding and the squeegee of liquid material using a mold 55, the example, It is intended to form the plug 19 by plating and formation of the via-coated substrate 20 by photolithography, a via with the substrate 20 may be formed in this way.

即ち、まず図25(a)に示すように、例えば石英等を用いた基板17上に紫外線照射により粘着力が低下する粘着シートを固定材22として貼り付け、この上に感光性の絶縁物質層20Aを貼り付ける。 That is, first, as shown in FIG. 25 (a), for example, by ultraviolet irradiation on the substrate 17 using a quartz stuck adhesive sheet the adhesive force decreases as the fixed member 22, a photosensitive insulating material layer on the 20A a paste.

次に図25(b)に示すように、フォトリソグラフィ技術を用いて絶縁物質層20Aにチップ配置のための欠除部23と、プラグを形成するためのビアホール38を形成する。 Next, as shown in FIG. 25 (b), to form a cut-off parts 23 for chip disposed insulating material layer 20A by using a photolithography technique, the via hole 38 for forming a plug. これらの欠除部23及びビアホール38は、図3に示した平面図と同様に形成する。 These lack portion 23 and the via holes 38 are formed in the same manner as in the plan view shown in FIG.

次に図25(c)に示すように、ビアホール38に対応する部分が開口されたマスク46を掛け、金属めっきのためのシードメタルとして、Ta等を用いてスパッタ膜をビアホール38の内壁面に形成した後に、図25(d)に示すように、ビアホール38に銅めっき等を埋め込む。 Next, as shown in FIG. 25 (c), masked 46 portions are openings corresponding to the via hole 38, as seed metal for metal plating, a sputtered film using Ta or the like to the inner wall surface of the via hole 38 after forming, as shown in FIG. 25 (d), filling copper plating in the via hole 38.

次に図25(e)に示すように、基板17の裏面側から紫外線Lを照射して固定材22の粘着力を弱め、絶縁物質層22を剥離することにより、図3と同様に、欠除部23及びプラグ19が所定位置に配されたビア付き基板20を作製することができる。 Next, as shown in FIG. 25 (e), by irradiating ultraviolet rays L from the back side of the substrate 17 weakens the adhesive force of the fixing member 22, by removing the insulating material layer 22, as in FIG. 3, missing it can be divided portion 23 and the plug 19 is to produce a via-provided substrate 20 disposed at a predetermined position. 以後はこれを用いて実施の形態1同様のプロセスに適用することができる。 Thereafter it can be applied to the embodiment 1 similar process carried out using this.

図26は、実施の形態1〜3に共通の変形例を示し、図26(a)は図2(b)に対応する図である。 Figure 26 shows a common modification in the first to third embodiments, FIG. 26 (a) is a diagram corresponding to FIG. 2 (b). 実施の形態1においては、別途作製したビア付き基板20を図4に示すように、固定材を貼り付けた別の基板21上に移し替えてその後のプロセスに移行したが、この例は最初の支持基板17上で全てのプロセスを実施するものである。 In the first embodiment, as shown vias with substrate 20 which is separately prepared in FIG. 4, and transferred onto another substrate 21 was affixed a fixing material has been shifted to the subsequent process, the example first it is intended to perform all of the processes on the support substrate 17.

即ち、図26(a)は図2(b)と同様に、液状の絶縁物質層20を射出成形後に成形型を除去し、絶縁物質層20が固化して欠除部23が形成された状態である。 State, that is, as in FIG. 26 (a) FIG. 2 (b), the liquid insulating material layer 20 to remove the mold after the injection molding, lack portion 23 insulating material layer 20 is solidified is formed it is.

次に図26(b)に示すように、チップ間領域20aにビアホール38を形成後、欠除部23にチップ3を貼り付ける。 Next, as shown in FIG. 26 (b), after forming the via hole 38 in the inter-chip areas 20a, paste the tip 3 to the lacking part 23. ビアホール38は実施の形態1と同様に押し型又はレーザ加工等で形成することができ、支持基板17上には固定材22が設けてあるので貼り付けることができる。 Via hole 38 may be formed in such Likewise stamping die or laser processing in the first embodiment, on the support substrate 17 can be stuck because the fixed member 22 is provided. また、欠除部23はチップ3の寸法よりも大きいので、チップ3の周囲にはすき間23aが形成される。 Further, since the cut-off parts 23 is larger than the size of the chip 3, the periphery of the chip 3 gap 23a is formed.

次に図26(c)に示すように、ビアホール38に導電材を埋め込みプラグ19を形成する。 Next, as shown in FIG. 26 (c), to form plugs 19 buried conductive material in the via hole 38. この導電材の埋め込みは、図2と同様に銀ペーストをスキージ印刷によって行ってもよく、図25と同様に銅めっきによって埋め込んでもよい。 The conductive material embedding may be performed by squeegee printing a silver paste in the same manner as FIG. 2, may be embedded by the same copper plating and Figure 25.

次に図26(d)に示すように、チップ3及びビア付き基板20上の全面に、樹脂4をスピンコート法又は印刷法により均一に塗布する。 Next, as shown in FIG. 26 (d), on the entire surface of the chip 3 and the via-attached substrate 20, to uniformly apply the resin 4 by a spin coating method or a printing method. これにより実施の形態1と同様(図4(d)参照)に、チップ3及びビア付き基板20が樹脂4からなる疑似ウェーハ29上にて一体化された状態を形成できる。 In this way as in the first embodiment (see FIG. 4 (d)), to form a state in which the chip 3 and the via-provided substrate 20 is integrated with the upper pseudo wafer 29 made of resin 4.

次に図26(d)に示すように、支持基板17の裏面側から紫外線Lを照射して固定材22の粘着力を弱め、疑似ウェーハ29を支持基板17から剥離する。 Next, as shown in FIG. 26 (d), from the back side was irradiated with ultraviolet light L weakens the adhesive force of the fixing member 22 of the support substrate 17 is peeled off a pseudo wafer 29 from the support substrate 17. これにより、製造工程を大幅に簡素化することができる。 This makes it possible to greatly simplify the manufacturing process.

即ち、この状態は実施の形態1における図4(e)とは、支持基板が異なるのみで同じ状態であるので、以後は実施の形態1における図5以降のプロセスを実施すればよい。 That is, the FIG. 4 (e) in the first embodiment of the state implementation, since the supporting substrate is in the same state at different only thereafter may be performed to Figure 5 after the process in the first embodiment. 従って、これまでのプロセスが共通な実施の形態2及び実施の形態3にも適用することができる。 Therefore, it is possible to date the process applies to Embodiment 2 and Embodiment 3 of the common embodiment.

図27及び図28は、請求項27及び請求項29〜33、請求項35〜38の実施の形態に係るものであり、実施の形態1〜3に共通の変形例であるが、上記した各例がプラグ19を予設したビア付き基板20を用いるのとは異なり、この例の特徴は、第1の導電材として入れ子47をチップ3と同時に埋設し、予設するものである。 27 and 28, claim 27 and claim 29 to 33, which according to the embodiment of claim 35 to 38, is a common modification in the first to third embodiments, the above examples Unlike use the via-coated substrate 20 that 予設 plug 19, characterized in this example, the nesting 47 as a first conductive material embedded concurrently with the chip 3, is intended to 予設.

即ち、まず図27(a)は、表面に固定材22を設けた支持基板21の上に、チップ3を所定位置で貼り付ける。 That is, first FIG. 27 (a) a fixed member 22 on the support substrate 21 provided on the surface, pasted chip 3 at a predetermined position.

次に図27(b)に示すように、チップ間領域となる場所に導電性の入れ子47を貼り付ける。 Next, as shown in FIG. 27 (b), paste the conductive nest 47 to the location where the inter-chip area. この入れ子47は2個の突起部47aが連結部47bにて連結されている。 The nesting 47 has two protrusions 47a are connected by connecting portions 47b. そして各突起部47aはチップ3の電極5に対応する位置で、チップ3の周辺に配置する。 And the protrusions 47a at the position corresponding to the electrode 5 of the tip 3 is placed on the periphery of the chip 3.

次に図27(c)に示すように、チップ3及び各入れ子47上の全面を樹脂4で被覆する。 Next, as shown in FIG. 27 (c), to cover the entire surface of the chip 3 and the nested 47 resin 4. この樹脂4は後に疑似ウェーハとなるものであり、上記した樹脂4と同じ材料を用い、スピンコート法又は印刷法により均一に塗布する。 The resin 4 is made of a pseudo wafer later uses the same material as the resin 4 as described above, is uniformly applied by spin coating or a printing method. これにより、チップ3及び入れ子47が樹脂で一体化された疑似ウェーハ29が形成される。 Thus, the pseudo wafer 29 chip 3 and nested 47 are integrated by resin is formed.

次に図27(d)に示すように、支持基板21の裏面から紫外線Lを照射して固定材22の粘着力を弱め、疑似ウェーハ29を支持基板21から剥離する。 Next, as shown in FIG. 27 (d), by irradiating ultraviolet rays L from the back surface of the supporting substrate 21 weakening the adhesive force of the fixing member 22 is peeled off a pseudo wafer 29 from the support substrate 21.

次に図28(e)に示すように、疑似ウェーハ29をひっくり返すことにより、実施の形態1における図5(f)に対応する状態になるが、この例ではチップ3の側面が樹脂4からなる単一部材によって覆われ、基板内にはチップ3との界面のみが存在する強度の高いビア付き基板20Bを形成できる。 Next, as shown in FIG. 28 (e), by flipping the pseudo wafer 29, it becomes a state corresponding to FIG. 5 (f) in the first embodiment, the side surface of the chip 3 is made of resin 4 in this example covered by a single member, in the substrate can be formed with high vias with substrate 20B strength only interface is present between the chip 3.

以後は、実施の形態1における図5(g)〜図7(n)と同様のプロセスを経ることにより、図28(f)(図7(o)に対応する)の状態が形成され、切断線45の位置で切断して個片化することにより、図28(g)に示すように、裏面42側に入れ子47の露出部がこの面の外部端子26として形成された半導体装置53を形成することができる。 Thereafter, through the same process as FIG. 5 (g) ~ FIG 7 (n) in the first embodiment, the state of FIG. 28 (f) (corresponding to FIG. 7 (o)) is formed, cut by individual pieces by cutting at the position of the line 45, as shown in FIG. 28 (g), forming a semiconductor device 53 that the exposed portion of the insert 47 is formed as an external terminal 26 of the surface on the back 42 side can do. なお、この例は実施の形態2及び実施の形態3にも適用できる。 Note that this example may also be applied to Embodiment 2 and Embodiment 3.

図29は、この例における図28(f)の平面図を示し、入れ子47との関係を明示するために配線24を実線で示した。 Figure 29 is a plan view of FIG. 28 (f) in this example exhibited a wiring 24 by a solid line in order to clearly show the relationship between nest 47.

上記したようにこの半導体装置53は、既述した各例がプラグを予設したビア付き基板20を用いるのとは異なり、チップ3の配置と同時にプラグとして入れ子47を配設してプラグを予設することと、チップ3及び入れ子47を保護物質材料である樹脂4によって一体化させていることが異なっている。 The semiconductor device 53 as described above, unlike the use of vias with substrate 20 each example was 予設 the plug already described, pre plugs are disposed nested 47 simultaneously as the plug placement of the chip 3 the method comprising setting, it is different that are integrated chip 3 and nested 47 by the resin 4 is a protective substance material. またこの場合、樹脂4を塗布する際に、配置した入れ子47が若干移動して位置が変化することも考えられるが、設計の許容誤差の範囲内に配置することができる。 Also in this case, in applying the resin 4, nest 47 is disposed is a position moved slightly also conceivable to change, can be placed within tolerance of the design. また入れ子47の突起部47aを連続部47bで連結していることと、入れ子47の形状が梯形であることは、変位を制御するためのものである。 Also the fact that connecting the protruding portion 47a of the insert 47 in a continuous section 47b, the shape of the insert 47 is trapezoid is for controlling the displacement.

図30〜図32は、請求項28及び請求項34に係るものであり、実施の形態1〜3に共通の変形例である。 FIGS. 30 32 are those according to claim 28 and claim 34, which is a common modification in the first to third embodiments. この例の特徴は、ビア付き基板が保護物質材料としての熱可塑性の材料からなり、チップの厚みより厚いビア付き基板を加熱圧着して、チップ3がビア付き基板に一体化され、このビア付き基板が保護物質層を兼ねていることである。 Features of this example, the via-coated substrate is made of a thermoplastic material as a protective substance material, and heating and pressure bonding a thick vias with the substrate than the thickness of the chip, the chip 3 is integrated in the via-coated substrate, with the vias it is that the substrate also serves as a protective material layer.

即ち、まず図30(a)は実施の形態1における図4(a)に対応する図であり、図30(a)〜図30(c)のプロセスは図4(a)〜図4(c)と同様に行われ、プラグを予設したビア付き基板20Cを別途作製して用いる。 That is, first FIG 30 (a) is a diagram corresponding to FIGS. 4 (a) in the first embodiment, FIG. 30 (a) process to FIG 30 (c) is FIGS. 4 (a) through FIG. 4 (c ) and performed similarly, using separately manufactured via bearing substrate 20C that 予設 plug.

しかし、図30(c)に示すように、本例のビア付き基板20Cは、熱可塑性の樹脂を材料とし、チップ3の設置領域となる欠除部23の大きさが、既述した実施の形態1の場合よりも小さいため、チップ3との間隔が小さく、しかもビア付き基板20Cの厚さがチップ3の厚さよりも厚く形成されている。 However, as shown in FIG. 30 (c), the vias with a substrate 20C of this embodiment, a thermoplastic resin as a material, the size of the lack portion 23 serving as a mount area of ​​the chip 3, the embodiment already described smaller than in the embodiment 1, a small gap between the chip 3, yet the thickness of the vias with the substrate 20C is formed thicker than the thickness of the chip 3.

次に図31(d)に示すように、加熱圧着プレス48で加圧することにより、ビア付き基板20Cが軟性となって流動するため、チップ3との間のすき間23aが埋めつくされると共に、チップ3がビア付き基板20Cに圧着されて一体化され、双方の厚みも均一となる。 Next, as shown in FIG. 31 (d), by pressurizing with heat-bonding press 48, the via-coated substrate 20C flows becomes soft, with a gap 23a between the chip 3 is filled, chips 3 are integrated is crimped to the via-coated substrate 20C, the both thickness also uniform. この場合、プラグとなる材料としては銀ペースト18等を用い、加圧により厚みが減少する量を考慮して、銀ペースト18の充填量は、ビア付き基板20Cの厚みよりも少な目にしておくのが良い。 In this case, as the material for the plug using a silver paste 18 or the like, in consideration of the amount of reduced thickness by pressurization, the filling amount of the silver paste 18, keep the fewer than the thickness of the via-coated substrate 20C It is good.

次に、図31(e)に示すように、支持基板21側と同じ固定材22を設けた支持体17をチップ3の裏面側に貼り付け、チップ3及びビア付き基板20Cを仮固定する。 Next, as shown in FIG. 31 (e), a support 17 provided with the same fixed member 22 and the supporting substrate 21 side stuck to the rear surface side of the chip 3, to temporarily fix the chip 3 and the via-coated substrate 20C. これにより支持体17が疑似ウェーハと同様に機能する。 Thus the support 17 functions similarly to the pseudo wafer.

次に図31(f)に示すように、支持基板21の裏面に紫外線Lを照射して固定材22の粘着力を弱め、チップ3及びビア付き基板20Cを支持体17に固定状態で剥離する。 Next, as shown in FIG. 31 (f), by irradiating ultraviolet rays L on the back surface of the supporting substrate 21 weakening the adhesive force of the fixing member 22 is peeled off in a fixed state chip 3 and the via-coated substrate 20C to the support 17 .

図32(g)は、剥離後の支持体17をひっくり返した状態の図であり、あたかも疑似ウェーハのように支持体17に支持された状態でこれ以降のプロセスを実施できる。 Figure 32 (g) are views of a state in which tipped support 17 after peeling can be carried out subsequent processes as if in a state of being supported by the support member 17 as a pseudo wafer.

図32(h)は、実施の形態1と同様のプロセス(図5(g)〜図7(n))を経て、表面41側の配線24を形成し、この一部分を開口して表面41の外部端子25を形成した状態である。 Figure 32 (h) is through a process similar to that of the first embodiment (FIG. 5 (g) ~ FIG 7 (n)), to form the wiring 24 of the surface 41 side, of the surface 41 and opens the portion a state of forming external terminals 25.

次に図32(i)に示すように、支持体17の裏面に紫外線Lを照射して固定材22の粘着力を弱め、支持体17から上部を剥離する。 Next, as shown in FIG. 32 (i), by irradiating ultraviolet rays L on the back surface of the support 17 to weaken the adhesive force of the fixing member 22, separating the upper from the support 17. しかる後、切断線45の位置で切断して個片化することにより、図32(j)の半導体装置54Aを形成できる。 Thereafter, by individual pieces by cutting at the position of the cutting line 45 can be formed a semiconductor device 54A of FIG. 32 (j).

この構造により、チップ部品3の側面を覆う保護物質層が単一材料からなるビア付き基板20Cのみであるため、この物質層間にはチップ3との界面のみが存在することになり、しかも加熱圧着されているため接着性が良く、界面での剥離を抑制することができる。 With this structure, since the protective material layer covering the side surfaces of the chip component 3 is only via bearing substrate 20C made of a single material, this material interlayer will be only the interface with the chip 3 is present, moreover thermocompression bonding is good adhesion for that, it is possible to suppress peeling at the interface. なお、この例は実施の形態2及び実施の形態3にも適用できる。 Note that this example may also be applied to Embodiment 2 and Embodiment 3.

図33〜図35は、さらに請求項28及び請求項34の実施の形態に係るものであり、実施の形態1〜3に共通の変形例である。 33 to FIG. 35, which further according to the embodiment of claim 28 and claim 34, which is a common modification in the first to third embodiments. この例は、上記した変形例(図30)と同様にビア付き基板が保護物質層を兼ねており、熱可塑性の材料を用いて上記変形例よりもビア付き基板の厚みを厚くすることにより、支持体なしでビア付き基板が疑似ウェーハ的に機能する。 This example is a modified example of the above-described via-attached substrate in the same manner (FIG. 30) also serves as a protective material layer, by increasing the thickness of the via with the substrate than the modification with thermoplastic material, board with without the support vias to function pseudo-wafer basis.

まず、図33(a)〜(b)は、上記した変形例における図30と同様であるが、図33(c)において、別途作製したビア付き基板20Dが図30の場合に比べて更に厚く形成され、ビアホール38内には銀ペースト18がほぼチップ3の厚さ相当に充填されている。 First, FIG. 33 (a) ~ (b) is similar to Figure 30 in the modified example described above, in FIG. 33 (c), separately via bearing substrate 20D manufactured is thicker than in the case of FIG. 30 is formed, the via hole 38 is filled into the corresponding thickness of the silver paste 18 is approximately chips 3.

次に図34(d)に示すように、加熱圧着プレス48で加圧することにより、ビア付き基板20Dが流動化し、チップ3とのすき間23aを埋めつくすと共に、ビアホール38の空域部も埋め、チップ3の裏面も一定の厚みで覆い、チップ3が側面及び裏面を保護物質層を兼ねた単一材料によって一体化され、ビア付き基板20Dが疑似ウェーハとして機能する。 Next, as shown in FIG. 34 (d), by pressurizing with heat-bonding press 48, the via with the substrate 20D is fluidized, with fill the gap 23a between the chip 3, fills also airspace of the via hole 38, the chip 3 of the back is also covered with a certain thickness, the chip 3 are integrated by a single material which also serves as a protective material layer the sides and back, via attached substrate 20D functions as a pseudo wafer.

次に図34(e)に示すように、加熱圧着プレス48を除去した後は、ビア付き基板20Dからなる疑似ウェーハ29B内にチップ3が埋設された状態となる。 Next, as shown in FIG. 34 (e), after removing the heated crimping press 48 is in the state of the chip 3 is embedded in the pseudo wafer 29B consisting of the via with the substrate 20D.

次に図34(f)に示すように、支持基板21の裏面に紫外線Lを照射して固定材22の粘着力を弱め、疑似ウェーハ29Bを剥離する。 Next, as shown in FIG. 34 (f), by irradiating ultraviolet rays L on the back surface of the supporting substrate 21 weakening the adhesive force of the fixing member 22 is peeled off a pseudo wafer 29B.

図35(g)は、剥離後の疑似ウェーハ29Bをひっくり返した状態の図であり、これ以降は実施の形態1における図5以降のプロセスを経て、図35(h)に示すように、チップ3の裏面側全体を研削してプラグ19を露出させ、切断線45の位置で切断して個片化することにより、図35(i)に示す半導体装置を形成することができる。 Figure 35 (g) are views of a state in which tipped pseudo wafer 29B after stripping, since it passes through the 5 subsequent process in the first embodiment, as shown in FIG. 35 (h), the chip 3 of the back side whole is ground to expose the plug 19, by individual pieces by cutting at the position of the cutting line 45, it is possible to form the semiconductor device shown in FIG. 35 (i).

この構造により、チップ3の側面を覆う保護物質層が単一材料からなるビア付き基板20Dのみであるため、この物質層間にはチップ3との界面のみが存在し、しかも加熱圧着されているため接着力が良く、上記と同様に界面剥離を抑制することができる。 With this structure, since the protective material layer covering the side surfaces of the chip 3 is only via bearing substrate 20D made of a single material, this is the material layers present only the interface with the chip 3, and since that is heat and pressure adhesion is good, in the same manner as described above can be suppressed interfacial peeling. なお、この例は実施の形態2及び実施の形態3にも適用できる。 Note that this example may also be applied to Embodiment 2 and Embodiment 3.

上記した各実施の形態等は、本発明の技術的思想に基づいて種々に変形が可能である。 Form of each embodiment described above is capable of various modifications based on the technical idea of ​​the present invention.

例えば、予設するプラグ19の形状や形成方法は、実施の形態に限らず、別の適宜な方法であってもよく、使用材料も銅や銀ペースト以外を用いてもよい。 For example, the shape and method of forming the plug 19 予設 is not limited to the embodiments, may be another suitable method, the materials used may also be used other than copper or silver paste.

また、再配置配線の形成方法も、電気めっきに限らず、物理蒸着、又はスクリーン印刷により形成してもよい。 Further, the method of forming the rearrangement wiring is not limited to electroplating, physical vapor deposition, or may be formed by screen printing. また、積層構造の外部端子間の接続やプリント基板等への実装時の外部端子の接続は、はんだバンプに限らずACF(異方性導電フィルム)を用いてもよい。 The connection of the external terminals at the time of mounting of the connection and a printed circuit board or the like between the external terminals of the laminated structure may use ACF (anisotropic conductive film) is not limited to the solder bumps.

また、チップ3の外部端子をチップの表面及び裏面のうち少なくとも裏面に形成することは、半導体チップ以外の例えば発光ダイオード又はフォトダイオード等のチップ部品にも適用できる。 Further, by forming the external terminals of the chip 3 on at least the back side of the surface and the back surface of the chip can be applied to a chip component such as a non-for example, a light-emitting diode or photodiode semiconductor chip.

本発明の実施の形態1による半導体装置を示す概略断面図である。 It is a schematic sectional view showing a semiconductor device according to a first embodiment of the present invention. 同、ビア付き基板作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a via-coated substrate manufacturing process. 同、ビア付き基板の一部分を示す概略平面図である。 Same, it is a schematic plan view of a portion of the via-coated substrate. 同、半導体装置の作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a manufacturing process of a semiconductor device. 同、半導体装置の作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a manufacturing process of a semiconductor device. 同、半導体装置の作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a manufacturing process of a semiconductor device. 同、半導体装置の作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a manufacturing process of a semiconductor device. 同、半導体装置の作製プロセスにおける一部分を示す概略平面図である。 Same, it is a schematic plan view of a portion in a manufacturing process of a semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、実施の形態2による半導体装置を示す概略断面図である。 Same, it is a schematic sectional view showing a semiconductor device according to a second embodiment. 同、半導体装置の作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a manufacturing process of a semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、実施の形態3による一方の半導体装置を示す概略断面図である。 Same, it is a schematic sectional view showing a semiconductor device of one according to the third embodiment. 同、実施の形態による他方の半導体装置を示す概略断面図である。 Same, it is a schematic sectional view showing the other semiconductor device according to the embodiment. 同、実施の形態による一方の半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing an implementation of one of the semiconductor device according to the embodiment. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、実施の形態による他方の半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of another semiconductor device according to the embodiment. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、実施の形態1による半導体装置の変形例の作製プロセスを示す概略断面図である。 Same, it is a schematic cross-sectional views illustrating a manufacturing process of a modification of the semiconductor device according to the first embodiment. 同、実施の形態2による半導体装置の変形例の作製プロセスを示す概略断面図である。 Same, it is a schematic cross-sectional views illustrating a manufacturing process of a modification of the semiconductor device according to a second embodiment. 同、ビア付き基板の変形例の作製プロセスを示す概略断面図である。 Same, it is a schematic cross-sectional views illustrating a manufacturing process of the modification of the via-coated substrate. 同、実施の形態1の構造で示した変形例の作製プロセスの概略断面図である。 Same, it is a schematic sectional view of a manufacturing process of the modification shown in the structure of the first embodiment. 同、実施の形態1の構造で示した他の変形例の作製プロセスの概略断面図である。 Same, it is a schematic sectional view of a fabrication process of another modification shown in structure of the first embodiment. 同、変形例の作製プロセスの概略断面図である。 Same, it is a schematic cross-sectional view of fabrication process variations. 同、変形例の作製プロセスにおける一部分を示す概略平面図である。 Same, it is a schematic plan view of a portion of the manufacturing process variations. 同、実施の形態1の構造で示した他の変形例の作製プロセスの概略断面図である。 Same, it is a schematic sectional view of a fabrication process of another modification shown in structure of the first embodiment. 同、変形例の作製プロセスを示す概略断面図である。 Same, it is a schematic cross-sectional views illustrating a manufacturing process of the modification. 同、変形例の作製プロセスを示す概略断面図である。 Same, it is a schematic cross-sectional views illustrating a manufacturing process of the modification. 同、実施の形態1の構造で示した他の変形例の作製プロセスの概略断面図である。 Same, it is a schematic sectional view of a fabrication process of another modification shown in structure of the first embodiment. 同、変形例の作製プロセスを示す概略断面図である。 Same, it is a schematic cross-sectional views illustrating a manufacturing process of the modification. 同、変形例の作製プロセスを示す概略断面図である。 Same, it is a schematic cross-sectional views illustrating a manufacturing process of the modification. 従来例による半導体装置の作製プロセスを示す概略断面図である。 It is a schematic cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art. 同、半導体装置の作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a manufacturing process of a semiconductor device. 同、半導体装置の作製プロセスを示す概略断面図である。 Same, it is a schematic sectional view showing a manufacturing process of a semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device. 同、半導体装置の実装例を示す概略断面図である。 Same, it is a schematic sectional view showing a mounting example of the semiconductor device.

符号の説明 DESCRIPTION OF SYMBOLS

3…半導体チップ、4…樹脂、5…電極、16、32…接続孔、 3 ... semiconductor chip, 4 ... resin, 5 ... electrode, 16, 32 ... contact hole,
9、13、31…層間膜、10…スパッタ膜、11、11A…レジスト膜、 9,13,31 ... interlayer film, 10 ... sputtered film, 11,11A ... resist film,
24、34…配線、12A…めっき膜、25、26、27、40…外部端子、 24, 34 ... wiring, 12A ... plating film, 25,26,27,40 ... external terminal,
17…支持体、18…銀ペースト、19…プラグ、19a…露出部、 17 ... support, 18 ... silver paste, 19 ... plug, 19a ... exposed portion,
20、20A、20B、20C、20D…ビア付き基板、20a…チップ間領域、 20, 20A, 20B, 20C, 20D ... via bearing substrate, 20a ... inter-chip areas,
21…支持基板、22…固定材、23…欠除部、23a…すき間、 21 ... supporting substrate, 22 ... fixing member, 23 ... cut-off parts, 23a ... gap,
29、29B…疑似ウェーハ、30、43…保護膜、33…はんだバンプ、 29,29B ... pseudo wafer, 30 and 43 ... protective film, 33 ... solder bump,
35、46…マスク、36…開口部、37…露光光、38…ビアホール、 35 and 46 ... mask, 36 ... opening, 37 ... exposure light, 38 ... hole,
39…プリント基板、41…表面、42…裏面、45…切断線、47…入れ子、 39 ... printed circuit board, 41 ... surface, 42 ... rear surface, 45 ... cutting line 47 ... nesting,
47a…突起部、47b…連結部、48…加熱圧着プレス、 47a ... protrusion, 47b ... connecting portion, 48 ... heat-bonding press,
50、50A、51、51A、52A、52B、53、54A、54B…半導体装置、 50,50A, 51,51A, 52A, 52B, 53,54A, 54B ... semiconductor device,
55…成形型、55a…空洞部、56…スキージ、L…紫外線 55 ... mold, 55a ... cavity, 56 ... squeegee, L ... UV

Claims (38)

  1. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品を有する半導体装置において、 Electrode is provided on one surface side, a semiconductor device having a chip component at least side surfaces other than the electrode surface is covered with a protective material layer,
    前記チップ部品の少なくとも側方に絶縁物質層が被着され, At least laterally insulating material layer of the chip component is deposited,
    前記絶縁物質層をこの両面に貫通して形成された貫通孔に、第1の導電材が設けられ 、 It said insulating material layer in the through hole formed to penetrate the double-sided, first conductive material is provided,
    前記電極と前記第1の導電材とが別の導電材を介して接続され、 Said first conductive material and the electrode are connected via another conductive material,
    前記電極が少なくとも、前記一方の面とは反対側の他方の面側に電気的に取り出され ていることを特徴とする、半導体装置。 The electrodes at least, characterized in that it is electrically taken on the other side opposite to the one surface, the semiconductor device.
  2. 前記チップ部品の側方において、前記保護物質層とは別の前記絶縁物質層の前記貫通孔に、前記第1の導電材が設けられている、請求項1に記載した半導体装置。 At the side of the chip component, the through hole of another of the insulating material layer and the protective material layer, said first conductive material is provided, the semiconductor device according to claim 1.
  3. 前記チップ部品の側方において、前記絶縁物質層を兼ねる前記保護物質層の前記貫通孔に前記第1の導電材が設けられている、請求項1に記載した半導体装置。 Wherein the side of the chip component, wherein the first conductive material in the through hole of the protective material layer also serving as an insulating material layer is provided, the semiconductor device according to claim 1.
  4. 前記第1の導電材が、前記他方の面側又は/及び前記一方の面側に形成された外部端子に取り出されている、請求項1に記載した半導体装置。 Wherein the first conductive material, the being drawn on the other side and / or external terminals formed in said one surface side of a semiconductor device according to claim 1.
  5. 前記第1の導電材が、これとは別の配線を介して前記外部端子に取り出されている、請求項4に記載した半導体装置。 Wherein the first conductive material, which the is taken out to the external terminal via another wiring, the semiconductor device according to claim 4.
  6. 前記チップ部品の前記他方の面側が露出している、請求項1に記載した半導体装置。 Wherein the other surface of the chip components are exposed, the semiconductor device according to claim 1.
  7. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品を有する半導体装置を製造する方法において、 Electrode is provided on one surface, a method of least side surfaces other than the electrode surface to produce a semiconductor device having a chip component is covered with a protective material layer,
    前記チップ部品を配するための欠除部を有し、かつ両面間に形成した貫通孔に第1の 導電材を設けた絶縁物質層を作製する工程と、 A step of preparing said has a lack portion for disposing the chip component, and an insulating material layer having a first conductive material in a through hole formed between both surfaces,
    前記絶縁物質層を支持体上に固定する工程と、 And fixing the insulating material layer on a support,
    前記電極面の側にて、前記チップ部品を前記欠除部内にて支持体上に固定する工程と 、 On the side of the electrode surface, and fixing the chip component on a support in the lacking portion,
    前記チップ部品及び前記絶縁物質層の少なくとも側面を前記保護物質層によって覆う 工程と、 A step of covering at least side surfaces of the chip components and the insulating material layer by the protective material layer,
    前記保護物質層によって前記チップ部品と前記絶縁物質層とが一体化されてなる疑似 ウェーハを前記支持体から分離して疑似ウェーハを作製する工程と、 A step of preparing a pseudo wafer of the chip component and the pseudo wafer and an insulating material layer are integrated by the protective material layer is separated from the support,
    前記疑似ウェーハにおいて、前記チップ部品の前記電極を前記第1の導電材とは別の 導電材によって前記第1の導電材に接続する工程と、 In the pseudo wafer, a step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
    前記一方の面とは反対側の他方の面とのうち、少なくとも前記他方の面に前記電極を 電気的に取り出す工程と、 Of the other surface opposite to the one surface, a step of electrically extracting the electrode at least on the other surface,
    複数の前記チップ部品間で、前記絶縁物質層又は前記保護物質層を切断して各半導体 装置に個片化する工程とを有することを特徴とする、半導体装置の製造方法。 Among a plurality of the chip component, characterized by a step of individual pieces by cutting the insulating material layer or the protective material layer to the semiconductor device manufacturing method of the semiconductor device.
  8. 前記他方の面側において前記疑似ウェーハの前記保護物質層を部分的に除去して、前記第1の導電材を露出させる、請求項7に記載した半導体装置の製造方法。 The protective material layer of the pseudo wafer is partially removed in the other surface side, exposing the first conductive material, a method of manufacturing a semiconductor device according to claim 7.
  9. 前記チップ部品の前記他方の面側の少なくとも一部を露出させる、請求項7に記載した半導体装置の製造方法。 Wherein exposing at least a portion of the other surface side of the chip component, a method of manufacturing a semiconductor device according to claim 7.
  10. 特性測定により良品と判定された前記チップ部品を有する前記疑似ウェーハを作製する、請求項7に記載した半導体装置の製造方法。 Making said pseudo wafer having said chip component is determined to be non-defective by the characteristic measurement method of manufacturing a semiconductor device according to claim 7.
  11. 前記疑似ウェーハの状態において前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択する、請求項7に記載した半導体装置の製造方法。 Wherein performs characteristic measurement of the chip component in the state of the pseudo wafer, selects a chip component or a chip-like electronic parts good, a method of manufacturing a semiconductor device according to claim 7.
  12. 請求項1〜6のいずれか1項に記載した半導体装置が、少なくとも前記他方の面側にてプリント配線板に接続されている、半導体装置の実装構造。 The semiconductor device according to any one of claims 1 to 6, are connected to the printed circuit board in at least the other side, the mounting structure of the semiconductor device.
  13. 前記半導体装置の複数個が、前記一方の面側及び前記他方の面側間での接続下で積層されている、請求項12に記載した半導体装置の実装構造。 Mounting structure of said plurality of semiconductor devices, the are stacked in connected under between one side and the other side, the semiconductor device according to claim 12.
  14. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品の複数個が、前記保護物質層を介して互いに一体化されてなる疑似ウェーハにおいて、 Electrode is provided on one surface side, a plurality of chip components, at least the side surface other than the electrode surface is covered with a protective material layer, in a pseudo wafer which are integral with each other through the protective material layer,
    前記チップ部品の少なくとも側方に絶縁物質層が被着され、 At least laterally insulating material layer of the chip component is deposited,
    前記絶縁物質層をこの両面に貫通して形成された貫通孔に、第1の導電材が設けられ 、 It said insulating material layer in the through hole formed to penetrate the double-sided, first conductive material is provided,
    前記電極と前記第一の導電材とが別の導電材を介して接続され、 Said first conductive material and the electrode are connected via another conductive material,
    前記電極が少なくとも、前記一方の面とは反対側の他方の面側に電気的に取り出され ていることを特徴とする、疑似ウェーハ。 The electrodes at least, characterized in that it is electrically taken on the other side opposite to the one surface, the pseudo wafer.
  15. 前記チップ部品の側方において、前記保護物質層とは別の前記絶縁物質層の前記貫通孔に、前記第1の導電材が設けられている、請求項14に記載した疑似ウェーハ。 At the side of the chip component, the through hole of another of the insulating material layer and the protective material layer, said first conductive material is provided, the pseudo wafer according to claim 14.
  16. 前記チップ部品の側方において、前記絶縁物質層を兼ねる前記保護物質層の前記貫通孔に前記第1の導電材が設けられている、請求項14に記載した疑似ウェーハ。 At the side of the chip component, said insulating said first conductive material in the through hole of the protective material layer serving as a material layer is provided, the pseudo wafer according to claim 14.
  17. 前記第1の導電材が、前記他方の面側又は/及び前記一方の面側に形成された外部端子に取り出されている、請求項14に記載した疑似ウェーハ。 Wherein the first conductive material has been removed to the other surface side and / or external terminals formed in said one surface of the pseudo wafer according to claim 14.
  18. 前記第1の導電材が、これとは別の配線を介して前記外部端子に取り出されている、請求項17に記載した疑似ウェーハ。 Wherein the first conductive material, are taken out to the external terminal via another wire to this, the pseudo wafer according to claim 17.
  19. 前記チップ部品の前記他方の面側が露出している、請求項14に記載した疑似ウェーハ。 Wherein the other surface of the chip components are exposed, the pseudo wafer according to claim 14.
  20. 特性測定により良品と判定された前記チップ部品を有する、請求項14に記載した疑似ウェーハ。 Having a chip component that is determined to be non-defective by the characteristic measurement, the pseudo wafer according to claim 14.
  21. 前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択する、請求項14に記載した疑似ウェーハ。 Wherein performs characteristic measurement of the chip component, selecting a chip component or chip-like electronic component non-defective, the pseudo wafer according to claim 14.
  22. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品の複数個が、前記保護物質層を介して互いに一体化されてなる疑似ウェーハを製造する方法において、 Electrode is provided on one surface side, a plurality of chip components, at least the side surface other than the electrode surface is covered with a protective material layer, producing a pseudo wafer comprising integrated with each other through the protective material layer A method of,
    前記チップ部品を配するための欠除部を有し、かつ両面間に形成した貫通孔に第1の 導電材を設けた絶縁物質層を作製する工程と、 A step of preparing said has a lack portion for disposing the chip component, and an insulating material layer having a first conductive material in a through hole formed between both surfaces,
    前記絶縁物質層を支持体上に固定する工程と、 And fixing the insulating material layer on a support,
    前記電極面の側にて、前記チップ部品を前記欠除部内にて支持体上に固定する工程と 、 On the side of the electrode surface, and fixing the chip component on a support in the lacking portion,
    前記チップ部品及び前記絶縁物質層の少なくとも側面を前記保護物質層によって覆う 工程と、 A step of covering at least side surfaces of the chip components and the insulating material layer by the protective material layer,
    前記保護物質層によって前記チップ部品と前記絶縁物質層とが一体化されてなる疑似 ウェーハを前記支持体から分離する工程と、 And separating the pseudo wafer comprising integrated with the chip components and the insulating material layer by said protective material layer from the support,
    前記チップ部品の前記電極を前記第1の導電材とは別の導電材によって前記第1の導 電材に接続する工程と、 A step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
    前記一方の面とは反対側の他方の面とのうち、少なくとも前記他方の面に前記電極を 電気的に取り出す工程とを有することを特徴とする、疑似ウェーハの製造方法。 Of the other surface opposite to the one surface, characterized by a step of electrically extracting the electrode at least on the other surface, a manufacturing method of a pseudo wafer.
  23. 前記他方の面側において前記保護物質層を部分的に除去して、前記第1の導電材を露出させる、請求項22に記載した疑似ウェーハの製造方法。 It said protective material layer is partially removed in the other surface side, exposing the first conductive material, method of manufacturing the pseudo wafer according to claim 22.
  24. 前記チップ部品の前記他方の面側の少なくとも一部を露出させる、請求項22に記載した疑似ウェーハの製造方法。 Wherein exposing at least a portion of the other surface side of the chip component, the manufacturing method of the pseudo wafer according to claim 22.
  25. 特性測定により良品と判定された前記チップ部品を有する前記疑似ウェーハを作製する、請求項22に記載した疑似ウェーハの製造方法。 Making said pseudo wafer having said chip component is determined to be non-defective by the characteristic measuring method of the pseudo wafer according to claim 22.
  26. 前記疑似ウェーハの状態において前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択する、請求項22に記載した疑似ウェーハの製造方法。 Wherein performs characteristic measurement of the chip component in the state of the pseudo wafer, selects a chip component or a chip-like electronic parts good method for producing a pseudo wafer according to claim 22.
  27. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品を有する半導体装置を製造する方法において、 Electrode is provided on one surface, a method of least side surfaces other than the electrode surface to produce a semiconductor device having a chip component is covered with a protective material layer,
    支持体上に前記チップ部品を固定する工程と、 And fixing the chip component on the support,
    前記チップ部品の側方にて第1の導電材を前記支持体上に固定する工程と、 And fixing the first conductive material on the support at the side of the chip component,
    前記第1の導電材を保護物質材料に埋設する工程と、 A step of embedding the first conductive material in the protective substance material,
    前記保護物質材料を前記チップ部品の側面に被着して前記保護物質層を形成する工程 と、 A step of forming the protective material layer deposited the protective material material on a side surface of the chip component,
    前記保護物質層によって前記チップ部品が一体化されてなる疑似ウェーハを前記支持 体から分離する工程と、 And separating the pseudo wafer comprising integrated the chip components by the protective material layer from the support,
    前記疑似ウェーハにおいて、前記チップ部品の前記電極を前記第1の導電材とは別の 導電材によって前記第1の導電材に接続する工程と、 In the pseudo wafer, a step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
    前記一方の面とこれとは反対側の他方の面とのうち、少なくとも前記他方の面に前記 電極を電気的に取り出す工程と、 Among said one surface and the other surface opposite thereto, and a step of electrically extracting the electrode at least on the other surface,
    複数の前記チップ部品間で、前記保護物質層を切断して各半導体装置に個片化する工 程とを有することを特徴とする、半導体装置の製造方法。 Among a plurality of the chip component, and having a degree Engineering into pieces by cutting said protective material layer in the semiconductor device manufacturing method of the semiconductor device.
  28. 前記チップ部品を配するための欠除部を有し、かつ両面間に形成した貫通孔に前記第1の導電材を設けた前記保護物質材料層を作製する工程と、 A step of manufacturing the protective material layer of material lack portion has, and provided with the first conductive material in a through hole formed between both surfaces for disposing the chip component,
    前記保護物質材料層を支持体上に固定する工程と、 And fixing the protective material layer of material on a support,
    前記電極面の側にて前記チップ部品を前記欠除部内にて支持体上に固定する工程と、 And fixing the chip parts on the side of the electrode surface on a support in the lacking portion,
    前記保護物質材料層を加熱により流動化させ、前記チップ部品の少なくとも側面を前 記保護物質層によって覆う工程とを有する、請求項27に記載した半導体装置の製造方法。 Said protective material material layer is fluidized by heating, said a step of covering at least the side surface of the chip component by the previous SL protective material layer, a method of manufacturing a semiconductor device according to claim 27.
  29. 前記他方の面側において前記疑似ウェーハの前記保護物質層を部分的に除去して、前記第1の導電材を露出させる、請求項27に記載した半導体装置の製造方法。 The protective material layer of the pseudo wafer is partially removed in the other surface side, exposing the first conductive material, a method of manufacturing a semiconductor device according to claim 27.
  30. 前記チップ部品の前記他方の面側の少なくとも一部を露出させる、請求項27に記載した半導体装置の製造方法。 Wherein exposing at least a portion of the other surface side of the chip component, a method of manufacturing a semiconductor device according to claim 27.
  31. 特性測定により良品と判定された前記チップ部品を有する前記疑似ウェーハを作製する、請求項27に記載した半導体装置の製造方法。 Making said pseudo wafer having said chip component is determined to be non-defective by the characteristic measurement method of manufacturing a semiconductor device according to claim 27.
  32. 前記疑似ウェーハの状態において前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択する、請求項27に記載した半導体装置の製造方法。 Wherein performs characteristic measurement of the chip component in the state of the pseudo wafer, selects a chip component or a chip-like electronic parts good, a method of manufacturing a semiconductor device according to claim 27.
  33. 一方の面側に電極が設けられ、この電極面以外の少なくとも側面が保護物質層で覆われているチップ部品の複数個が、前記保護物質層を介して互いに一体化されてなる疑似ウェーハを製造する方法において、 Electrode is provided on one surface side, a plurality of chip components, at least the side surface other than the electrode surface is covered with a protective material layer, producing a pseudo wafer comprising integrated with each other through the protective material layer A method of,
    支持体上に前記チップ部品を固定する工程と、 And fixing the chip component on the support,
    前記チップ部品の側方にて第1の導電材を前記支持体上に固定する工程と、 And fixing the first conductive material on the support at the side of the chip component,
    前記第1の導電材を保護物質材料に埋設する工程と、 A step of embedding the first conductive material in the protective substance material,
    前記保護物質材料を前記チップ部品の側面に被着して前記保護物質層を形成する工程 と、 A step of forming the protective material layer deposited the protective material material on a side surface of the chip component,
    前記保護物質層によって前記チップ部品が一体化されてなる疑似ウェーハを前記支持 体から分離する工程と、 And separating the pseudo wafer comprising integrated the chip components by the protective material layer from the support,
    前記疑似ウェーハにおいて、前記チップ部品の前記電極を前記第1の導電材とは別の 導電材によって前記第1の導電材に接続する工程と、 In the pseudo wafer, a step of connecting to the first conductive material by another conductive material and the electrode the first conductive material of the chip component,
    前記一方の面とこれとは反対側の他方の面とのうち、少なくとも前記他方の面に前記 電極を電気的に取り出す工程とを有することを特徴とする、疑似ウェーハの製造方法。 The one surface and of the other surface opposite thereto, characterized in that a step of electrically extracting the electrode at least on the other surface, a manufacturing method of a pseudo wafer.
  34. 前記チップ部品を配するための欠除部を有し、かつ両面間に形成した貫通孔に前記第1の導電材を設けた前記保護物質材料層を作製する工程と、 A step of manufacturing the protective material layer of material lack portion has, and provided with the first conductive material in a through hole formed between both surfaces for disposing the chip component,
    前記保護物質材料層を支持体上に固定する工程と、 And fixing the protective material layer of material on a support,
    前記電極面の側にて前記チップ部品を前記欠除部内にて支持体上に固定する工程と、 And fixing the chip parts on the side of the electrode surface on a support in the lacking portion,
    前記保護物質材料層を加熱により流動化させ、前記チップ部品の少なくとも側面を前 記保護物質層によって覆う工程とを有する、請求項33に記載した疑似ウェーハの製造方法。 Said protective material material layer is fluidized by heating, said a step of covering at least the side surface of the chip component by the previous SL protective material layer, the manufacturing method of the pseudo wafer according to claim 33.
  35. 前記他方の面側において前記疑似ウェーハの前記保護物質層を部分的に除去して、前記第1の導電材を露出させる、請求項33に記載した疑似ウェーハの製造方法。 The other the protective material layer of the pseudo wafer in side is partially removed, the exposing the first conductive material, method of manufacturing the pseudo wafer according to claim 33.
  36. 前記チップ部品の前記他方の面側の少なくとも一部を露出させる、請求項33に記載した疑似ウェーハの製造方法。 Wherein exposing at least a portion of the other surface side of the chip component, the manufacturing method of the pseudo wafer according to claim 33.
  37. 特性測定により良品と判定された前記チップ部品を有する、請求項33に記載した疑似ウェーハの製造方法。 Having a chip component that is determined to be non-defective by the characteristic measuring method of the pseudo wafer according to claim 33.
  38. 前記チップ部品の特性測定を行い、良品のチップ部品又はチップ状電子部品を選択する、請求項33に記載した疑似ウェーハの製造方法。 Wherein performs characteristic measurement of the chip component, selecting a chip component or a chip-like electronic parts good method for producing a pseudo wafer according to claim 33.
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