JP2004335761A - Inductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、高周波用集積回路の半導体装置に内蔵される受動素子の構造によるインダクタ装置の小型化、性能向上に関するものである。
【0002】
【従来の技術】
近年携帯電話やPDA(携帯情報端末)の普及にともない、無線インターフェースをもつ高周波回路の小型化の要求が強まっており、今まで半導体装置の外側にプリント基板部分に取り付けられていた(外付け部品)インダクタなどの受動素子を半導体装置内に収納する例が多くなってきた。
【0003】
抵抗素子や容量素子は、チップ内に形成することは比較的容易なのに対し、インダクタの形成は困難であり、また、誘導性を生じさせる構造にさまざまな手法を採用することができた。
【0004】
ここで、インダクタは、LNA(Low Noise Amplifier)、PA(Power Amplifier)、RFオシレータなどのRFIC設計への応用は欠かせない部品である。特に、VCO(電圧制御型オシレータ)では同一特性のインダクタが一対で使用される。
【0005】
尚、以降の説明では、保護膜5より下側の層は、半導体製造工程の拡散工程とし、拡散工程での金属材料は、アルミニウム2層として説明するが、2層以上の多層配線にも適用可能である。
【0006】
図9(a)は、従来の半導体チップ部内に形成したスパイラルインダクタの平面図である。また図9(a)内に一点鎖線A−aで示す線に沿って切断した断面図を図9(b)に示した。
【0007】
図9(b)で、第1導体層の引き出し導体21,22及び第2導体層のスパイラルインダクタ4によりインダクタが形成されている。インダクタ4の中心部から第1導体層21,22の引き出し導体により電気信号を外部に取り出す構造となっている。
【0008】
この場合第1導体層の引き出し導体21,22と第2導体層のスパイラルインダクタ4とは、交差部分が生じるため互いに異なる層を使用して、第1導体層の引き出し部21,22を経由して左右に電気的な取り出しを実施する。第1導体層21,22、及び第2導体層4は通常アルミニウムなどの金属で形成される。
【0009】
この構造上の利点は半導体装置の従来の製造工程により製造が可能であり、他の方法に比べて形状のばらつきが少なく精度のよいインダクタを製造することが可能である。
【0010】
次に図10は、従来の他のインダクタの形状を示す図である。
【0011】
図10(a)は、平面図であり、図10の(a)に記述した切断面A−aの断面図を図10(b)に示した。
【0012】
この製造方法は半導体製造におけるチップの拡散プロセスの最終工程で保護膜5を形成した後に第1再配線樹脂層6を形成し、その後に第2再配線導体層7によりスパイラルインダクタを形成する。通常このようなプロセスは、ウエファーレベルパッケージングと呼ばれる。第1再配線樹脂層6は、たとえば、ポリイミドやBCB(ベンゾシクロブテン)などの低誘電率で絶縁性の高い樹脂で形成され、第2再配線導体層7は、導電率の高い材質、たとえば銅で形成される。
【0013】
ここでスパイラルインダクタの特性について説明する。インダクタの特性としてクオリティ(Q)ファクターがあり、たとえば、直列共振LC回路において、Qは共振周波数におけるインダクタ値を回路の直列抵抗値で割った値により決定され、次式で表される。
【0014】
Q=ωL/R
ここで、ωは角周波数であり、Lはインダクタンス値、Rは抵抗値である。
【0015】
このQ値が大きな値になるほど、インダクタンス部品の電気特性が良くなり、回路の低消費電力化に寄与する。
【0016】
図11に一般的なインダクタのQ特性を示す。
【0017】
図11で示されるように、Q値は周波数が増加するとインダクタと基板間の容量値による容量損失のため高周波域では低下する。Q値を高めるためにはインダクタの抵抗成分を小さくし、容量損失を抑えることが効果的である。
【0018】
以上のことより銅を用いた導電率の高い図10の場合の方が抵抗値は小さくなり、特性が良い結果となる。
【0019】
図12は、従来例のインダクタ装置を示す図である。インダクタは、差動型インダクタを使用し、従来の半導体プロセスの中で実施している。
【0020】
文献(非特許文献1)は、差動型インダクタを半導体製造工程において実現したものである。
【0021】
この場合、インダクタのQ値は低く、外付けタイプのインダクタと比較して数分の1ではあるが、この差動型インダクタの場合は、特性の均一性がとれている2つのインダクタを得ることを目的としたものである。
【0022】
最初に差動インダクタとスパイラルインダクタの比較を説明する。スパイラルインダクタは、図13でもわかるように端子の左側から見た場合には右側から見た場合に比べて大きな導体ループが形成される。1ループ進む毎にループの曲率半径が小さくなってくる形状となり、特性インピーダンスも場所ごとに異なっている。つまり左右どちらかの端子選択によって電気特性が異なってくる。
【0023】
差動インダクタの構造を図14及び図15で示す。差動インダクタも導体層を2つ必要としている。図14がインダクタ部分、図15はインダクタの交差部分を表している。図14のインダクタ部分については、スパイラルインダクタは1周で1ピッチ分内側に入り込んでいく渦巻の形状をしており真の8角形ではなかったが、差動インダクタは真の8角形で構成されインダクタの交差部分を最小化すると理想の差動インダクタが完成する。そのため交差部分をできるだけ小さくすることが重要な技術である。また差動インダクタは端子に対し左右対称の構造であり電気特性も対称性をもつ。特にVCOなどに代表される回路では、インダクタは同じ特性のものが2つ必要となってくる場合がある。これを達成するため半導体装置の外付けで使用するインダクタは、多くの中から特性が一致するものを選ぶために、ばらつきの考慮が必要になる。
【0024】
この場合差動インダクタの場合でその中性点を接地した場合、同じ特性のインダクタが2つ内蔵された形となっているため、非常に有利である。また半導体装置に内蔵するインダクタを2つ配置する場合よりも占有する面積が小さくてすむ利点がある。
【0025】
図16(a)に再配線層のビア部分の断面図を示し、図16(b)に再配線層のビア部分の平面を示す。斜線で囲んだ領域が配線禁止領域である。再配線層を利用してスパイラルインダクタが形成される。スパイラルインダクタではビア部分はインダクタ導体から離れた場所に存在させることができるが、差動型インダクタでは交差部分が密集するため配線禁止領域をできるだけ、小さくする必要がある。
【0026】
また、スパイラルインダクタは、二端子の内の一端子は、構造的には中心部から引き出し部を持ち、インダクタと引き出し部との交差部分で容量成分を生じるため、その成分により誘導成分を減ずる効果となる。一方、差動型インダクタの場合、引き出し部は両端ともインダクタの外側の領域に現れ、長い引き出し部は構造上持つことがないため有利である。そのため大部分の配線部分はすべて誘導成分に寄与し、効率のよい磁気特性を有する。
【0027】
差動型インダクタを使用する場合にも、交差部が発生する。抵抗成分を最小化するため交差部はできるだけ短くすることが必要である。
【0028】
一般の半導体プロセスでは、引き出し部分は、銅よりもアルミニウムのように抵抗値の高い導体を使用するため、引き出し部の長さが長ければ抵抗値が上昇し、スパイラルインダクタは特性的には不利な面がある。
【0029】
なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献1が知られている。
【0030】
【特許文献1】
特開2002−57292号公報
【非特許文献1】
IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.36 NO.7 JULY「Low Power Low−Phase−Noise Differentially Tuned Quadrature VCO Design in Standard CMOS(MarcTiebout)
【0031】
【発明が解決しようとする課題】
しかし誘電体の厚みは、たとえば600nmから1000nmと極めて薄く、インダクタ回路を動作させたときに発生する磁界成分が周囲にも強く影響し、周辺に存在する回路を誤動作させる危険性も大きい。
【0032】
また、半導体チップに直接スパイラルインダクタを搭載する方法では、半導体チップ内にインダクタを敷設する場所が必要となりチップコストの増大の原因となっていた。
【0033】
またウエファーレベルパッケージである再配線層の樹脂膜上でインダクタを形成する方法ではスパイラルインダクタが使用される。
【0034】
しかしながら、スパイラルインダクタ回路のQ値は引き出し部分において直流抵抗成分を構造上不可欠としているためQ値を高くできない限界があった。
【0035】
また、スパイラルインダクタを形成する方法を用いて差動インダクタ搭載は困難であった。この理由の一例を次に述べる。
【0036】
差動インダクタは図14で示すようにビアを近接して配置する必要がある。しかし、ビアの設計の制約によりビア近辺には配線禁止領域の存在があるため、差動タイプのインダクタの設置は困難であった。
【0037】
一般に、再配線層は、たとえばポリイミドのような樹脂を用い半導体のビア部をマスクして塗布を行う。このときに図10の第1再配線樹脂層6が、ビアの部分で除去されるが、この除去部のエッヂの急峻性が重要となる。そのためビア部分からの所定距離内には他の配線部分が配置できない事態が生じる。
【0038】
再配線層を利用した差動型の誘導素子は、従来、ビア付近の配線制限領域の存在により配線ピッチなどが不規則になり、その結果、周波数依存性の特性が不規則になっていた。
【0039】
一方、受動素子を半導体装置より外側の位置において、外部部品に設置する場合、外部部品の特性ばらつきや外部部品の取り付け時における取り付け方向や、はんだ接続時におけるはんだ量など、様々な要因でインダクタンス値の調整が必要となる。
【0040】
また、一般に受動素子は、その素子の周辺に配置される導体もしくは誘電体などにより、特性値が変化する。つまり、半導体を実装用プリント基板へ搭載する前に調整作業が不可能なことから、プリント基板の搭載後に回路定数の調整作業が必要となり、付加的な作業が発生することになる。このための製造工数が多くかかることや、調整作業のための高周波技術者の知識を持った人が必要など半導体の製造コストが上昇するなど不利益の面も多くもっていた。
【0041】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項1に記載のインダクタ装置は、回路素子が形成される回路素子形成層と、前記回路素子形成層に隣接した面に形成された誘電体層と、前記誘電体層に接して形成された導体層と、前記導体層を覆い前記誘電体層に接して形成された保護膜層と、前記保護膜層に接して形成された樹脂層と、前記樹脂層に接して形成された第2導体層と、前記誘電体層及び前記樹脂層を貫通して前記第1導体層と前記第2導体層とを接続する第3導体層とを備えたインダクタ装置であって、前記第1層〜第3層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とする。
【0042】
これによって、チップの面積を削減することができ、Q値の高い誘導素子を配置することができる。
【0043】
また、請求項2に記載のインダクタ装置は、回路素子が形成される回路素子形成層と、前記回路素子形成層に隣接した面に形成された誘電体層と、前記誘電体層に接して形成された保護膜層と、前記保護膜層に接して形成された導体層と、前記導体層を覆い前記保護膜層に接して形成された樹脂層と、前記樹脂層に接して形成された第2導体層と、前記樹脂層を貫通して前記第1導体層と前記第2導体層とを接続する第3導体層とを備えたインダクタ装置であって、前記第1層〜第3層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とする。
【0044】
これによって、よりQ値の高い、より信頼性の高いインダクタ装置が可能である。
【0045】
また、請求項3に記載のインダクタ装置は、回路素子が形成される回路素子形成層と、前記回路素子形成層に隣接した面に形成された誘電体層と、前記誘電体層に接して形成された保護膜層と、前記保護膜層に接して形成された第1樹脂層と、前記第1樹脂層に接して形成された導体層と、前記導体層を覆い前記第1樹脂層に接して形成された第2樹脂層と、前記第2樹脂層に接して形成された第2導体層と、前記第2樹脂層を貫通して前記第1導体層と前記第2導体層とを接続する第3導体層とを備えたインダクタ装置であって、前記第1層〜第3層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とする。
【0046】
これによって、よりQ値の高い、高信頼性のインダクタ装置の提供が可能である。
【0047】
また、請求項4に記載のインダクタ装置は、請求項1及び請求項2及び請求項3のインダクタ装置において、前記接続導体が高アスペクト比をもつビアであることに特徴を有する。
【0048】
これによって、小型化、複数のデバイスの設置が可能である。
【0049】
また、請求項5に記載のインダクタ装置は、請求項1及び請求項2及び請求項3のインダクタ装置において、前記接続導体がワイヤ線により相互接続されていることに特徴を有する。
【0050】
また、請求項6に記載のインダクタ装置は、請求項1、請求項2、請求項3、請求項4及び請求項5のインダクタ装置において差動インダクタの中心に高透磁率の磁性体が配置されたことに特徴を有する。
【0051】
また、請求項7に記載のインダクタ装置の製造方法は、請求項1〜3記載のインダクタ装置において、低融点物質を柱状に積層した周囲を前記樹脂層で充填した後に前記低融点物質を除去して前記貫通孔を形成することを特徴とする。
【0052】
これによって高アスペクト比をもつビアを製造することができ、小型化、複数のデバイスの設置が可能である。
【0053】
【発明の実施の形態】
以下本発明の第1の実施形態について図面を参照しながら説明する。
【0054】
図1は、本発明の第1実施形態についての平面図である。
【0055】
差動型インダクタを第1再配線層の表面に形成し、差動型インダクタの交差部を半導体装置の第1導体層に形成している。
【0056】
この方法により、インダクタの大部分を銅で形成し、従来品よりも大幅なQ値の向上を図ることができる。実験結果では従来品よりも約2倍の特性向上が見られた。
【0057】
次に本発明の第2の実施形態についてのインダクタ装置を図面を用いて説明する。図2(a)は、本発明の第2実施形態についての平面図、図2(a)で示す一点鎖線A−a線に沿った断面図を図2(b)に示す。
【0058】
第1の実施事例では、保護膜5を拡散工程で作成する前に、差動型インダクタの交差部分をアルミニウムにより作成するが、本発明は半導体製造の拡散工程で保護膜5を積層した後に、ウエファーレベル化工程ではインダクタの交差部分を銅で配線することが可能となる。このため、ウエファーレベル化工程と拡散工程とを切り離すことができ、保護膜5が具備された状態となりウエファーの取り扱いが容易となる。
【0059】
また差動インダクタのすべての部分に導電率が高い銅を利用することが可能である。
【0060】
次に本発明の第3の実施形態についてのインダクタ装置を図面を参照しながら説明する。
【0061】
図3(a)は、本発明の第3実施形態についての平面図である。図3(a)で示した一点鎖線A−a線に沿って断面図を図3(b)に示す。
【0062】
本発明は保護膜5上のポリイミドやBCBのようなウエファーレベルの工程である第2再配線樹脂層9を積層させた後に、第2再配線導体層7に銅配線を配置する工程となる。これは、保護膜上に銅配線を行うことが何らかの理由で困難なときには有効な手段である。また、差動型インダクタが半導体装置から、回路素子形成層1から遠く離れた位置に配置することができるため、インダクタにより発生する磁界成分が半導体装置の回路に対する影響が、より小さくなりノイズ低減に有効である。
【0063】
なお、ここでは、再配線樹脂を2層分を積層することの例を示したが、積層数は2層以上であれば同様の効果をもつ。
【0064】
次に本発明の第4の実施形態についてのインダクタ装置を図4を用いて説明する。
【0065】
第1再配線樹脂層6、もしくは第2再配線樹脂層9を積層させる場合、ビア12の部分での再配線樹脂のエッヂの傾きが重要であるが、エッヂの傾きをできるだけ急峻にすると配線禁止領域が小さくなり、インダクタ設計の自由度が増し、デバイスの高密度化に貢献できる。
【0066】
ビアの配線禁止領域をできるだけ小さくするための第1再配線樹脂層のエッヂの傾きをできるだけ急峻にするための方法を次に示す。
【0067】
図4は、ビア12部近傍を第1再配線樹脂層6の厚みに応じて薄くした構成を示した図である。配線制限領域と再配線樹脂層厚みは比例の傾向にあるため、これにより配線制限領域は小さくなる。この形状を実現するため、再配線樹脂層積層工程を少なくとも2回以上の工程に分け、各工程でビア12付近のマスキングを行い、ビア12付近の再配線樹脂層の積層厚みを少なくする工程であり、この方法により厚みを制限する。
【0068】
次に、本発明の第5の実施形態についてのインダクタ装置を図5を用いて説明する。
【0069】
図5(a)〜(c)は、ビアが存在する場所にあらかじめ、ビア形状と同じ高さの低融点物質13をビア位置に配置する方法であり、再配線樹脂層積層工程を終了した後に、低融点物質13を融解・除去する方法である。ここでは低融点物質13は再配線層のTg(ゲル化温度)より低い温度で融解するように選ばれる。例えば、再配線層がポリイミドの場合Tgが300℃で、低融点物質13は、はんだの場合230℃に選ばれる。
【0070】
尚、前記図5において、低融点物質13のかわりに、再配線樹脂層積層工程を終了した後に薬品処理で洗い流すことができる物質でも同様の効果を生じる。
【0071】
以上の方法により、スパイラルインダクタの導体のピッチを縮小し、より高密度のスパイラルインダクタを形成することができる。
【0072】
図6(a)は、本発明の第5実施形態についての平面図である。図6(a)で示す一点鎖線A−a線で沿った断面図を図6(b)に示す。また、図7に図6(b)の鎖線部を部分拡大した図を示す。第1再配線樹脂層6に敷設された第2再配線導体層7に、直接ワイヤボンドにより金属ワイヤ10で電気的接続を実施する。また、ワイヤボンド接続時の接続強度を確保するためにあらかじめボンディング領域に、例えば金メッキもしくは金フラッシュめっきを施すことが好ましい。この実施形態により、差動インダクタの交差部分を実現するために、新たな配線層を用意する必要がなく、工程数を少なくすることが可能となる。
【0073】
次に、本発明の第6の実施形態についてのインダクタ装置について図面を用いて説明する。図8(a)は、本発明の第6実施形態についての平面図である。図8(a)で示す一点鎖線A−a線に沿った断面図を図8(b)に示す。図8(a)で示すように、差動インダクタの中心部もしくは中心部近辺に磁性体膜11を設けた構造である。磁性体膜11は、強磁性体材料で形成したり、もしくは強磁性体材料もしくは軟磁性体材料を樹脂に混練させて形成することも可能である。このように差動インダクタの中心部もしくは中心部近辺に磁性体膜11を設けると、強誘導性成分が生じ、その結果、誘導素子を小型化することが可能で、誘導特性を向上させることができる。
【0074】
また、磁束は磁性体膜に集中するようになり、その結果、差動インダクタの動作によるノイズが低減でき、信頼性の高いインダクタ装置が実現できる。
【0075】
なお、ここではインダクタの形状を八角形で示したが、この形状は円形、四角形など多角形の形状でも同様の効果をもつことは言うまでもない。
【0076】
【発明の効果】
請求項1に記載の本発明によれば、チップの面積を削減することができ、Q値の高い誘導素子を配置することができる。請求項2に記載の本発明によれば、よりQ値の高い、より信頼性の高いインダクタ装置が可能である。請求項3に記載の本発明によれば、よりQ値の高い、高信頼性のインダクタ装置の提供が可能である。請求項4に記載の本発明によれば、小型化、複数のデバイスの設置が可能である。請求項5に記載の本発明によれば、製造工程が削減でき低コストで薄型化を図ることが可能である。請求項6に記載の本発明によれば、小型化が図れ、より信頼性の高いインダクタ装置を実現できる。請求項7に記載の本発明によれば、前記接続導体が高アスペクト比をもつビアの製造方法にしたので、小型化、複数のデバイスの設置が可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を説明する図
【図2】本発明の第2の実施形態を説明する図
【図3】本発明の第3の実施形態を説明する図
【図4】本発明の第4の実施形態を説明する図
【図5】本発明の第5の実施形態を説明する図
【図6】本発明の第5の実施形態を説明する図
【図7】図6の部分拡大図
【図8】本発明の第6の実施形態を説明する図
【図9】従来のスパイラルインダクタを示す図
【図10】従来の他のスパイラルインダクタを示す図
【図11】インダクタの性能を表す図
【図12】従来例のインダクタ装置を示す図
【図13】従来のスパイラルインダクタを示す図
【図14】従来の差動型インダクタを示す図
【図15】従来の差動型インダクタを示す図
【図16】従来のビア部分の断面図
【符号の説明】
1 回路素子形成層
3 第1誘電体層
4 第2導体層
5 保護膜
6 第1再配線樹脂層
7 第2再配線導体層
8 第1再配線導体層
9 第2再配線樹脂層
10 金属ワイヤ
11 磁性体膜
12 ビア
13 低融点物質
21,22 第1導体層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to downsizing and performance improvement of an inductor device by a structure of a passive element built in a semiconductor device of a high frequency integrated circuit.
[0002]
[Prior art]
In recent years, with the spread of mobile phones and PDAs (Personal Digital Assistants), there has been an increasing demand for miniaturization of high-frequency circuits having a wireless interface, and these have been mounted on printed circuit boards outside semiconductor devices (external components). In many cases, passive devices such as inductors are housed in a semiconductor device.
[0003]
The resistance element and the capacitance element are relatively easy to form in a chip, but it is difficult to form an inductor, and various techniques can be adopted for a structure that causes inductiveness.
[0004]
Here, the inductor is a component that is indispensable for application to RFIC design, such as an LNA (Low Noise Amplifier), a PA (Power Amplifier), and an RF oscillator. In particular, in a VCO (voltage controlled oscillator), a pair of inductors having the same characteristics are used.
[0005]
In the following description, the layer below the
[0006]
FIG. 9A is a plan view of a conventional spiral inductor formed in a semiconductor chip portion. FIG. 9B is a cross-sectional view taken along a line indicated by a one-dot chain line A-a in FIG.
[0007]
In FIG. 9B, an inductor is formed by the
[0008]
In this case, the
[0009]
The advantage of this structure is that the semiconductor device can be manufactured by a conventional manufacturing process, and an inductor with less variation in shape and high accuracy can be manufactured as compared with other methods.
[0010]
Next, FIG. 10 is a view showing the shape of another conventional inductor.
[0011]
FIG. 10A is a plan view, and FIG. 10B is a cross-sectional view of the cut surface Aa described in FIG.
[0012]
In this manufacturing method, a first rewiring
[0013]
Here, the characteristics of the spiral inductor will be described. There is a quality (Q) factor as a characteristic of an inductor. For example, in a series resonance LC circuit, Q is determined by a value obtained by dividing an inductor value at a resonance frequency by a series resistance value of the circuit, and is expressed by the following equation.
[0014]
Q = ωL / R
Here, ω is an angular frequency, L is an inductance value, and R is a resistance value.
[0015]
The larger the Q value is, the better the electrical characteristics of the inductance component are, which contributes to lower power consumption of the circuit.
[0016]
FIG. 11 shows the Q characteristic of a general inductor.
[0017]
As shown in FIG. 11, when the frequency increases, the Q value decreases in a high frequency region due to a capacitance loss due to a capacitance value between the inductor and the substrate. In order to increase the Q value, it is effective to reduce the resistance component of the inductor and suppress the capacitance loss.
[0018]
From the above, in the case of FIG. 10 having high conductivity using copper, the resistance value is smaller and the result is better in the characteristics.
[0019]
FIG. 12 is a diagram showing a conventional inductor device. The inductor uses a differential inductor and is implemented in a conventional semiconductor process.
[0020]
Document (Non-Patent Document 1) realizes a differential inductor in a semiconductor manufacturing process.
[0021]
In this case, the Q value of the inductor is low, which is a fraction of that of the external type inductor, but in the case of this differential type inductor, it is necessary to obtain two inductors with uniform characteristics. It is intended for.
[0022]
First, a comparison between the differential inductor and the spiral inductor will be described. As can be seen from FIG. 13, the spiral inductor forms a larger conductor loop when viewed from the left side of the terminal than when viewed from the right side. Each time the loop advances, the radius of curvature of the loop becomes smaller, and the characteristic impedance differs from place to place. In other words, the electrical characteristics differ depending on the selection of the left or right terminal.
[0023]
14 and 15 show the structure of the differential inductor. The differential inductor also requires two conductor layers. FIG. 14 shows an inductor portion, and FIG. 15 shows a crossing portion of the inductor. Regarding the inductor portion shown in FIG. 14, the spiral inductor has a spiral shape that goes inward by one pitch in one round and is not a true octagon, but the differential inductor is constituted by a true octagon. Is minimized, an ideal differential inductor is completed. Therefore, it is important technology to make the intersection as small as possible. Further, the differential inductor has a symmetrical structure with respect to the terminals, and the electrical characteristics also have symmetry. In particular, in a circuit represented by a VCO or the like, two inductors having the same characteristics may be required. In order to achieve this, it is necessary to consider variations in inductors used externally to the semiconductor device in order to select an inductor having the same characteristics from many inductors.
[0024]
In this case, when the neutral point is grounded in the case of the differential inductor, it is very advantageous since two inductors having the same characteristics are built in. Further, there is an advantage that an area occupied is smaller than when two inductors built in a semiconductor device are arranged.
[0025]
FIG. 16A is a cross-sectional view of the via portion of the redistribution layer, and FIG. 16B is a plan view of the via portion of the redistribution layer. The area surrounded by oblique lines is the wiring prohibited area. A spiral inductor is formed using the redistribution layer. In a spiral inductor, a via portion can be provided at a position distant from the inductor conductor. However, in a differential inductor, the intersection is dense, so that the wiring prohibited area needs to be made as small as possible.
[0026]
In addition, the spiral inductor has one of the two terminals that has a lead from the center of the structure, and a capacitive component is generated at the intersection of the inductor and the lead, so that the component reduces the inductive component. It becomes. On the other hand, in the case of the differential type inductor, both ends of the lead portion appear in regions outside the inductor, and the long lead portion is advantageous because it does not have a structure. Therefore, most of the wiring portions all contribute to the inductive component and have efficient magnetic characteristics.
[0027]
Even when a differential inductor is used, an intersection occurs. The intersection must be as short as possible to minimize the resistance component.
[0028]
In a general semiconductor process, the lead portion uses a conductor with a higher resistance value such as aluminum than copper, so if the lead portion is long, the resistance value increases, and the spiral inductor is disadvantageous in characteristics. There is a face.
[0029]
As prior art document information relating to the invention of this application, for example,
[0030]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 2002-57292 [Non-Patent Document 1]
IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36 NO. 7 JULY "Low Power Low-Phase-Noise Differentially Tuned Quadrature VCO Design in Standard CMOS (MarcTiebout)
[0031]
[Problems to be solved by the invention]
However, the thickness of the dielectric is extremely thin, for example, from 600 nm to 1000 nm, and a magnetic field component generated when the inductor circuit is operated strongly affects the surroundings, and there is a high risk that a circuit existing in the surroundings malfunctions.
[0032]
In addition, the method of mounting a spiral inductor directly on a semiconductor chip requires a place for laying the inductor in the semiconductor chip, which causes an increase in chip cost.
[0033]
In a method of forming an inductor on a resin film of a redistribution layer, which is a wafer level package, a spiral inductor is used.
[0034]
However, the Q value of the spiral inductor circuit has a limit that the Q value cannot be increased because the DC resistance component is indispensable in the structure at the lead portion.
[0035]
Also, it has been difficult to mount a differential inductor using a method of forming a spiral inductor. An example of the reason will be described below.
[0036]
As shown in FIG. 14, the differential inductor needs to arrange vias close to each other. However, it is difficult to install a differential type inductor because there is a wiring prohibited area near the via due to the design limitation of the via.
[0037]
Generally, the rewiring layer is applied by using a resin such as polyimide and masking the semiconductor via. At this time, the first
[0038]
Conventionally, in a differential type inductive element using a redistribution layer, the wiring pitch and the like have been irregular due to the presence of a wiring restriction region near a via, and as a result, the frequency-dependent characteristics have been irregular.
[0039]
On the other hand, when a passive element is mounted on an external component at a position outside the semiconductor device, the inductance value may vary due to various factors, such as variations in the characteristics of the external component, the mounting direction when mounting the external component, and the amount of solder when soldering. Adjustment is required.
[0040]
In general, a passive element changes its characteristic value due to a conductor or a dielectric placed around the element. In other words, since the adjustment work is not possible before the semiconductor is mounted on the mounting printed board, the work of adjusting the circuit constants is required after the mounting of the printed board, and additional work is required. For this reason, there are many disadvantages, such as an increase in manufacturing man-hours and an increase in semiconductor manufacturing costs, such as the need for a person having knowledge of a high-frequency engineer for adjustment work.
[0041]
[Means for Solving the Problems]
In order to solve the above problem, an inductor device according to
[0042]
Thus, the area of the chip can be reduced, and an inductive element having a high Q value can be arranged.
[0043]
Further, in the inductor device according to the second aspect, a circuit element forming layer on which a circuit element is formed, a dielectric layer formed on a surface adjacent to the circuit element forming layer, and a dielectric layer formed in contact with the dielectric layer Protective film layer, a conductor layer formed in contact with the protective film layer, a resin layer covering the conductor layer and formed in contact with the protective film layer, and a resin layer formed in contact with the resin layer. An inductor device comprising: two conductor layers; and a third conductor layer that penetrates the resin layer and connects the first conductor layer and the second conductor layer, wherein the first to third layers define The formed inductor shape is substantially line-symmetric with respect to the inductor terminal pair.
[0044]
As a result, a more reliable inductor device having a higher Q value is possible.
[0045]
Further, in the inductor device according to the third aspect, a circuit element forming layer on which a circuit element is formed, a dielectric layer formed on a surface adjacent to the circuit element forming layer, and a dielectric layer formed in contact with the dielectric layer A protective film layer, a first resin layer formed in contact with the protective film layer, a conductive layer formed in contact with the first resin layer, and a conductive layer covering the conductive layer and in contact with the first resin layer. Connecting the first conductor layer and the second conductor layer through the second resin layer, the second conductor layer formed in contact with the second resin layer, and the second resin layer. And an inductor device formed by the first to third layers is substantially line-symmetric with respect to the inductor terminal pair.
[0046]
This makes it possible to provide a highly reliable inductor device having a higher Q value.
[0047]
According to a fourth aspect of the present invention, in the inductor device of the first, second and third aspects, the connection conductor is a via having a high aspect ratio.
[0048]
Thereby, miniaturization and installation of a plurality of devices are possible.
[0049]
According to a fifth aspect of the present invention, in the inductor device according to the first, second, and third aspects, the connection conductors are interconnected by a wire.
[0050]
According to a sixth aspect of the present invention, in the inductor device of the first, second, third, fourth, and fifth aspects, a magnetic material having high magnetic permeability is disposed at the center of the differential inductor. It is characterized by having.
[0051]
The method for manufacturing an inductor device according to
[0052]
As a result, a via having a high aspect ratio can be manufactured, and miniaturization and installation of a plurality of devices are possible.
[0053]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0054]
FIG. 1 is a plan view of the first embodiment of the present invention.
[0055]
The differential inductor is formed on the surface of the first redistribution layer, and the intersection of the differential inductor is formed on the first conductor layer of the semiconductor device.
[0056]
According to this method, most of the inductor is formed of copper, and the Q value can be greatly improved compared to the conventional product. The experimental results showed that the characteristics were improved about twice that of the conventional product.
[0057]
Next, an inductor device according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 2A is a plan view of a second embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along a dashed-dotted line Aa shown in FIG.
[0058]
In the first embodiment, the intersection of the differential inductor is made of aluminum before the
[0059]
In addition, it is possible to use copper having high conductivity for all parts of the differential inductor.
[0060]
Next, an inductor device according to a third embodiment of the present invention will be described with reference to the drawings.
[0061]
FIG. 3A is a plan view of a third embodiment of the present invention. FIG. 3B is a cross-sectional view taken along a dashed-dotted line Aa shown in FIG.
[0062]
The present invention is a step of arranging a copper wiring on the second
[0063]
Here, an example of laminating two layers of the rewiring resin is shown, but the same effect can be obtained if the number of laminations is two or more.
[0064]
Next, an inductor device according to a fourth embodiment of the present invention will be described with reference to FIG.
[0065]
When the first
[0066]
A method for steepening the edge of the first redistribution resin layer as steeply as possible in order to minimize the wiring prohibited area of the via will be described below.
[0067]
FIG. 4 is a diagram showing a configuration in which the vicinity of the via 12 is reduced according to the thickness of the first
[0068]
Next, an inductor device according to a fifth embodiment of the present invention will be described with reference to FIG.
[0069]
FIGS. 5A to 5C show a method in which a low-melting
[0070]
In FIG. 5, a similar effect can be obtained by using a substance that can be washed away by a chemical treatment after the rewiring resin layer laminating step is completed instead of the low
[0071]
According to the above method, the pitch of the conductors of the spiral inductor can be reduced, and a higher-density spiral inductor can be formed.
[0072]
FIG. 6A is a plan view of a fifth embodiment of the present invention. FIG. 6B is a cross-sectional view taken along the dashed-dotted line Aa shown in FIG. FIG. 7 is a partially enlarged view of the dashed line in FIG. 6B. Electrical connection is made to the second
[0073]
Next, an inductor device according to a sixth embodiment of the present invention will be described with reference to the drawings. FIG. 8A is a plan view of the sixth embodiment of the present invention. FIG. 8B is a cross-sectional view taken along the dashed-dotted line Aa shown in FIG. As shown in FIG. 8A, the structure is such that a
[0074]
Further, the magnetic flux is concentrated on the magnetic film, and as a result, noise due to the operation of the differential inductor can be reduced, and a highly reliable inductor device can be realized.
[0075]
Although the shape of the inductor is shown as an octagon here, it goes without saying that the same effect can be obtained even if the shape is a polygon such as a circle or a square.
[0076]
【The invention's effect】
According to the first aspect of the present invention, the area of the chip can be reduced, and an inductive element having a high Q value can be arranged. According to the second aspect of the present invention, a more reliable inductor device having a higher Q value is possible. According to the third aspect of the present invention, it is possible to provide a highly reliable inductor device having a higher Q value. According to the fourth aspect of the present invention, miniaturization and installation of a plurality of devices are possible. According to the fifth aspect of the present invention, it is possible to reduce the number of manufacturing steps and reduce the thickness at low cost. According to the present invention, the size can be reduced and a more reliable inductor device can be realized. According to the seventh aspect of the present invention, since the method of manufacturing a via having a high aspect ratio for the connection conductor is employed, miniaturization and installation of a plurality of devices are possible.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a first embodiment of the present invention; FIG. 2 is a diagram for explaining a second embodiment of the present invention; FIG. 3 is a diagram for explaining a third embodiment of the present invention; FIG. 4 is a view for explaining a fourth embodiment of the present invention. FIG. 5 is a view for explaining a fifth embodiment of the present invention. FIG. 6 is a view for explaining a fifth embodiment of the present invention. FIG. 8 is a partial enlarged view of FIG. 6; FIG. 8 is a view for explaining a sixth embodiment of the present invention; FIG. 9 is a view showing a conventional spiral inductor; FIG. 10 is a view showing another conventional spiral inductor; FIG. 12 shows a conventional inductor device. FIG. 13 shows a conventional spiral inductor. FIG. 14 shows a conventional differential inductor. FIG. 15 shows a conventional differential inductor. Fig. 16 shows a conventional inductor. Fig. 16 is a sectional view of a conventional via portion.
REFERENCE SIGNS
Claims (7)
前記回路素子形成層に隣接した面に形成された誘電体層と、
前記誘電体層に接して形成された導体層と、
前記導体層を覆い前記誘電体層に接して形成された保護膜層と、
前記保護膜層に接して形成された樹脂層と、
前記樹脂層に接して形成された第2導体層と、
前記誘電体層及び前記樹脂層を貫通して前記第1導体層と前記第2導体層とを接続する第3導体層とを備えたインダクタ装置であって、
前記第1層〜第3層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とするインダクタ装置。A circuit element forming layer on which a circuit element is formed;
A dielectric layer formed on a surface adjacent to the circuit element forming layer,
A conductor layer formed in contact with the dielectric layer,
A protective film layer covering the conductor layer and formed in contact with the dielectric layer;
A resin layer formed in contact with the protective film layer,
A second conductor layer formed in contact with the resin layer;
An inductor device comprising: a third conductor layer penetrating the dielectric layer and the resin layer and connecting the first conductor layer and the second conductor layer,
An inductor device, wherein an inductor shape formed by the first to third layers is substantially line-symmetric with respect to the inductor terminal pair.
前記回路素子形成層に隣接した面に形成された誘電体層と、
前記誘電体層に接して形成された保護膜層と、
前記保護膜層に接して形成された導体層と、
前記導体層を覆い前記保護膜層に接して形成された樹脂層と、
前記樹脂層に接して形成された第2導体層と、
前記樹脂層を貫通して前記第1導体層と前記第2導体層とを接続する第3導体層とを備えたインダクタ装置であって、
前記第1層〜第3層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とするインダクタ装置。A circuit element forming layer on which a circuit element is formed;
A dielectric layer formed on a surface adjacent to the circuit element forming layer,
A protective film layer formed in contact with the dielectric layer,
A conductor layer formed in contact with the protective film layer,
A resin layer that covers the conductor layer and is formed in contact with the protective film layer;
A second conductor layer formed in contact with the resin layer;
An inductor device comprising: a third conductor layer that penetrates through the resin layer and connects the first conductor layer and the second conductor layer,
An inductor device, wherein an inductor shape formed by the first to third layers is substantially line-symmetric with respect to the inductor terminal pair.
前記回路素子形成層に隣接した面に形成された誘電体層と、
前記誘電体層に接して形成された保護膜層と、
前記保護膜層に接して形成された第1樹脂層と、
前記第1樹脂層に接して形成された導体層と、
前記導体層を覆い前記第1樹脂層に接して形成された第2樹脂層と、
前記第2樹脂層に接して形成された第2導体層と、
前記第2樹脂層を貫通して前記第1導体層と前記第2導体層とを接続する第3導体層とを備えたインダクタ装置であって、
前記第1層〜第3層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とするインダクタ装置。A circuit element forming layer on which a circuit element is formed;
A dielectric layer formed on a surface adjacent to the circuit element forming layer,
A protective film layer formed in contact with the dielectric layer,
A first resin layer formed in contact with the protective film layer;
A conductor layer formed in contact with the first resin layer;
A second resin layer which covers the conductor layer and is formed in contact with the first resin layer;
A second conductor layer formed in contact with the second resin layer;
An inductor device comprising: a third conductor layer that penetrates through the second resin layer and connects the first conductor layer and the second conductor layer,
An inductor device, wherein an inductor shape formed by the first to third layers is substantially line-symmetric with respect to the inductor terminal pair.
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