【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係り、特に活性領域に発生するストレスに好適に対応したトランジスタ構造に関するものである。
【０００２】
【従来の技術】
デバイスの微細化が進むにつれ、トランジスタの活性領域に加わるストレスの影響が無視できなくなってきており、従来より半導体装置の構造に起因する基板活性領域に発生するストレスに伴う諸問題について対応策が採られている。
例えば、メモリセルの活性領域の形状を規定することにより、メモリ選択用のＭＩＳＦＥＴのしきい値電圧を得るとともに、リフレッシュ特性の劣化を抑制することを目的に、活性領域の形状を角部が丸みを持つ菱形とし、メモリセル選択用ＭＩＳＦＥＴのビット線側のゲート端の活性幅を最小加工寸法の２〜３倍程度として、分離絶縁膜へのボロン偏析の影響を小さくし、一方メモリセル選択用ＭＩＳＦＥＴの容量素子側のゲート端の活性幅を最小加工寸法より狭くすることにより、分離絶縁膜へのボロン偏析の影響を大きくすることが示されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２５０９２６号公報（要約、図１）
【０００４】
【発明が解決しようとする課題】
しかしながら前記特許文献１には、メモリセルの活性領域形状を規定することについてのみ記載されており、本願発明の課題とするＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタの動作速度の改善を目的とするそれぞれの活性領域に発生するストレスを制御する構造に関しては何ら記載されてない。
従来、例えばＣＭＯＳＴｒのＮＭＯＳ、ＰＭＯＳ双方の活性領域のストレス低減が特性向上につながるという技術思想に基づいて、ＮＭＯＳ、ＰＭＯＳ共同一構造上でのストレス低減対策がとられていた。しかしながら前記対策は現在製造されている多くの種類のＴｒ構造に汎用性ある技術であるものではないことが判明してきた。この発明は、前記問題点を解決するためになされたもので、ＮＭＯＳＴｒとＰＭＯＳＴｒの活性領域に発生するストレスをそれぞれのＴｒに適合したストレスレベルに制御することにより、Ｔｒ動作速度を改善することを目的とする。
【０００５】
【課題を解決するための手段】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタは、基板のＸ軸およびＹ軸方向にそれぞれが交互に配置されており、前記ＮチャネルＭＯＳトランジスタの活性領域の平面形状が、円または楕円のいずれかの形とするとともに、前記ＰチャネルＭＯＳトランジスタの活性領域の平面形状を、前記ＮチャネルＭＯＳトランジスタの活性領域に対向する四辺が凹んだ形とするものである。
【０００６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１のトランジスタの構造を図に基づいて説明する。
図１は、例えばＣＭＯＳインバータのような半導体装置であって基板１上にＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳＴｒと略す）１００の活性領域２と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳＴｒと略す）２００の活性領域３が設けられ、また、前記活性領域２、３にゲート電極４が設けられた半導体装置の配置を示す図である。
図１に示すように、前記ＮＭＯＳＴｒ１００の活性領域２と、ＰＭＯＳＴｒ２００の活性領域３は基板１のＸ軸、Ｙ軸上にそれぞれ交互に配置されている。前記ＮＭＯＳＴｒ１００の活性領域２は楕円形状であり、一方前記ＰＭＯＳＴｒ２００の活性領域３は前記活性領域２との干渉をさけるよう、その対向する四辺が凹んだ形状である。このようにＮＭＯＳＴｒ１００の活性領域２とＰＭＯＳＴｒ２００の活性領域３の形状を異なるものを採用した理由は、製造プロセス、特に図示省略した分離絶縁膜形成時のストレスを、ＮＭＯＳＴｒ１００の活性領域２には入り難いような形状とし、一方ＰＭＯＳＴｒ２００の活性領域３には積極的に与えるような形状とすることによって、前記両Ｔｒの性能を改善しようとするものである。その詳細を以下に記す。
【０００７】
活性領域２、３のストレスは、例えばＬＯＣＯＳやＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の分離絶縁膜、ゲート電極、活性領域上のコンタクト形成等に実施される熱処理に伴って発生するのが主因である。ストレスが活性領域内に残存すると、キャリアの移動速度に影響を与える。ＮＭＯＳＴｒでは電子の移動速度がストレスが無い場合に比較して劣化し、Ｔｒ動作速度が遅くなり、一方ＰＭＯＳＴｒでは正孔の移動速度が改善されＴｒの動作速度が速くなる。
この発明による以下に説明する実施の形態を含むすべての形態が、前記現象を積極的に利用するものであり、Ｔｒのタイプによって活性領域に残存するストレスの大小差が出るような構造を採用したものである。
【０００８】
従って前記したように、ＮＭＯＳＴｒ１００の活性領域２には丸味をもたせ、円または楕円状としてＳＴＩやＬＯＣＯＳ等分離絶縁膜の形成によるストレスを入り難い形状とし、一方ＰＭＯＳＴｒ２００の活性領域３は四隅が角張った形状とすることによってストレスがより入りやすい形状とした。さらに、基板のＸ軸、Ｙ軸方向にＮＭＯＳＴｒ１００とＰＭＯＳＴｒ２００をそれぞれ交互に配置するとともに、ＰＭＯＳＴｒ２００の活性領域３をＮＭＯＳＴｒ１００の活性領域２と干渉しないよう、対向する四辺に凹ませることによって、占有面積を小さくし集積度を高めている。
【０００９】
実施の形態２．
この実施の形態２でも、例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、前記ＰＭＯＳＴｒのみにストレスがより入り易い構造を採用したものである。
図２において、ＰＭＯＳＴｒ２００にはダミーゲート電極５が、前記ＰＭＯＳＴｒ２００の基板活性領域３ａおよびゲート電極４を取り囲むよう設けられている。なお、ＮＭＯＳＴｒは図示を省略している。
このようにＰＭＯＳＴｒ２００の活性領域３ａをダミーゲート電極５で取り囲むことによって、前記活性領域３ａにストレスを加えることになる。この場合、図２に示すように、ダミーゲート電極５は活性領域３ａの周囲を取り囲むようエンドレスの形状とすると、より多くのストレスが活性領域３ａに残存することがシミュレーション結果判明している。また、このダミーゲート電極５の平面形状は、図２に示したような複数のエッヂを備えた形状とすれば、よりストレスを与えることになり、またエッヂの数によりストレスの絶対量を制御することも可能となる。このようにこの実施の形態２でも活性領域３ａにストレスを与えることによってＰＭＯＳＴｒ２００の動作性能を改善できる。
【００１０】
実施の形態３．
この実施の形態３も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図３に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａにダミーの分離絶縁膜、例えばＳＴＩ７を設けたものである。図３において活性領域３ａ内には、島状のＳＴＩ７がコンタクト６をさけて四隅に配置されている。なお、前記分離絶縁膜７はＳＴＩに代わりＬＯＣＯＳであってもよい。
このように活性領域３ａにダミーの分離絶縁膜７を設けると、活性領域３ａ内に直接的に余分なストレスが残存することになり、ＰＭＯＳＴｒ２００の動作特性を改善することができる。
【００１１】
実施の形態４．
この実施の形態４も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図４に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａに図示省略した上層配線につながるコンタクト６ａが設けられている。なお、ＮＭＯＳＴｒは図示省略している。前記コンタクト６ａの平面形状は複数の鋭角を有するものであり、図４に示す例では十字形としている。このようにコンタクト６ａの平面形状を複数の鋭角をもつ角張ったものとし、活性領域３ａに直接ストレスを与える構成としたので、ＰＭＯＳＴｒ２００の動作特性を改善することができる。なお、この実施の形態４では半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。
【００１２】
実施の形態５．
この実施の形態５も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図５に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａ上に設けられたゲート電極４ａが、ゲート電極の幅方向に沿って折れ曲がった形状を呈している。なおＮＭＯＳＴｒは図示省略している。図５では、ローマ字のＷを幅方向に配置した例を示しているが、Ｖの字であってもよく、又くし形であってもよい。このように、活性領域３ａ上に折れ曲がったゲート電極４ａを設け、そのゲート電極形状によって活性領域３ａにストレスを与えている。その結果、ＰＭＯＳＴｒ２００の動作特性を改善することが可能となる。なおこの実施の形態５でも半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。
【００１３】
実施の形態６．
この実施の形態６も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図６に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａ上のゲート電極４の両側に平面形状が縦長の窓枠状のダミーゲート電極５ａを設けたものである。なおＮＭＯＳＴｒは図示省略している。
このように活性領域３ａにダミーゲート電極５ａを、ゲート電極４の両側にあって、かつ２本の線をつないでエンドレスとした窓枠状としたので、より多くのストレスを活性領域３ａに与えることができ、ＰＭＯＳＴｒ２００の特性を改善することができる。
なお、前記ダミーゲート電極５ａを２本の線をつないだ窓枠状の例を示したが、３本の線をつないだ図７に示すように２重窓枠状のもの５ｂであってもよい。なおこの実施の形態６でも半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。
【００１４】
実施の形態７．
この実施の形態７も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図８に示すように基板１のＮＭＯＳＴｒ１００の活性領域２ａ上にはノンドープドシリコンガラス膜（ＮＳＧ）８とその上にシリコン窒化膜（ＳｉＮ）７とが形成されている。前記ＮＳＧ８は成膜時や熱処理時の熱膨張率の差を吸収するクッション材の役目をはたしている。またＰＭＯＳＴｒ２００の活性領域３ａ上にはシリコン窒化膜（ＳｉＮ）７が形成されている。前記シリコン窒化膜７上には絶縁膜１０が形成されている。さらに双方のＴｒの活性領域２ａ、３ａには、上層配線につながるコンタクト６がコンタクトホール６ａを介して設けられている。このようにＰＭＯＳＴｒ２００には、ストレスを緩和する働きを有するＮＳＧ膜８を成膜することなくコンタクト６が形成されているので、ＰＭＯＳＴｒ２００の活性領域３ａに直接的にストレスを与えることができ、ＰＭＯＳＴｒ２００の特性を改善することができる。なおこの実施の形態７でも半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。また、ＮＳＧ８に代わり、酸化膜系のものであってもよい。
【００１５】
実施の形態８．
この実施の形態８も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図９に示すように基板１のＮＭＯＳＴｒ１００のゲート電極４には、ＴＥＯＳよりなる第１のサイドウォール１０とＳｉＮよりなる第２のサイドウォール１１が形成されている。一方ＰＭＯＳＴｒ２００のゲート電極４には、前記ＴＥＯＳよりなる第１のサイドウォール１０が形成されている。このようにＰＭＯＳＴｒ２００のゲート電極４には、ゲート電極４の形成時の熱膨張率の差を吸収するクッション役を果たす第２のサイドウォール１１が設けられてないので、基板１に設けられた活性領域３ｃにストレスを与えることができ、ＰＭＯＳＴｒ２００の特性を改善することができる。
【００１６】
【発明の効果】
この発明は、以上述べたような構成の半導体装置であるので、以下のような効果がある。
すなわち、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタは、基板のＸ軸およびＹ軸方向にそれぞれが交互に配置されており、前記ＮチャネルＭＯＳトランジスタの活性領域の平面形状が、円または楕円のいずれかの形であるとともに、前記ＰチャネルＭＯＳトランジスタの活性領域の平面形状を、前記ＮチャネルＭＯＳトランジスタの活性領域に対向する四辺が凹んだ形であるので、活性領域に残存するストレスを制御することが可能となり、その結果、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置ではＮＭＯＳＴｒの動作特性に影響を与えるストレスを制御でき、従来に比較してＮＭＯＳＴｒでは動作特性を損なうことなく、ＰＭＯＳＴｒでは動作特性を改善できるという優れた効果を奏し、またＰＭＯＳＴｒ単独の装置においても、同様に動作特性を改善できるという効果も奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の配置を示す図である。
【図２】この発明の実施の形態２のＰＭＯＳＴｒを示す平面図である。
【図３】この発明の実施の形態３のＰＭＯＳＴｒを示す平面図である。
【図４】この発明の実施の形態４のＰＭＯＳＴｒを示す平面図である。
【図５】この発明の実施の形態５のＰＭＯＳＴｒのゲート電極を示す平面図である。
【図６】この発明の実施の形態６のＰＭＯＳＴｒのダミーゲート電極を示す平面図である。
【図７】この発明の実施の形態６のＰＭＯＳＴｒの他の実施例を示すダミーゲート電極を示す平面図である。
【図８】この発明の実施の形態７の半導体装置を示す図である。
【図９】この発明の実施の形態８の半導体装置を示す図である。
【符号の説明】
１ 基板、２，２ａ ＮＭＯＳＴｒの活性領域、
３，３ａ ＰＭＯＳＴｒの活性領域、４，４ａ ゲート電極、
５，５ａ ダミーゲート電極、７ ダミー分離絶縁膜、８ ＮＳＧ、
９ ＳｉＮ、１０ 第１のサイドウォール、１１ 第２のサイドウォール、
１００ ＮＭＯＳＴｒ、２００ ＰＭＯＳＴｒ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a transistor structure that can suitably cope with stress generated in an active region.
[0002]
[Prior art]
With the advance of device miniaturization, the influence of stress applied to the active region of a transistor cannot be ignored, and measures have been taken to address various problems associated with the stress generated in the substrate active region due to the structure of the semiconductor device. Have been.
For example, by defining the shape of the active region of the memory cell, the threshold voltage of the MISFET for memory selection is obtained, and the shape of the active region is rounded for the purpose of suppressing deterioration of the refresh characteristic. The active width of the gate end on the bit line side of the MISFET for memory cell selection is set to about two to three times the minimum processing size to reduce the effect of boron segregation on the isolation insulating film. It is disclosed that the influence of boron segregation on the isolation insulating film is increased by making the active width of the gate end of the MISFET closer to the capacitor element smaller than the minimum processing dimension (for example, see Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-250926 A (abstract, FIG. 1)
[0004]
[Problems to be solved by the invention]
However, Patent Document 1 describes only defining the shape of the active region of a memory cell, and aims at improving the operation speed of an N-channel MOS transistor or a P-channel MOS transistor, which is a subject of the present invention. No description is given on the structure for controlling the stress generated in the active region.
Conventionally, for example, based on the technical idea that the stress reduction of both the active region of the NMOS and the PMOS of the CMOSTr leads to the improvement of the characteristics, a stress reduction measure has been taken on the NMOS and PMOS joint structure. However, it has been found that the measures described above are not versatile techniques for many types of Tr structures currently being manufactured. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and it is an object of the present invention to improve a Tr operation speed by controlling a stress generated in an active region of an NMOS Tr and a PMOS Tr to a stress level suitable for each Tr. Aim.
[0005]
[Means for Solving the Problems]
A semiconductor device comprising an N-channel MOS transistor and a P-channel MOS transistor, wherein the N-channel MOS transistor and the P-channel MOS transistor are alternately arranged in the X-axis and Y-axis directions of a substrate. The planar shape of the active region of the N-channel MOS transistor is either a circle or an ellipse, and the planar shape of the active region of the P-channel MOS transistor is defined by four sides facing the active region of the N-channel MOS transistor. It has a concave shape.
[0006]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
Hereinafter, the structure of the transistor according to the first embodiment of the present invention will be described with reference to the drawings.
FIG. 1 shows a semiconductor device such as a CMOS inverter, for example, having an active region 2 of an N-channel MOS transistor (hereinafter abbreviated as NMOSTr) 100 and a P-channel MOS transistor (hereinafter abbreviated as PMOSTr) 200 on a substrate 1. FIG. 3 is a diagram showing an arrangement of a semiconductor device in which an active region 3 is provided and a gate electrode 4 is provided in the active regions 2 and 3.
As shown in FIG. 1, the active regions 2 of the NMOS Tr 100 and the active regions 3 of the PMOS Tr 200 are alternately arranged on the X axis and the Y axis of the substrate 1, respectively. The active region 2 of the NMOS Tr 100 has an elliptical shape, whereas the active region 3 of the PMOS Tr 200 has a shape in which four opposing sides are concave so as to avoid interference with the active region 2. The reason why the active region 2 of the NMOS Tr 100 and the active region 3 of the PMOS Tr 200 have different shapes is that it is difficult for the active region 2 of the NMOS Tr 100 to receive the stress during the manufacturing process, particularly, the formation of the isolation insulating film (not shown). The performance of both Trs is intended to be improved by adopting a shape such that the shape is positively applied to the active region 3 of the PMOS Tr 200. The details are described below.
[0007]
The main cause of the stress in the active regions 2 and 3 is that the stress is generated by heat treatment performed for forming an isolation insulating film such as LOCOS or STI (Shallow Trench Isolation), a gate electrode, or a contact on the active region. When the stress remains in the active region, it affects the carrier moving speed. In the NMOS Tr, the electron movement speed is deteriorated as compared with the case where there is no stress, and the Tr operation speed is reduced. On the other hand, in the PMOS Tr, the hole movement speed is improved and the Tr operation speed is increased.
All the modes including the embodiments described below according to the present invention positively utilize the above phenomenon, and adopt a structure in which the size of the stress remaining in the active region appears depending on the type of Tr. Things.
[0008]
Therefore, as described above, the active region 2 of the NMOS Tr 100 is rounded and has a circular or elliptical shape so that stress due to the formation of an isolation insulating film such as STI or LOCOS is difficult to enter, while the active region 3 of the PMOS Tr 200 has four corners. By adopting the shape, the shape was made easier for stress to enter. Further, the NMOS Tr 100 and the PMOS Tr 200 are alternately arranged in the X-axis and Y-axis directions of the substrate, and the active area 3 of the PMOS Tr 200 is depressed on the four sides facing each other so as not to interfere with the active area 2 of the NMOS Tr 100. Smaller and more integrated.
[0009]
Embodiment 2 FIG.
Also in the second embodiment, for example, a semiconductor device including an NMOS Tr and a PMOS Tr, such as a CMOS inverter, has a structure in which stress is more easily applied only to the PMOS Tr.
In FIG. 2, a dummy gate electrode 5 is provided on the PMOS Tr 200 so as to surround the substrate active region 3a and the gate electrode 4 of the PMOS Tr 200. The illustration of the NMOS Tr is omitted.
By surrounding the active region 3a of the PMOS Tr 200 with the dummy gate electrode 5, stress is applied to the active region 3a. In this case, as shown in FIG. 2, simulation results show that when the dummy gate electrode 5 has an endless shape so as to surround the active region 3a, more stress remains in the active region 3a. Further, if the planar shape of the dummy gate electrode 5 is a shape having a plurality of edges as shown in FIG. 2, more stress is applied, and the absolute amount of stress is controlled by the number of edges. It is also possible. As described above, also in the second embodiment, the operation performance of the PMOS Tr 200 can be improved by applying a stress to the active region 3a.
[0010]
Embodiment 3 FIG.
The third embodiment is also a semiconductor device having an NMOS Tr and a PMOS Tr, such as a CMOS inverter, in which a dummy isolation insulating film, for example, an STI 7 is provided in a substrate active region 3a of a PMOS Tr 200 as shown in FIG. It is. In FIG. 3, in the active region 3a, island-shaped STIs 7 are arranged at four corners with the contact 6 therebetween. Note that the isolation insulating film 7 may be LOCOS instead of STI.
When the dummy isolation insulating film 7 is provided in the active region 3a as described above, extra stress is directly left in the active region 3a, and the operation characteristics of the PMOS Tr 200 can be improved.
[0011]
Embodiment 4 FIG.
The fourth embodiment is also a semiconductor device having an NMOS Tr and a PMOS Tr like a CMOS inverter, for example. As shown in FIG. 4, a contact 6a connected to an upper layer wiring not shown is provided in a substrate active region 3a of a PMOS Tr 200 as shown in FIG. ing. The NMOS Tr is not shown. The planar shape of the contact 6a has a plurality of acute angles, and is a cross in the example shown in FIG. Since the planar shape of the contact 6a has a plurality of acute angles and is configured to directly apply stress to the active region 3a, the operating characteristics of the PMOS Tr 200 can be improved. In the fourth embodiment, a CMOS inverter has been described as an example of a semiconductor device, but a PMOS Tr may be used alone.
[0012]
Embodiment 5 FIG.
The fifth embodiment is also a semiconductor device provided with an NMOS Tr and a PMOS Tr like a CMOS inverter, for example. As shown in FIG. 5, a gate electrode 4a provided on a substrate active region 3a of a PMOS Tr 200 is replaced with a gate electrode 4a. It has a shape that is bent along the width direction. The NMOS Tr is not shown. Although FIG. 5 shows an example in which the Roman characters W are arranged in the width direction, they may be V-shaped or comb-shaped. Thus, the bent gate electrode 4a is provided on the active region 3a, and stress is applied to the active region 3a by the shape of the gate electrode. As a result, it is possible to improve the operation characteristics of the PMOS Tr 200. In the fifth embodiment, a CMOS inverter is shown as an example of the semiconductor device. However, a PMOS Tr may be used alone.
[0013]
Embodiment 6 FIG.
The sixth embodiment is also a semiconductor device having an NMOS Tr and a PMOS Tr like a CMOS inverter, for example, as shown in FIG. 6, having a vertically long plane shape on both sides of a gate electrode 4 on a substrate active region 3a of a PMOS Tr 200. A dummy gate electrode 5a having a window frame shape is provided. The NMOS Tr is not shown.
Since the dummy gate electrode 5a is formed in the active region 3a on both sides of the gate electrode 4 and has an endless window frame shape by connecting two lines, more stress is applied to the active region 3a. Therefore, the characteristics of the PMOS Tr 200 can be improved.
Although the dummy gate electrode 5a has a window frame shape in which two lines are connected to each other, the dummy gate electrode 5a may have a double window frame shape 5b in which three lines are connected as shown in FIG. Good. In the sixth embodiment, a CMOS inverter is shown as an example of a semiconductor device, but a PMOS Tr may be used alone.
[0014]
Embodiment 7 FIG.
The seventh embodiment is also a semiconductor device having an NMOS Tr and a PMOS Tr like a CMOS inverter, for example, and a non-doped silicon glass film (NSG) is formed on the active region 2a of the NMOS Tr 100 of the substrate 1 as shown in FIG. 8 and a silicon nitride film (SiN) 7 are formed thereon. The NSG 8 serves as a cushion material for absorbing a difference in the coefficient of thermal expansion during film formation or heat treatment. Further, a silicon nitride film (SiN) 7 is formed on the active region 3a of the PMOS Tr 200. An insulating film 10 is formed on the silicon nitride film 7. Further, in the active regions 2a and 3a of both Trs, a contact 6 connected to an upper layer wiring is provided via a contact hole 6a. As described above, since the contact 6 is formed in the PMOS Tr 200 without forming the NSG film 8 having a function of relieving stress, stress can be directly applied to the active region 3a of the PMOS Tr 200, The characteristics can be improved. In the seventh embodiment, a CMOS inverter is shown as an example of a semiconductor device. However, a PMOS Tr may be used alone. Also, instead of NSG8, an oxide film type may be used.
[0015]
Embodiment 8 FIG.
The eighth embodiment is also a semiconductor device having an NMOS Tr and a PMOS Tr like a CMOS inverter, for example, and a gate electrode 4 of an NMOS Tr 100 of a substrate 1 is provided with a first side wall made of TEOS as shown in FIG. A second sidewall 11 made of 10 and SiN is formed. On the other hand, a first sidewall 10 made of TEOS is formed on the gate electrode 4 of the PMOS Tr 200. As described above, the gate electrode 4 of the PMOS Tr 200 is not provided with the second side wall 11 serving as a cushion for absorbing a difference in thermal expansion coefficient when the gate electrode 4 is formed. Stress can be applied to the region 3c, and the characteristics of the PMOS Tr 200 can be improved.
[0016]
【The invention's effect】
Since the present invention is a semiconductor device having the above-described configuration, it has the following effects.
That is, a semiconductor device including an N-channel MOS transistor and a P-channel MOS transistor, wherein the N-channel MOS transistor and the P-channel MOS transistor are alternately arranged in the X-axis and Y-axis directions of the substrate. The planar shape of the active region of the N-channel MOS transistor is either a circle or an ellipse, and the planar shape of the active region of the P-channel MOS transistor faces the active region of the N-channel MOS transistor. Since the four sides have a concave shape, it is possible to control the stress remaining in the active region. As a result, in the semiconductor device having the NMOS Tr and the PMOS Tr, the stress affecting the operating characteristics of the NMOS Tr can be controlled. In comparison with the NMOSTr, the operating characteristics are impaired. Ukoto without an excellent effect of being able to improve the operating characteristics in PMOSTr, also in the apparatus of PMOSTr alone, also Kanade effect of improving Similarly operating characteristics.
[Brief description of the drawings]
FIG. 1 is a diagram showing an arrangement of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a plan view showing a PMOS Tr according to a second embodiment of the present invention.
FIG. 3 is a plan view showing a PMOS Tr according to a third embodiment of the present invention.
FIG. 4 is a plan view showing a PMOS Tr according to a fourth embodiment of the present invention.
FIG. 5 is a plan view showing a gate electrode of a PMOS Tr according to a fifth embodiment of the present invention.
FIG. 6 is a plan view showing a dummy gate electrode of a PMOS Tr according to a sixth embodiment of the present invention.
FIG. 7 is a plan view showing a dummy gate electrode showing another example of the PMOSTr according to the sixth embodiment of the present invention.
FIG. 8 is a diagram showing a semiconductor device according to a seventh embodiment of the present invention.
FIG. 9 is a diagram showing a semiconductor device according to an eighth embodiment of the present invention.
[Explanation of symbols]
1 substrate, active area of 2,2a NMOS Tr,
3,3a PMOS Tr active region, 4,4a gate electrode,
5, 5a dummy gate electrode, 7 dummy isolation insulating film, 8 NSG,
9 SiN, 10 first sidewall, 11 second sidewall,
100 NMOS Tr, 200 PMOS Tr.
