JP2004334864A

JP2004334864A - フォームファクタ変換器および試験装置

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Publication number: JP2004334864A
Application number: JP2004126946A
Authority: JP
Inventors: Kirk Yates; ヤッツカーク; Andrew Michael Cherniski; マイケルチェルニスキーアンドリュー; Kevin Boyum; ボーヤムケヴィン
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2003-04-30
Filing date: 2004-04-22
Publication date: 2004-11-25
Also published as: US7281076B2; US20040221084A1; DE102004006529A1

Abstract

【課題】新世代のシステムにおいて旧世代の製品と技術の利用を可能にする装置とシステムを提供する。
【解決手段】変換器アセンブリは（１００）、第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠するバックプレーンに対するバックプレーン・インタフェース（１０２）と、第２のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠する構成要素に結合することができる構成要素インタフェース（１０４）と、バックプレーン・インタフェースと構成要素インタフェースの間に結合された制御要素（１１０）とを備える。制御要素（１１０）は、構成要素インタフェースとバックプレーン・インタフェース間で接続ラインと信号をプログラム可能に経路指定することができる。
【選択図】図１

Description

本発明は、オープン・アーキテクチャ・モジュール式計算処理システムにおけるフォームファクタ変換器および試験装置に関する。

モジュール式システムは、プロセッサ・バスが中心になり主に制御用途に使用された第一世代から、通信と制御に使用するためのチップ相互接続が中心になる第二世代まで、数十年にわたって開発されてきた。第一世代の技術は、１９８０年頃に生まれ、ＭｕｌｔｉｂｕｓＩおよびＩＩ規格と共に、ＶＭＥバス（ＶＥＲＳＡｍｏｄｕｌｅＥｕｒｏｃａｒｄ）技術を利用する。第二世代の製品は、１９９４年頃に実用化され、コンパクトＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスを利用する。イーサネット（登録商標）、パケット、バックプレーン拡張、その他を含む第二世代では、電話と計算処理の統合、ハウ・スワップ、高可用性、幅広いオペレーティング・システムのサポート、幅広いＰＣＩシリコンのサポートに及ぶ様々な技術と規格が開発された。構成要素とシステムの間の接続性と連携を容易にするために、様々な規格が作り出された。そのような１つの規格は、ＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）インダストリアル・コンピュータ・マニュファクチャーズ・グループ（ＰＩＣＭＧ）２．１６仕様である。

現在、技術は、ファブリック相互接続、基本用途、中央局電気通信、通信制御、およびデータ通信高密度サーバに機能を拡張する新しい第三世代の初期にある。第三世代のために実施され企画される機能には、キャリヤ・グレード機能、数十ギガビットから数テラビットへの性能拡張、ファブリックをサポートするバックプレーンスケーラビリティ、複数のプロセッサを含む処理スケーラビリティ、およびディジタル信号プロセッサが含まれる。第三世代は、アクセス集中機能、コア機能、オプティカル機能、スイッチング機能、サーバ機能、記憶機能、音声機能、データ機能、ビデオ機能、および無線機能をサポートする。

第三世代の規格の開発に参加している標準化団体は、前世代のシステムのフォームファクタと相互接続構成を維持する望ましさを考慮したが、様々な理由のために、完全に新しい規格を確立することを選択した。標準化団体は、前の世代からの基板面積が小さすぎまた基板間隔が狭すぎて、新しい応用例に対応できないと判断した。それまでの世代の熱放散は、次世代の厳しい制限のある半導体およびバックプレーン機能には不十分であることが分かった。新しい問題として、信号保全性と電磁場適合性が生じた。従来の世代の機械的規格は、入出力要件に対応できない。

その結果、第三世代の規格は、これまでの世代の規格と互換性のないフォームファクタおよび構成を規定する。新しい規格は、極めて有用な技術の大部分と多数の製品を陳腐化させることになる。

新世代のシステムにおいて旧世代の製品と技術の利用を可能にする装置とシステムが必要とされている。

いくつかの実施形態によれば、変換器アセンブリは、第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠するバックプレーンに対するバックプレーン・インタフェースと、第２のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠する制御要素に結合することができる構成要素インタフェースと、制御要素とを含む。制御要素は、バックプレーン・インタフェースと構成要素インタフェースの間に結合され、構成要素インタフェースとバックプレーン・インタフェースの間で接続ラインと信号をプログラム可能に経路指定することができる。

他の実施形態によれば、変換器アセンブリは、第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠し、双方向２線式バスを含む少なくとも１つのチャネルを有するバックプレーンに対するバックプレーン・インタフェースと、第２のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠する構成要素に結合することができる構成要素インタフェースとを含む。変換器アセンブリは、さらに、構成要素インタフェースとバックプレーン・インタフェースの間の接続ラインおよび信号を経路指定する複数の相互接続ラインと、表示装置に結合することができる表示装置インタフェースと、制御要素とを含む。制御要素は、バックプレーン・インタフェース、構成要素インタフェース、および表示装置インタフェースに結合される。制御要素は、双方向２線式バスをスヌープし、双方向２線式バス上のデータを、表示装置インタフェースを介して表示用の可読フォーマットに変換することができる。

さらに他の実施形態によれば、アセンブリは、第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠するバックプレーン構成要素と、第２のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠する構成要素とに接続することができる物理寸法を有する第１と第２のインタフェースを含むプリント回路基板を含む。アセンブリは、さらに、プリント回路基板に取り付けられ、単一電源からの電力をプリント回路基板上で利用される電力レベルに変換することができる少なくとも１つの電力変換器と、制御要素とを含む。制御要素は、構成要素インタフェースとバックプレーン・インタフェースの間の接続ラインおよび信号をプログラム可能に経路指定することができる。

構造と動作方法の両方に関連する本発明の実施形態は、以下の説明および添付図面を参照することによって最もよく理解することができる。

図１を参照すると、概略図は、特定のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠するフォームファクタおよび信号を有する構成要素を、異なる規格によって構成されたバックプレーンに接続するために使用することができる変換器アセンブリ１００の実施形態を示す。特定の例において、変換器アセンブリ１００は、ＰＩＣＭＧ２．１６準拠の回路カード・アセンブリ、プリント回路基板、構成要素、およびのＰＩＣＭＧ３．０システムの同種のものの使用を可能にする。ＰＩＣＭＧ２．１６コンパクトＰＣＩ回路基板用に定義されたフォームファクタは、国際電気標準会議（ＩＥＣ）６０２９７−３およびＩＥＣ６０２９７−４に文書化され、３Ｕ（１００ｍｍ×１６０ｍｍ）と６Ｕ（２３３．３５ｍｍ×１６０ｍｍ）基板サイズを含む米国電気電子技術者協会（ＩＥＥＥ）１１０１．１０によって拡張されたユーロカード・フォームファクタから派生している。多くのメーカは、６Ｕおよび３Ｕ製品系列においてＰＩＣＭＧ２．１６フォームファクタを使用しており、ＰＩＣＭＧ２．１６の製品に多くの時間と資本を注ぎ込んできた。

変換器アセンブリ１００は、第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠するバックプレーン・インタフェース１０２と、第２のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠する構成要素に結合することができる構成要素インタフェース１０４と、制御要素１１０とを有する。特定の実施形態において、変換器アセンブリ１００は、３．０システムにおけるＰＩＣＭＧ２．１６設計の統合と使用を可能にする。変換器アセンブリ１００は、新しい規格に準拠するシステムにおいて、従来製品の寿命を延ばすことにより、メーカの資源を節約する。同様に、変換器アセンブリ１００は、様々な規格の世代の構成要素を結合することができるモジュール式システムで従来製品の使用を可能にすることによって、顧客の資源を節約する。

制御要素１１０は、バックプレーン・インタフェース１０２と構成要素インタフェース１０４の間に結合され、構成要素インタフェース１０４とバックプレーン・インタフェース１０２の間で接続ラインと信号をプログラム可能に経路指定することができる。制御要素１１０は、バックプレーン信号と構成要素信号間での通信および制御信号の機能性と可用性を決定するプログラミングを含む。制御要素１１０は、様々な規格の構成要素およびシステム間の接続の機能性と定義を確立するために、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などの複数のプログラム可能な要素を含むことができる。システムは、複数の個別の制御要素１１０を含むことができ、この個別の制御要素は、第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠しているバックプレーン・インタフェース１０２から、異なる規格に準拠している構成要素インタフェース１０４に、制御要素を介して経路指定される特定の信号の仕様に従って設計されている。例えば、制御要素１１０を使用して、ＰＩＣＭＧ２．１６規格の構成要素に対してＰＩＣＭＧ３．０規格のバックプレーンを利用することができる。さらに、制御要素１１０を使用すると、変換器アセンブリ１００内の既存のハードウェアを修正することなく様々なＰＩＣＭＧブレードを試験する様々な異なる試験機能をダウンロードすることができる。

また、変換器アセンブリ１００を使用して、ブレード・サーバなどのシステムにおいてブレードと呼ばれることがある要素を試験しかつ／または統合することができる。システムは、例えば記憶構成要素、プロセッサ、通信要素、その他の任意のタイプの要素を統合することができる。例示的な変換器アセンブリ１００は、表示装置に結合することができる表示装置インタフェース１０６と、組み合わされた仕様によりコネクタおよび信号のレイアウトと位置を構成するために使用することができる少なくとも１つの制御要素１１０とを含むことができる。また、制御要素は、試験コントローラとして使用することもできる。バックプレーンは、Ｉ²Ｃバスのような双方向２線式バスをさらに含む少なくとも１つのチャネルを有する。制御要素１１０は、双方向２線式バスをスヌープし、双方向２線式バス上のデータを表示装置インタフェース１０６によって、表示装置の可読フォーマットに変換することができる。

変換器アセンブリ１００は、回路基板、プリント回路基板、プリント回路基板または他の回路基板の一部分、複数の回路基板、集積回路チップなどの様々な形態を有することができる。いくつかの実施形態において、変換器アセンブリ１００は、変換器アセンブリ１００上に取り付けられ、１つの電源からの電力を、変換器アセンブリ１００上で利用される電力レベルに変換することができる１つまたは複数の電力変換器１１２を含むことができる。説明のための実施例において、変換器アセンブリ１００は、複数の分かれた個別の電力変換器１１２を有する。例示的な電力変換器１１２は、−４８Ｖから３．３Ｖへの５０Ｗの変換器、−４８から５Ｖへの５０Ｗの変換器、−４８から１２Ｖへの５０Ｗの変換器、および−４８Ｖから−１２Ｖへの３６Ｗの変換器を含む。他の例には、他の電圧とワット数を変換する電力変換器１１２を含むことができる。

制御要素１１０は、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、コントローラ、プロセッサ、マイクロプロセッサ、ディジタル信号プロセッサ、状態機械、ランダム・アクセス・メモリ（ＲＡＭ）などの揮発性メモリ、様々なタイプの不揮発性メモリ、読出し専用メモリ（ＲＯＭ）などの様々なタイプの要素として実施することができる。制御要素１１０は、一般に、コントローラまたはプロセッサ上で実行する１組のコードまたは命令を記憶することができる記憶要素との組み合わさったコントローラまたはプロセッサを含む。記憶要素は、媒体として機能し、かつ／または制御要素１１０の機能と動作を決定する媒体からプログラムまたはロードされる。記憶要素は、試験機能などの動作を実施する適切な媒体によって使用可能になる計算可能かつ読出し可能なプログラム・コードでプログラムされるか、またはそのプログラム・コードをロードすることができる。様々な媒体は、ディスクまたはテープ記憶媒体と、電子または通信チャネルを介してリモート位置から使用することができる媒体とを含むことができる。

変換器アセンブリ１００は様々な規格および仕様に準拠する。説明のための実施例において、変換器アセンブリ１００は、ＰＣＩインダストリアル・コンピュータ・マニュファクチャーズ・グループ（ＰＩＣＭＧ）２．１６仕様によるオープン・アーキテクチャ・モジュール式システムの仕様を満たす。例えば、変換器アセンブリ１００を使用して、個別の３．０ブレードおよび／またはシステム全体の試験および統合を含むＰＩＣＭＧ３．０システムの試験を容易にすることができる。特定の応用例において、変換器アセンブリ１００は、ＰＩＣＭＧシステム内の試験の標準化とおよび進度管理を可能にすることによって、時間を節約し、したがってコストを節約することができる。

ＰＣＩインダストリアル・コンピュータ・マニュファクチャーズ・グループ（ＰＩＣＭＧ）３．０仕様は、様々なネットワーク要素、プロセッサ、記憶装置および入出力要素をサポートするために、容易かつ迅速に統合することができるオープン・アーキテクチャ・モジュール式計算処理構成要素の規格を定義する。ＰＩＣＭＧは、複数の無線要素、有線要素、光ネットワーク要素をサポートしかつ統合し、また多くの型および種類のプロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、記憶装置、および入出力システムをサポートする。ＰＩＣＭＧは、高レベルのモジュール性、適合性および可用性をサポートしている。

ＰＩＣＭＧ３．０システムの機械的実装は、中央局およびデータ・センタの環境の機能的要求に対応している。基本的なＰＩＣＭＧ要素には、バックプレーン、バックプレーンの前部分に差し込む基板、バックプレーンの後部分に差し込む移行モジュール、およびラックマウント・シェルフが含まれる。ＰＩＣＭＧ仕様の特徴には、高度な統合と機能に十分なボード・サイズ、入出力コネクタおよびメザニン用の十分なフロント・パネル・スペース、背の高い構成要素のための隙間、および高い電力および冷却レベルのサポートが含まれる。

ＰＩＣＭＧ２．１６から３．０への変換器アセンブリ１００は、制御要素１１０を介して、液晶表示装置（ＬＣＤ）などの表示装置をＩ²Ｃバスに接続できるようにすることにより、Ｉ²Ｃバス・スヌーピングを可能にする。制御要素１１０は、データを、Ｉ²Ｃバス・フォーマットから、試験と解析を行う人がＩ²Ｃバス上の通信をより良く評価できるようにする可読フォーマットに変換する。ＰＩＣＭＧ２．１６から３．０の変換器アセンブリ１００は、バックプレーンを横切るすべての信号の強調と試験を可能にすることができる。表示装置は、試験結果を確認するグラフを示す。

図２Ａ、図２Ｂおよび図２Ｃを参照すると、複数の概略図はそれぞれ、変換器基板２０２またはアセンブリ、後部移行モジュール（ＲＴＭ）２０４、および標準構成、具体的にはＰＩＣＭＧ３．０標準構成によるバックプレーン２０６を示す。説明のための実施形態において、変換器アセンブリ基板２０２は、ＰＩＣＭＧ３．０フォームファクタの高さと厚さに準拠しているが、指定されたＰＩＣＭＧ３．０の幅とは異なる。特定の実施形態において、この形態は、ＰＩＣＭＧ２．１６に準拠する基板を、ＰＩＣＭＧ３．０システムに差し込むことを可能にする約１３５ｍｍに小さくされた幅を有する。ＰＩＣＭＧ３．０システムへの接続のために、ＰＩＣＭＧ２．１６構成要素の相互接続を互いに適合させるために、変換器アセンブリ基板２０２のコネクタおよび信号レイアウトおよび位置は、１つまたは複数のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）などのプログラム可能な要素によって柔軟に決定される。他の実施形態において、変換器アセンブリ基板２０２を使用して、他の規格定義に従う異なるシステムに利用するために構成要素を変換することができる。

図２Ａは、ＲＴＭプリント回路基板構成２０４と１６スロット・バックプレーンの例２０６の両方と基板２０２の接続を示す斜視図である。図２Ｂは、基板２０２、バックプレーン２０６、およびＲＴＭ２０４の配置を示す側面図である。変換器アセンブリ基板２０２は、バックプレーン２０６と異なるフォームファクタを有する構成要素に接続するためのコネクタ２１０を有する。説明のための実施例において、コネクタ２１０は、ＰＩＣＭＧ２．１６構成要素に接続するためのＰＩＣＭＧ２．１６形式コネクタである。また、バックプレーン２０６は、ＰＩＣＭＧ３．０フォームファクタ・バックプレーンである。ＲＴＭ２０４は、上部ハンドル２２０、下部ハンドル２２２、およびＲＴＭパネル２２４を有する。コネクタは、電力および管理用の第１ゾーン２３０、データ伝送用の第２ゾーン２３２、および後部入出力用の第３ゾーン２３４の３つのゾーンに分けられる。また、バックプレーン支持バー２３６が示されている。図２Ｃは、側面図に対する上部図と正面図の対応を示す。図３は、ＰＩＣＭＧ３．０仕様によるプリント回路基板３００のフォームファクタを示す概略図である。

ＰＩＣＭＧは、３つのゾーン内のコネクタを指定する。第１ゾーン２３０は、直流電源、リング／試験電圧、および二重化、冗長マイナス４８Ｖ直流電源を使用するハードウェア・アドレスを含むシェルフ管理システム接続を含む。第２ゾーン２３２は、基本ファブリックや拡張ファブリックなどのデータ・ファブリック、更新チャネル、およびバス・タイミング・クロックをカバーするために、基板１つに最大５つのＺｄコネクタをサポートする。第３ゾーン２３４は、後部パネル入出力コネクタを定義する。

第１ゾーン２３０コネクタは、二重化、冗長−４８Ｖ直流電源、メタリック試験、リンギング・ジェネレータ、シェルフ管理システム接続、およびハードウェア・アドレス指定のための、サブラックと基板の間のインタフェースとして定義される。第１ゾーン２３０コネクタは、８つの電力接点と２６の低電流接点を有する。単一コネクタは、１倍幅と２倍幅のスロット／基板に電力を供給することができる。−４８Ｖ直流電源回路の定義は、総称的または名目的に使用されており、供給される直流電圧レベルを指し、−３６ＶＤＣから−７２ＶＤＣの範囲を有することができる。

リング１メタリック試験回路は、バックプレーンにおいて共用される１対の共通共用試験バスへのアクセスを可能にする。カードは、メタリック試験ヘッド、伝送路終端ユニット、あるいはこの両方としてはたらくことができる。バックプレーンは、また、外部試験ヘッドの接続またはデイジーチェーン型の複数のシェルフの作成を可能にするコネクタに信号を送ることができる。２対使用すると、Ｔ１などの４線回線の試験がサポートされ、あるいは同一シェルフ上の同時に異なるタイプの試験ヘッドが支援される。

図２Ｂを再び参照すると、第２ゾーン２３２のコネクタ内で、各列またはウェハは、各対が個別のＬ型アース接点を有する４つの差分信号対を含む。アース接点は、相互接続されかつ論理アースに接続されたバックプレーン・アース接点によって基板上の論理アースに接続される。

第３ゾーン２３４は、（１）基板をバックプレーンによる相互接続を介さず後部移行モジュール（ＲＴＭ）に直接結合する相互接続、（２）シェルフへの後側接続のない接続、（３）第３ゾーン２３４による基板への直接ケーブル接続を供給するためにバックプレーン上に取り付ける金属ブラケットを使用するケーブル隔壁を使用する接続、および（４）第１ゾーン／第２ゾーンからバックプレーンを延在させるかまたは個別の第３ゾーン２３４バックプレーンでもよい補助バックプレーン領域を使用する接続を含む相互接続タイプを有する。

後部移行モジュール（ＲＴＭ）は、入出力ケーブル・アセンブリを基板からＲＴＭに移動させることによって基板修理を容易にする必須ではないモジュールである。基板からの入出力信号は、ユーザ定義コネクタが、ＲＴＭと結合し、信号をシェルフの後部の外に渡す第３ゾーン２３４に送られ、複数のケーブル・アセンブリを切り離したり再接続したりすることなく基板の修理が可能になる。

図１を再び参照すると、いくつかのＰＩＣＭＧ３．０の応用例において、変換器アセンブリ１００は、バックプレーン２０６を横切るすべての通信および制御信号の機能性と可用性をサポートすることができる。他の応用例は、アクセスできる通信および制御信号を制限することがある。例えば、変換器アセンブリ１００は、ＦＰＧＡなどの複数の制御要素１１０を含み、特定の制御要素１１０は、ＰＩＣＭＧ３．０バックプレーン・コネクタを介した特定の信号用に構成されている。複数のＦＰＧＡは、変換器アセンブリ・ハードウェアを修正することなく様々な３．０ブレードを試験するための様々な試験機能をダウンロードする機能によって柔軟な設計を可能にする。

図４Ａと図４Ｂを参照すると、概略図はそれぞれ、シェルフ・レベル実施形態４００と、複数のシェルフ４００を備えたフレーム・レベル実施形態４１０の例を示す。シェルフ４００は、複数の基板４０４またはカード・アセンブリを収容することができるカード・ケージ４０２またはハウジングを含む。基板４０４とカード・ケージ４０２は、定義された第１の規格、例えばＰＩＣＭＧ３．０仕様に準拠する構成を有する。例示的なシステムは、第１の規格と異なる定義済みの第２の規格に準拠する構成で構成要素を接続する変換器アセンブリ基板４０６を示し、また、基板４０４の代わりにカード・ケージ４０２に差し込むことができる。例えば、変換器カード４０６は、第２の規格に準拠する構成で構成要素コネクタ４０８を有し、またシステムへの規格の異なる構成要素の接続を可能にする。説明のための実施例において、変換器カード４０６は、ＰＩＣＭＧ３．０システムにＰＩＣＭＧ２．１６基板を接続することを可能にする。

フレーム４１０は、シェルフ４００を複数のレベルに保持するキャビネット４１２を含む。キャビネット４１２は、カードにアクセスすることができる前扉４１４と後扉４１６、基板、およびシェルフ４００を有する。例示的なフレーム４１０は、ＰＤＵを保持するレベルの他に最大３つのシェルフ４００を収容する。

基板、シェルフ４００、およびフレーム４１０のレベルにおいて、システムは、高密度で底面積の小さい実装を達成し、前と後からの作業を容易にするように設計されている。システムは、また、十分なケーブル布設スペース、空気流、電力入力を供給するように構成される。

ＰＩＣＭＧ３．０の仕様は、設備内の１つまたは２つの発電装置から各フレーム４１０に供給される二重化、冗長−４８ＶＤＣを指定している。いくつかの設備において、信号調整パネルは、電力線をフィルタリングして、放射され誘導されたノイズ、供給ケーブル・インダクタ補償、過電流保護、および電圧リプルを減少させる。主供給路は、複数の支線に分けられるが、互いに分離されたままである。ＰＩＣＭＧ３．０シェルフは、バックプレーンに取り付けられた第１ゾーンコネクタを介して、すべての正面プラグイン基板に二重直流供給路を提供する。

電力はすべて、ＰＩＣＭＧ３．０システムにおける二重化−４８ＶＤＣ供給路に供給される。論理電圧が、必要な場合に各基板上に生成され、個々の基板上にある独立した電源、通常はＤＣ−ＤＣコンバータを使って実施される。ＤＣの分離は、−４８ＶＤＣ供給路と基板回路の間の低インピーダンス経路を防ぐ。フレーム・レベルの配電は、配電盤内の電力フィルタリングと回路保護を含む。

図１に示した変換器アセンブリ１００において、電力変換器１１２は、バックプレーン２０６から−４８ＶＤＣ電源供給路にアクセスし、回路基板上の構成要素によって使用可能な電力レベル、例えば３．３Ｖ、５Ｖ、±１２Ｖレベルに変換する。電力変換器１１２は、適切なＤＣ−ＤＣコンバータ、フィルタ、および電力変換用の回路保護要素を含む。

表Ｉを図５と組み合わせて参照すると、表Ｉは、第１ゾーンバックプレーン・コネクタ５００の接点割当てを示す。個々のブレードは、試験を実施するために監視し切り換えることができる固有の信号を有する。図１に示した変換器アセンブリ１００は、任意のブレードと共に使用するためのプログラミングおよびプログラム可能なフレキシビリティで構成される。制御要素１１０は、ブレードの特定の信号特性に従ってプログラムしなおすことができる。

図６Ａと図６Ｂを参照すると、ビット図およびそれと関連するタイミング図がそれぞれ、Ｉ²Ｃバスで信号を通信するためのデータとタイミング信号の例を示す。タイミング図は、完全なデータ転送におけるシリアル・データ・ライン（ＳＤＡ）とシリアル・クロック・ライン（ＳＣＬ）上の信号のタイミングを示す。Ｉ²Ｃバスは、集積回路間を効率的に制御するための単純な双方向２線式バスである。Ｉ²Ｃバスは、Ｉ²Ｃバスに結合された装置間の直接相互通信を可能にするオンチップ・インタフェースを含む。Ｉ²Ｃバス用の２つのバス・ライン、シリアル・データ・ライン（ＳＤＡ）、およびシリアル・クロック・ライン（ＳＣＬ）は、バスに接続された装置間で情報を伝える双方向ラインである。Ｉ²Ｃバスに接続された各デイバスは、単純なマスタ／スレーブ関係が常に定義された固有のアドレスによってソフトウェア・アドレス指定可能である。マスタ装置は、マスタ・トランスミッタとマスタ・レシーバのいずれかとして動作する。マスタは、バス上で転送を開始し、転送を可能にするクロック信号を生成する装置である。これに応じて、アドレス指定される装置は、スレーブと見なされる。

Ｉ²Ｃバスは、複数のマスタによる同時データ転送のために、データの汚染を防ぐために衝突検出とアービトレーションを含む多重マスタ・バスである。データ転送は、標準モードで最高１００ｋビット／秒、ファスト・モードで最高４００ｋビット／秒、およびハイスピード・モードで最高３．４Ｍビット／秒のシリアル８ビットの有向および双方向のものである。

Ｉ²Ｃバス仕様によれば、ＳＤＡライン上のデータは、ハイ・クロック周期の間、安定していなければならない。データ・ラインのハイ状態またはロー状態は、ＳＣＬライン上のクロック信号がローのときだけ変化することができる。

いくつかの実施形態において、システムは、ＳＴＡＲＴ状態とＳＴＯＰ状態を検出するインタフェース・ハードウェアを含むことができる。他の実施形態において、システムは、ＳＴＡＲＴ遷移またはＳＴＯＰ遷移を検出するために、１クロック周期当たり少なくとも２回ＳＤＡラインをサンプリングすることができる。

マスタは、ＳＴＡＲＴ状態とＳＴＯＰ状態を生成する。Ｉ²Ｃバスは、ＳＴＡＲＴ状態の後はビジーであると見なされ、ＳＴＯＰ状態の後は、指定された時間空いていると見なされる。ＳＴＯＰ状態ではなく繰返しＳＴＡＲＴ（Ｓ）が生成される場合は、バスは、ビジーのままである。ＳＴＡＲＴ（Ｓ）状態は、ＳＣＬがハイの間に、ＳＤＡライン上でハイからローに遷移する。ＳＴＯＰ（Ｐ）状態は、ＳＣＬがハイの間に、ＳＤＡライン上でローからハイに遷移する。

ＳＤＡライン上で転送されるすべてのデータ・バイトは、長さ８ビットであり、可能なバイト数に制限はない。各バイトの後に、肯定応答ビットが続く。データは、最上位ビット（ＭＳＢ）が最初になる順序で転送される。別の動作が完了するまで完全なデータ・バイトを受け取ったり送ったりすることができないスレーブは、ＳＣＬクロック・ラインをローに保持して、マスタを、スレーブがレディ状態のときに転送が続く待機状態に強制的にすることができる。

マスタは、肯定応答と関連したクロック・パルスを生成する。トランスミッタは、肯定応答クロック・パルスの間、ＳＤＡライン（ハイ）を開放する。レシーバは、クロック・パルスのハイ期間の間にラインが安定したローのままでいるように、肯定応答パルスの間、ＳＤＡラインをローにする。例えば、ビジーの場合に、スレーブ・アドレスを確認できないスレーブは、データ・ラインをハイにしたままにする。マスタは、これに応えて、ＳＴＯＰ状態を生成して、転送または繰り返しＳＴＡＲＴ状態を中止して新しい転送を始める。スレーブ・アドレスを確認し、転送を始めるが、転送を続けることができないスレーブ・レシーバは、肯定応答を生成することができる。スレーブは、データ・ラインをハイのままにし、マスタは、ＳＴＯＰ状態と繰返しＳＴＡＲＴ状態のいずれかを生成する。転送信号に関与するマスタ・レシーバは、スレーブから同期して引き出された最後のバイトに肯定応答を生成しないことによって、スレーブ・トランスミッタにデータ終了の信号を送る。

この例では、マスタ・トランスミッタが、７ビット・アドレスで転送方向を変化させずに、スレーブ・レシーバをアドレス指定する。マスタは、ＳＴＡＲＴビット（Ｓ）６００をスレーブに送って通信を始め、スレーブ・アドレス６０２を送り、データ書込み６０４を示すビットを送る。スレーブは、肯定応答ビット６０６で応え、マスタは、データ６０８を送る。データ６０８の転送と転送の間に、スレーブは、Ｎバイトと最終肯定応答／否定応答のためのビット６０６、ＳＤＡロー信号、最後のデータ・バイトの後に、ＳＤＡロー信号、次にＳＤＡハイ信号を送る。マスタは、ＳＴＯＰ状態（Ｐ）ビット６１０で伝送を終了する。

図７を参照すると、概略的なフローチャートは、Ｉ²Ｃバス上でデータ７００を通信するプログラムされたプロセスまたは方法の例を示す。プロセッサは、シリアル・データ・ライン（ＳＤＡ）を監視し、ＳＤＡ信号がいつローになり、シリアル・クロック・ライン（ＳＣＬ）上の活動がいつなくなったかを判定することによって、ＳＴＡＲＴビット（Ｓ）を認識するようにプログラムされる。

システムは、ビット・レートによって決定された時間分（ｔ＞１）を監視することによって、ＳＣＬライン上に活動があるかどうかを決定することができる。例えば、ビット・レートが１００ｋで、次にＳＣＬが１０マイクロ秒間変化しない場合は、活動状態は存在しない。ＳＴＯＰビット（Ｐ）は、肯定応答（ＡＣＫ）または９番目のＳＣＬ信号の後で発生する。ＳＴＯＰビット（Ｐ）は、ＳＣＬとＳＤＡ上の同時の１レベルとして定義される。

転送は、ＳＴＡＲＴビット（Ｓ）検出で始まり（７０２）、システムは、これに応えて、ＳＴＡＲＴビット（Ｓ）を示す信号を表示用のモニタに送る（７０４）。次に、システムは、例えば８ビットのデータ・ビットを捕捉し（７０６）、データを表示に適したフォーマット、１つの例では１６進表示フォーマットに変換する（７０８）。システムは、表示可能フォーマットのデータを表示用のモニタに送り（７１０）、肯定応答ビット（０）または否定応答ビット（１）を捕捉する。次のビットが、ＳＴＯＰビット（Ｐ）の場合（７１２）、システムは、通信完了を示す信号、例えばＰコードを、表示装置に送る（７１４）。そうでない場合、システムは、捕捉データ・ビット動作にループすることによって、次のデータ・ビットを捕捉する（７０６）。

１つの例において、モニタは、表示通信データを次の形で表示する。

ＳＸＸＡＸＸＡＸＸＡＰ
この場合、ＳはＳＴＡＲＴビットを示し、ＰはＳＴＯＰビットを示し、Ａは肯定応答、ＸＸは１６進データを示す。他の例は、図形または画像の形を含む他の形態でデータを表示することができる。

図８を参照して、概略的ブロック図は、要素またはブレードを受け入れることができ、前述の変換器アセンブリを使用して試験することができるサーバなどの管理システム８００の例を示す。例示的な管理システム８００は、ＰＩＣＭＧ３．０システムでよい。管理システム８００は、イーサネット８０４とインターネット・プロトコル（ＩＰ）ベースのサービス８０６によって、シェルフ８０８と通信するシステム・マネージャ８０２を含む。シェルフ８０８は、挿入することができまた管理システム８００から取り外すことができる複数の構成要素および基板８１０を含む。個々の要素と基板８１０はそれぞれ、関連したインテリジェント周辺装置管理（ＩＰＭ）装置８１２を有する。要素は、スイッチ８１４とシェルフ管理コントローラ（ＳｈＭＣ）８１６を含む。

変換器アセンブリ８１８は、任意の他の基板８１０および管理システム８００の試験と、管理システム８００の要素および基板間の様々な相互作用を可能にする基板８１０のうちの１つとして差し込むことができる。変換器アセンブリ８１８を使用して、幅広い範囲の信号を試験することができる。いくつかの実施形態において、変換器アセンブリ８１８は、アドレス信号、クロック信号、データ信号、チップ信号、リング信号、グランド信号、イネーブル信号、電力レールなどの信号を試験することができる。

第１ゾーンのシェルフ管理コントローラ８１６は、ローレベル・ハードウェア管理サービス、ＴＣＰ／ＩＰプロトコル・スイートに基づく高速管理サービス、およびインバンド・アプリケーション管理を含む、システム・マネージャ全体によって使用することができる広範囲な複数レベルの管理能力を有する。シェルフ管理８１６は、基板８１０や他のシェルフ構成要素の適切な動作を監視し、制御し、保証する。シェルフ管理８１６は、基本システムの状態を監視し、異常状態を報告し、それに応じて修正動作を開始する。シェルフ管理システムは、在庫情報とセンサ読取り値を取り出し、基板や他のユニットからイベント・レポートと障害通知を受け取り、電力サイクリングやエンティティ・リセットなどの基礎的な回復作業を実行することができる。変換器アセンブリ８１８は、シェルフ管理コントローラ８１６との間のトラフィックを監視して、バス・データの収集と表示することができるフォーマットへの変換を可能にすることができる。

シェルフ管理システムの低レベル・ハードウェア管理サービスは、電力、冷却、および相互接続リソースの制御を含む。個々の基板上の管理エンティティは、電力使用量と冷却需要を折衝し、リソースを割り振り、その後で基板に電力を供給する。シェルフ管理システムは、動作と状態を管理しかつ監視する分散型管理プロセッサと、分散されたマネージャ間の通信、管理および制御を提供するインテリジェント周辺管理インタフェース（ＩＰＭＩ）８１２と、リモート起動、ＳＮＭＰ管理、リモート・ディスク・サービス、他のＩＰ関連サービスなどのＴＣＰ／ＩＰ管理サービスを使用する基板のためのより高いレベルで高速のサービスとを含む複数の構成要素を有する。

インテリジェント周辺装置管理（ＩＰＭ）コントローラ構成要素８１２は、メイン・シェルフの冗長−４８Ｖ電力バスから電力を供給され、したがって、他のどの構成要素よりも前に動作し、他の構成要素の管理を容易にし、他の構成要素への電力を提供する。

インテリジェント・プラットフォーム管理（ＩＰＭ）コントローラ８１２の通信と制御は、管理された装置を監視し、異常状態をレポートし、修正動作を開始するベースボード管理コントローラ（ＢＭＣ）を定義するインテリジェント・プラットフォーム管理インタフェース（ＩＰＭＩ）プロトコルによって提供される。ＩＰＭＩは、エントリを示しシャットダウンまたは除去を検出する取り外し可能な装置からのホット・スワップ・イベントを監視する。

バックプレーンを横切って通信する通信および制御信号は、ＩＰＭＩコマンドおよびフィールド交換可能ユニット（ＦＲＵ）レコードを含む。ＩＰＭＩコマンド定義規則は、指定された複数のバイト・フォーマットに従う。最初のバイトは、メッセージに応答すると予想される装置のレスポンダ・スレーブ・アドレスを指定する。第２のバイトは、メッセージ（ＮｅｔＦｎ／レスポンダＬＵＮ）に応答するように意図されたメッセージのネットワーク関数とユニットの論理ユニット番号（ＬＵＮ）を指定する。３番目と４番目のバイトは、それぞれヘッダ・チェックサムと要求スレーブ・アドレスである。５番目のバイトは、二重の要求または応答を受け取ったかどうかを決定するために使用される要求シーケンス識別子であり、また、応答を受け取るべきＬＵＮを識別するリクエスタＬＵＮである。６番目のバイトは、実行されるＮｅｔＦＮ内のコマンドを識別する。バイト７−Ｎは、最大２４個までのゼロ以上のコマンド固有のデータ・バイトを含む。最後のバイトは、ヘッダ・チェックサムに戻されるがこれを含まないメッセージのデータ・チェックサムである。

すべてのコマンドは、応答を受け取る装置を示す要求装置の要求スレーブ・アドレスを示す最初のバイトを含むフォーマットの対応する応答を有する。第２のバイトは、応答（ＮｅｔＦｎ／レスポンダＬＵＮ）を受け取るように意図されたメッセージのネットワーク機能とユニットの論理ユニット番号（ＬＵＮ）を指定する。３番目と４番目のバイトはそれぞれ、ヘッダ・チェックサムとレスポンダ・スレーブ・アドレスである。５番目のバイトは、複製の要求または応答を受け取ったかどうかと、応答を送るＬＵＮを識別するレスポンダＬＵＮを判定するために使用される要求シーケンス識別子である。６番目のバイトは、要求されたＮｅｔＦＮ内のコマンドを識別する。バイト７は、コマンドが首尾良く実行されたかどうかを定義する完了コードである。バイト８−Ｎは、最大２３までのゼロ以上のコマンド固有の応答データ・バイトである。最後のバイトは、ヘッダ・チェックサムへのメッセージのデータ・チェックサムであるが、ヘッダ・チェックサムを含まない。

ＩＰＭコントローラ８１２は、ハードウェア・アドレス、ＩＰＭバス・アドレス、物理アドレス、およびシェルフ・アドレスを含む４つのタイプのアドレスを含む複数のアドレス指定方式を実施する。ハードウェア・アドレスは、バックプレーンまたはシェルフからモジュールまでハードウェア信号によって割り当てられる。シェルフ内のＩＰＭコントローラ８１２は、バックプレーン上またはシェルフ内の他の場所に「ハードワイヤード」されたハードウェア・アドレスが割り当てられる。変換器アセンブリ８１８は、アドレスと、データ、および他の情報を監視する。

ＩＰＭアドレスは、ＩＰＭバス（ＩＰＭＢ）の情報を送ったり受け取ったりするときに、ＩＰＭコントローラ８１２によって使用される。ＩＰＭＢインフラストラクチャは、Ｉ²Ｃプロトコルの上に重ねられ、７ビット・アドレスをサポートしている。ハードウェア・アドレスとＩＰＭＢアドレスは両方とも、７ビット・アドレッシングをサポートしており、それにより、Ｉ²Ｃ／ＩＰＭＢアドレスとして変換せずにハードウェア・アドレスを使用することができる。一斉呼出しアドレスとエラー報告用の一時的アドレスを含むいくつかのハードウェア・アドレスとＩＰＭＢアドレスは予約されている。変換器アセンブリ８１２は、Ｉ²Ｃバスをスヌープして、表示および解析用の様々なタイプの情報を監視する。

物理アドレスは、シェルフ内のフィールド交換可能ユニット（ＦＲＵ）の物理位置を示し、物理ＦＲＵを操作するときにオペレータに命令するために使用される。ＩＰＭコントローラがアドレスを決定するバス・トラフィックを減少させるために、シェルフ・マネージャは、要求データと応答データの「ＧｅｔＡｄｄｒｅｓｓＩｎｆｏ」コマンドを実施する。要求データの場合、コマンドは、データ・フィールドに、定義されたグループ拡張を示すＰＩＣＭＧ識別子、ＦＲＵ装置識別子、およびアドレス・キー・タイプを含む複数のバイトを使用する。また、要求データは、物理アドレスのアドレス・キーとサイト・タイプを含む。応答データは、完了コード、ＰＩＣＭＧ識別子、ハードウェア・アドレス、ＩＰＭＢ−０アドレス、ＦＲＵ装置識別子、サイト識別子、およびサイト・タイプのフィールドを含む。

シェルフ・マネージャは、ＩＰＭコントローラ８１２がシステム内の別の装置から情報を参照することを可能にするためにルックアップ値に４つのアドレス・タイプを使用できる。ＩＰＭコントローラ８１２コントローラは、アドレス・テーブル・レコードにないさらに他のＦＲＵを実施することができる。したがって、「ＧｅｔＰＩＣＭＧＰｒｏｐｅｒｔｉｅｓ」コマンドは、ＩＰＭコントローラによってサポートされる最大ＦＲＵ装置識別子の照会を可能にする。ＧｅｔＰＩＣＭＧＰｒｏｐｅｒｔｉｅｓコマンドの要求データは、ＰＩＣＭＧ識別子を含む。応答データは、完了コード、ＰＩＣＭＧ識別子、ＩＰＭコントローラによって実施される拡張を示すＰＩＣＭＧ拡張バージョン、最大ＦＲＵ装置ＩＤ、およびＩＰＭコントローラ８１２のＦＲＵ装置ＩＤを含む。

「ＧｅｔＡｄｄｒｅｓｓＩｎｆｏ」コマンドは、シェルフ・マネージャ８１６が、ＦＲＵ装置識別子をオフセットとして使ってテーブル内のハードウェア・アドレスを参照するために使用することができる。もう１つの例において、シェルフ・マネージャ８１６は、ＩＰＭＢからの対応するハードウェア・アドレスを計算するコマンドを使用することができる。

シェルフ８０８内の個々の位置をアドレス指定する他に、シェルフの位置をアドレス指定することもできる。「ＧｅｔＳｈｅｌｆＡｄｄｒｅｓｓＩｎｆｏｒｍａｔｉｏｎ」コマンドは、単一バイトの要求データ、ＰＩＣＭＧ識別子を使用して、シェルフ・アドレスを決定する。コマンドの応答データは、完了コード、ＰＩＣＭＧ識別子、シェルフ・アドレス型／長さバイト識別子、およびＩＰＭコントローラ８１２を含むシェルフのシェルフ・アドレス・バイトを含む。

「ＧｅｔＳｈｅｌｆＡｄｄｒｅｓｓＩｎｆｏｒｍａｔｉｏｎ」コマンドは、シェルフ・マネージャ８１６が、シェルフ・アドレスの構成を使用可能にするために実施することができる。「ＧｅｔＳｈｅｌｆＡｄｄｒｅｓｓＩｎｆｏｒｍａｔｉｏｎ」コマンドは、単一バイトの要求データ、ＰＩＣＭＧ識別子を使用する。コマンドの応答データは、完了コード、ＰＩＣＭＧ識別子、シェルフ・アドレス型／長さバイト識別子、およびＩＰＭコントローラ８１２を含むシェルフのシェルフ・アドレス・バイトを含む。

ＰＩＣＭＧシステムは、メザニン装置、インテリジェント・ファン、他のＩＰＭコントローラ８１２等によって管理されるインテリジェントでない取外し式ファンなどを含むフィールド交換可能ユニット（ＦＲＵ）レベルで構成要素をサポートする。

ＩＭＰコントローラは、一般に、複数のセンサ装置を使用し、ＩＰＭコントローラ８１２によって提示される各センサのセンサ装置レコード（ＳＤＲ）を維持する。センサは、ＦＲＵと関連付けられてもよく、あるいはＩＰＭに従属するかまたはＩＰＭによって管理されてもよい。センサは、なんらかの状態変化の際にイベントを発行することができる。ＩＰＭコントローラＳＤＲは、ＩＰＭコントローラおよびそれと関連する機能に関する情報を取り出す管理コントローラ装置レコード、および個々の管理されたＦＲＵのＦＲＵ装置ロケータ・レコードを含む。

センサ・データ・レコード（ＳＤＲ）は、ＦＲＵレコード、管理装置ロケーション、オブジェクト・グループ化、その他を含むシェルフ管理システム内のセンサおよび他の要素を示す。ＦＲＵレコードは、ＦＲＵ装置の存在およびアクセス可能性を示す。変換器アセンブリ８１２は、ＳＤＲデータを追跡するために使用することができる。

ホット・スワップ・センサは、各ＩＰＭコントローラ８１２によって実施され、ＦＲＵの挿入と抽出を監視する。ＦＲＵ状態は、ホット・スワップ・センサに照会することにより監視することができる。ＦＲＵホット・スワップ・イベント・メッセージは、ＦＲＵに関連する状態変化を示し、イベント・メッセージ・コード、センサ・タイプ、センサ番号、イベント方向指示、およびイベント・タイプを含む複数の要求データ・バイトと、未インストール、非活動状態、挿入ペンディング、プロセス活動化、活動状態、および抽出ペンディングなどのＦＲＵ状態を示すイベント・データとを指定する。他のイベント・データには、ユーザ非活動化要求、コマンドによる変化、自律的状態変化、サプライズ抽出状態変化、および未知の原因による状態変化などのイベント原因が含まれる。他のデータには、ＦＲＵ装置識別子と完了コードが含まれる。変換器アセンブリ８１２を使用して、ホット・スワップ信号にアクセスしそれを表示することができる。

バックプレーンを通る他の信号には、ＦＲＵリセット・コマンドとＩＰＭＢバス制御を含むＦＲＵとＦＲＵＬＥＤの動作状態に関する制御を行う装置コマンドが含まれる。ＳｅｔＦＲＵＲｅｓｅｔコマンドは、ＦＲＵ装置のペイロード・サイトを強制的にリセットして、リセット・ラインをアサート、保持またはデアサートし、あるいは瞬間的リセットを行う。ＳｅｔＦＲＵＡｃｔｉｖａｔｉｏｎＰｏｌｉｃｙコマンドは、ＦＲＵ装置の動作状態遷移挙動を修正する。ＧｅｔＦＲＵＡｃｔｉｖａｔｉｏｎＰｏｌｉｃｙコマンドは、活動化ポリシーを読み込む。ＳｅｔＦＲＵＡｃｔｉｖａｔｉｏｎコマンドは、活動化と非活動化を含むＦＲＵの動作状態遷移を制御する。変換器アセンブリ８１２は、ＦＲＵ動作状態を示す信号を監視し表示することができる。ＳｅｔＦＲＵＬＥＤＳｔａｔｅコマンドは、ＦＲＵＬＥＤ挙動の手動操作を可能にする。ＧｅｔＦＲＵＬＥＤＳｔａｔｅコマンドは、ＦＲＵ上のＩＰＭコントローラ８１２によって管理されたＬＥＤ状態を返す。

シェルフ・マネージャ８１６は、シェルフのＦＲＵ個体数と共通インフラストラクチャ、特に電力、冷却、および相互接続インフラストラクチャを管理し追跡する。シェルフ・マネージャ８１６は、システム・マネージャ８０２が、システム・マネージャ・インタフェースの管理と追跡に協力することを可能にする。変換器アセンブリ８１２を使用して、試験と解析のために、電力、冷却および相互接続信号を監視し表示することができる。

ＩＰＭコントローラ８１２およびこれと関連するセンサは、「ＢｒｏａｄｃａｓｔＧｅｔＤｅｖｉｃｅＩＤ」メッセージに応えることによって発見される「ダイナミック・センサ装置」と見なされる。「ＧｅｔＤｅｖｉｃｅＬｏｃａｔｏｒＲｅｃｏｒｄＩＤ」コマンドは、ＰＩＣＭＧ識別子とＦＲＵ装置ＩＤを使用してデータを要求する。対応する応答データには、完了コード、ＰＩＣＭＧ識別子、および適切な装置ロケータＳＤＲ用のレコードＩＤが含まれる。

フィールド交換可能ユニット（ＦＲＵ）は、現場で顧客が交換することができるユニットである。ＦＲＵ情報は、ＦＲＵ内の不揮発性記憶位置に記憶された情報に関連している。ＦＲＵ情報アクセス・コマンドは、ＦＲＵ情報をホストするＩＰＭコントローラに向けられる読み出しまたは書き込みＩＰＭＩコマンドである。様々なタイプのＦＲＵ情報にアクセスすることができる。例えば、シェルフＦＲＵ情報は、シェルフＦＲＵ情報にアクセスするＩＰＭコントローラに保持される。シェルフＦＲＵ情報は、基板情報領域、シャーシ情報領域、およびマルチレコード領域を含む。情報をホストするＩＰＭコントローラを見つける「ＧｅｔＡｄｄｒｅｓｓＩｎｆｏ」コマンドと、要求されたデータが記憶されているかどうかを判定する「ＲｅａｄＦＲＵＤａｔａ」コマンドとを含む問合せコマンドを使用することによって、シェルフＦＲＵ装置を見つけることができる。変換器アセンブリ８１２は、ＦＲＵ情報と様々な基板とシェルフ情報を決定するコマンドにアクセスするために、様々なアプリケーションで使用することができる。

ＰＩＣＭＧシステムは、シェルフ内の様々なＩＰＭコントローラから提示されるＦＲＵ情報を利用して、一連のイベントに従ってＥｎａｂｌｅ／Ｄｉｓａｂｌｅコマンドを生成する電子キーイング（ｅキーイング）をサポートしている。最初に、モジュールが動作可能なシェルフに差し込まれるか、あるいはシェルフに電力が加えられる。シェルフの電源が投入された後で、シェルフ・マネージャが選択され、シェルフＦＲＵ情報からバックプレーン特性を決定する。モジュール式ＩＰＭ装置が活動化し、ペイロード・バックプレーン接続は、ディスエーブルされたままである。シェルフ・マネージャ８１６は、モジュール式ＩＰＭＦＲＵ情報を読み込んで、ベース・インタフェース、ファブリック・インタフェース、電話クロッキング、更新チャネル・インタフェース、およびメタリック試験バス、およびリング・ジェネレータ・バスのチャネル機能を決定する。シェルフ・マネージャは、チャネルまたはポートが使用可能になるときに、Ｅｎａｂｌｅ／ＤｉｓａｂｌｅＰｏｒｔコマンドを発行する。変換器アセンブリ８１２は、試験を含む目的のために、チャネル情報にアクセスしそれを監視することができる。

シェルフ８０８は、すべてのインテリジェントＦＲＵ間のシステム管理通信のためにインテリジェント周辺装置管理バス（ＩＰＭＢ）を使用することができる。アクティブ−アクティブ・モードで動作する複数の冗長ＩＰＭＢを使用することによって、信頼性を高めることができ、それにより、両方のＩＰＭＢがＩＭＰＩトラフィックを同時に送って使用可能帯域幅を有効に２倍にする。ＰＩＣＭＧバックプレーンは、複数のＩＰＭＢチャネルを含む。様々な実施形態において、ＩＰＭＢ管理バスは、標準のマルチドロップＩ²Ｃバスあるいは星型構成などの他のバス構成として実施することができる。

ＩＰＭコントローラのＩＰＭＢバスの動作状態をイネーブルまたはディスエーブルするために、ＩＰＭＢバス制御コマンドが使用される。ＩＰＭＢ物理リンク・センサが、ＩＰＭコントローラ上に実装され、ＩＰＭＢ管理インタフェースの状態を監視するために使用される。インタフェースの状態は、リンクの失敗または回復を示すために送られるイベントによって、ＩＰＭＩＳｅｔＳｅｎｓｏｒＲｅａｄｉｎｇコマンドを使用して照会することができる。管理ソフトウェアは、ＳｅｔＩＰＭＢＳｔａｔｅコマンドを使って、ＩＰＭＢ物理リンク状態を設定することができる。

変換器アセンブリ８１２は、また、電力と冷却のシェルフ・マネージャの制御を監視することができる。発見段階において、シェルフ・マネージャ８１６は、シェルフから、また基板８１０と他のＦＲＵから、電力の能力と要件に関するデータを収集する。シェルフ・マネージャ８１６によって、いくつかの例では要求レベルよりも低いレベルで電力レベルを割り振るシェルフ８０８の能力に基づいて、基板とＦＲＵの電源を投入することができる。

通常の動作において、シェルフ・マネージャ８１６は、現在の動作状態から冷却または電力の配分を調整するために、基板８１０および／またはＦＲＵからのイベント・メッセージを待つ。通常の動作状態では、情報記述子もコマンドも使用されない。基板またはＦＲＵが、シェルフ・マネージャからシェルフ・サービスを要求するイベント・メッセージを生成したときに異常動作状態が起こる。シェルフ・マネージャは、これに応えて、例えばシステムの冷却または電力を調整してモジュールを正常動作状態に戻す。異常動作状態は、基板またはＦＲＵがシェルフ・マネージャからシェルフ・サービスを要求するイベント・メッセージを生成したときに始まる。一般に、シェルフ・マネージャは、１つまたは複数のモジュールに対するシステム冷却または電力を調整して正常状態に戻そうとする。

基板８１０とＦＲＵは、電源が遮断され投入されたときの平均統計最大消費電力を、シェルフ・マネージャ８１６に知らせる。例えば、シェルフ・マネージャは、ＣｏｍｐｕｔｅＰｏｗｅｒＰｒｏｐｅｒｔｉｅｓコマンドを使って、個々のＦＲＵ／ＩＰＭ装置に照会する。ＦＲＵは、このコマンドに、スパンド・スロットの数、ＩＰＭ位置、および管理消費電力で応える。シェルフ・マネージャは、ＧｅｔＰｏｗｅｒＬｅｖｅｌコマンドを使って各ＦＲＵ／ＩＰＭ装置に照会する。ＦＲＵは、定常状態消費電力レベル、所望の定常状態消費電力レベル、初期消費電力レベル、および所望の初期消費電力レベルなどの変数で応える。シェルフ・マネージャ８１６は、ＳｅｔＰｏｗｅｒＬｅｖｅｌコマンドを使って、所望の電力レベルまたは代替の固有電力レベルの適切な割振り電力レベルをＦＲＵ／ＩＰＭ装置に知らせる。ＦＲＵは、これに応えて電力レベル設定値を確認する。

シェルフ８０８が最初に電力を受け取ったとき、基板またはＦＲＵがホット・スワップされたとき、あるいは変更が適切であると基板またはＦＲＵが判断したときに、電力折衝が行われることがある。電力折衝は、４つの異なるメッセージに分割される。電力折衝シーケンスの最初のコマンドは、所望の電力および冷却レベルをロックするように装置に知らせるために、シェルフ８０８マネージャからＩＰＭコントローラ８１２に送られるＣｏｍｐｕｔｅＰｏｗｅｒＰｒｏｐｅｒｔｉｅｓコマンドである。ＩＰＭコントローラ８１２は、スパンド・スロットの数、ＩＰＭコントローラの位置、および管理消費電力を含むコマンドに応じて、データの一部分を返す。ＩＰＭコントローラは、また、ＣｏｍｐｕｔｅＰｏｗｅｒＰｒｏｐｅｒｔｉｅｓコマンドに応じて、ＧｅｔＰｏｗｅｒＬｅｖｅｌコマンドの受け取りを準備し、具体的には所望の電力レベルをキャッシュに入れる。シェルフ・マネージャは、この情報を使用して、ＦＲＵの所望の電力レベルとそれに対応する消費電力レベルを決定する。電力予算によってＦＲＵが電力レベルを変更できる場合には、シェルフ・マネージャは、ＳｅｔＰｏｗｅｒＬｅｖｅｌコマンドを送る。コマンドは、ペイロードをイネーブルまたはディスエーブルすることができる。

ＦＲＵが、電力レベルを変更したいとき、ＩＰＭコントローラ８１２は、ＩＰＭコントローラ８１２により、そのＦＲＵまたはすべてのＦＲＵのシェルフ・マネージャにＲｅｎｅｇｏｔｉａｔｅＰｏｗｅｒコマンドを送る。ＲｅｎｅｇｏｔｉａｔｅＰｏｗｅｒコマンドは、どのＦＲＵが電力レベルを再折衝したいかを指定する。コマンドは、シェルフ・マネージャ８１６に、ＦＲＵとの折衝を開始するように知らせる。再折衝が終わったら、シェルフ・マネージャは、ＩＰＭコントローラにＳｅｔＰｏｗｅｒＬｅｖｅｌコマンドを送ってその結果を伝える。

電力再折衝は、ＦＲＵまたは基板が、ＲｅｎｅｇｏｔｉａｔｅＰｏｗｅｒＬｅｖｅｌｓコマンドを使って新しい電力レベルを要求するときに始まる。シェルフ・マネージャは、ＦＲＵ／基板要求に肯定応答し、ＣｏｍｐｕｔｅＰｏｗｅｒＰｒｏｐｅｒｔｉｅｓコマンドを使って各ＦＲＵ／ＩＰＭ装置に照会する。ＦＲＵは、そのコマンドにスパンド・スロットの数、ＩＰＭ位置、および管理消費電力で応える。次に、電力レベルの取得または設定の遷移が行われる。

変換器アセンブリ８１２は、電力折衝および再折衝の様々な態様にアクセスしそれを監視するために使用することができる。

他のコマンドは、冷却管理操作のためのＧｅｔＦａｎＳｐｅｅｄＰｒｏｐｅｒｔｉｅｓコマンドとＧｅｔＦａｎＬｅｖｅｌコマンドを含む。変換器アセンブリ８１２は、様々なファン情報と診断ルーチンを監視することができる。

この開示は、様々な実施形態を説明しているが、これらの実施形態は、例示として理解されるべきであり、特許請求の範囲を限定しない。説明した実施形態の多くの変形、修正、追加および改良が可能である。例えば、当業者は、本明細書に開示した構造および方法を提供するために必要な段階を容易に実現し、また、プロセス・パラメータ、材料および寸法が単なる例であることを理解するであろう。パラメータ、材料および寸法は、特許請求の範囲内にある所望の構造ならびに修正を実現するために変更することができる。また、本明細書に開示した実施形態の変形と修正は、併記の特許請求の範囲内にある状態のまま行うことができる。例えば、開示したシステムまたはサーバは、ＰＩＣＭＧ３．０仕様に準拠するものとして示されている。他の例は、他の規格に準拠することもあり、規格に部分的に準拠することもあり、複数の規格の一部分またはすべてに準拠することもあり、あるいは規格に準拠しないこともある。同様に、説明は、変換器アセンブリを使って監視し試験することができる特定の信号を具体的に説明している。実施形態によっては、様々な信号を試験することができ、あるいは本明細書に示した特定の信号、現象および状態の試験を実施できないことがある。開示したシステムは、アクセス機能と監視機能をＩ²Ｃバスによって実行するように説明されている。他の実施形態において、他のバスが、アクセスされ監視されることがある。いくつかの実施形態において、信号は、バスでないラインまたは試験ポイントからアクセスすることができる。

特定のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠するフォームファクタと信号を有する構成要素を、異なる規格により構成されたバックプレーンに接続するために使用することができる変換器アセンブリの実施形態を示す概略図である。変換器基板、後部移行モジュール（ＲＴＭ）、および標準構成によるバックプレーンを示す概略図である。変換器基板、後部移行モジュール（ＲＴＭ）、および標準構成によるバックプレーンを示す概略図である。変換器基板、後部移行モジュール（ＲＴＭ）、および標準構成によるバックプレーンを示す概略図である。ＰＩＣＭＧ２．１６および３．０仕様によるプリント回路基板のフォームファクタを示す概略図である。シェルフ・レベルの実施形態と複数のシェルフを備えたフレーム・レベルの実施形態の例を示す概略図である。シェルフ・レベルの実施形態と複数のシェルフを備えたフレーム・レベルの実施形態の例を示す概略図である。第１ゾーンのバックプレーン・コネクタの接点割当てを示す図である。Ｉ²Ｃバス上で信号を送るためのデータとタイミング信号の例を示すビット図である。図６Ａに関連するタイミング図である。１²Ｃバス上でデータを送るプログラムされたプロセスまたは方法の例を示す概略的フローチャートである。要素またはブレードを受け入れることができかつ前述の変換器アセンブリを使用して試験することができる、サーバなどの管理システムの例を示す概略的なブロック図である。

符号の説明

１０２バックプレーン・インタフェース
１０４構成要素インタフェース
１１０制御要素
１００変換器アセンブリ
１０６表示装置インタフェース

Claims

変換器アセンブリにおいて、
第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠するバックプレーンに対するバックプレーン・インタフェースと、
第２のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠する構成要素に結合することができる構成要素インタフェースと、
前記バックプレーン・インタフェースと前記構成要素インタフェースの間に結合された制御要素と、
を備え、前記制御要素が、前記構成要素インタフェースと前記バックプレーン・インタフェース間で接続ラインと信号をプログラム可能に経路指定することができることを特徴とする変換器アセンブリ。
前記第２のオープン・アーキテクチャ・モジュール式計算処理システム規格と前記第１のオープン・アーキテクチャ・モジュール式計算処理システム規格が、異なるフォームファクタを有することを特徴とする請求項１に記載の変換器アセンブリ。
前記バックプレーンが、双方向２線式バスを含む少なくとも１つのチャネルを有し、
前記制御要素が、前記双方向２線式バスをスヌープし、前記双方向２線式バス上のデータを可読フォーマットに変換することを特徴とする請求項１に記載の変換器アセンブリ。
前記双方向２線式バスは集積回路間（Ｉ²Ｃ）バスであり、前記２線式バスが、シリアル・データ・ライン（ＳＤＡ）とシリアル・クロック・ライン（ＳＣＬ）とを有することを特徴とする請求項３に記載の変換器アセンブリ。
ＳＴＡＲＴビットを検出するために前記ＳＤＡが前記ＳＣＬ上でローないし非活動状態になることを監視し、データ・バイトを捕捉し、表示用の表示装置インタフェースに１６進文字を送り、ＡＣＫ／ＮＡＣＫを捕捉し、ＡＣＫの後でＳＴＯＰビットを判定し、ＳＴＯＰビットを判定した場合、ループして別のデータ・バイトを捕捉することによって、Ｉ²Ｃバスをスヌープするプロセスを前記制御要素内で実行することができることを特徴とする請求項４に記載の変換器アセンブリ。
前記制御要素は、前記構成要素インタフェースに差し込むことができる複数タイプの構成要素の試験機能を最適化するようにプログラム可能であることを特徴とする請求項１に記載の変換器アセンブリ。
様々な試験機能をダウンロードし、前記構成要素インタフェースに挿入することができる複数タイプの構成要素の試験機能を最適化するために、前記制御要素がダウンロード可能なプログラムによってプログラムすることができることを特徴とする請求項６に記載の変換器アセンブリ。
前記制御要素は、アドレス信号、クロック信号、データ信号、チップ信号、リング信号、グランド信号、イネーブル信号、および電力レールからなるグループから選択された信号を監視することができることを特徴とする請求項１に記載の変換器アセンブリ。
前記変換器が、ＰＣＩインダストリアル・コンピュータ・マニュファクチャーズ・グループ（ＰＩＣＭＧ）仕様に準拠する機械特性と信号特性を有し、前記第１のオープン・アーキテクチャ・モジュール式計算処理システム規格がＰＩＣＭＧ３．０規格に準拠し、前記第２のオープン・アーキテクチャ・モジュール式計算処理システム規格が前記ＰＩＣＭＧ２．１６規格に準拠することを特徴とする請求項１に記載の変換器アセンブリ。
変換器アセンブリにおいて、
第１のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠し、双方向２線式バスを含む少なくとも１つのチャネルを有するバックプレーンに対するバックプレーン・インタフェースと、
第２のオープン・アーキテクチャ・モジュール式計算処理システム規格に準拠する構成要素に結合することができる構成要素インタフェースと、
前記構成要素インタフェースと前記バックプレーン・インタフェースの間の接続ラインおよび信号を経路指定する複数の相互接続ラインと、
表示装置に結合することができる表示装置インタフェースと、
前記バックプレーン・インタフェース、前記構成要素インタフェース、および前記表示装置インタフェースに結合された制御要素と、
を備え、前記制御要素が、双方向２線式バスをスヌープし、前記双方向２線式バス上のデータを、前記表示装置インタフェースを介して表示用の可読フォーマットに変換することができることを特徴とする変換器アセンブリ。