JP2004327794A

JP2004327794A - Photoelectric conversion device, manufacturing method and radiation detection device

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Publication number: JP2004327794A
Application number: JP2003121615A
Authority: JP
Inventors: Toshiko Koike; 稔子小池
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2004-11-18
Anticipated expiration: 2023-04-25
Also published as: JP4424720B2

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem wherein a defective product, caused by warpage of a substrate due to stress is generated because stresses of an intrinsic semiconductor layer is increased, when the size of the substrate is increased. <P>SOLUTION: The film thickness of the intrinsic semiconductor layer 103 formed on a TFT part and a signal wiring part for reading out a signal from the TFT part is formed smaller than the film thickness of the intrinsic semiconductor layer 103 formed on a photoelectric conversion element part. The film thickness of the intrinsic semiconductor layer 103 formed on the TFT part, the signal wiring part for reading out a signal from the TFT part and a gate wiring part for driving a gate terminal of the TFT part is formed smaller than the film thickness of the intrinsic semiconductor layer 103, formed on the photoelectric conversion element part. The film thickness of the intrinsic semiconductor layer 103, formed on an intersecting part between the signal wiring part and the gate wiring part, is formed equal to the film thickness of the intrinsic semiconductor layer 103, formed on the photoelectric conversion element part. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の画素を有する光電変換装置、その製造方法、放射線検出装置に関するものである。
【０００２】
【従来の技術】
近年、水素化アモルファスシリコン（ａ−Ｓｉ）に代表される半導体材料を用いて、スキャナーやデジタル複写機、Ｘ線検出装置、光電変換装置等の読み取り素子や、スイッチＴＦＴを大面積の基板に１次元もしくは２次元に形成する半導体装置が実用化されている。
【０００３】
特に、ａ−Ｓｉは大面積基板に均一且つ低温で形成できるため安価なガラス基板を使用できる利点がある。しかも、ＴＦＴの半導体材料としてだけではなく、光電変換材料としても用いることができるため、光電変換半導体層とＴＦＴとを同時に形成できるという利点もあり、光電変換素子としてＭＩＳ型フォトダイオードを用いたものも実用化されている。
【０００４】
図１４はＴＦＴ８と光電変換素子７から成る複数の画素を有する光電変換装置の基本的な等価回路図である。同図において、ＴＦＴ８のゲート電極は共通のゲート配線（Ｖｇ）１に接続されており、Ｖｇ線はＴＦＴ８のオン、オフを制御するゲートドライバー２に接続されている。各ＴＦＴ８のソース又はドレイン電極は共通の信号配線（Ｓｉｇ）３に接続され、信号配線３はアンプＩＣ４に接続されている。また、バイアス配線（Ｖｓ）５は共通電極ドライバー６に接続されている。
【０００５】
信号配線３はＴＦＴ８及びゲート配線１とのクロス部により信号配線容量Ｃ２を形成し、光電変換装置においてＳｉｇ配線の出力は光電変換素子部のフォトダイオードの容量Ｃ１とＳｉｇ配線容量Ｃ２により決定される。即ち、入射光より光電変換素子に発生、蓄積された電荷はＴＦＴ８により容量Ｃ１及びＣ２に分配され、そのＳｉｇ線電位をアンプＩＣ４により読み出すことにより画像情報が得られる。
【０００６】
図１５は上述の光電変換装置の１画素の模式的平面図を示す。図１５では図１４と同一部分は同一符号を付している。即ち、１はゲート配線、３は信号配線、５はバイアス配線、７は光電変換素子部、８はＴＦＴ部である。
【０００７】
ここで、真性半導体層の膜厚は光電変換素子部では厚い方が感度が高く、ＴＦＴ部では薄い方が転送能力が向上する。即ち、ａ−Ｓｉを用いて光電変換半導体層とＴＦＴとを同時に形成する光電変換装置では、光電変換素子とＴＦＴとが真性半導体層の膜厚に関してトレードオフの関係にある。
【０００８】
このようにＴＦＴと光電変換素子を同一のレイヤーで形成するタイプの層構成では、それぞれの最適膜厚を選択するため、例えば、特開２００１−３２０４０号公報に記載されているように真性半導体層成膜後にエッチング等によりＴＦＴ部の真性半導体層を、光電変換素子部の真性半導体層よりも薄くする方法が採られている（特許文献１参照）。
【０００９】
図１７〜図１８は同公報の従来の製造方法の工程図を示す。図１７、図１８は１画素の断面図である。また、図１６は光電変換装置の製造に用いられるフォトマスクを示す。なお、図１７〜図１８は図１５のＡ、Ｂ、Ｃラインにおける断面図であり、Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部を示す。
【００１０】
（１）まず、ガラス基板（絶縁基板）上に第１の導電層１０１として、Ａｌ−Ｎｄ２５００Å、Ｍｏ３００Åをスパッターにより成膜する。
【００１１】
（２）図１６（ａ）に示すフォトマスクを用いてゲート配線及び光電変換素子の下電極を形成する。この時の模式的断面図を図１７（ａ）に示す。１００はガラス基板である。
【００１２】
（３）層間絶縁層及び真性半導体層として、ＳｉＮ膜１０２及びａ−Ｓｉ（ｉ）膜１０３をそれぞれ２０００Å／４０００Å、ＣＶＤにより成膜する。
【００１３】
（４）図１６（ｂ）に示すフォトマスクを用いてドライエッチングによりハーフエッチングを行い、ＴＦＴ部の真性半導体層１０３の膜厚を２０００Åとする。この時の模式的断面図を図１７（ｂ）に示す。
【００１４】
（５）酸化膜除去処理を行う。
【００１５】
（６）オーミックコンタクト層として、ａ−Ｓｉ（ｎ^＋）膜１０４、２００ÅをＣＶＤにより成膜する。
【００１６】
（７）図１６（ｃ）に示すフォトマスクを用いてドライエッチングによりコンタクトホールＣＨを形成する。図１７（ｃ）は模式的断面図を示す。
【００１７】
（８）第２の導電層１０５として、Ｍｏ／Ａｌ／Ｍｏをスパッターにより１５０Å／４０００Å／５００Å成膜する。
【００１８】
（９）図１６（ｄ）に示すフォトマスクを用いてウエットエッチングによりＶｓ配線を形成する。この時の模式的断面図を図１７（ｄ）に示す。
【００１９】
（１０）オーミックコンタクト層（ａ−Ｓｉ（ｎ^＋））上に導電層としてＩＴＯ膜１０６を４００Åスパッターにより成膜する。
【００２０】
（１１）図１６（ｅ）に示すフォトマスクを用いてウエットエッチングにより光電変換素子部の上電極を形成する。図１８（ａ）はこの時の模式的断面図を示す。
【００２１】
（１２）図１６（ｆ）に示すフォトマスクを用いてウエットエッチングによりＴＦＴ部のソースドレイン（ＳＤ）電極及びＳｉｇ配線を形成する。引き続いて、同レジストパターンを用いてドライエッチングによりＴＦＴチャネル部のａ−Ｓｉ（ｎ^＋）層１０４を除去する。この時の模式的断面図を図１８（ｂ）に示す。
【００２２】
（１３）図１６（ｇ）に示すフォトマスクを用いてドライエッチングにより素子間分離を行う。この時の模式的断面図を図１８（ｃ）に示す。その後、不図示の保護膜を積層する。
【００２３】
なお、Ｘ線検出装置として構成する場合には、光電変換装置のＸ線を受ける側にＸ線を可視光に変換する蛍光体を設けるのが一般的である。
【００２４】
【特許文献１】
特開２００１−３２０４０号公報
【００２５】
【発明が解決しようとする課題】
ところで、近年においては光電変換装置の基板サイズはコストとタクトの観点から大型化が進んでいる。しかしながら、基板サイズが大型化すると、真性半導体層の応力による基板のそりが原因で不良品が発生するという問題があった。特に、感度向上のため真性半導体層を厚くした場合には、そりの発生が顕著になる問題があった。
【００２６】
本発明は、上記従来の問題点に鑑みなされたもので、その目的は、基板上に大面積で成膜された真性半導体層の応力を分断し、基板のそりを解消することが可能な光電変換装置及びその製造方法、並びに放射線検出装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明は、上記目的を達成するため、基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置において、前記ＴＦＴ部と、前記ＴＦＴ部の信号を読み出す信号配線部との真性半導体層の膜厚が、前記光電変換素子部の真性半導体層の膜厚より薄いことを特徴とする。
【００２８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２９】
（第１の実施形態）
第１の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部及び信号配線部の真性半導体層をハーフエッチングすることによって、ＴＦＴ部及び信号配線部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。なお、本実施形態の光電変換装置は上述の膜厚の違い以外は図１４と同様である。
【００３０】
図１、図２は本実施形態の光電変換装置の製造方法を示す断面図、図３はその製造に用いるフォトマスクを示す平面図である。図１〜図３はいずれも１画素分を示す。始めに、本実施形態による光電変換装置の製造方法について説明する。なお、図１、図２は図４に示す１画素の模式的平面図のＡ、Ｂ、Ｃラインにおける断面図であり、Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部を示す。
【００３１】
（１）まず、第１の導電層１０１として、ガラス基板（絶縁基板）上にＡｌ−Ｎｄ２５００Å、Ｍｏ３００Åをスパッターにより成膜する。
【００３２】
（２）図３（ａ）に示すフォトマスクを用いてゲート配線及び光電変換素子の下電極を形成する。この時の模式的断面図を図１（ａ）に示す。１００はガラス基板である。
【００３３】
（３）層間絶縁層及び真性半導体層として、ＳｉＮ膜１０２／ａ−Ｓｉ（ｉ）膜１０３をそれぞれ２０００Å／４０００Å、ＣＶＤにより成膜する。
【００３４】
（４）図３（ｂ）に示すフォトマスクを用いてドライエッチングによりハーフエッチングを行い、ＴＦＴ部及び配線部分の真性半導体層の膜厚を２０００Åとする。この時の模式的断面図を図１（ｂ）に示す。
【００３５】
（５）酸化膜除去処理を行う。
【００３６】
（６）オーミックコンタクト層として、ａ−Ｓｉ（ｎ^＋）膜１０４、２００ÅをＣＶＤにより成膜する。
【００３７】
（７）図３（ｃ）に示すフォトマスクを用いてドライエッチングによりコンタクトホールＣＨを形成する。模式的断面図を図１（ｃ）に示す。
【００３８】
（８）第２の導電層として、Ｍｏ／Ａｌ／Ｍｏ１０５をスパッターにより１５０／４０００／５００Å成膜する。
【００３９】
（９）図３（ｄ）に示すフォトマスクを用いてウエットエッチングによりＶｓ配線（バイアス配線）を形成する。この時の模式的断面図を図１（ｄ）に示す。
【００４０】
（１０）オーミックコンタクト層（ａ−Ｓｉ（ｎ^＋））１０４上に導電層として、ＩＴＯ膜１０６、４００Åをスパッターにより成膜する。
【００４１】
（１１）図３（ｅ）に示すフォトマスクを用いてウエットエッチングにより光電変換素子部の上電極を形成する。この時の模式的断面図を図２（ａ）に示す。
【００４２】
（１２）図３（ｆ）に示すフォトマスクを用いてウエットエッチングによりＴＦＴ部のソースドレイン（ＳＤ）電極及びＳｉｇ配線（信号配線）を形成する。引き続いて、同レジストパターンを用いてドライエッチングによりＴＦＴチャネル部のａ−Ｓｉ（ｎ^＋）層１０４を除去する。この時の模式的断面図を図２（ｂ）に示す。
【００４３】
（１３）図３（ｇ）に示すフォトマスクを用いてドライエッチングにより素子間分離パターンを形成する。この時の模式的断面図を図２（ｃ）に示す。その後、不図示の保護膜を積層する。
【００４４】
図４は１画素の模式的平面図を示す。１はゲート配線、３は信号配線、５はバイアス配線、７は光電変換素子部、８はＴＦＴ部である。なお、２ｎｄマスク（図３（ｂ）のハーフエッチパターン）はＴＦＴチャネル配線よりも幅が大きい領域で、真性半導体層の段差（図中ａ部分）を形成する。これは、ＴＦＴ部のＳＤ配線の断線防止を考慮したものである。
【００４５】
本実施形態では、大型基板上に大面積で成膜された真性半導体層１０３をＴＦＴ部の最適膜厚を選択するためにハーフエッチングを行う工程で、信号配線部もエッチングすることにより、真性半導体層１０３をスリット状に薄く加工している。即ち、真性半導体層１０３のスリット状に薄くした部分で応力が分断されるため、真性半導体層１０３の膜厚によって生じる応力を緩和することが出来る。
【００４６】
従って、工程の初期段階（２ｎｄマスク）で応力を分断できるので、後工程でのガラス基板のそりによる不良品の発生を抑制でき、高性能な光電変換装置の安定生産が可能となる。
【００４７】
（第２の実施形態）
次に、本発明の第２実施形態について説明する。第２の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部及び信号配線部、ゲート配線部の真性半導体層をハーフエッチングすることによって、ＴＦＴ部及び信号配線部、ゲート配線部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。他は第１の実施形態と同様である。
【００４８】
第１の実施形態との製造方法の違いは、２ｎｄマスク（第１の実施形態の図３（ｂ）のフォトマスク）のパターン形状が異なっているだけで、その他は第１の実施形態と同様である。図５は第２の実施形態で用いる２ｎｄフォトマスクの平面図を示す。図３（ｂ）との違いは信号配線部だけでなくゲート配線部の真性半導体層もハーフエッチングする点である。
【００４９】
図６は本実施形態で作製した１画素の模式的平面図、図７（ａ）〜（ｃ）は１画素の模式的断面図を示す。図６、図７では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。また、図７（ａ）は図６のＡ、Ｂ、Ｃラインにおける断面図、図７（ｂ）はＤラインにおける断面図、図７（ｃ）はＥラインにおける断面図である。図７のＡ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００５０】
本実施形態では、基板上に成膜された真性半導体層１０３を、ＴＦＴ部の最適膜厚を選択するためのハーフエッチング工程で、信号配線部とゲート線部もエッチングする。この結果、図７（ｂ）、（ｃ）に示すようにゲート配線部の真性半導体層１０３の膜厚が、図７（ａ）の光電変換素素子の真性半導体層１０３の膜厚より薄く形成される。
【００５１】
このように本実施形態では、ＴＦＴ部及び信号配線部だけでなく、ゲート配線部の真性半導体層１０３の膜厚を光電変換素子部の真性半導体層１０３の膜厚よりも薄くすることによって、真性半導体層１０３を格子状に薄く加工している。即ち、真性半導体層１０４の応力を信号配線部とゲート配線部で分断できるので、第１の実施形態に比べて更に応力を緩和することが出来る。従って、同様に工程の初期段階（２ｎｄマスク）で応力を分断できるので、後工程でのガラス基板のそりによる不良品の発生を抑制でき、高性能な光電変換装置の安定生産が可能となる。
【００５２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、光電変換素子部、信号配線部とゲート配線部との交差部を除くＴＦＴ部、信号配線部、ゲート配線部の真性半導体層をハーフエッチングすることで、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部、ＴＦＴ部の真性半導体層の膜厚を、光電変換素子部の真性半導体層の膜厚より薄くするものである。それ以外は第１の実施形態と同様である。
【００５３】
第１の実施形態との製造方法の違いは、２ｎｄフォトマスク（第１の実施形態の図３（ｂ）のフォトマスク）のパターン形状が異なるだけで、その他は第１の実施形態と同様である。図８は本実施形態で用いる２ｎｄフォトマスクの平面図を示す。
【００５４】
また、図９は１画素の模式的平面図、図１０（ａ）〜（ｃ）は１画素の模式的断面図を示す。図１０（ａ）は図９のＡ、Ｂ、Ｃラインにおける断面図、図１０（ｂ）はＤラインにおける断面図、図１０（ｃ）はＥラインにおける断面図を示す。図９、図１０では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００５５】
本実施形態では、大基板上に大面積で成膜された真性半導体層を、ＴＦＴ部の最適膜厚を選択するためのハーフエッチング工程で、光電変換素子部、信号配線部とゲート配線部との交差部を除く、ＴＦＴ部、信号配線部、ゲート配線部をエッチングする。
【００５６】
従って、図１０（ｂ）に示すように信号配線部とゲート配線部との交差部における真性半導体層１０３の膜厚は光電変換素子部の真性半導体層１０３の膜厚と同じある。また、その交差部を除く信号配線部、ゲート配線部、ＴＦＴ部の真性半導体層１０３の膜厚は、光電変換素子部の真性半導体層１０３の膜厚より薄く形成される。
【００５７】
本実施形態では、第２の実施形態と同様に応力の大きい真性半導体層を格子状に薄く形成することで、真性半導体層の応力を緩和でき、後工程のガラス基板のそりによる不良品の発生を抑制できる。また、信号配線部とゲート配線部との交差部の真性半導体層の膜厚を元のまま残すことで、信号配線部とゲート配線部との配線間リークを防止することが出来る。
【００５８】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態では、ＭＩＳ型＋ＴＦＴ光電変換装置において、ＴＦＴ部の真性半導体層をハーフエッチングした後に、次のフォトマスク（コンタクトホール形成用フォトマスク）を用いて光電変換素子部、ＴＦＴ部、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部のエッチングを行う。それ以外は第１の実施形態と同様である。
【００５９】
ここで、本実施形態では、ゲート配線上のＳｉ膜（層間絶縁層、真性半導体層、オーミックコンタクト層）をエッチングすることから、第１〜第３の実施のように第１の導電層１０１と第２の導電層１０５が同じ材料で、エッチング選択比がとれないような層構成では実施できない。本実施形態では、第１の導電層１０１としてＣｒ、３０００Åとする。
【００６０】
第１の実施形態との製造方法の違いは、２ｎｄフォトマスク（第１の実施形態の図３（ｂ））と３ｎｄフォトマスク（第１の実施形態の図３（ｃ））のパターン形状が異なるだけで、その他は第１の実施形態と同様である。図１１（ａ）は本実施形態で用いる２ｎｄフォトマスク、図１１（ｂ）は３ｎｄフォトマスクを示す平面図である。
【００６１】
図１２は作製した１画素の模式的平面図、図１３（ａ）〜（ｃ）は１画素の模式的断面図を示す。図１３（ａ）は図１２のＡ、Ｂ、Ｃラインにおける断面図、図１３（ｂ）はＤラインにおける断面図、図１３（ｃ）はＥラインにおける断面図を示す。図１２、図１３では第１の実施形態の図１、図２、図４と同一部分は同一符号を付している。Ａ領域は光電変換素子部、Ｂ領域はＴＦＴ部、Ｃ領域は信号配線部、Ｄ領域は信号配線部とゲート配線部との交差部、Ｅ領域はゲート配線部を示す。
【００６２】
本実施形態では、図１１（ａ）のフォトマスクを用いてＴＦＴ部の真性半導体層をエッチングした後、図１１（ｂ）のフォトマスクを用いてコンタクトホールを形成する工程で、信号配線部とゲート配線部との交差部を除く信号配線部、ゲート配線部をエッチングする。
【００６３】
従って、図１３（ａ）に示すように信号配線部の真性半導体層１０３、層間絶縁層１０２、オーミックコンタクト層１０４はない。また、図１３（ｃ）に示すようにゲート配線部における真性半導体層１０３、層間絶縁層１０２、オーミックコンタクト層１０４もエッチングされ、これらの層は残っていない。なお、図１３（ｂ）に示すように信号配線部とゲート配線部との交差部には、これらの層は残っている。
【００６４】
このように本実施形態では、ガラス基板上に成膜された応力の大きい真性半導体層１０３及び層間絶縁層１０２を、光電変換素子部、ＴＦＴ部、信号配線部とゲート配線部の交差部を除く信号配線部とゲート配線部でエッチングすることにより、真性半導体層の応力をゲート配線部と信号配線部で確実に分断することができる。
【００６５】
従って、第１〜第３の実施形態に比べて、真性半導体層１０３とさらに層間絶縁層１０２による応力も分断できるので、後工程でのガラス基板１００のそりによる不良品の発生を防止でき、高性能な光電変換装置の安定生産が可能となる。
【００６６】
なお、以上の実施形態では、光電変換装置の構成や製造方法について説明したが、これらの第１〜第４の実施形態の光電変換装置を用いて放射線検出装置を構成する場合には、それらの光電変換装置の放射線入射側に放射線を可視光に変換する蛍光体を設ければ良い。放射線としては、Ｘ線の他にα線、β線、γ線等を用いることができる。
【００６７】
次に、本発明の実施態様を以下に列挙する。
【００６８】
（実施態様１）基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置において、前記ＴＦＴ部と、前記ＴＦＴ部の信号を読み出す信号配線部との真性半導体層の膜厚が、前記光電変換素子部の真性半導体層の膜厚より薄いことを特徴とする光電変換装置。
【００６９】
（実施態様２）基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置において、前記ＴＦＴ部と、前記ＴＦＴ部の信号を読み出す信号配線部と、前記ＴＦＴのゲート端子を駆動するためのゲート配線部との真性半導体層の膜厚が、前記光電変換素子部の真性半導体層の膜厚より薄いことを特徴とする光電変換装置。
【００７０】
（実施態様３）前記信号配線部とゲート配線部との交差部の真性半導体層の膜厚は、前記光電変換素子部の真性半導体層の膜厚と等しいことを特徴とする実施態様２に記載の光電変換装置。
【００７１】
（実施態様４）前記信号配線部とゲート配線部との交差部を除いて、前記信号配線部とゲート配線部の真性半導体層及び絶縁層がないことを特徴とする実施態様２に記載の光電変換装置。
【００７２】
（実施態様５）実施態様１〜４のいずれか１項に記載の光電変換装置と、前記光電変換素子部の放射線入射側に設けられ、放射線を可視光に変換する蛍光体とを有することを特徴とする放射線検出装置。
【００７３】
（実施態様６）基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層を所定の膜厚にエッチングする際に、前記ＴＦＴ部の信号を読み出す信号配線部の真性半導体層の膜厚を同時に所定の膜厚にエッチングすることを特徴とする光電変換装置の製造方法。
【００７４】
（実施態様７）基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層の膜厚を所定の膜厚にエッチングする際に、前記ＴＦＴ部の信号を読み出す信号配線部の真性半導体層及び前記ＴＦＴのゲート端子を駆動するためのゲート配線部の真性半導体層の膜厚を同時に所定の膜厚にエッチングすることを特徴とする光電変換装置の製造方法。
【００７５】
（実施態様８）前記信号配線部とゲート配線部との交差部の真性半導体層の膜厚は、前記光電変換素子部の真性半導体層と等しいことを特徴とする実施態様７に記載の光電変換装置の製造方法。
【００７６】
（実施態様９）基板上に、光電変換素子部とＴＦＴ部が絶縁層、真性半導体層を含む複数の層を積層することによって構成され、且つ、前記基板上に前記光電変換素子部とＴＦＴ部を含む複数の画素が二次元に配列された光電変換装置の製造方法において、前記ＴＦＴ部の真性半導体層の膜厚を所定膜厚にエッチングした後、前記信号配線部とゲート配線部との真性半導体層及び絶縁層を除去することを特徴とする光電変換装置の製造方法。
【００７７】
（実施態様１０）前記信号配線部とゲート配線部との交差部の前記真性半導体層と絶縁層は、除去しないことを特徴とする実施態様９に記載の光電変換装置の製造方法。
【００７８】
【発明の効果】
以上説明したように本発明によれば、ＴＦＴ部だけでなく配線部分の真性半導体層の膜厚を光電変換素子部の真性半導体層の膜厚よりも薄くすることにより、基板上に成膜された真性半導体層の応力を分断できるので、基板のそりの発生を抑制でき、高性能な光電変換装置の安定した生産を実現することができる。
【図面の簡単な説明】
【図１】本発明による第１の実施形態の光電変換装置の製造方法を説明するための図である。
【図２】本発明による第１の実施形態の光電変換装置の製造方法を説明するための図である。
【図３】本発明の第１の実施形態に用いる１画素のフォトマスクを示す図である。
【図４】本発明の光電変換装置の１画素を示す平面図である。
【図５】本発明の第２の実施形態に用いる１画素のフォトマスクを示す図である。
【図６】本発明の第２の実施形態の１画素を示す平面図である。
【図７】図６のＡ〜Ｅラインにおける断面図である。
【図８】本発明の第３の実施形態に用いる１画素のフォトマスクを示す図である。
【図９】本発明の第３の実施形態の１画素を示す平面図である。
【図１０】図９のＡ〜Ｅラインにおける断面図である。
【図１１】本発明の第４の実施形態に用いる１画素のフォトマスクを示す図である。
【図１２】本発明の第４の実施形態の１画素を示す平面図である。
【図１３】本発明の第４の実施形態の１画素を示す断面図である。
【図１４】従来例の代表的な光電変換装置を示す等価回路図である。
【図１５】従来例の光電変換装置の１画素を示す平面図である。
【図１６】従来の光電変換装置の製造に用いられる１画素のフォトマスクを示す図である。
【図１７】従来の光電変換装置の製造方法を説明するための１画素分の断面図である。
【図１８】従来の光電変換装置の製造方法を説明するための１画素分の断面図である。
【符号の説明】
１ゲート配線
２ゲートドライバー
３信号配線
４アンプＩＣ
５バイアス配線
６共通電極ドライバー
７光電変換素子
８ＴＦＴ
１００ガラス基板
１０１第１の導電層
１０２層間絶縁層
１０３真性半導体層
１０４オーミックコンタクト層
１０５第２の導電層
１０６ＩＴＯ膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a photoelectric conversion device having a plurality of pixels, a method for manufacturing the same, and a radiation detection device.
[0002]
[Prior art]
In recent years, using semiconductor materials typified by hydrogenated amorphous silicon (a-Si), reading elements such as scanners, digital copiers, X-ray detectors, and photoelectric converters, and switch TFTs on large-area substrates have been widely used. Semiconductor devices formed two-dimensionally or two-dimensionally have been put to practical use.
[0003]
In particular, since a-Si can be formed uniformly and at low temperature on a large-area substrate, there is an advantage that an inexpensive glass substrate can be used. Moreover, since it can be used not only as a semiconductor material of a TFT but also as a photoelectric conversion material, there is an advantage that a photoelectric conversion semiconductor layer and a TFT can be simultaneously formed. Has also been put to practical use.
[0004]
FIG. 14 is a basic equivalent circuit diagram of a photoelectric conversion device having a plurality of pixels including a TFT 8 and a photoelectric conversion element 7. In the figure, the gate electrode of the TFT 8 is connected to a common gate wiring (Vg) 1, and the Vg line is connected to a gate driver 2 for controlling the turning on and off of the TFT 8. The source or drain electrode of each TFT 8 is connected to a common signal line (Sig) 3, and the signal line 3 is connected to an amplifier IC 4. The bias wiring (Vs) 5 is connected to a common electrode driver 6.
[0005]
The signal wiring 3 forms a signal wiring capacitance C2 by a cross portion of the TFT 8 and the gate wiring 1, and the output of the Sig wiring in the photoelectric conversion device is determined by the capacitance C1 of the photodiode of the photoelectric conversion element and the Sig wiring capacitance C2. . That is, the charge generated and accumulated in the photoelectric conversion element from the incident light is distributed to the capacitors C1 and C2 by the TFT 8, and the Sig line potential is read out by the amplifier IC4 to obtain image information.
[0006]
FIG. 15 is a schematic plan view of one pixel of the above-described photoelectric conversion device. In FIG. 15, the same parts as those in FIG. 14 are denoted by the same reference numerals. That is, 1 is a gate wiring, 3 is a signal wiring, 5 is a bias wiring, 7 is a photoelectric conversion element section, and 8 is a TFT section.
[0007]
Here, the thicker the intrinsic semiconductor layer in the photoelectric conversion element portion, the higher the sensitivity, and the thinner the TFT portion, the higher the transfer capability. That is, in a photoelectric conversion device in which a photoelectric conversion semiconductor layer and a TFT are simultaneously formed using a-Si, the photoelectric conversion element and the TFT have a trade-off relationship with respect to the thickness of the intrinsic semiconductor layer.
[0008]
As described above, in the layer structure of the type in which the TFT and the photoelectric conversion element are formed in the same layer, in order to select the respective optimum film thicknesses, for example, as described in JP-A-2001-32040, an intrinsic semiconductor layer is used. A method is adopted in which the intrinsic semiconductor layer in the TFT section is made thinner than the intrinsic semiconductor layer in the photoelectric conversion element section by etching or the like after film formation (see Patent Document 1).
[0009]
17 and 18 show process diagrams of a conventional manufacturing method disclosed in the publication. 17 and 18 are cross-sectional views of one pixel. FIG. 16 shows a photomask used for manufacturing a photoelectric conversion device. 17 and 18 are cross-sectional views taken along lines A, B, and C in FIG. 15, in which A region indicates a photoelectric conversion element portion, B region indicates a TFT portion, and C region indicates a signal wiring portion.
[0010]
(1) First, as a first conductive layer 101, Al—Nd 2500 Ｍ and Mo 300 Å are formed on a glass substrate (insulating substrate) by sputtering.
[0011]
(2) A gate wiring and a lower electrode of a photoelectric conversion element are formed using the photomask shown in FIG. FIG. 17A is a schematic cross-sectional view at this time. 100 is a glass substrate.
[0012]
(3) As an interlayer insulating layer and an intrinsic semiconductor layer, a SiN film 102 and an a-Si (i) film 103 are formed by CVD at 2000/4000 °, respectively.
[0013]
(4) Half etching is performed by dry etching using the photomask shown in FIG. 16B, and the thickness of the intrinsic semiconductor layer 103 in the TFT portion is set to 2000 Å. A schematic cross-sectional view at this time is shown in FIG.
[0014]
(5) An oxide film removal process is performed.
[0015]
(6) As an ohmic contact layer, an a-Si (n ⁺ ) film 104, 200 ° is formed by CVD.
[0016]
(7) A contact hole CH is formed by dry etching using the photomask shown in FIG. FIG. 17C shows a schematic sectional view.
[0017]
(8) As the second conductive layer 105, Mo / Al / Mo is deposited to a thickness of 150/4000/500 by sputtering.
[0018]
(9) A Vs wiring is formed by wet etching using the photomask shown in FIG. FIG. 17D shows a schematic sectional view at this time.
[0019]
(10) An ITO film 106 is formed as a conductive layer on the ohmic contact layer (a-Si (n ⁺ )) by 400 ° sputtering.
[0020]
(11) The upper electrode of the photoelectric conversion element portion is formed by wet etching using the photomask shown in FIG. FIG. 18A is a schematic sectional view at this time.
[0021]
(12) A source / drain (SD) electrode and a Sig wiring of the TFT portion are formed by wet etching using the photomask shown in FIG. Subsequently, the a-Si (n ⁺ ) layer 104 in the TFT channel portion is removed by dry etching using the same resist pattern. A schematic cross-sectional view at this time is shown in FIG.
[0022]
(13) Isolation between elements is performed by dry etching using the photomask shown in FIG. A schematic cross-sectional view at this time is shown in FIG. After that, a protection film (not shown) is laminated.
[0023]
In the case where the photoelectric conversion device is configured as an X-ray detection device, a phosphor that converts X-rays into visible light is generally provided on the X-ray receiving side of the photoelectric conversion device.
[0024]
[Patent Document 1]
JP 2001-32040 A
[Problems to be solved by the invention]
By the way, in recent years, the substrate size of the photoelectric conversion device has been increasing from the viewpoint of cost and tact. However, when the substrate size is increased, there is a problem that a defective product is generated due to the warpage of the substrate due to the stress of the intrinsic semiconductor layer. In particular, when the thickness of the intrinsic semiconductor layer is increased in order to improve the sensitivity, there is a problem that warpage is remarkably generated.
[0026]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described conventional problems, and has as its object to separate the stress of an intrinsic semiconductor layer formed over a large area on a substrate and to eliminate the warpage of the substrate. An object of the present invention is to provide a conversion device, a manufacturing method thereof, and a radiation detection device.
[0027]
[Means for Solving the Problems]
In order to achieve the above object, the present invention has a structure in which a photoelectric conversion element portion and a TFT portion are formed by stacking a plurality of layers including an insulating layer and an intrinsic semiconductor layer on a substrate, and the photoelectric conversion element portion and the TFT portion are formed on the substrate. In a photoelectric conversion device in which a plurality of pixels including a conversion element portion and a TFT portion are two-dimensionally arranged, the thickness of an intrinsic semiconductor layer of the TFT portion and a signal wiring portion for reading a signal of the TFT portion is equal to or smaller than that of the photoelectric conversion device. It is characterized in that it is thinner than the thickness of the intrinsic semiconductor layer of the conversion element portion.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[0029]
(1st Embodiment)
In the first embodiment, in the MIS + TFT photoelectric conversion device, the intrinsic semiconductor layers of the TFT portion and the signal wiring portion are half-etched to reduce the thickness of the intrinsic semiconductor layers of the TFT portion and the signal wiring portion. The thickness is made thinner than the thickness of the intrinsic semiconductor layer in the portion. Note that the photoelectric conversion device of this embodiment is the same as FIG. 14 except for the difference in the film thickness described above.
[0030]
1 and 2 are cross-sectional views illustrating a method for manufacturing the photoelectric conversion device of the present embodiment, and FIG. 3 is a plan view illustrating a photomask used for the manufacture. 1 to 3 show one pixel. First, the method for manufacturing the photoelectric conversion device according to the present embodiment will be described. 1 and 2 are cross-sectional views taken along lines A, B, and C of the schematic plan view of one pixel shown in FIG. 4, in which A region is a photoelectric conversion element portion, B region is a TFT portion, and C region is a signal region. 2 shows a wiring section.
[0031]
(1) First, as the first conductive layer 101, Al—Nd 2500 ° and Mo 300 ° are formed on a glass substrate (insulating substrate) by sputtering.
[0032]
(2) A gate wiring and a lower electrode of a photoelectric conversion element are formed using the photomask shown in FIG. FIG. 1A is a schematic cross-sectional view at this time. 100 is a glass substrate.
[0033]
(3) A SiN film 102 / a-Si (i) film 103 is formed by CVD at 2000/4000 as an interlayer insulating layer and an intrinsic semiconductor layer, respectively.
[0034]
(4) Half etching is performed by dry etching using the photomask shown in FIG. A schematic cross-sectional view at this time is shown in FIG.
[0035]
(5) An oxide film removal process is performed.
[0036]
(6) As an ohmic contact layer, an a-Si (n ⁺ ) film 104, 200 ° is formed by CVD.
[0037]
(7) A contact hole CH is formed by dry etching using the photomask shown in FIG. FIG. 1C shows a schematic cross-sectional view.
[0038]
(8) As the second conductive layer, Mo / Al / Mo105 is deposited to a thickness of 150/4000/500 by sputtering.
[0039]
(9) A Vs wiring (bias wiring) is formed by wet etching using the photomask shown in FIG. FIG. 1D shows a schematic cross-sectional view at this time.
[0040]
(10) An ITO film 106, 400 （is formed as a conductive layer on the ohmic contact layer (a-Si (n ⁺ )) 104 by sputtering.
[0041]
(11) The upper electrode of the photoelectric conversion element portion is formed by wet etching using the photomask shown in FIG. FIG. 2A is a schematic cross-sectional view at this time.
[0042]
(12) A source / drain (SD) electrode and a Sig wiring (signal wiring) of the TFT portion are formed by wet etching using the photomask shown in FIG. Subsequently, the a-Si (n ⁺ ) layer 104 in the TFT channel portion is removed by dry etching using the same resist pattern. FIG. 2B shows a schematic sectional view at this time.
[0043]
(13) An element isolation pattern is formed by dry etching using the photomask shown in FIG. FIG. 2C shows a schematic sectional view at this time. After that, a protection film (not shown) is laminated.
[0044]
FIG. 4 is a schematic plan view of one pixel. Reference numeral 1 denotes a gate wiring, 3 denotes a signal wiring, 5 denotes a bias wiring, 7 denotes a photoelectric conversion element unit, and 8 denotes a TFT unit. The 2nd mask (half-etch pattern in FIG. 3B) forms a step (a portion in the figure) of the intrinsic semiconductor layer in a region having a width larger than the TFT channel wiring. This is to prevent disconnection of the SD wiring of the TFT portion.
[0045]
In the present embodiment, the intrinsic semiconductor layer 103 formed on a large substrate over a large area is subjected to half-etching in order to select the optimum film thickness of the TFT portion, and the signal wiring portion is also etched, whereby the intrinsic semiconductor layer 103 is etched. The layer 103 is thinly processed into a slit shape. That is, since the stress is divided at the portion of the intrinsic semiconductor layer 103 which is thinned in a slit shape, the stress caused by the thickness of the intrinsic semiconductor layer 103 can be reduced.
[0046]
Therefore, the stress can be divided at the initial stage of the process (2nd mask), so that the occurrence of defective products due to the warpage of the glass substrate in the subsequent process can be suppressed, and stable production of a high-performance photoelectric conversion device can be achieved.
[0047]
(Second embodiment)
Next, a second embodiment of the present invention will be described. In the second embodiment, in the MIS + TFT photoelectric conversion device, the intrinsic semiconductor layers of the TFT section, the signal wiring section, and the gate wiring section are half-etched to thereby form the intrinsic semiconductor layers of the TFT section, the signal wiring section, and the gate wiring section. Is made thinner than the thickness of the intrinsic semiconductor layer of the photoelectric conversion element portion. Others are the same as the first embodiment.
[0048]
The difference between the second embodiment and the first embodiment is that only the pattern shape of the second mask (the photomask of FIG. 3B of the first embodiment) is different from that of the first embodiment. It is. FIG. 5 is a plan view of a 2nd photomask used in the second embodiment. The difference from FIG. 3B is that not only the signal wiring part but also the intrinsic semiconductor layer of the gate wiring part is half-etched.
[0049]
FIG. 6 is a schematic plan view of one pixel manufactured in this embodiment, and FIGS. 7A to 7C are schematic cross-sectional views of one pixel. 6 and 7, the same parts as those in FIGS. 1, 2 and 4 of the first embodiment are denoted by the same reference numerals. 7A is a cross-sectional view taken along line A, B, and C in FIG. 6, FIG. 7B is a cross-sectional view taken along line D, and FIG. 7C is a cross-sectional view taken along line E. In FIG. 7, an area A indicates a photoelectric conversion element section, an area B indicates a TFT section, an area C indicates a signal wiring section, an area D indicates an intersection between the signal wiring section and the gate wiring section, and an area E indicates a gate wiring section.
[0050]
In this embodiment, the signal wiring portion and the gate line portion are also etched in the intrinsic semiconductor layer 103 formed on the substrate in a half-etching step for selecting an optimum thickness of the TFT portion. As a result, as shown in FIGS. 7B and 7C, the thickness of the intrinsic semiconductor layer 103 in the gate wiring portion is formed smaller than the thickness of the intrinsic semiconductor layer 103 of the photoelectric conversion element in FIG. 7A. Is done.
[0051]
As described above, in the present embodiment, the intrinsic semiconductor layer 103 in the gate wiring section as well as the TFT section and the signal wiring section is made thinner than the intrinsic semiconductor layer 103 in the photoelectric conversion element section. The semiconductor layer 103 is thinly processed in a lattice shape. That is, since the stress of the intrinsic semiconductor layer 104 can be divided between the signal wiring portion and the gate wiring portion, the stress can be further reduced as compared with the first embodiment. Accordingly, the stress can be similarly divided at the initial stage of the process (2nd mask), so that the occurrence of defective products due to the warpage of the glass substrate in the subsequent process can be suppressed, and stable production of a high-performance photoelectric conversion device can be achieved.
[0052]
(Third embodiment)
Next, a third embodiment of the present invention will be described. In the third embodiment, in the MIS + TFT photoelectric conversion device, the intrinsic semiconductor layers of the photoelectric conversion element portion, the TFT portion, the signal wiring portion, and the gate wiring portion excluding the intersection of the signal wiring portion and the gate wiring portion are half-etched. By doing so, the thickness of the intrinsic semiconductor layer of the signal wiring portion, the gate wiring portion, and the TFT portion excluding the intersection of the signal wiring portion and the gate wiring portion is made smaller than the thickness of the intrinsic semiconductor layer of the photoelectric conversion element portion. Things. Other than that, it is the same as the first embodiment.
[0053]
The difference from the first embodiment in the manufacturing method is the same as that of the first embodiment except that the pattern shape of the second photomask (the photomask of FIG. 3B of the first embodiment) is different. is there. FIG. 8 is a plan view of a second photomask used in the present embodiment.
[0054]
FIG. 9 is a schematic plan view of one pixel, and FIGS. 10A to 10C are schematic cross-sectional views of one pixel. 10A is a cross-sectional view taken along line A, B, and C in FIG. 9, FIG. 10B is a cross-sectional view taken along line D, and FIG. 10C is a cross-sectional view taken along line E. 9 and 10, the same parts as those in FIGS. 1, 2 and 4 of the first embodiment are denoted by the same reference numerals. A region indicates a photoelectric conversion element portion, B region indicates a TFT portion, C region indicates a signal wiring portion, D region indicates an intersection between the signal wiring portion and the gate wiring portion, and E region indicates a gate wiring portion.
[0055]
In the present embodiment, an intrinsic semiconductor layer formed over a large substrate over a large area is subjected to a half-etching step for selecting an optimal film thickness of a TFT portion, and the photoelectric conversion element portion, a signal wiring portion, and a gate wiring portion. The TFT portion, the signal wiring portion, and the gate wiring portion, excluding the intersections of, are etched.
[0056]
Therefore, as shown in FIG. 10B, the thickness of the intrinsic semiconductor layer 103 at the intersection of the signal wiring portion and the gate wiring portion is the same as the thickness of the intrinsic semiconductor layer 103 in the photoelectric conversion element portion. The thickness of the intrinsic semiconductor layer 103 in the signal wiring portion, the gate wiring portion, and the TFT portion excluding the intersection is formed to be smaller than the thickness of the intrinsic semiconductor layer 103 in the photoelectric conversion element portion.
[0057]
In the present embodiment, the stress of the intrinsic semiconductor layer can be relaxed by forming the intrinsic semiconductor layer having a large stress in a lattice shape like the second embodiment, and the occurrence of defective products due to the warpage of the glass substrate in the later process. Can be suppressed. In addition, by leaving the thickness of the intrinsic semiconductor layer at the intersection of the signal wiring portion and the gate wiring portion as it is, leakage between wirings between the signal wiring portion and the gate wiring portion can be prevented.
[0058]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. In the fourth embodiment, in the MIS + TFT photoelectric conversion device, after the intrinsic semiconductor layer of the TFT portion is half-etched, a photoelectric conversion element portion, a TFT portion, and a next photomask (photomask for forming a contact hole) are used. Etching is performed on the signal wiring portion and the gate wiring portion except for the intersection between the signal wiring portion and the gate wiring portion. Other than that, it is the same as the first embodiment.
[0059]
Here, in the present embodiment, since the Si film (interlayer insulating layer, intrinsic semiconductor layer, ohmic contact layer) on the gate wiring is etched, the first conductive layer 101 is formed as in the first to third embodiments. The second conductive layer 105 cannot be implemented with the same material and a layer configuration in which an etching selectivity cannot be obtained. In this embodiment, the first conductive layer 101 is made of Cr and 3000 °.
[0060]
The difference in the manufacturing method from the first embodiment is that the pattern shapes of the 2nd photomask (FIG. 3B of the first embodiment) and the 3rd photomask (FIG. 3C of the first embodiment) are different. The rest is the same as the first embodiment except for the difference. FIG. 11A is a plan view showing a 2nd photomask used in the present embodiment, and FIG. 11B is a plan view showing a 3nd photomask.
[0061]
FIG. 12 is a schematic plan view of one pixel manufactured, and FIGS. 13A to 13C are schematic cross-sectional views of one pixel. 13A is a cross-sectional view taken along line A, B, and C in FIG. 12, FIG. 13B is a cross-sectional view taken along line D, and FIG. 13C is a cross-sectional view taken along line E. 12 and 13, the same parts as those in FIGS. 1, 2 and 4 of the first embodiment are denoted by the same reference numerals. A region indicates a photoelectric conversion element portion, B region indicates a TFT portion, C region indicates a signal wiring portion, D region indicates an intersection between the signal wiring portion and the gate wiring portion, and E region indicates a gate wiring portion.
[0062]
In the present embodiment, after the intrinsic semiconductor layer in the TFT portion is etched using the photomask of FIG. 11A, a contact hole is formed using the photomask of FIG. The signal wiring portion and the gate wiring portion excluding the intersection with the gate wiring portion are etched.
[0063]
Therefore, as shown in FIG. 13A, there is no intrinsic semiconductor layer 103, interlayer insulating layer 102, and ohmic contact layer 104 in the signal wiring portion. Further, as shown in FIG. 13C, the intrinsic semiconductor layer 103, the interlayer insulating layer 102, and the ohmic contact layer 104 in the gate wiring portion are also etched, and these layers do not remain. Note that these layers remain at the intersection of the signal wiring portion and the gate wiring portion as shown in FIG.
[0064]
As described above, in this embodiment, the intrinsic semiconductor layer 103 and the interlayer insulating layer 102 having a large stress formed on the glass substrate are removed from the photoelectric conversion element portion, the TFT portion, and the intersection of the signal wiring portion and the gate wiring portion. By etching the signal wiring portion and the gate wiring portion, the stress of the intrinsic semiconductor layer can be reliably divided between the gate wiring portion and the signal wiring portion.
[0065]
Therefore, as compared with the first to third embodiments, the stress caused by the intrinsic semiconductor layer 103 and the interlayer insulating layer 102 can also be divided, so that the occurrence of defective products due to the warpage of the glass substrate 100 in a later process can be prevented, and Stable production of high-performance photoelectric conversion devices becomes possible.
[0066]
In the above embodiments, the configuration and the manufacturing method of the photoelectric conversion device have been described. However, when the radiation detection device is configured using the photoelectric conversion devices of the first to fourth embodiments, those components are not described. A phosphor for converting radiation into visible light may be provided on the radiation incident side of the photoelectric conversion device. As the radiation, α-rays, β-rays, γ-rays and the like can be used in addition to X-rays.
[0067]
Next, embodiments of the present invention will be listed below.
[0068]
(Embodiment 1) A photoelectric conversion element portion and a TFT portion are formed by stacking a plurality of layers including an insulating layer and an intrinsic semiconductor layer on a substrate, and the photoelectric conversion element portion and the TFT portion are formed on the substrate. In a photoelectric conversion device in which a plurality of pixels are two-dimensionally arranged, a thickness of an intrinsic semiconductor layer of the TFT portion and a signal wiring portion for reading a signal of the TFT portion is equal to that of the intrinsic semiconductor layer of the photoelectric conversion element portion. A photoelectric conversion device characterized by being thinner than a layer thickness.
[0069]
(Embodiment 2) A photoelectric conversion element portion and a TFT portion are formed by stacking a plurality of layers including an insulating layer and an intrinsic semiconductor layer on a substrate, and the photoelectric conversion element portion and the TFT portion are formed on the substrate. In a photoelectric conversion device in which a plurality of pixels including a TFT are two-dimensionally arranged, the intrinsic characteristics of the TFT portion, a signal wiring portion for reading a signal of the TFT portion, and a gate wiring portion for driving a gate terminal of the TFT are provided. A photoelectric conversion device, wherein a thickness of a semiconductor layer is smaller than a thickness of an intrinsic semiconductor layer of the photoelectric conversion element portion.
[0070]
(Embodiment 3) The embodiment 2 characterized in that the thickness of the intrinsic semiconductor layer at the intersection of the signal wiring section and the gate wiring section is equal to the thickness of the intrinsic semiconductor layer of the photoelectric conversion element section. Photoelectric conversion device.
[0071]
(Embodiment 4) The photoelectric conversion device according to embodiment 2, wherein there is no intrinsic semiconductor layer and no insulating layer in the signal wiring portion and the gate wiring portion except for the intersections between the signal wiring portion and the gate wiring portion. Conversion device.
[0072]
(Embodiment 5) The photoelectric conversion device according to any one of Embodiments 1 to 4, and a phosphor that is provided on a radiation incident side of the photoelectric conversion element unit and converts radiation into visible light. Characteristic radiation detection device.
[0073]
(Embodiment 6) A photoelectric conversion element portion and a TFT portion are formed by stacking a plurality of layers including an insulating layer and an intrinsic semiconductor layer on a substrate, and the photoelectric conversion element portion and the TFT portion are formed on the substrate. In a method of manufacturing a photoelectric conversion device in which a plurality of pixels including a two-dimensional array are arranged, when the intrinsic semiconductor layer of the TFT part is etched to a predetermined thickness, the intrinsic property of a signal wiring part for reading a signal of the TFT part A method for manufacturing a photoelectric conversion device, wherein a thickness of a semiconductor layer is simultaneously etched to a predetermined thickness.
[0074]
(Embodiment 7) A photoelectric conversion element portion and a TFT portion are formed by stacking a plurality of layers including an insulating layer and an intrinsic semiconductor layer on a substrate, and the photoelectric conversion element portion and the TFT portion are formed on the substrate. In a method of manufacturing a photoelectric conversion device in which a plurality of pixels including two-dimensionally arranged, a signal wiring for reading out a signal of the TFT portion when etching the intrinsic semiconductor layer of the TFT portion to a predetermined thickness. A method of manufacturing a photoelectric conversion device, comprising simultaneously etching a thickness of an intrinsic semiconductor layer in a portion and a thickness of an intrinsic semiconductor layer in a gate wiring portion for driving a gate terminal of the TFT to a predetermined thickness.
[0075]
(Embodiment 8) The photoelectric conversion according to embodiment 7, wherein the thickness of the intrinsic semiconductor layer at the intersection of the signal wiring section and the gate wiring section is equal to the intrinsic semiconductor layer of the photoelectric conversion element section. Device manufacturing method.
[0076]
(Embodiment 9) A photoelectric conversion element portion and a TFT portion are formed by stacking a plurality of layers including an insulating layer and an intrinsic semiconductor layer on a substrate, and the photoelectric conversion element portion and the TFT portion are formed on the substrate. In the method for manufacturing a photoelectric conversion device in which a plurality of pixels including two-dimensionally arranged, the intrinsic semiconductor layer of the TFT portion is etched to a predetermined thickness, and then the intrinsic property of the signal wiring portion and the gate wiring portion is changed. A method for manufacturing a photoelectric conversion device, comprising removing a semiconductor layer and an insulating layer.
[0077]
(Embodiment 10) The method of manufacturing a photoelectric conversion device according to embodiment 9, wherein the intrinsic semiconductor layer and the insulating layer at the intersection of the signal wiring portion and the gate wiring portion are not removed.
[0078]
【The invention's effect】
As described above, according to the present invention, the thickness of the intrinsic semiconductor layer in the wiring portion as well as the TFT portion is made smaller than the thickness of the intrinsic semiconductor layer in the photoelectric conversion element portion, thereby forming a film on the substrate. Since the stress of the intrinsic semiconductor layer can be divided, warpage of the substrate can be suppressed, and stable production of a high-performance photoelectric conversion device can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a method for manufacturing a photoelectric conversion device according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a method for manufacturing the photoelectric conversion device according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a photomask of one pixel used in the first embodiment of the present invention.
FIG. 4 is a plan view showing one pixel of the photoelectric conversion device of the present invention.
FIG. 5 is a diagram illustrating a photomask of one pixel used in a second embodiment of the present invention.
FIG. 6 is a plan view illustrating one pixel according to a second embodiment of the present invention.
FIG. 7 is a cross-sectional view taken along line A-E in FIG.
FIG. 8 is a diagram illustrating a photomask of one pixel used in a third embodiment of the present invention.
FIG. 9 is a plan view illustrating one pixel according to a third embodiment of the present invention.
FIG. 10 is a sectional view taken along lines A to E in FIG. 9;
FIG. 11 is a diagram illustrating a photomask of one pixel used in a fourth embodiment of the present invention.
FIG. 12 is a plan view illustrating one pixel according to a fourth embodiment of the present invention.
FIG. 13 is a cross-sectional view illustrating one pixel according to a fourth embodiment of the present invention.
FIG. 14 is an equivalent circuit diagram showing a typical photoelectric conversion device of a conventional example.
FIG. 15 is a plan view showing one pixel of a conventional photoelectric conversion device.
FIG. 16 is a view showing a photomask of one pixel used for manufacturing a conventional photoelectric conversion device.
FIG. 17 is a cross-sectional view of one pixel for describing a method of manufacturing a conventional photoelectric conversion device.
FIG. 18 is a cross-sectional view of one pixel for describing a method of manufacturing a conventional photoelectric conversion device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Gate wiring 2 Gate driver 3 Signal wiring 4 Amplifier IC
5 Bias wiring 6 Common electrode driver 7 Photoelectric conversion element 8 TFT
REFERENCE SIGNS LIST 100 glass substrate 101 first conductive layer 102 interlayer insulating layer 103 intrinsic semiconductor layer 104 ohmic contact layer 105 second conductive layer 106 ITO film

Claims

A plurality of pixels each including a photoelectric conversion element portion and a TFT portion formed by stacking a plurality of layers including an insulating layer and an intrinsic semiconductor layer on a substrate, and including the photoelectric conversion element portion and a TFT portion on the substrate. Are two-dimensionally arranged, the thickness of the intrinsic semiconductor layer of the TFT portion and the signal wiring portion for reading out signals of the TFT portion is larger than the thickness of the intrinsic semiconductor layer of the photoelectric conversion element portion. A photoelectric conversion device characterized by being thin.