JP2004327036A - Semiconductor integrated circuit and inspection method of semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、ROMを内蔵した半導体集積回路について、このROMをテストするための技術に属する。 The present invention belongs to a technique for testing a ROM of a semiconductor integrated circuit having the ROM.
図4はROMを内蔵した半導体集積回路のテスト回路の従来の構成を示す図である。図4の構成では、テスト回路として、ROM51の入力側と出力側にセレクタ61,62,63が設けられている。各セレクタ61,62,63は入力Sが“H”のとき、端子Aの入力を選択出力する。
FIG. 4 is a diagram showing a conventional configuration of a test circuit of a semiconductor integrated circuit having a built-in ROM. In the configuration of FIG. 4,
ROM51のテストを行うときは、テスト信号TESTとして“H”を与える。これによって、外部端子IN1,IN2への入力データがROM51のアドレス入力ADDおよびリード入力READに供給される。そして、ROM51の出力DOが外部端子OUTから出力される。このように、従来は、ROM51の入出力を外部から直接的に制御可能にすることによって、ROM51のテストを実行していた。 When testing the ROM 51, "H" is given as the test signal TEST. As a result, the input data to the external terminals IN1 and IN2 are supplied to the address input ADD and the read input READ of the ROM 51. Then, the output DO of the ROM 51 is output from the external terminal OUT. As described above, conventionally, the test of the ROM 51 has been executed by directly controlling the input and output of the ROM 51 from the outside.
ところが、従来のように、ROMの入出力を外部から直接的に制御可能にすると、マイクロコード、秘密鍵やパスワードなどのような機密情報データをROMに実装した場合に、その実装した機密情報データが外部から容易に解読されてしまう、という問題が生じる。 However, if the input / output of the ROM can be directly controlled from the outside as in the past, if the confidential information data such as a microcode, a secret key or a password is mounted on the ROM, the mounted confidential information data Is easily decrypted from the outside.
また、従来のBIST(Built In Self Test)方式を利用した場合は、データの機密性は上述の例よりも高まるものの、機密情報データの内容を変更した場合に、半導体集積回路内に実装するBIST回路自体の構成も変更する必要がある。このため、開発工数やマスク設計費などが大幅に増大してしまう。 Further, when the conventional BIST (Built In Self Test) method is used, although the confidentiality of the data is higher than the above-described example, when the contents of the confidential information data are changed, the BIST implemented in the semiconductor integrated circuit is changed. The configuration of the circuit itself also needs to be changed. For this reason, development man-hours and mask design costs are greatly increased.
前記の問題に鑑み、本発明は、ROMを内蔵した半導体集積回路として、ROMに実装したデータの機密性を保ちつつ、ROMのテストを実行可能にすることを課題とする。 In view of the above problems, an object of the present invention is to enable a test of a ROM as a semiconductor integrated circuit having a built-in ROM while maintaining the confidentiality of data mounted on the ROM.
前記の課題を解決するために、請求項1の発明が講じた解決手段は、機密情報データを格納するROMと、このROMのテストを行うためのテスト回路とを内蔵した半導体集積回路として、前記機密情報データに所定の演算を施して得たチェック用冗長データを記憶する冗長データ記憶手段を備え、前記テスト回路は、前記ROMから読み出された機密情報データに対し、前記所定の演算に相当する演算を実行するチェック演算回路を有し、このチェック演算回路の演算結果と、前記冗長データ記憶手段に記憶されたチェック用冗長データとの比較を行うものである。
In order to solve the above-mentioned problem, a solution taken by the invention of
請求項1の発明によると、ROMから読み出された機密情報データに対し、テスト回路が有するチェック演算回路によって、チェック用冗長データ生成のための所定の演算に相当する演算が実行される。そして、冗長データ記憶手段に記憶されたチェック用冗長データと、チェック演算回路の演算結果とが比較される。これにより、機密情報データが半導体集積回路外部に読み出されることなく、データチェックが実現され、機密情報データの機密性を損なうことなく、ROMのテストを実行することができる。 According to the first aspect of the present invention, a check operation circuit included in the test circuit performs an operation corresponding to a predetermined operation for generating redundant data for checking on the confidential information data read from the ROM. Then, the check redundant data stored in the redundant data storage means is compared with the operation result of the check operation circuit. Thereby, the data check is realized without the confidential information data being read out of the semiconductor integrated circuit, and the ROM test can be executed without impairing the confidentiality of the confidential information data.
そして、請求項2の発明では、前記請求項1の半導体集積回路における冗長データ記憶手段は、前記ROMであるものとする。 According to a second aspect of the present invention, the redundant data storage means in the semiconductor integrated circuit of the first aspect is the ROM.
さらに、請求項3の発明では、前記請求項2の半導体集積回路におけるチェック用冗長データは、前記ROMにおいて、前記機密情報データと異なるアドレスに格納されているものとする。 Further, in the invention according to claim 3, the redundant data for checking in the semiconductor integrated circuit according to claim 2 is stored in the ROM at a different address from the confidential information data.
また、請求項4の発明では、前記請求項2の半導体集積回路におけるチェック用冗長データは、前記ROMにおいて、前記機密情報データと同一アドレスに格納されているものとする。 According to a fourth aspect of the present invention, the redundant data for checking in the semiconductor integrated circuit of the second aspect is stored in the ROM at the same address as the confidential information data.
また、請求項5の発明が講じた解決手段は、機密情報データを格納するROMを内蔵した半導体集積回路を検査する方法として、前記機密情報データに所定の演算を施して得たチェック用冗長データを予め当該半導体集積回路の冗長データ記憶手段に記憶させておく前処理と、前記ROMから機密情報データを読み出し、読み出した機密データに対し前記所定の演算に相当する演算を実行する処理と、前記冗長データ記憶手段からチェック用冗長データを読み出し、前記演算処理の結果と読み出したチェック用冗長データとを比較する処理とを備えたものである。 According to a fifth aspect of the present invention, there is provided a method for inspecting a semiconductor integrated circuit having a built-in ROM for storing confidential information data, the method comprising: performing a predetermined operation on the confidential information data; Pre-stored in a redundant data storage means of the semiconductor integrated circuit in advance, a process of reading confidential information data from the ROM, and performing an operation corresponding to the predetermined operation on the read confidential data; Reading the check redundant data from the redundant data storage means and comparing the result of the arithmetic processing with the read check redundant data.
以上のように本発明によると、機密情報データを格納するROMを内蔵した半導体集積回路において、ROMのテストを、そのROM内部の機密情報データの機密性を損なうことなく、実現することができる。 As described above, according to the present invention, in a semiconductor integrated circuit incorporating a ROM for storing confidential information data, a test of the ROM can be realized without impairing the confidentiality of the confidential information data in the ROM.
以下、本発明の一実施形態について、図面を参照して説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
図1は本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。図1に示す半導体集積回路は、マイクロコード、秘密鍵やパスワードなどの機密情報データの機密性を損なうことなく、ROM10のテストが実現可能に構成されている。
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to one embodiment of the present invention. The semiconductor integrated circuit shown in FIG. 1 is configured so that a test of the
図1において、(n+1)個の機密情報データすなわち機密情報データ(0)〜(n)が、ROM10の下位アドレスに実装されている。そして、各機密情報データ(0)〜(n)について、CRC(Cyclic Redundancy Check:巡回冗長検査)による冗長コードすなわちチェック用冗長データとしての機密CRCデータ(0)〜(n)が生成されており、これらは、冗長データ記憶手段としてのROM10の上位アドレスに実装されている。
In FIG. 1, (n + 1) pieces of confidential information data, that is, confidential information data (0) to (n) are mounted at lower addresses of the
ROM10のアドレス空間において、機密情報データ(0)〜(n)は、最下位アドレスから順に格納されており、機密CRCデータ(0)〜(n)は、最上位アドレスから順に格納されている。例えば、ROM10の最下位アドレスに格納された機密情報データ(0)に対する機密CRCデータ(0)は、ROM10の最上位アドレスに格納されている。このようなアドレス配置は、ROM10のコンプリメンタリチェックに適している。
In the address space of the
また、図1において、セレクタ21,22、アドレスデコーダ(ADEC)23、フリップフロップ(FF)24、チェック演算回路(CRC)25および比較回路(COMP)26によって、テスト回路が構成されている。また、論理回路ブロック(LOGIC)30は通常モードで用いられる回路ブロックである。
In FIG. 1, a test circuit is constituted by the
各セレクタ21,22は、入力Sが“H”(ハイレベル)になると、入力端子Aの入力を選択出力する。アドレスデコーダ23はテスト時に入力されるアドレス信号をデコードし、チェック演算回路25や比較回路26を制御する。チェック演算回路25はROM10から読み出された機密情報データに対し、機密CRCデータ生成の際の所定の演算に相当する演算を実行する。比較回路26は、チェック演算回路25の出力と、ROM10から読み出された機密CRCデータとを比較する。なお、CLKは、各回路ブロックの同期用クロック信号である。
Each of the
通常動作時は、テスト信号TESTは“L”(ロウレベル)になり、セレクタ21,22は入力端子Bの入力を選択する。すなわち、外部端子INA,INBからの入力データがROM10に与えられる。これらの入力データは、半導体集積回路内の別のブロックから供給される。また、ROM10の出力DOは、論理回路ブロック30に供給される。
During normal operation, the test signal TEST becomes “L” (low level), and the
一方、テスト時は、テスト信号TESTは“H”になり、セレクタ21,22は入力端子Aの入力を選択する。すなわち、外部端子IN1,IN2からの入力データが、ROM10のアドレス入力ADDおよびリード入力READに供給される。
On the other hand, during the test, the test signal TEST becomes “H”, and the
また、外部端子IN1からの入力データは、アドレスデコーダ23にも入力される。アドレスレコーダ23は、外部端子IN1からの入力データが、機密情報データが格納されているアドレス(address(0)〜(n) )を示すときは、出力AOUT1をイネーブル(“H”)にする。出力AOUT1が“H”になると、ROM10の出力DOの先にあるチェック演算回路25が1クロック遅れて動作を開始する。また、外部端子IN1からの入力データが、機密CRCデータが格納されているアドレス(address(n+1)〜(2n+1))を示すときは、アドレスデコーダ23は、出力AOUT2をイネーブル(“H”)にする。出力AOUT2が“H”になると、比較回路26は、チェック演算回路25の演算結果(IN1)と、ROM10から読み出された機密CRCデータ(IN2)との比較を実行する。そして、比較結果が一致したとき、出力信号RESULTをアサート(“H”)する。
The input data from the external terminal IN1 is also input to the
図2は図1に示す半導体集積回路のテスト時の動作を示すタイミングチャートである。 FIG. 2 is a timing chart showing the operation of the semiconductor integrated circuit shown in FIG. 1 during a test.
まず、ROM10のテストを行うモードにするために、テスト信号TESTを“H”にする。次に、外部端子IN1から、ROM10において機密情報データ(0)が格納されたアドレスaddress(0)を示す信号を入力するとともに、外部端子IN2から、ROM10のリード入力READがイネーブルになるように“H”を入力する。すると、次のクロック信号CLKの立ち上がりで、ROM10の出力DOとして機密情報データ(0)が読み出される。
First, the test signal TEST is set to “H” in order to set a mode for testing the
また、アドレスデコーダ23は、アドレスaddress(0)を示す信号が入力されたので、出力AOUT1として“H”を出力する。この信号“H”は、フリップフロップ24で1クロックラッチされた後、チェック演算回路25にイネーブル入力enとして供給される。これにより、チェック演算回路25は、ROM10から出力された機密情報データ(0)に対するCRC演算を開始する。
Further, the
チェック演算回路25がCRC演算を完了する1サイクル前に、外部端子IN1への入力データを、address(0)〜(n)以外の値に変更するとともに、外部端子IN2への入力データをネゲート(“L”)にする。すると、アドレスデコーダ23の出力AOUT1もネゲートされ、さらに1サイクル遅れてチェック演算回路25のイネーブル入力enもネゲートされる。これにより、チェック演算回路25の演算結果が出力OUTに保持される。
One cycle before the
次に、外部端子IN1から、機密情報データ(0)に対応する機密CRCデータ(0)が格納されたアドレスaddress(2n+1) を示す信号を入力するとともに、外部端子IN2から、ROM10のリード信号READがイネーブルになるように“H”を入力する。
Next, a signal indicating the address (2n + 1) at which the confidential CRC data (0) corresponding to the confidential information data (0) is stored is input from the external terminal IN1, and the
アドレスデコーダ23は、アドレスaddress(2n+1) を示す信号が入力されたので、出力AOUT1として“L”を入力するとともに、出力AOUT2として“H”を出力する。比較回路26は、チェック演算回路25の出力OUTと、ROM10の出力DOすなわち機密CRCデータ(0)との比較を実行する。そして、この比較の結果、両者が一致しているときは、信号RESULTをアサートし(“H”)、不一致のときは“L”にする。
Since the signal indicating the address "address (2n + 1)" is input, the
また、出力AOUT2が“H”の間、1サイクル期間は信号COMPenがアサートされ、RESULT信号の出力とともにネゲートされる。また、信号COMPenの立ち下がりによって、チェック演算回路25は初期化される。
Further, while the output AOUT2 is “H”, the signal COMPen is asserted for one cycle period, and is negated together with the output of the RESULT signal. The
以上のような動作によって、機密情報データ(0)のテストが完了する。 The test of the confidential information data (0) is completed by the above operation.
同様の動作を、アドレスaddress(1),address(2n)、アドレスaddress(2),address(2n-1)、…、アドレスaddress(n),address(n+1) を指定しながら実行し、信号RESULTを外部からモニターする。この結果から、ROM10に、製造上の問題などに起因して異常が生じているか否かを判定することができる。
A similar operation is performed while designating addresses address (1), address (2n), addresses address (2), address (2n-1), ..., addresses address (n), address (n + 1), The signal RESULT is externally monitored. From this result, it can be determined whether or not an abnormality has occurred in the
なお、図1の構成では、機密CRCデータを、機密情報データとは別のアドレスに格納するものとしたが、機密情報データと同一アドレスに格納してもかまわない。例えば図3に示すように、機密情報データの上位側のビット位置に、対応する機密CRCデータをマッピングするようにしてもよい。 In the configuration shown in FIG. 1, the confidential CRC data is stored at an address different from that of the confidential information data, but may be stored at the same address as the confidential information data. For example, as shown in FIG. 3, the corresponding confidential CRC data may be mapped to the upper bit position of the confidential information data.
また、ここでは、機密CRCデータを、機密情報データが実装されたROM自体に実装するものとしたが、機密情報データが実装されたROMとは別の,半導体集積回路に内蔵されたROMなどの記憶手段に、機密CRCデータを実装してもかまわない。 In this case, the confidential CRC data is mounted on the ROM itself on which the confidential information data is mounted. However, the confidential CRC data is mounted on a ROM such as a ROM built in a semiconductor integrated circuit which is different from the ROM on which the confidential information data is mounted. The storage means may be provided with confidential CRC data.
また、本発明によると、機密情報データの内容を変更する場合には、その変更に応じて、機密CRCデータを変更するだけでよい。したがって、テスト回路の構成の変更は不要であり、このため、開発工数やマスク設計費などを大幅に削減することができる。 Further, according to the present invention, when the content of the confidential information data is changed, it is only necessary to change the confidential CRC data in accordance with the change. Therefore, it is not necessary to change the configuration of the test circuit, and therefore, the number of development steps and mask design costs can be significantly reduced.
また、CRCによる冗長コード以外のデータを、機密情報データのチェックに利用してもかまわない。ただし、この場合は、そのチェック用データを生成するための所定の演算に相当する演算を実行するチェック演算回路を、テスト回路内に設ける必要がある。 Further, data other than the redundant code by the CRC may be used for checking the confidential information data. However, in this case, it is necessary to provide a check operation circuit for executing an operation corresponding to a predetermined operation for generating the check data in the test circuit.
なお、本実施形態では、同期ROMを例にとって説明を行ったが、非同期ROMであっても、同様の実施が容易に実現可能である。 In the present embodiment, a description has been given by taking a synchronous ROM as an example, but the same implementation can be easily realized even with an asynchronous ROM.
10,10A ROM
25 チェック演算回路
10,10A ROM
25 Check operation circuit
Claims (5)
前記機密情報データに所定の演算を施して得たチェック用冗長データを、記憶する冗長データ記憶手段を備え、
前記テスト回路は、
前記ROMから読み出された機密情報データに対し、前記所定の演算に相当する演算を実行するチェック演算回路を有し、このチェック演算回路の演算結果と、前記冗長データ記憶手段に記憶されたチェック用冗長データとの比較を行う
ことを特徴とする半導体集積回路。 A semiconductor integrated circuit including a ROM for storing confidential information data and a test circuit for testing the ROM,
Redundant data storage means for storing check redundant data obtained by performing a predetermined operation on the confidential information data,
The test circuit includes:
A check operation circuit for performing an operation corresponding to the predetermined operation on the confidential information data read from the ROM; and an operation result of the check operation circuit and a check stored in the redundant data storage means. A semiconductor integrated circuit for comparing with redundant data.
前記冗長データ記憶手段は、前記ROMである
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
2. The semiconductor integrated circuit according to claim 1, wherein said redundant data storage means is said ROM.
前記チェック用冗長データは、前記ROMにおいて、前記機密情報データと異なるアドレスに格納されている
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 2,
2. The semiconductor integrated circuit according to claim 1, wherein the check redundant data is stored in the ROM at a different address from the secret information data.
前記チェック用冗長データは、前記ROMにおいて、前記機密情報データと同一アドレスに格納されている
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 2,
2. The semiconductor integrated circuit according to claim 1, wherein the check redundant data is stored in the ROM at the same address as the confidential information data.
前記機密情報データに所定の演算を施して得たチェック用冗長データを、予め、当該半導体集積回路の冗長データ記憶手段に、記憶させておく前処理と、
前記ROMから機密情報データを読み出し、読み出した機密データに対し、前記所定の演算に相当する演算を実行する処理と、
前記冗長データ記憶手段からチェック用冗長データを読み出し、前記演算処理の結果と、読み出したチェック用冗長データとを比較する処理とを備えた
ことを特徴とする半導体集積回路の検査方法。 A method for inspecting a semiconductor integrated circuit having a ROM for storing confidential information data,
Pre-processing for storing in advance redundant data for checking obtained by performing a predetermined operation on the confidential information data in redundant data storage means of the semiconductor integrated circuit;
Processing of reading confidential information data from the ROM, and performing an operation corresponding to the predetermined operation on the read confidential data;
A method for inspecting a semiconductor integrated circuit, comprising: a step of reading check redundant data from the redundant data storage means and comparing the result of the arithmetic processing with the read check redundant data.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008123623A (en) * | 2006-11-14 | 2008-05-29 | Yokogawa Electric Corp | Memory testing device |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01189735A (en) * | 1988-01-25 | 1989-07-28 | Mitsubishi Electric Corp | Microprogram diagnosing system |
JPH0276400U (en) * | 1988-11-30 | 1990-06-12 | ||
JPH04318628A (en) * | 1991-04-17 | 1992-11-10 | Advantest Corp | Central processing unit |
JPH0540836A (en) * | 1991-08-02 | 1993-02-19 | Nec Corp | Single chip microcomputer |
JPH0636600A (en) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | Semiconductor memory |
JPH0757496A (en) * | 1990-02-13 | 1995-03-03 | Hewlett Packard Co <Hp> | Error detector for storage device and detecting and correcting method of error of storage device |
JPH07182251A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Microprocessor |
JPH11175403A (en) * | 1997-12-05 | 1999-07-02 | Tokyo Electron Ltd | Test method for storage device and memory provided with test function |
JPH11197339A (en) * | 1998-01-14 | 1999-07-27 | Skg:Kk | Game machine control device |
JP2000112824A (en) * | 1998-10-05 | 2000-04-21 | Toshiba Corp | Memory system |
JP2001079248A (en) * | 1999-09-16 | 2001-03-27 | Okumura Yu-Ki Co Ltd | Pachinko machine |
JP2005505827A (en) * | 2001-10-11 | 2005-02-24 | アルテラ コーポレイション | Error detection on programmable logic resources |
-
2004
- 2004-08-06 JP JP2004230465A patent/JP2004327036A/en active Pending
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01189735A (en) * | 1988-01-25 | 1989-07-28 | Mitsubishi Electric Corp | Microprogram diagnosing system |
JPH0276400U (en) * | 1988-11-30 | 1990-06-12 | ||
JPH0757496A (en) * | 1990-02-13 | 1995-03-03 | Hewlett Packard Co <Hp> | Error detector for storage device and detecting and correcting method of error of storage device |
JPH04318628A (en) * | 1991-04-17 | 1992-11-10 | Advantest Corp | Central processing unit |
JPH0540836A (en) * | 1991-08-02 | 1993-02-19 | Nec Corp | Single chip microcomputer |
JPH0636600A (en) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | Semiconductor memory |
JPH07182251A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Microprocessor |
JPH11175403A (en) * | 1997-12-05 | 1999-07-02 | Tokyo Electron Ltd | Test method for storage device and memory provided with test function |
JPH11197339A (en) * | 1998-01-14 | 1999-07-27 | Skg:Kk | Game machine control device |
JP2000112824A (en) * | 1998-10-05 | 2000-04-21 | Toshiba Corp | Memory system |
JP2001079248A (en) * | 1999-09-16 | 2001-03-27 | Okumura Yu-Ki Co Ltd | Pachinko machine |
JP2005505827A (en) * | 2001-10-11 | 2005-02-24 | アルテラ コーポレイション | Error detection on programmable logic resources |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008123623A (en) * | 2006-11-14 | 2008-05-29 | Yokogawa Electric Corp | Memory testing device |
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