JP2004326981A

JP2004326981A - Semiconductor storage device having term of validity

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Publication number: JP2004326981A
Application number: JP2003123739A
Authority: JP
Inventors: Hiroshi Watanabe; 浩志渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-04-28
Filing date: 2003-04-28
Publication date: 2004-11-18
Anticipated expiration: 2023-04-28
Also published as: JP4088195B2

Abstract

<P>PROBLEM TO BE SOLVED: To improve the anti-tampering performance of memory cells by automatically rewriting the memory cells when an access is made to the memory cells after the term of validity. <P>SOLUTION: A semiconductor storage device is provided with: nonvolatile memory cells 101, reset transistors 102 which are connected between the word lines that are connected to the gates of the memory cells 101 and a boosting circuit 103; and an aging circuit 104 which has a plurality of aging devices, in which an input terminal is connected to the boosting circuit 103, an output terminal is connected to the gates of the transistors 102 and an output signal becomes lower than the threshold values of the transistors 102 when read is conducted before a service life and the output signal becomes higher than the threshold values of the transistors 102 when the read is conducted after the service life has passed. When electric power is supplied after the service life of the aging circuit 104, the transistors 102 are turned on and information stored in the memory cells 101 is reset. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、有効期限付き半導体装置に係わり、特に不揮発性メモリセルの記憶内容を一定期間経過後に書き換えるようにした有効期限付き半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、時間の経過と共に出力が変化するエージングデバイス（経時変化素子）の応用例として、メモリセルのデータ保持時間を制御するものが提案されている（例えば、特許文献１参照）。これは、メモリセルの記憶という特定の機能を一定時間経過後に失わせることを目的とするものである。しかしこの提案においては、特別のメモリセルが必要になると共に、データの信頼性が低いという欠点があった。
【０００３】
そこで本発明者らは、既存の不揮発性メモリセルにエージングデバイスからなる所謂タイマーセルを接続し、機能領域間のアクセスをエージングデバイスが切断することによって、メモリセルに有効期限を与えることを提案した。これは、一定期間経過するとデータが消去されるのと実質的に等価であり、機密情報の保持などに有効である。
【０００４】
ところがこの方法では、有効期間後はメモリセルの記憶内容を読み出せないようにしているものの、メモリセルに記憶された情報は有効期間後も保存されたままとなっている。このため、高度な解析技術を駆使すれば、有効期間後にメモリセルの記憶内容（機密情報）に不正にアクセスすることが可能となる。
【０００５】
【特許文献１】
特開２００２−２４６８８７
【０００６】
【発明が解決しようとする課題】
このように、不揮発性メモリセルにエージングデバイスを接続し、所定期間経過後にメモリセルへのアクセスを切断する方法では、メモリに記憶された情報が有効期間後も保存されたままになっているため、高度な解析技術を駆使して有効期間後に機密情報に不正にアクセスされる恐れがある。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、有効期間終了後にアクセスするとメモリセルが自動的に書き換えられ、メモリセルの保持情報が蒸発することによって耐タンパ性を向上させた有効期限付き半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち本発明は、ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、前記ワード線にソース・ドレインの一方が接続されたリセット用トランジスタと、前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路とを具備してなる有効期限付き半導体記憶装置において、第１の経時変化回路の所定の寿命後に電源が供給されたとき、前記リセット用トランジスタがオン状態になり、前記不揮発性メモリセルに記憶された情報がリセットされることを特徴とする。
【００１０】
また本発明は、ワード線とビット線との交差部付近に設けられた不揮発性メモリセルと、前記ワード線にソース・ドレインの一方が接続されたリセット用トランジスタと、前記リセット用トランジスタのソース・ドレインの他方に電源電圧よりも高い電圧を印加する昇圧回路と、電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、入力端子が前記昇圧回路に接続され、出力端子が前記リセット用トランジスタのゲートに接続され、所定の寿命前の出力信号が前記リセット用トランジスタのしきい値より低くなり、所定の寿命後の出力信号が前記リセット用トランジスタのしきい値より高くなる第１の経時変化回路と、電源と切断された状態で経時変化を起こし、読み出し時にセンスされる出力信号が時間と共に変化する経時変化デバイスを有してなり、前記メモリセルのデータを読み出すためのデコーダと前記ビット線との間に挿入され、所定の寿命前では前記デコーダとビット線とのアクセスを遮断状態とし、所定の寿命後では前記デコーダとビット線とのアクセスを接続状態とする第２の経時変化回路とを具備してなる有効期限付き半導体記憶装置において、第１の経時変化回路の寿命の方が第２の経時変化回路の寿命よりも長いことを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１２】
（１）第１の経時変化回路又は第１及び第２の経時変化回路は、複数の経時変化デバイスを並列接続してなり、これらの経時変化デバイスの合算出力に基づいて前記出力端に現れる出力信号を制御するものであること。
【００１３】
（２）昇圧回路と第１の経時変化回路との間に降圧回路を設けてなること。
【００１４】
（３）第１の経時変化回路を構成する経時変化デバイスは、ソース・ドレイン拡散層間にゲートを有するトランジスタ構造であり、該経時変化デバイスの入力側の拡散層がゲート下に重ならないこと。
【００１５】
（４）第１の経時変化回路は、ワード線に接続された全てのリセット用トランジスタのゲートに接続されていること。
【００１６】
（５）第１の経時変化回路は、１本のワード線毎に設置されていること。さらに、それぞれ個別に設定された寿命を持っていること。
【００１７】
（６）第１の経時変化回路は、複数本のワード線に対して１つ設置されていること。さらに、それぞれ個別に設定された寿命を持っていること。
【００１８】
（７）第１の経時変化回路は、複数本のワード線に対して１つ設置され、それぞれ個別に設定された寿命を持っており、第２の経時変化回路は１本のビット線毎に設置され、所定数のグループ毎に個別に設定された寿命を持っており、第１の経時変化回路の寿命と第２の経時変化回路の寿命の組み合わせで特徴付けられた不揮発性メモリセルのセグメントが混在していること。
【００１９】
（８）経時変化デバイスは、電源と切断された状態でリーク現象を伴う電界効果型トランジスタであること。例えば、電気的書き替え可能なＥＥＰＲＯＭであること。
【００２０】
（作用）
本発明によれば、リセット用トランジスタ，第１の経時変化回路，及び昇圧回路を設けることにより、有効期間終了後にリセット用トランジスタをオンしてメモリセルに高電圧を印加することにより、メモリセルの内容を強制的に書き換えることができる。つまり、有効期間終了後に、メモリセルへのアクセスを切断するのではなく、メモリセルの保持情報を蒸発させることにより、有効期間終了後に機密情報に不正にアクセスされるのを確実に防止できることになる。
【００２１】
【発明の実施の形態】
まず、発明の実施形態を説明する前に、エージングデバイスについて説明しておく。
【００２２】
図１は、エージングデバイスの基本構成を示す図である。エージングデバイスの中心部は、経時変化する機能領域１１と、この経時変化をセンスする機能変化センス部１２である。機能変化センス部１２には、入力部１３から入力信号が入力され、その入力信号に応じて出力部１４から出力信号が出力される。集積回路では、この経時変化する機能領域として、電源と切断した状態でリーク現象を伴う電荷蓄積層を用いるのが望ましい。また、センス部としては電界効果を電気抵抗に変換するチャネル等が望ましい。
【００２３】
図２は、このエージングデバイスの基本構成を実現する第１の具体例である。Ｓｉ基板２０の表面部分にソース領域２１とドレイン領域２２が離間して設けられ、ソース領域２１とドレイン領域２２との間のチャネル２３上にトンネル絶縁膜（第１のゲート絶縁膜）２４を介してフローティングゲート２５が形成され、その上に絶縁膜（第２のゲート絶縁膜）２６を挟んで制御ゲート２７が形成されている。ソース領域２１及びドレイン領域２２には、それぞれソース電極２８とドレイン電極２９が設けられている。
【００２４】
この構成は、基本的には２層ゲート構造のＥＥＰＲＯＭと同様であるが、一般的なメモリセルに比してトンネル絶縁膜２４の膜厚が薄くなっている。具体的には、一般的なメモリセルのトンネル絶縁膜の膜厚が約１０ｎｍ程度であるのに対し、エージングデバイスに用いるメモリセルのトンネル絶縁膜は約１〜６ｎｍと薄くなっている。
【００２５】
ここで、経時変化する機能領域はフローティングゲート２５が対応し、経時変化センス部はチャネル２３が対応し、入力部はソース電極２８とドレイン電極２９が対応し、入力信号はソース領域２１とドレイン領域２２との間の電位差が対応し、出力部はドレイン電極２９が対応し、出力信号はドレイン電流が対応している。
【００２６】
図３は、図２で示した具体例がエージングデバイスとしての機能を有することを説明する図である。但し、ソース・ドレイン拡散層はｐ型、基板はｎ型を仮定する。前処理として、制御ゲートから基板界面とフローティングゲートの間に高電界を印加し、ＦＮトンネリングによって電子をチャネルからフローティングゲートに注入しておく。このとき、基板界面は反転して正孔が集中し、（ａ）のように基板界面にチャネルが開く。
【００２７】
この状態から、時間の経過と共にフローティングゲートの電子が基板界面に直接トンネルし、チャネル電界を減少させる。本来、このような直接トンネリングによる電界の減少は電子の電荷が小さいため連続的に行われるが、説明を簡単にするため、時刻ｔ_１に不連続に電界の減少が生じるものとする。すると、（ｂ）及び（ｃ）のグラフで示すように、ドレイン電流として現れる出力信号の時間変化は不連続になる。
【００２８】
その後、（ｄ）に示すように時刻ｔ_２で再び直接トンネリングが生じ、（ｅ）のような状態になる。さらに、時刻ｔ_３で直接トンネリングが起こると、（ｆ）に示すようにフローティングゲートに注入されていた電子が全て抜け、チャネルが消失して時刻ｔ_３以降出力信号が流れなくなる。この例では、エージングデバイスの寿命とは蓄積された電荷が抜ける寿命なのである。従って、後述するノーマリーオン型エージングデバイスで出力信号が増大してくる時間も寿命と呼ぶことができる。
【００２９】
この説明は、上述したとおり、説明の簡単を期したため不連続な出力信号の時間変化を導き出したが、実際には、図４に示すように出力信号の変化は連続的になっている。時刻ｔａからｔｂの間に直接トンネリングが生じ、最後にはチャネルが消失してノイズレベルまで出力信号が低下する。エージングデバイスは、時刻ｔａからｔｂの間の、この経時変化を利用するものである。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、詳細は省略する。
【００３０】
図５は、エージングデバイスの基本構成を実現する第２の具体例である。ｎ型Ｓｉ基板５０の表面部にｐ^＋型ソース領域５１とｐ^＋型ドレイン領域５２とが離間して設けられ、これらのソース領域５１とドレイン領域５２との間のチャネル５３上にトンネル絶縁膜５４を介してゲート５５が形成され、その上にリーク電流を制御するためのｐｎ接合５６を有している。ソース領域５１及びドレイン領域５２には、それぞれソース電極５８とドレイン電極５９が設けられている。
【００３１】
ここで、経時変化する機能領域はゲート５５とｐｎ接合５６が対応し、経時変化センス部はチャネル５３が対応し、入力部はソース電極５８とドレイン電極５９が対応し、入力信号はソース領域５１とドレイン領域５２との間の電位差が対応し、出力部はドレイン電極５９が対応し、出力信号はドレイン電流が対応している。
【００３２】
経時変化の機能の説明は、直接トンネリングをｐｎ接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００３３】
図６は、エージングデバイスの基本構成を実現する第３の具体例である。図５に示した第２の具体例と異なるのは、ｐｎ接合５６の代わりにショットキー接合５７を設けたことである。この場合、経時変化する機能領域はゲート５５とショットキー接合５７が対応することになる。また、経時変化の機能の説明は、直接トンネリングをショットキー接合のリーク電流に置き換えれば第１の具体例と同様なので省略する。また、電子と正孔の役割を変換したり、ｎとｐを交換しても同様に説明できるので、これも詳細は省略する。
【００３４】
下記の（表１）は、エージングデバイスの特性分類を示すものである。
【００３５】
【表１】

【００３６】
本実施形態に用いるエージングデバイスは、この（表１）のうちノーマリーオン型のものである。ノーマリーオン型の特性は、図７（ｂ）に示すように、寿命τ_Ｂ経過後に入力を加えるとエージングデバイスの２つの端子間に出力信号が発生するものである。寿命τ_Ｂ以前に入力を加えても出力信号は発生しない。反対に、図７（ａ）はノーマリーオフ型の動作特性であり、寿命τ_Ａ経過後に入力を加えても出力信号が得られないことを示している。
【００３７】
ここで、エージングデバイスを単独で用いると寿命ばらつきを制御することが難しく、図８に示すように、並列化して出力信号を合算して用いることが望ましい。図中の６１はエージングデバイス、６２は共通ソース、６３は共通ドレインである。この例では、エージングデバイスとして２層ゲート構造の素子を用いているが、素子構造はこの例に規定されているわけではない。経時変化を起こす電界効果デバイスであれば何でも用いることができる。また、出力を合算するエージングデバイスは、チップ上に並列化していればどのようにレイアウトしても良い。図９は、その一例を示すものであり、図中の７０はチップ、７１はエージングデバイス、７２はデコーダである。ここでは、合算出力信号ＩＤをデコーダ７２が読み取るようにしてある。
【００３８】
また、複数のエージングデバイスを用いる場合、各デバイスのばらつきを考慮し、出力信号に極端に差のあるあるものは除外するのが望ましい。このようなトリミングを並列化回路の中に適用した例を図１０に示す。図中の一点鎖線で囲った部分８０がトリミング回路であり、破線で囲った部分は合算回路である。また、図中の８１はエージングデバイス、８２は２層ゲート構成のフラッシュメモリ（トリミング用トランジスタ）、８３は演算回路、８４は電流レベルＩ_Ａ，Ｉ_Ｂを記憶したメモリ、８５はセンス回路、８６は参照信号Ｉ_０を記憶したメモリである。
【００３９】
このような構成において、フラッシュメモリ８２に電荷を注入し、オン状態にしておく。続いて、エージングデバイス８１にドレイン電圧を印加する。そのドレイン電流を演算回路８３でセンスし、予め設定しておいた電流レベルＩ_Ａ，Ｉ_Ｂと比較する。このＩ_Ａ，Ｉ_Ｂは、許容されるドレイン電流の最小値と最大値である。ここでセンスしたドレイン電流がＩ_ＡとＩ_Ｂの間になければフラッシュメモリ８２の制御ゲートに電圧を印加してオフ状態に変更する。こうして当該ビットを合算できないようにする。このように、フラッシュメモリのしきい値の書き換えによってトリミングを実行するのである。
【００４０】
一方、ここでセンスしたドレイン電流がＩ_ＡとＩ_Ｂの間にあれば、そのまま合算する。合算したものをセンス回路８５でセンスし、参照信号Ｉ_０と比較する。これにより、エージングデバイスの経時変化特性のばらつきを抑制することができる。
【００４１】
なお、上記のようにエージングデバイスを複数個並列接続して寿命ばらつきを抑制する方法については、既に本発明者提案している（特願２００２−３３６９６１号）。
【００４２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００４３】
（第１の実施形態）
図１１は、本発明の第１の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。この装置は、ノーマリーオン型エージングデバイスの寿命制御性を向上させるように構成されたエージング回路と、ワード線に接続されたリセットトランジスタと、不揮発性メモリと、昇圧回路と、降圧回路を用い、寿命経過後にアクセスするとメモリが蒸発するようになっている。
【００４４】
メモリセルアレイ１００は、浮遊ゲートと制御ゲートを有する通常の２層ゲート構造のトランジスタ（ＥＥＰＲＯＭ）からなる不揮発性メモリセル１０１をマトリクス配置したものである。即ち、行方向に複数本のビット線ＢＬが配置され、列方向に複数本のワード線ＷＬが配置され、各々のビット線ＢＬとワード線ＷＬとの交点部にそれぞれメモリセル１０１が配列されてメモリアレイ１００が構成されている。
【００４５】
各ワード線ＷＬにはそれぞれリセット用トランジスタ１０２のソース・ドレインの一方が接続され、リセット用トランジスタ１０２のソース・ドレインの他方は、電源電圧よりも高い電圧を発生する昇圧回路１０３に共通接続されている。更に、リセット用トランジスタ１０２のゲートは共通接続されている。昇圧回路１０３とリセット用トランジスタ１０２のゲートとの間には、第１のエージング回路１０４と降圧回路１０５が直列に挿入されている。
【００４６】
エージング回路１０４は、前記図８〜１０に示したように、複数のエージングデバイスを並列接続し、寿命ばらつきを抑制したものである。また、降圧回路１０５は、エージング回路１０４に昇圧回路１０３からの高電圧が加わるのを防止するものであり、タンデム状に直列したインバータ回路となっているが、本発明の効果を損なわない限りどのような降圧回路を用いても差し支えない。
【００４７】
このような構成において、不揮発性メモリセル１０１にアクセスしようとしたとき、ノーマリーオン型のエージング回路１０４の寿命後であればリセットトランジスタ１０２がオン状態になるので、昇圧回路１０３を経て増大した入力Ｖ_ＤＤ（Ｈ）が、ワード線ＷＬを通してメモリセル１０１のゲートに印加され、直ちに全てのメモリセル１０１が書き換えられ、情報が消去される。逆に、ノーマリーオン型エージング回路１０４の寿命前であれば、ワード線ＷＬに接続したリセットトランジスタがオフになっているのでこのような蒸発は起こらず、データ線を通してメモリセル１０１に記憶された情報にアクセスすることができる。
【００４８】
このように本実施形態によれば、エージング回路１０４の寿命で決まる有効期間終了後にリセット用トランジスタ１０２をオンしてメモリセル１０１に高電圧を印加することにより、メモリセル１０１の内容を強制的に書き換えることができる。つまり、有効期間終了後に、メモリセル１０１の保持情報を蒸発させることにより、有効期間終了後に機密情報に不正にアクセスされるのを未然に防止することができる。そしてこの場合、メモリセル１０１へのアクセスを切断するのではなく、メモリセル１０１の記憶情報そのものを書き換えているので、高度な解析技術を駆使しても、有効期間後にメモリセルの記憶内容（機密情報）にアクセスすることは不可能となる。
【００４９】
また、不揮発性メモリセル自体は既存のものでよく、エージング回路１０４及びリセット用トランジスタ１０２等を付加するのみで実現できることから、製造コストの低減に寄与することができる。さらに、エージング回路１０４を複数のエージングデバイスを並列接続して構成しているので、エージング回路１０４における寿命特性を制御性良く定めることができ、これにより本実施形態装置を要求される設計値通りに製作することが可能となる。
【００５０】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。なお、図１１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５１】
本実施形態は、メモリセル１０１の集団を幾つかのセグメントに分割し、それぞれ寿命τ１，τ２，τ３のエージング回路１０４（１０４−１〜１０４−３）及び降圧回路１０５（１０５−１〜１０５−３）と関連付けしたものである。即ち、寿命τ１のエージング回路１０４−１はリセットトランジスタ１０２−１のゲートに接続され、寿命τ２のエージング回路１０４−２はリセットトランジスタ１０２−２のゲートに接続され、寿命τ３のエージング回路１０４−３はリセットトランジスタ１０２−３のゲートに接続されている。この回路構成の意味するところは、各セグメントの情報が蒸発する時間を個別に設定できることである。
【００５２】
このような構成において、例えば各ワード線ＷＬに対応するメモリセル１０１に異なる暗号情報を記憶させておき、τ１＜τ２＜τ３の条件に設定しておけば、τ１のエージング回路１０４−１に繋がるメモリセル１０１のデータが消去されても、τ２，τ３のエージング回路１０４−２，１０４−３に繋がるメモリセル１０１のデータは依然として保持されている。従って、最初はτ１のエージング回路１０４−１に繋がるメモリセル１０１のデータを読み出し、τ１経過後はτ２のエージング回路１０４−２に繋がるメモリセル１０１のデータを読み出し、τ２経過後はτ３のエージング回路１０４−３に繋がるメモリセル１０１のデータを読み出すようにすれば、一定期間経過する都度に暗号を変えることが可能となる。
【００５３】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図である。なお、図１１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５４】
本実施形態では、ワード線側に上述したように寿命τ１の第１のエージング回路１０４を設置することに加え、ビット線側にτ１より短い寿命τ０の第２のエージング回路１０８を設置している。即ち、デコーダ１０７とビット線ＢＬとの間に第２のエージング回路１０８を挿入している。なお、第２のエージング回路１０８も第１のエージング回路１０２と同様に、ノーマリーオン型エージングデバイスの寿命制御性を向上させるように構成されたものである。
【００５５】
このような構成であれば、τ０が経過するまではエージング回路１０４，１０８は共にオフとなり、デコーダ１０７とメモリセル１０１とが非接続の状態である。τ０が経過するとエージング回路１０８がオンとなり、デコーダ１０７とメモリセル１０１とが接続され，メモリセル１０１のデータが読み出し可能となる。そして、τ１が経過するとエージング回路１０４がオンとなり、メモリセル１０１のデータが書き換えられる。従って、τ１以降は改ざんされたデータを読み出すことになる。
【００５６】
即ち本実施形態では、所定の有効期間［τ０→τ１］のみアクセスすることが可能となる。同様の効果は、これら２つのエージング回路を直列接続することによっても得られるが、本実施形態においては、有効期間が過ぎるとメモリセル１０１の内容が書き換えられ、情報が消失することが特徴である。
【００５７】
（第４の実施形態）
前記した第３の実施形態において、τ０とτ１の組み合わせをメモリセル毎に変えることにより、セル毎に有効期間を設けることが可能となることも可能である。勿論、複数個のメモリセルを含むセグメントに対して同様な有効期間の設定が可能である。例として、４個のメモリセルをセグメントとした場合を、図１４に示す。
【００５８】
２本のワード線にそれぞれリセット用トランジスタ１０２が接続され、これらのトランジスタ１０２のゲートには第１のエージング回路１０４が接続されている。そして、デコーダ１０７（１０７−１，１０７−２）は、それぞれ第２のエージング回路１０８（１０８−１，１０８−２）を介してビット線に接続されている。第２のエージング回路１０８の寿命は共にτ０であり、第１のエージング回路１０４の寿命τ１よりも短くなっている。これにより、２×２のセグメントがτ０からτ１までの期間だけ読み出し可能となっている。
【００５９】
なお、デコーダ１０７−１，１０７−２はビット線毎に必ずしも独立して設ける必要はなく、共通にしても良い。また、上述したセグメントのビット数は、２×２、２×３、２×４、…、３×５、…、１５×９、…等異なる組み合わせが混在しても良い。
【００６０】
また、図１５に示すように、それぞれのセグメント毎にアクセス可能な有効期間を個別に設けることも可能である。図１５において、２列又は３列に対応する第１のエージング回路１０４−１の寿命はτ１ａ、２８列に対応する第１のエージング回路１０４−２の寿命はτ１ｂ、４行又は７行に対応する第２のエージング回路１０８−１の寿命はτ０ａ、１１行又は３２行に対応する第２のエージング回路１０４−２の寿命はτ０ｂである。また、τ１ａはτ０ａ，τ０ｂのどちらよりも長く、τ１ｂもτ０ａ，τ０ｂのどちらよりも長い。
【００６１】
従って、４×２セグメントの有効期間は［τ０ａからτ１ａ］であり、１１×３セグメントの有効期間は［τ０ｂからτ１ａ］であり、７×２８セグメントの有効期間は［τ０ａからτ１ｂ］であり、３２×２８セグメントの有効期間は［τ０ｂからτ１ｂ］である。何れも有効期間終了後に保持情報が消失することを特徴とする。
【００６２】
なお、ここまでの実施形態において用いたエージング回路を実現する方法は、前記図１０に示した構成に限られるものではない。実施形態では、一例としてあげたに過ぎず、本発明の効果を損なわない限り、どのような寿命制御回路を用いても差し支えない。
【００６３】
（第５の実施形態）
以上の実施形態は、全て寿命制御性向上のためエージング回路を用いているが、製造技術が飛躍的に進歩するか、他の寿命制御技術が開発されるなどして、寿命制御のために上述したような回路技術が不要になった場合、エージング回路の代わりに単体のエージングデバイスを用いることもできる。
【００６４】
図１６は、前記図１１に示す構成において、第１のエージング回路１０４の代わりにエージングデバイス１０９を用いた回路構成である。図１６の回路構成における動作は、図１１の回路構成と同じである。また、図１２〜図１５の構成においても同様に、第１のエージング回路１０４の代わりにエージングデバイス１０９を用いることが可能である。さらに、第２のエージング回路１０８の代わりにエージングデバイスを用いることも可能である。
【００６５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、不揮発性メモリセルとして２層ゲート構成のＥＥＰＲＯＭを用いたが、２層ゲート構造のものに限らず、ＭＲＡＭ，ＮＯＭＯＳ等も適用でき、更には電源と切断した状態でメモリを保持することができるものであれば何でも良い。
【００６６】
また実施形態では、降圧回路としてタンデム状に直列されたインバータ回路が採用されているが、エージングデバイスのゲート長を大きくしたり、エージングデバイスの入力端子までの抵抗を大きく取るなどして降圧回路を省くことも可能である。一例として、入力側拡散層がゲート端と重なり合わないエージングデバイスの断面構成を、図１７（ａ）（ｂ）に示しておく。入力側拡散層（例えばソース端）とゲート端とが離間しているため、この離間領域が抵抗となり、降圧回路を設けたのと同じ効果が得られる。
【００６７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６８】
【発明の効果】
以上詳述したように本発明によれば、通常の不揮発性メモリセルアレイに対し、エージング回路，リセット用トランジスタ，昇圧回路を設け、有効期間終了後にメモリセルにアクセスすると、エージング回路，リセット用トランジスタ，昇圧回路によってメモリセルの記憶内容を書き換えるようにしているので、有効期間終了後にアクセスしてもメモリセルの記憶内容が蒸発してしまうため、耐タンパ性能を向上させることが可能となる。
【図面の簡単な説明】
【図１】エージングデバイスの基本構成を示す図。
【図２】エージングデバイスの基本構成を実現する第１の具体例を示す図。
【図３】図２の構成がエージングデバイスとしての機能を有することを説明するための模式図。
【図４】図２のエージングデバイスの出力信号の経時変化を示す図。
【図５】エージングデバイスの基本構成を実現する第２の具体例を示す図。
【図６】エージングデバイスの基本構成を実現する第３の具体例を示す図。
【図７】エージングデバイスの動作特性を示す図。
【図８】エージングデバイスを並列に接続した様子を示す図。
【図９】エージングデバイスを並列に接続した様子を示す図。
【図１０】トリミング回路の一例を示す図。
【図１１】第１の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１２】第２の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１３】第３の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１４】第４の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１５】第４の実施形態に係わる有効期限付き半導体記憶装置の別の例を示す回路構成図。
【図１６】第５の実施形態に係わる有効期限付き半導体記憶装置を示す回路構成図。
【図１７】降圧回路の代わりに拡散層とゲート端を離した経時変化回路の断面を示す図。
【符号の説明】
１１…機能領域１２…機能変化センス部
１３…入力部１４…出力部
２０，５０…Ｓｉ基板２１，５１…ソース領域
２２，５２…ドレイン領域２３，５３…チャネル
２４，５４…トンネル絶縁膜２５…浮遊ゲート
２６…絶縁膜２７，５５…制御ゲート
２８，５８…ソース電極２９，５９…ドレイン電極
５６…ｐｎ接合５７…ショットキー接合
６１，７１，８１…エージングデバイス
６２…共通ソース６３…共通ドレイン
７０…チップ７２…デコーダ
８０…トリミング回路８２…トリミング用トランジスタ
８３…演算回路８４，８６…メモリ
８５…センス回路１００…メモリセルアレイ
１０１…不揮発性メモリセル１０２…リセットトランジスタ
１０３…昇圧回路１０４，１０８…エージング回路
１０５…降圧回路１０７…デコーダ
１０９…エージングデバイス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device with an expiration date, and more particularly to a semiconductor storage device with an expiration date that rewrites the storage contents of a nonvolatile memory cell after a certain period of time.
[0002]
[Prior art]
In recent years, as an application example of an aging device (aging element) whose output changes with the passage of time, a device that controls the data retention time of a memory cell has been proposed (for example, see Patent Document 1). This is intended to cause the specific function of storing the memory cell to be lost after a certain period of time. However, this proposal has disadvantages in that a special memory cell is required and data reliability is low.
[0003]
Therefore, the present inventors have proposed that a so-called timer cell composed of an aging device is connected to an existing nonvolatile memory cell, and that the aging device cuts off the access between the functional areas to give an expiration date to the memory cell. . This is substantially equivalent to erasing data after a certain period of time, and is effective for holding confidential information.
[0004]
However, in this method, although the stored contents of the memory cell cannot be read after the valid period, the information stored in the memory cell remains stored after the valid period. Therefore, if advanced analysis technology is used, it is possible to illegally access the storage contents (confidential information) of the memory cell after the validity period.
[0005]
[Patent Document 1]
JP-A-2002-246887
[0006]
[Problems to be solved by the invention]
As described above, in the method in which the aging device is connected to the nonvolatile memory cell and the access to the memory cell is cut off after the elapse of the predetermined period, the information stored in the memory remains stored even after the valid period. There is a risk that confidential information may be illegally accessed after the validity period by using advanced analysis technology.
[0007]
The present invention has been made in consideration of the above circumstances, and has as its object to automatically rewrite a memory cell when the memory cell is accessed after the expiration of the validity period, and to evaporate information held in the memory cell, thereby preventing tamper resistance. An object of the present invention is to provide a semiconductor memory device with an expiration date with improved operability.
[0008]
[Means for Solving the Problems]
(Constitution)
In order to solve the above problems, the present invention employs the following configuration.
[0009]
That is, the present invention provides a nonvolatile memory cell provided near an intersection of a word line and a bit line, a reset transistor having one of a source and a drain connected to the word line, and a source and a drain of the reset transistor. A booster circuit that applies a voltage higher than the power supply voltage to the other of the drains, and a time-varying device that causes time-dependent changes in a state disconnected from the power source and an output signal sensed during reading changes with time; An input terminal is connected to the booster circuit, an output terminal is connected to the gate of the reset transistor, an output signal before a predetermined life is lower than a threshold value of the reset transistor, and an output signal after a predetermined life. And a first time-varying circuit that becomes higher than the threshold value of the reset transistor. In, when power is supplied after a predetermined lifetime of the first aging circuit, the reset transistor is turned on, information stored in the nonvolatile memory cell is characterized in that it is reset.
[0010]
Further, the present invention provides a nonvolatile memory cell provided near an intersection of a word line and a bit line, a reset transistor having one of a source and a drain connected to the word line, and a source and a drain of the reset transistor. A booster circuit that applies a voltage higher than the power supply voltage to the other of the drains, and a time-varying device that causes time-dependent changes in a state disconnected from the power source and an output signal sensed during reading changes with time; An input terminal is connected to the booster circuit, an output terminal is connected to the gate of the reset transistor, an output signal before a predetermined life is lower than a threshold value of the reset transistor, and an output signal after a predetermined life. And a first time-varying circuit that is higher than the threshold value of the reset transistor. An output signal sensed at the time of reading is changed with time, and is inserted between a bit line and a decoder for reading data of the memory cell. A semiconductor memory device with an expiration date, comprising: a second time-varying circuit that cuts off access between the decoder and the bit line, and after a predetermined life, connects the decoder and the bit line. The life of the first time-varying circuit is longer than the life of the second time-varying circuit.
[0011]
Here, preferred embodiments of the present invention include the following.
[0012]
(1) The first time-varying circuit or the first and second time-varying circuits are formed by connecting a plurality of time-varying devices in parallel, and an output appearing at the output terminal based on a combined calculation power of these time-varying devices. Control signals.
[0013]
(2) A step-down circuit is provided between the step-up circuit and the first time-varying circuit.
[0014]
(3) The time-varying device constituting the first time-varying circuit has a transistor structure having a gate between the source and drain diffusion layers, and the diffusion layer on the input side of the time-varying device does not overlap below the gate.
[0015]
(4) The first aging circuit is connected to the gates of all reset transistors connected to the word line.
[0016]
(5) The first time-varying circuit is provided for each word line. In addition, each must have an individually set lifetime.
[0017]
(6) One first time-varying circuit is provided for a plurality of word lines. In addition, each must have an individually set lifetime.
[0018]
(7) One first time-varying circuit is provided for each of a plurality of word lines, and each has a separately set life, and the second time-varying circuit is provided for each bit line. A segment of a non-volatile memory cell that is installed and has a life individually set for each of a predetermined number of groups, and is characterized by a combination of a life of a first aging circuit and a life of a second aging circuit. Are mixed.
[0019]
(8) The aging device is a field-effect transistor that causes a leakage phenomenon when disconnected from the power supply. For example, an electrically rewritable EEPROM.
[0020]
(Action)
According to the present invention, by providing the reset transistor, the first time-varying circuit, and the booster circuit, the reset transistor is turned on after the end of the valid period, and a high voltage is applied to the memory cell. The content can be forcibly rewritten. In other words, the access to the memory cell is not cut off after the expiration of the validity period, but the information held in the memory cell is evaporated, so that unauthorized access to the confidential information after the expiration of the validity period can be reliably prevented. .
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
First, before describing an embodiment of the invention, an aging device will be described.
[0022]
FIG. 1 is a diagram showing a basic configuration of an aging device. The central part of the aging device is a function area 11 that changes over time and a function change sensing unit 12 that senses this change over time. An input signal is input from the input unit 13 to the function change sensing unit 12, and an output signal is output from the output unit 14 in accordance with the input signal. In an integrated circuit, it is desirable to use a charge storage layer having a leak phenomenon when disconnected from a power supply, as the functional region that changes over time. In addition, a channel or the like that converts an electric field effect into an electric resistance is desirable as the sense unit.
[0023]
FIG. 2 shows a first specific example for realizing the basic configuration of the aging device. A source region 21 and a drain region 22 are provided separately from each other on the surface of the Si substrate 20, and a tunnel insulating film (first gate insulating film) 24 is provided on a channel 23 between the source region 21 and the drain region 22. Thus, a floating gate 25 is formed, and a control gate 27 is formed on the floating gate 25 with an insulating film (second gate insulating film) 26 interposed therebetween. The source region 21 and the drain region 22 are provided with a source electrode 28 and a drain electrode 29, respectively.
[0024]
This configuration is basically the same as that of an EEPROM having a two-layer gate structure, but the thickness of the tunnel insulating film 24 is smaller than that of a general memory cell. Specifically, the thickness of the tunnel insulating film of a general memory cell is about 10 nm, while the thickness of the tunnel insulating film of a memory cell used for an aging device is as thin as about 1 to 6 nm.
[0025]
Here, the functional region that changes over time corresponds to the floating gate 25, the time-dependent sensing portion corresponds to the channel 23, the input portion corresponds to the source electrode 28 and the drain electrode 29, and the input signal corresponds to the source region 21 and the drain region. The output section corresponds to the drain electrode 29, and the output signal corresponds to the drain current.
[0026]
FIG. 3 is a view for explaining that the specific example shown in FIG. 2 has a function as an aging device. However, it is assumed that the source / drain diffusion layers are p-type and the substrate is n-type. As a pretreatment, a high electric field is applied between the control gate and the substrate interface and the floating gate, and electrons are injected from the channel into the floating gate by FN tunneling. At this time, holes are concentrated at the substrate interface and holes are concentrated at the substrate interface as shown in FIG.
[0027]
From this state, the electrons of the floating gate tunnel directly to the substrate interface with the passage of time, and the channel electric field is reduced. Originally, the reduction of the electric field due to such direct tunneling is performed continuously because the charge of electrons is small. ₁ , The electric field decreases discontinuously. Then, as shown in the graphs (b) and (c), the time change of the output signal appearing as the drain current becomes discontinuous.
[0028]
Thereafter, as shown in FIG. ₂ Again, direct tunneling occurs again, resulting in the state shown in FIG. Further, at time t ₃ When the tunneling occurs directly at the time t, all the electrons injected into the floating gate escape as shown in FIG. ₃ Thereafter, the output signal stops flowing. In this example, the lifetime of the aging device is the lifetime over which the accumulated charge is released. Therefore, the time during which the output signal increases in a normally-on type aging device, which will be described later, can also be called the life.
[0029]
In this description, as described above, for the sake of simplicity, a discontinuous change in the output signal with time was derived. However, in practice, the change in the output signal is continuous as shown in FIG. Tunneling occurs directly between time ta and tb, and finally the channel disappears and the output signal drops to the noise level. The aging device utilizes this change over time between the times ta and tb. Further, the same description can be made by changing the roles of electrons and holes or exchanging n and p, and thus the details are omitted.
[0030]
FIG. 5 is a second specific example for realizing the basic configuration of the aging device. The surface of the n-type Si substrate 50 has p ⁺ Type source region 51 and p ⁺ A gate 55 is formed via a tunnel insulating film 54 on a channel 53 between the source region 51 and the drain region 52, and a leakage current is controlled thereon. Pn junction 56 for A source electrode 58 and a drain electrode 59 are provided in the source region 51 and the drain region 52, respectively.
[0031]
Here, the function region that changes over time corresponds to the gate 55 and the pn junction 56, the time-change sensing portion corresponds to the channel 53, the input portion corresponds to the source electrode 58 and the drain electrode 59, and the input signal corresponds to the source region 51. And the drain region 52 correspond to each other, the output portion corresponds to the drain electrode 59, and the output signal corresponds to the drain current.
[0032]
The description of the function of the change over time is omitted since direct tunneling is replaced with the leak current of the pn junction as in the first specific example. Further, the same description can be given by changing the roles of electrons and holes or exchanging n and p, and thus the details are also omitted.
[0033]
FIG. 6 is a third specific example for realizing the basic configuration of the aging device. The difference from the second specific example shown in FIG. 5 is that a Schottky junction 57 is provided instead of the pn junction 56. In this case, the functional region that changes over time corresponds to the gate 55 and the Schottky junction 57. The description of the function of the change with time is omitted since direct tunneling is replaced with the leak current of the Schottky junction as in the first specific example. Further, the same description can be given by changing the roles of electrons and holes or exchanging n and p, and thus the details are also omitted.
[0034]
The following (Table 1) shows the characteristic classification of the aging device.
[0035]
[Table 1]

[0036]
The aging device used in the present embodiment is the normally-on type of Table 1 below. The normally-on type characteristic has a lifetime τ as shown in FIG. _B When an input is applied after the lapse of time, an output signal is generated between two terminals of the aging device. Lifetime τ _B No output signal is generated if an input is previously applied. On the contrary, FIG. 7A shows the normally-off type operating characteristics, and the lifetime τ _A This indicates that an output signal cannot be obtained even if an input is added after the elapse.
[0037]
Here, if the aging device is used alone, it is difficult to control the life variation, and as shown in FIG. In the figure, 61 is an aging device, 62 is a common source, and 63 is a common drain. In this example, an element having a two-layer gate structure is used as an aging device, but the element structure is not limited to this example. Any field effect device that changes over time can be used. Further, the aging device for summing the outputs may be laid out in any manner as long as it is parallelized on a chip. FIG. 9 shows an example thereof, in which 70 is a chip, 71 is an aging device, and 72 is a decoder. Here, the combined calculation signal ID is read by the decoder 72.
[0038]
When a plurality of aging devices are used, it is desirable to take into account the variation of each device and to exclude those having extremely different output signals. FIG. 10 shows an example in which such trimming is applied to a parallel circuit. A portion 80 surrounded by a dashed line in the figure is a trimming circuit, and a portion surrounded by a broken line is a summing circuit. In the figure, reference numeral 81 denotes an aging device, 82 denotes a flash memory (trimming transistor) having a two-layer gate structure, 83 denotes an arithmetic circuit, and 84 denotes a current level I. _A , I _B , A sense circuit 85 and a reference signal I ₀ Is stored in the memory.
[0039]
In such a configuration, charge is injected into the flash memory 82 to keep it on. Subsequently, a drain voltage is applied to the aging device 81. The drain current is sensed by the arithmetic circuit 83, and the current level I _A , I _B Compare with This I _A , I _B Are the minimum and maximum allowable drain currents. The drain current sensed here is I _A And I _B If not, a voltage is applied to the control gate of the flash memory 82 to turn it off. Thus, the bits cannot be added. Thus, trimming is performed by rewriting the threshold value of the flash memory.
[0040]
On the other hand, the sensed drain current is I _A And I _B If they are between, they are added together. The sum is sensed by the sense circuit 85 and the reference signal I ₀ Compare with Thereby, it is possible to suppress the variation of the aging device with time.
[0041]
As described above, the present inventor has already proposed a method of suppressing the variation in life by connecting a plurality of aging devices in parallel (Japanese Patent Application No. 2002-336961).
[0042]
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
[0043]
(1st Embodiment)
FIG. 11 is a circuit diagram showing a semiconductor memory device with an expiration date according to the first embodiment of the present invention. This apparatus uses an aging circuit configured to improve the life controllability of a normally-on type aging device, a reset transistor connected to a word line, a nonvolatile memory, a booster circuit, and a step-down circuit. The memory evaporates when accessed after the end of the life.
[0044]
The memory cell array 100 has a matrix arrangement of non-volatile memory cells 101 including transistors (EEPROM) having a normal two-layer gate structure having a floating gate and a control gate. That is, a plurality of bit lines BL are arranged in the row direction, a plurality of word lines WL are arranged in the column direction, and the memory cells 101 are arranged at intersections of the respective bit lines BL and the word lines WL. The memory array 100 is configured.
[0045]
One of the source and the drain of the reset transistor 102 is connected to each word line WL, and the other of the source and the drain of the reset transistor 102 is commonly connected to a booster circuit 103 that generates a voltage higher than the power supply voltage. I have. Further, the gates of the reset transistors 102 are commonly connected. A first aging circuit 104 and a step-down circuit 105 are inserted in series between the step-up circuit 103 and the gate of the reset transistor 102.
[0046]
The aging circuit 104 has a plurality of aging devices connected in parallel, as shown in FIGS. Further, the step-down circuit 105 is for preventing the high voltage from the booster circuit 103 from being applied to the aging circuit 104, and is an inverter circuit connected in tandem. Such a step-down circuit may be used.
[0047]
In such a configuration, when an attempt is made to access the nonvolatile memory cell 101, the reset transistor 102 is turned on after the life of the normally-on type aging circuit 104. V _DD (H) is applied to the gate of the memory cell 101 through the word line WL, and all the memory cells 101 are immediately rewritten and information is erased. Conversely, before the life of the normally-on aging circuit 104, such evaporation does not occur because the reset transistor connected to the word line WL has been turned off, and the data is stored in the memory cell 101 through the data line. Can access information.
[0048]
As described above, according to the present embodiment, the content of the memory cell 101 is forcibly changed by turning on the reset transistor 102 and applying a high voltage to the memory cell 101 after the end of the valid period determined by the life of the aging circuit 104. Can be rewritten. That is, by evaporating the information held in the memory cell 101 after the expiration of the validity period, it is possible to prevent unauthorized access to the confidential information after the expiration of the validity period. In this case, the access to the memory cell 101 is not cut off, but the storage information itself of the memory cell 101 is rewritten. Therefore, even if advanced analysis technology is used, after the validity period, the storage contents of the memory cell (confidential Information) will not be accessible.
[0049]
Further, the nonvolatile memory cell itself may be an existing one, and can be realized only by adding the aging circuit 104, the reset transistor 102, and the like, which can contribute to a reduction in manufacturing cost. Further, since the aging circuit 104 is configured by connecting a plurality of aging devices in parallel, the life characteristics of the aging circuit 104 can be determined with good controllability. It can be manufactured.
[0050]
(Second embodiment)
FIG. 12 is a circuit diagram showing a semiconductor memory device with an expiration date according to the second embodiment of the present invention. The same parts as those in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0051]
In the present embodiment, the group of the memory cells 101 is divided into several segments, and the aging circuits 104 (104-1 to 104-3) and the step-down circuits 105 (105-1 to 105-5) having the lifetimes τ1, τ2, and τ3, respectively. 3). That is, the aging circuit 104-1 having the lifetime τ1 is connected to the gate of the reset transistor 102-1, the aging circuit 104-2 having the lifetime τ2 is connected to the gate of the reset transistor 102-2, and the aging circuit 104-3 having the lifetime τ3. Is connected to the gate of the reset transistor 102-3. The meaning of this circuit configuration is that the time for which the information of each segment evaporates can be set individually.
[0052]
In such a configuration, for example, if different encryption information is stored in the memory cell 101 corresponding to each word line WL and the condition of τ1 <τ2 <τ3 is set, the aging circuit 104-1 of τ1 is connected. Even if the data of the memory cell 101 is erased, the data of the memory cell 101 connected to the aging circuits 104-2 and 104-3 of τ2 and τ3 are still held. Therefore, first, the data of the memory cell 101 connected to the aging circuit 104-1 of τ1 is read, the data of the memory cell 101 connected to the aging circuit 104-2 of τ2 is read after τ1, and the aging circuit of τ3 is used after τ2. If the data of the memory cell 101 connected to 104-3 is read out, the encryption can be changed every time a certain period elapses.
[0053]
(Third embodiment)
FIG. 13 is a circuit diagram showing a semiconductor memory device with an expiration date according to the third embodiment of the present invention. The same parts as those in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0054]
In the present embodiment, the first aging circuit 104 having the lifetime τ1 is provided on the word line side as described above, and the second aging circuit 108 having the lifetime τ0 shorter than τ1 is provided on the bit line side. . That is, the second aging circuit 108 is inserted between the decoder 107 and the bit line BL. Note that, like the first aging circuit 102, the second aging circuit 108 is also configured to improve the life controllability of the normally-on aging device.
[0055]
With such a configuration, the aging

circuits

104 and 108 are both turned off until τ0 elapses, and the decoder 107 and the memory cell 101 are not connected. When τ0 has elapsed, the aging circuit 108 is turned on, the decoder 107 is connected to the memory cell 101, and the data in the memory cell 101 can be read. When τ1 has elapsed, the aging circuit 104 is turned on, and the data in the memory cell 101 is rewritten. Therefore, after τ1, the falsified data is read.
[0056]
That is, in the present embodiment, it is possible to access only during a predetermined valid period [τ0 → τ1]. A similar effect can be obtained by connecting these two aging circuits in series. However, this embodiment is characterized in that the contents of the memory cell 101 are rewritten and the information is lost after the expiration of the validity period. .
[0057]
(Fourth embodiment)
In the third embodiment, by changing the combination of τ0 and τ1 for each memory cell, it is possible to provide a valid period for each cell. Of course, a similar valid period can be set for a segment including a plurality of memory cells. As an example, FIG. 14 shows a case where four memory cells are segmented.
[0058]
A reset transistor 102 is connected to each of the two word lines, and a first aging circuit 104 is connected to the gates of these transistors 102. The decoder 107 (107-1, 107-2) is connected to a bit line via a second aging circuit 108 (108-1, 108-2). The lifetimes of the second aging circuit 108 are both τ0, which is shorter than the lifetime τ1 of the first aging circuit 104. As a result, 2 × 2 segments can be read only during the period from τ0 to τ1.
[0059]
Note that the decoders 107-1 and 107-2 do not necessarily have to be provided independently for each bit line, but may be common. In addition, different combinations such as 2 × 2, 2 × 3, 2 × 4,..., 3 × 5,.
[0060]
Further, as shown in FIG. 15, it is also possible to individually set an effective period that can be accessed for each segment. In FIG. 15, the lifetime of the first aging circuit 104-1 corresponding to two or three columns corresponds to τ1a, and the lifetime of the first aging circuit 104-2 corresponding to 28 columns corresponds to τ1b, four rows or seven rows. The lifetime of the second aging circuit 108-1 is τ0a, and the lifetime of the second aging circuit 104-2 corresponding to row 11 or row 32 is τ0b. Further, τ1a is longer than either τ0a or τ0b, and τ1b is longer than either τ0a or τ0b.
[0061]
Therefore, the validity period of the 4 × 2 segment is [τ0a to τ1a], the validity period of the 11 × 3 segment is [τ0b to τ1a], the validity period of the 7 × 28 segment is [τ0a to τ1b], The validity period of the 32 × 28 segment is [τ0b to τ1b]. In any case, the held information is lost after the validity period ends.
[0062]
Note that the method of realizing the aging circuit used in the embodiments described above is not limited to the configuration shown in FIG. The embodiment is merely an example, and any life control circuit may be used as long as the effects of the present invention are not impaired.
[0063]
(Fifth embodiment)
In all of the above embodiments, the aging circuit is used to improve the life controllability. However, as the manufacturing technology has dramatically improved or other life control technology has been developed, the above-described aging circuit has been used for the life control. When such circuit technology becomes unnecessary, a single aging device can be used instead of the aging circuit.
[0064]
FIG. 16 shows a circuit configuration in which an aging device 109 is used instead of the first aging circuit 104 in the configuration shown in FIG. The operation in the circuit configuration in FIG. 16 is the same as the circuit configuration in FIG. Also, in the configurations of FIGS. 12 to 15, similarly, the aging device 109 can be used instead of the first aging circuit 104. Furthermore, an aging device can be used instead of the second aging circuit 108.
[0065]
(Modification)
Note that the present invention is not limited to the above embodiments. In the embodiment, the EEPROM having the two-layer gate structure is used as the non-volatile memory cell. However, the nonvolatile memory cell is not limited to the two-layer gate structure, and may be an MRAM, a NOMOS, or the like. Anything that can be done.
[0066]
Further, in the embodiment, an inverter circuit serially connected in tandem is adopted as the step-down circuit.However, the step-down circuit is formed by increasing the gate length of the aging device or increasing the resistance to the input terminal of the aging device. It is also possible to omit it. As an example, FIGS. 17A and 17B show cross-sectional configurations of an aging device in which the input-side diffusion layer does not overlap the gate end. Since the input-side diffusion layer (for example, the source end) and the gate end are separated from each other, the separated region serves as a resistor, and the same effect as provided by the step-down circuit can be obtained.
[0067]
In addition, various modifications can be made without departing from the scope of the present invention.
[0068]
【The invention's effect】
As described above in detail, according to the present invention, an aging circuit, a reset transistor, and a booster circuit are provided for a normal nonvolatile memory cell array. Since the storage content of the memory cell is rewritten by the booster circuit, the storage content of the memory cell evaporates even if access is made after the expiration of the valid period, so that tamper resistance can be improved.
[Brief description of the drawings]
FIG. 1 is a diagram showing a basic configuration of an aging device.
FIG. 2 is a diagram showing a first specific example for realizing the basic configuration of the aging device.
FIG. 3 is a schematic diagram for explaining that the configuration in FIG. 2 has a function as an aging device.
FIG. 4 is a diagram showing a change over time of an output signal of the aging device of FIG. 2;
FIG. 5 is a diagram showing a second specific example for realizing the basic configuration of the aging device.
FIG. 6 is a diagram showing a third specific example for realizing the basic configuration of the aging device.
FIG. 7 is a diagram showing operating characteristics of an aging device.
FIG. 8 is a diagram showing a state in which aging devices are connected in parallel.
FIG. 9 is a diagram showing a state in which aging devices are connected in parallel.
FIG. 10 illustrates an example of a trimming circuit.
FIG. 11 is a circuit diagram showing a semiconductor memory device with an expiration date according to the first embodiment;
FIG. 12 is a circuit configuration diagram showing a semiconductor memory device with an expiration date according to the second embodiment.
FIG. 13 is a circuit diagram showing a semiconductor memory device with an expiration date according to a third embodiment.
FIG. 14 is a circuit diagram showing a semiconductor memory device with an expiration date according to a fourth embodiment.
FIG. 15 is a circuit diagram showing another example of the semiconductor memory device with an expiration date according to the fourth embodiment.
FIG. 16 is a circuit diagram showing a semiconductor memory device with an expiration date according to a fifth embodiment.
FIG. 17 is a diagram showing a cross section of a time-varying circuit in which a diffusion layer and a gate end are separated in place of a step-down circuit;
[Explanation of symbols]
11: Functional area 12: Function change sensing part
13 input unit 14 output unit
20, 50: Si substrate 21, 51: source region
22, 52 ... drain

region

23, 53 ... channel
24, 54: Tunnel insulating film 25: Floating gate
26: insulating film 27, 55: control gate
28, 58: source electrode 29, 59: drain electrode
56 ... pn junction 57 ... Schottky junction
61, 71, 81: Aging device
62: common source 63: common drain
70: Chip 72: Decoder
80: trimming circuit 82: trimming transistor
83

arithmetic circuit

84, 86 memory
85: sense circuit 100: memory cell array
101: Non-volatile memory cell 102: Reset transistor
103: booster circuit 104, 108: aging circuit
105: step-down circuit 107: decoder
109 ... Aging device

Claims

A non-volatile memory cell provided near the intersection of the word line and the bit line;
A reset transistor having a gate and a source / drain one of which is connected to the word line, and having a predetermined threshold value;
A booster circuit that applies a voltage higher than a power supply voltage to the other of the source and the drain of the reset transistor;
A time-varying device that causes a change with time in a state of being disconnected from a power supply, and an output signal sensed at the time of reading changes with time; an input terminal is connected to the booster circuit; and an output terminal is the reset transistor. A first time-dependent change in which an output signal before a predetermined life becomes lower than the threshold value of the reset transistor and an output signal after a predetermined life becomes higher than the threshold value of the reset transistor. And a circuit,
When power is supplied after a predetermined life of the first time-varying circuit, the reset transistor is turned on, and information stored in the nonvolatile memory cell is reset. Semiconductor storage device.

A non-volatile memory cell provided near the intersection of the word line and the bit line;
A reset transistor having a gate and a source / drain one of which is connected to the word line, and having a predetermined threshold value;
A booster circuit that applies a voltage higher than a power supply voltage to the other of the source and the drain of the reset transistor;
A time-varying device that causes a change with time in a state of being disconnected from a power supply, and an output signal sensed at the time of reading changes with time; an input terminal is connected to the booster circuit; and an output terminal is the reset transistor. A first time-dependent change in which an output signal before a predetermined life becomes lower than the threshold value of the reset transistor and an output signal after a predetermined life becomes higher than the threshold value of the reset transistor. Circuit and
A time-varying device that causes a change with time in a state of being disconnected from a power supply, and an output signal sensed at the time of reading changes with time, between a decoder for reading data of the memory cell and the bit line; And a second time-varying circuit that shuts off the access between the decoder and the bit line before a predetermined life, and connects the access between the decoder and the bit line after a predetermined life. Become
A semiconductor memory device with an expiration date, wherein the life of the first time-varying circuit is longer than the life of the second time-varying circuit.

The first time-varying circuit or the first and second time-varying circuits are formed by connecting a plurality of time-varying devices in parallel, and control an output signal appearing at the output terminal based on a combined calculation power of these time-varying devices. 3. The semiconductor memory device with an expiration date according to claim 1, wherein:

3. The semiconductor memory device with an expiration date according to claim 1, further comprising a step-down circuit provided between said step-up circuit and said first aging circuit.

The time-varying device constituting the first time-varying circuit has a transistor structure having a gate between source / drain diffusion layers, and a diffusion layer on an input side of the time-varying device does not overlap below the gate. Item 3. The semiconductor memory device with an expiration date according to item 1 or 2.

3. The semiconductor memory device with an expiration date according to claim 1, wherein the first time-varying circuit is provided for each word line.

3. The semiconductor memory device with an expiration date according to claim 1, wherein one of the first aging circuits is provided for a plurality of word lines.

A first time-varying circuit is provided for each of a plurality of word lines, each having a separately set life, and a second time-varying circuit is provided for each bit line. Non-volatile memory cell segments having a life set individually for each of a predetermined number of groups and characterized by a combination of the life of the first time-varying circuit and the life of the second time-varying circuit are mixed. 3. The semiconductor memory device with an expiration date according to claim 2, wherein:

A nonvolatile memory cell provided near each intersection of the plurality of word lines and the plurality of bit lines;
A plurality of reset transistors each having a gate and one source / drain connected to each of the word lines, and having a predetermined threshold value;
A booster circuit that applies a voltage higher than a power supply voltage to the other of the source and the drain of each of the reset transistors;
It has a time-varying device that changes with time when the power supply is disconnected and the output signal sensed at the time of reading changes with time. One device is provided for a plurality of word lines, and each is set individually. Has an extended life, an input terminal is connected to the booster circuit, an output terminal is connected to a gate of each reset transistor, and an output signal before a predetermined life is lower than a threshold value of the reset transistor. A first time-varying circuit in which an output signal after a predetermined life is higher than a threshold value of the reset transistor;
A time-varying device that causes a change with time in a state of being disconnected from a power supply, and an output signal sensed at the time of reading changes with time, between a decoder for reading data of the memory cell and the bit line; And has a life set individually for each of a predetermined number of groups.Before the predetermined life, the access between the decoder and the bit line is cut off, and after the predetermined life, the decoder and the bit line are disconnected. A second time-varying circuit for making the access of the connection state connected,
The life of the first time-varying circuit is set longer than the life of the second time-varying circuit, and the nonvolatile memory is characterized by a combination of the life of the first time-varying circuit and the life of the second time-varying circuit. A semiconductor memory device with an expiration date, wherein segments of volatile memory cells are mixed.