JP2004319999A - Semiconductor device, cpu, image processing circuit and electronic apparatus, and driving method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に薄膜半導体素子で構成された半導体装置および半導体装置を含んだ電子機器に関する。また、半導体装置の駆動方法に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a thin-film semiconductor element and an electronic apparatus including the semiconductor device. Further, the present invention relates to a method for driving a semiconductor device.
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。一方、パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳に始まったPDAと呼ばれる情報端末も多数生産され普及しつつある。それらの携帯情報機器にはCPU(中央演算処理回路)をはじめとして、多くの半導体装置が使われている。 2. Description of the Related Art In recent years, with the progress of communication technology, mobile phones have become popular. In the future, transmission of moving images and more information transmission are expected. On the other hand, as for personal computers, mobile-friendly products have been produced due to their light weight. A large number of information terminals called PDA, which began with electronic notebooks, are also being produced and are becoming popular. Many semiconductor devices such as a CPU (Central Processing Unit) are used in such portable information devices.
半導体装置は様々な種類があるが、その一例としてCPUのブロック図を図10に示す。ここに示されるCPU1001は、タイミングコントロール回路1002、命令解析デコーダー1003、レジスタアレイ1004、アドレスロジックバッファ回路1005、データバスインターフェイス1006、ALU1007、命令レジスタ1008などより構成されている。
Although there are various types of semiconductor devices, a block diagram of a CPU is shown in FIG. 10 as an example. The
ここで、それぞれの回路について簡単に説明する。タイミングコントロール回路は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダー1003は外部の命令を内部用の命令に変換する役割を持つ。レジスタアレイ1004はデータを一時的に保管する揮発性メモリである。アドレスロジックバッファ回路1005は外部メモリのアドレスを指定する回路である。データバスインターフェイス1006は、外部のメモリまたはプリンタなどの機器にデータを出し入れする回路である。ALU1007は演算を行う回路である。命令レジスタ1008は命令を一時的に記憶しておく回路である。このような回路の組み合わせによってCPUは構成されている。
Here, each circuit will be briefly described. The timing control circuit receives an external instruction, converts it into information for internal use, and sends it out to another block. In addition, instructions such as reading and writing of memory data are given to the outside according to the internal operation. The
これらのCPUをはじめとする半導体装置では最近、基板にシリコン基板でなく、絶縁体を用いたものが現れている。このような半導体装置はSOI(シリコン・オン・インシュレータ)とよばれ開発が行われている。基板を絶縁体とすることによって、トランジスタと基板との間の寄生容量を削減し、高速化や低電力化を行うことができる。とくに、低電力化のため、携帯用電子機器に用いられている。消費電力が大きな半導体装置を用いた電子機器では、必要なバッテリーが大きくなる、冷却用のファンが必要となるなどの問題があり、電子機器自体が大型になるという問題が発生する。 In recent years, semiconductor devices such as CPUs using an insulator instead of a silicon substrate have appeared. Such a semiconductor device is called an SOI (Silicon On Insulator) and is under development. When the substrate is an insulator, the parasitic capacitance between the transistor and the substrate can be reduced, and high speed and low power can be achieved. In particular, they are used in portable electronic devices to reduce power consumption. An electronic device using a semiconductor device with large power consumption has problems such as an increase in required battery and a need for a cooling fan, and a problem that the electronic device itself becomes large.
そこで、高熱伝導性と低弾性を同時に満足するように配線基板とパッケージとを接着する構造を有する複合型半導体装置を提供するものがある。 Therefore, there is a device that provides a composite semiconductor device having a structure in which a wiring board and a package are bonded so as to simultaneously satisfy high thermal conductivity and low elasticity.
また、図11に従来のシリコン基板を用いた半導体装置のインバータ2段の回路の例を示す。この例ではインバータ回路はPchトランジスタ1102、1104、Nchトランジスタ1101、1103によって構成される。
FIG. 11 shows an example of a two-stage inverter circuit of a conventional semiconductor device using a silicon substrate. In this example, the inverter circuit includes
図12にSOI基板を用いた半導体装置のインバータ2段の回路の例を示す。この例ではインバータ回路はPchトランジスタ1202、1204、Nchトランジスタ1201、1203によって構成される。
FIG. 12 shows an example of a two-stage inverter circuit of a semiconductor device using an SOI substrate. In this example, the inverter circuit includes
前述したような、SOIは携帯用電子機器の省電力化には非常に有効な手段であるが、以下のような課題が残っていた。
図13はN型のMOSトランジスタのドレイン電流とゲート電圧の関連を示したグラフである。理想的にはゲート電圧Vgが正の領域では、ドレイン電流Idが十分大きく、ゲート電圧Vgが0以下では、ドレイン電流Idは0であることが望ましい。ところが実際にはドレイン電流Idはカーブ1301に示すようにゲート電圧Vgが0であっても、ILだけの漏れ電流が流れる。個々のトランジスタの電流は大きなものではないが、現在のLSIでは数百万のトランジスタが設けられており、それらの漏れ電流をあわせると、決して小さなものにはならない。このような漏れ電流は待機時の半導体装置の消費電力を増加させるもとになっていた。
As described above, SOI is a very effective means for saving power of portable electronic devices, but the following problems remain.
FIG. 13 is a graph showing the relationship between the drain current and the gate voltage of an N-type MOS transistor. Ideally, in a region where the gate voltage Vg is positive, the drain current Id is sufficiently large, and when the gate voltage Vg is 0 or less, it is desirable that the drain current Id be 0. However, actually, as shown by the
トランジスタのチャネル領域に不純物を微量添加し、図13に示すカーブを右にずらすことによって、この漏れ電流を減らすことは可能である。しかし、その場合、Vgが正の場合の電流も低下してしまい、回路の周波数特性を低下させるという問題があった。 It is possible to reduce this leakage current by adding a small amount of impurities to the channel region of the transistor and shifting the curve shown in FIG. 13 to the right. However, in that case, there is a problem that the current when Vg is positive also decreases, and the frequency characteristics of the circuit deteriorate.
また、図11に示す回路では、従来のシリコン基板を用いた半導体装置ではチャネルの下側に接する半導体領域はGNDまたは電源に接続され、固定の電位が与えられる。よって、Id−Vgカーブは固定となり、前述したような問題が発生する。図12に示す回路では、SOI基板を用いた半導体装置ではチャネルの下側に接する半導体領域はフローティングになるか、存在しないのいずれかである。よって、Id−Vgカーブは固定となり、やはり前述したような問題が発生する。 In the circuit shown in FIG. 11, in a semiconductor device using a conventional silicon substrate, a semiconductor region in contact with a lower side of a channel is connected to GND or a power supply, and a fixed potential is applied. Therefore, the Id-Vg curve is fixed, and the above-described problem occurs. In the circuit illustrated in FIG. 12, in a semiconductor device using an SOI substrate, a semiconductor region in contact with a lower side of a channel is floating or does not exist. Therefore, the Id-Vg curve is fixed, and the above-described problem still occurs.
以上のような問題を鑑み本発明では漏れ電流による消費電力の少ない半導体装置及びその駆動方法、並びにそれを用いた電子機器を提供することを目的とする。 In view of the above problems, it is an object of the present invention to provide a semiconductor device which consumes less power due to leakage current, a driving method thereof, and an electronic device using the same.
以上のような問題を解決するため、本発明は、トランジスタを構成する半導体薄膜の両側にそれぞれゲート電極を設け、第一のゲート電極に論理信号を、第二のゲート電極にしきい値制御信号を加え、半導体装置を構成するトランジスタのしきい値を第二のゲート電極の電位によって可変にする半導体装置及びその駆動方法を提供する。そして、半導体装置にこのようなバックゲート付きトランジスタにより構成される複数のロジック回路を設けた半導体装置及びその駆動方法を提供する。すなわち、漏れ電流による消費電力が問題となるのは、トランジスタの状態変化が少なくなっている期間が多い場合である。このような状態は待機モードに多い。一方回路が頻繁に動作している期間においては、消費電力はトランジスタのオン特性によってきまり、漏れ電流は無視できる。このようなモードは活性モードである。 In order to solve the above problems, the present invention provides a gate electrode on each side of a semiconductor thin film forming a transistor, a logic signal on a first gate electrode, and a threshold control signal on a second gate electrode. In addition, a semiconductor device in which a threshold value of a transistor included in a semiconductor device is made variable by a potential of a second gate electrode and a driving method thereof are provided. In addition, a semiconductor device provided with a plurality of logic circuits including a transistor with a back gate in a semiconductor device and a driving method thereof are provided. That is, power consumption due to leakage current becomes a problem when there are many periods in which the state change of the transistor is small. Such a state is common in the standby mode. On the other hand, during a period in which the circuit operates frequently, power consumption is determined by the ON characteristics of the transistor, and leakage current can be ignored. Such a mode is an active mode.
このような待機モードと活性モードの区別はしきい値制御回路を制御する検出手段(例えばプログラム)によって制御し、この検出手段としきい値制御回路を用いることで、トランジスタのしきい値が変更できる。従って、待機時にトランジスタのしきい値を高く設定することができるため、漏れ電流による消費電力を下げることが可能となる。 Such a distinction between the standby mode and the active mode is controlled by detection means (for example, a program) for controlling the threshold control circuit, and the threshold value of the transistor can be changed by using the detection means and the threshold control circuit. . Therefore, the threshold value of the transistor can be set high during standby, so that power consumption due to leakage current can be reduced.
本発明は、絶縁表面上の薄膜トランジスタを具備したロジック回路と、前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段とを有し、前記薄膜トランジスタは、論理信号が入力される第1のゲート電極と、前記しきい値制御回路からしきい値制御信号が入力される第2のゲート電極とを有し、前記しきい値制御信号により、前記薄膜トランジスタのソース電極とドレイン電極の間を流れる電流量が制御されることを特徴とする。前記第2のゲート電極上に半導体薄膜が設けられ、前記半導体薄膜上に前記第1のゲート電極が設けられることを特徴とする。 The present invention includes a logic circuit including a thin film transistor on an insulating surface, and a detection unit that detects an operation frequency of the logic circuit and outputs a detection result to a threshold control circuit. A first gate electrode to which a signal is input; and a second gate electrode to which a threshold control signal is input from the threshold control circuit. The amount of current flowing between the electrode and the drain electrode is controlled. A semiconductor thin film is provided on the second gate electrode, and the first gate electrode is provided on the semiconductor thin film.
本発明は、絶縁表面上の薄膜トランジスタを具備したロジック回路と、前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段として機能させるためのプログラムを記録した記憶媒体を有し、前記薄膜トランジスタは、論理信号が入力される第1のゲート電極と、前記しきい値制御回路からしきい値制御信号が入力される第2のゲート電極とを有し、前記しきい値制御信号により、前記薄膜トランジスタのソース電極とドレイン電極の間を流れる電流量が制御されることを特徴とする。 The present invention provides a logic circuit including a thin film transistor on an insulating surface, and a storage storing a program for functioning as detection means for detecting an operation frequency of the logic circuit and outputting a detection result to a threshold control circuit. Medium, the thin film transistor has a first gate electrode to which a logic signal is input, and a second gate electrode to which a threshold control signal is input from the threshold control circuit; The amount of current flowing between the source electrode and the drain electrode of the thin film transistor is controlled by a threshold control signal.
また、上記半導体装置は、CPU又は画像処理回路であることを特徴とする。 Further, the semiconductor device is a CPU or an image processing circuit.
本発明は、絶縁表面上の薄膜トランジスタを具備したロジック回路と、前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段とを有し、前記検出手段は待機モード又は活性モードを判別し、前記検出手段が前記待機モードを判別すると、前記しきい値制御回路は、前記薄膜トランジスタのしきい値を高くする前記しきい値制御信号を、前記ロジック回路に出力することを特徴とする。 The present invention includes a logic circuit including a thin film transistor on an insulating surface, and a detection unit that detects an operation frequency of the logic circuit and outputs a detection result to a threshold control circuit, wherein the detection unit is in a standby state. When the detection means determines the standby mode, the threshold control circuit outputs the threshold control signal for increasing the threshold of the thin film transistor to the logic circuit. It is characterized by the following.
以上によって、本発明では、待機時にトランジスタのしきい値を高く設定することができ、漏れ電流を小さくすることが可能となる。これによって、バッテリーの小型化が可能となり、小型かつ軽量で消費電力の小さな電子機器を実現することができる。 As described above, according to the present invention, the threshold value of the transistor can be set high during standby, and the leakage current can be reduced. As a result, the battery can be reduced in size, and a small and lightweight electronic device with low power consumption can be realized.
本発明は、トランジスタにバックゲートを設け、且つそのバックゲート電圧を検出手段(プログラムが記録された記憶媒体)によって制御することにより、待機時の消費電力を下げている。それによって、バッテリーを小さくし、体積のちいさな電子機器を実現することができる。小型化、軽量化及び薄型化が実現される。 According to the present invention, power consumption during standby is reduced by providing a back gate in a transistor and controlling the back gate voltage by a detection unit (a storage medium on which a program is recorded). Thus, the size of the battery can be reduced and an electronic device with a small volume can be realized. A reduction in size, weight, and thickness is realized.
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, it is easily understood by those skilled in the art that the present invention can be implemented in many different modes, and that the form and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention should not be interpreted as being limited to the description in this embodiment mode.
図1は本発明を用いた半導体装置である。半導体装置は様々な種類があるが、その一例としてCPUのブロック図を図1に示す。ここに示されるCPU101は、タイミングコントロール回路102、命令解析デコーダー103、レジスタアレイ104、アドレスロジックバッファ回路105、データバスインターフェイス106、ALU107、命令レジスタ108などより構成されている。以上は従来例と同じであるが、図1のブロック図ではしきい値制御回路109を追加している。このしきい値制御回路は他のロジック回路にしきい値制御信号を供給する。
FIG. 1 shows a semiconductor device using the present invention. Although there are various types of semiconductor devices, a block diagram of a CPU is shown in FIG. 1 as an example. The
このしきい値制御信号はしきい値を可変するトランジスタに送られる。図2にインバータ回路2段の例を用いて説明する。この例ではインバータ回路はPchトランジスタ202、204、Nchトランジスタ201、203によって構成される。従来と異なるのは本発明では、チャネルの両側にゲート電極を有するバックゲート付きトランジスタを用いている点であり、第一のゲート電極に論理信号を加え、第二のゲート電極にしきい値制御用信号が加えられることである。しきい値制御用信号はPchしきい値制御線、Nchしきい値制御線を介して供給される。
This threshold control signal is sent to a transistor that changes the threshold. FIG. 2 will be described using an example of a two-stage inverter circuit. In this example, the inverter circuit includes
図3に第一および第二のゲート電極を有するトランジスタのId−Vg特性を示す。図3では3種類のカーブ301〜303を示しているが、カーブ302は第二のゲート電極に正の固定電圧を加えたときのカーブである。このような場合にはカーブが左にシフトし、より電流が流れるようになる。またカーブ301は第二のゲート電極に0の電圧をかける場合である。このような場合は従来例と同じである。カーブ303は第二のゲート電極に負の電圧を加えたときのカーブである。このような場合にはカーブが右にシフトし、電流は流れにくくなり、漏れ電流も低減する。このようにインバータ回路にしきい値制御機能を設け、Id−Vgカーブをシフトさせることによって、漏れ電流を低減することが可能となる。
FIG. 3 shows the Id-Vg characteristics of the transistor having the first and second gate electrodes. Although three types of
次に、その動作方法について、図4を用いて説明する。本発明の半導体装置はトランジスタのしきい値を制御する検出手段(例えば、プログラム、プログラムが記録された記憶媒体、ソフトウエア)を搭載する。この検出手段は半導体装置(ロジック回路)の動作頻度を検出するプログラムと、検出があるレベルを超えたら半導体装置内部または外部のメモリから、しきい値制御用データを呼び出し、しきい値制御回路を動作させるプログラムからなる。 Next, the operation method will be described with reference to FIG. The semiconductor device of the present invention includes detection means (for example, a program, a storage medium storing the program, and software) for controlling the threshold value of the transistor. The detection means calls a program for detecting the operation frequency of the semiconductor device (logic circuit) and, when the detection exceeds a certain level, data for threshold control from an internal or external memory of the semiconductor device, and activates the threshold control circuit. It consists of a program to be operated.
動作頻度検出プログラムは、一定時間にある命令が何回使用されたかをカウントするものであり、カウント数に従って動作頻度を検出することができる。すなわち、一定時間内の使用回数を設定しておき、その期間内の検出回数がある値以下であれば第一のモード、ある値を超えていれば第二のモードと判定する。もちろん、判定方法はこれに限定するものではない。ここで、第一のモードを待機モード、第二のモードを活性化モードとすれば、待機時、活性時に判断ができ、これにあわせて、しきい値を制御する。 The operation frequency detection program counts how many times a certain instruction is used during a certain period of time, and can detect the operation frequency according to the count number. That is, the number of times of use within a certain period of time is set, and if the number of times of detection within that period is equal to or less than a certain value, the mode is determined to be the first mode. Of course, the determination method is not limited to this. Here, if the first mode is the standby mode and the second mode is the activation mode, it is possible to judge at the time of standby and at the time of activation, and the threshold value is controlled accordingly.
このようにして、半導体装置内部にしきい値制御回路をもうけ、且つ検出手段で、半導体装置のモードを検出し、しきい値制御回路を制御することによって、半導体装置の消費電力を状況に合わせて低く抑えることが可能となる。 In this way, the threshold control circuit is provided inside the semiconductor device, and the mode of the semiconductor device is detected by the detection means, and the threshold control circuit is controlled, so that the power consumption of the semiconductor device is adjusted according to the situation. It can be kept low.
本実施形態の半導体装置は、CPU、画像処理装置などとして使用することが可能である。 The semiconductor device of the present embodiment can be used as a CPU, an image processing device, and the like.
(実施例1)
図5は本発明の半導体装置を構成する薄膜トランジスタの断面図を示したものである。以下にその製造工程を説明する。絶縁基板501上に下地膜502を成膜し、第二ゲート電極503、504を形成する。次に第二ゲート電極用ゲート絶縁膜505を成膜し、さらに半導体薄膜領域506、507を形成する。次に、第一ゲート電極用ゲート絶縁膜508、509を形成し、第一ゲート電極510、511を形成する。P型不純物、N型不純物を添加し、ソース・ドレイン領域を形成したあと、層間膜512を成膜し、コンタクトホールを開口し、ソース・ドレイン電極513、514、515を形成する。このようにして、バックゲート付きトランジスタを構成することができる。
本発明はこの実施例には限定されない。他の形状、他の製造工程を経たものでも適応は可能である
(Example 1)
FIG. 5 is a sectional view of a thin film transistor constituting a semiconductor device of the present invention. The manufacturing process will be described below. A
The present invention is not limited to this embodiment. Adaptation is possible even after passing through other shapes and other manufacturing processes
(実施例2)
図6はしきい値制御回路の実施例である。本実施例では、しきい値制御の対象となる回路が半導体装置中に複数あり、且つ、それらを独立に制御したい場合に用いる。本実施例のしきい値制御回路はデータバスより制御用データを格納するメモリ回路603、606、609、その格納データをアナログ電圧に変換するA/D変換回路602、605、608、アナログ電圧をバッファ出力するバッファ回路601、604、607によって構成される。バッファ回路の出力電圧はしきい値制御線を介して、各回路の第二ゲート電極に接続され、トランジスタのしきい値を制御する。本実施例では複数の回路を独立に制御するため複数のしきい値制御回路を設けたが、これに限定されず1つであってもよい。
(Example 2)
FIG. 6 shows an embodiment of the threshold control circuit. This embodiment is used when there are a plurality of circuits to be subjected to threshold value control in a semiconductor device and it is desired to control them independently. The threshold control circuit according to the present embodiment includes
(実施例3) (Example 3)
図7を用いて、具体的にしきい値制御回路を駆動する方法について、説明をおこなう。図7はアドレスコンパレータ701、アドレスメモリ702、カウンタ703、リセット信号発生回路704、判別回路705、判別基準値メモリ706およびしきい値制御回路707よりなる。アドレスコンパレータにはアドレスバスが接続され、アドレスデータが入力される。また、アドレスメモリに記憶されたアドレスデータが入力される。この2つのデータを比較し、一致した場合にカウンタ703に一致を表す信号を出力する。
A method for driving the threshold control circuit will be specifically described with reference to FIG. FIG. 7 includes an
カウンタ703はアドレスコンパレータ701の出力をカウントする。このとき、リセット信号発生回路704より、定期的にリセット信号が入力される。リセット信号が例えば0.01秒間に1回入力されるとすると、カウンタ703は0.01秒間にアドレスメモリ702のデータとアドレスバスのデータが何回一致したかをカウントすることになる。この時間は0.01秒間には限定されず、他の時間でも良い。
判別回路705はカウンタ703の出力と判別基準値メモリ706のデータを比較し、判別基準値メモリ706の値をカウンタ703の出力の値が上回った場合にはしきい値を下げるようにしきい値制御回路707を動作させる。また、判別基準値メモリ706の値をカウンタ703の出力の値が下回った場合にはしきい値を上げるようにしきい値制御回路707を動作させる。
The counter 703 counts the output of the
The
図7において、アドレスメモリ702、判別基準値メモリ706はマスクROMのような固定メモリでも良いし、EEPROMのような書き換え可能な不揮発性メモリでも良いし、SRAMなどの揮発性メモリに必要に応じてデータを記憶したものでも良い。
In FIG. 7, an
図8にアドレスコンパレータ701の回路図を示す。図8は簡略化のため4ビットの例で記載してあるが、4ビットには限定されない。アドレスバス802とアドレスメモリ801の各ビットごとの値をEXOR803〜806に入力し、EXOR803〜806の出力をNOR807に入力している。図8では、NOR807の出力にラッチ回路808を入れているがこれは、動作切換時のグリッジなどを防止するためで、必ずとも無くても良い。ラッチパルスにより、切換終了後のデータをラッチする。
FIG. 8 shows a circuit diagram of the
カウンタ703は公知のリセット端子付カウンタを用いれば良い。リセット信号発生回路704はクロック信号などの固定周波数の信号を必要な数だけ分周すれば良い。判別回路705はカウンタ703の出力から、判別基準値メモリ706の値を減算し、差がプラスから0になった時点、マイナスから0になった時点でしきい値制御回路707を動作させれば良い。また、差が0からマイナスになった時点、0からプラスになった時点においてしきい値制御回路707を動作させれば良い。
As the counter 703, a known counter with a reset terminal may be used. The reset signal generation circuit 704 may divide a fixed frequency signal such as a clock signal by a required number. The
(実施例4)
本発明の半導体装置は各種電子機器に用いることができる。以下に、本発明の半導体装置を組み込んだ電子機器について説明する。
(Example 4)
The semiconductor device of the present invention can be used for various electronic devices. Hereinafter, electronic devices incorporating the semiconductor device of the present invention will be described.
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図7に示す。 Examples of such electronic devices include a video camera, a digital camera, a head-mounted display (goggle-type display), a game machine, a car navigation, a personal computer, a portable information terminal (a mobile computer, a mobile phone, an electronic book, and the like). . One example is shown in FIG.
図9(A)はデジタルカメラであり、本体9101、表示部9102、受像部9103、操作キー9104、外部接続ポート9105、シャッター9106等を含む。本発明の半導体装置をカメラの制御回路、画像処理回路などに用いることで、小型で低消費電力なデジタルカメラが得られる。
FIG. 9A illustrates a digital camera, which includes a
図9(B)はノートパソコンであり、本体9201、筐体9202、表示部9203、キーボード9204、外部接続ポート9205、ポインティングマウス9206等を含む。本発明の半導体装置をCPUなどに使用することで、小型で低消費電力なノートパソコンが得られる。
FIG. 9B illustrates a notebook computer including a
図9(C)は携帯情報端末であり、本体9301、表示部9302、スイッチ9303、操作キー9304、赤外線ポート9305等を含む。本発明の半導体装置をCPUや画像処理回路などに使用することで、小型で低消費電力な携帯情報端末が得られる。
FIG. 9C illustrates a portable information terminal, which includes a
図9(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、本体9401、筐体9402、記録媒体(CD、LDまたはDVD等)読込部9405、操作スイッチ9406、表示部a9403、表示部b9404等を含む。表示部aは主として画像情報を表示し、表示部bは主として文字情報を表示するが、本発明の半導体装置を記録媒体を備えた画像再生装置の画像処理回路などに用いることで、小型で低消費電力な画像再生装置が得られる。なお、記録媒体を備えた画像再生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。
FIG. 9D illustrates an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
図9(E)は折りたたみ式携帯表示装置であり、本体9501、表示部9502等を含む。本体9501に本発明を用いたCPUなどを搭載することで、小型で低消費電力な携帯表示装置が得られる。
FIG. 9E illustrates a foldable portable display device, which includes a
図9(F)はビデオカメラであり、本体9601は、表示部9602、筐体9603、外部接続ポート9604、リモコン受信部9605、受像部9606、バッテリー9607、音声入力部9608、接眼部9609、操作キー9610などを含む。本発明の半導体装置は画像処理回路などに用いることで、小型で低消費電力なビデオカメラが得られる。
FIG. 9F illustrates a video camera. A
図9(G)は携帯電話であり、本体9701は、筐体9702、表示部9703、音声入力部9704、アンテナ9705、操作キー9706、外部接続ポート9707などを含む。本発明の半導体装置をCPUなどに用いることで、小型で低消費電力な携帯電話が得られる。
FIG. 9G illustrates a mobile phone. A main body 9701 includes a
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は、実施の形態形態と実施例1、2のうちのどのような組み合わせからなる構成を用いても実現することができる。 As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields. Further, the electronic apparatus of this embodiment can be realized by using a configuration formed by any combination of the embodiment mode and Embodiments 1 and 2.
Claims (14)
前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段とを有し、
前記薄膜トランジスタは、論理信号が入力される第1のゲート電極と、前記しきい値制御回路からしきい値制御信号が入力される第2のゲート電極とを有することを特徴とする半導体装置。 A logic circuit comprising a thin film transistor on an insulating surface;
Detecting means for detecting the operation frequency of the logic circuit, and outputting the detection result to a threshold control circuit,
The semiconductor device, wherein the thin film transistor has a first gate electrode to which a logic signal is input and a second gate electrode to which a threshold control signal is input from the threshold control circuit.
前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段とを有し、
前記薄膜トランジスタは、論理信号が入力される第1のゲート電極と、前記しきい値制御回路からしきい値制御信号が入力される第2のゲート電極とを有し、
前記しきい値制御信号により、前記薄膜トランジスタのソース電極とドレイン電極の間を流れる電流量が制御されることを特徴とする半導体装置。 A logic circuit comprising a thin film transistor on an insulating surface;
Detecting means for detecting the operation frequency of the logic circuit, and outputting the detection result to a threshold control circuit,
The thin film transistor has a first gate electrode to which a logic signal is input, and a second gate electrode to which a threshold control signal is input from the threshold control circuit,
A semiconductor device, wherein an amount of current flowing between a source electrode and a drain electrode of the thin film transistor is controlled by the threshold control signal.
前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段として機能させるためのプログラムを記録した記憶媒体を有し、
前記薄膜トランジスタは、論理信号が入力される第1のゲート電極と、前記しきい値制御回路からしきい値制御信号が入力される第2のゲート電極とを有することを特徴とする半導体装置。 A logic circuit comprising a thin film transistor on an insulating surface;
Detecting the operation frequency of the logic circuit, has a storage medium recording a program for functioning as a detection means to output the detection result to the threshold control circuit,
The semiconductor device, wherein the thin film transistor has a first gate electrode to which a logic signal is input and a second gate electrode to which a threshold control signal is input from the threshold control circuit.
前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段として機能させるためのプログラムを記録した記憶媒体を有し、
前記薄膜トランジスタは、論理信号が入力される第1のゲート電極と、前記しきい値制御回路からしきい値制御信号が入力される第2のゲート電極とを有し、
前記しきい値制御信号により、前記薄膜トランジスタのソース電極とドレイン電極の間を流れる電流量が制御されることを特徴とする半導体装置。 A logic circuit comprising a thin film transistor on an insulating surface;
Detecting the operation frequency of the logic circuit, has a storage medium recording a program for functioning as a detection means to output the detection result to the threshold control circuit,
The thin film transistor has a first gate electrode to which a logic signal is input, and a second gate electrode to which a threshold control signal is input from the threshold control circuit,
A semiconductor device, wherein an amount of current flowing between a source electrode and a drain electrode of the thin film transistor is controlled by the threshold control signal.
前記基板上の薄膜トランジスタを有する論理回路と、
前記論理回路と電気的に接続され、前記論理回路の動作頻度を検出する検出手段と、
前記検出手段と電気的に接続されたしきい値制御回路と、を有することを特徴とする半導体装置。 A substrate having an insulating surface;
A logic circuit having a thin film transistor on the substrate,
Detection means electrically connected to the logic circuit, for detecting an operation frequency of the logic circuit;
A semiconductor device, comprising: a threshold control circuit electrically connected to the detection means.
前記基板上の薄膜トランジスタを有する論理回路と、
前記論理回路と電気的に接続されたアドレスコンパレータと、
前記アドレスコンパレータと電気的に接続されたカウンタと、
前記カウンタと電気的に接続された判別回路と、
前記判別回路と電気的に接続されたしきい値制御回路と、を有することを特徴とする半導体装置。 A substrate having an insulating surface;
A logic circuit having a thin film transistor on the substrate,
An address comparator electrically connected to the logic circuit;
A counter electrically connected to the address comparator;
A determination circuit electrically connected to the counter,
A semiconductor device, comprising: a threshold control circuit electrically connected to the determination circuit.
前記基板上の薄膜トランジスタを有する論理回路と、
前記論理回路と電気的に接続され、前記論理回路の動作頻度を検出する検出手段と、
前記検出手段と電気的に接続されたしきい値制御回路と、
を有し、
前記薄膜トランジスタは複数のゲート電極を有し、
前記しきい値制御回路は前記複数のゲート電極の少なくともひとつに電気的に接続されていることを特徴とする半導体装置。 A substrate having an insulating surface;
A logic circuit having a thin film transistor on the substrate,
Detection means electrically connected to the logic circuit, for detecting an operation frequency of the logic circuit;
A threshold control circuit electrically connected to the detection means;
Has,
The thin film transistor has a plurality of gate electrodes,
The semiconductor device according to claim 1, wherein the threshold control circuit is electrically connected to at least one of the plurality of gate electrodes.
前記基板上の薄膜トランジスタを有する論理回路と、
前記論理回路と電気的に接続されたアドレスコンパレータと、
前記アドレスコンパレータと電気的に接続されたカウンタと、
前記カウンタと電気的に接続された判別回路と、
前記判別回路と電気的に接続されたしきい値制御回路と、
を有し、
前記薄膜トランジスタは複数のゲート電極を有し、
前記しきい値制御回路は前記複数のゲート電極の少なくともひとつに電気的に接続されていることを特徴とする半導体装置、 A substrate having an insulating surface;
A logic circuit having a thin film transistor on the substrate,
An address comparator electrically connected to the logic circuit;
A counter electrically connected to the address comparator;
A determination circuit electrically connected to the counter,
A threshold control circuit electrically connected to the determination circuit;
Has,
The thin film transistor has a plurality of gate electrodes,
A semiconductor device, wherein the threshold control circuit is electrically connected to at least one of the plurality of gate electrodes;
前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段とを有し、
前記検出手段は第1のモード又は第2のモードを判別し、
前記しきい値制御回路は前記第1又は前記第2のモードに応じたしきい値制御信号を前記ロジック回路に出力することを特徴とする半導体装置の駆動方法。 A logic circuit comprising a thin film transistor on an insulating surface;
Detecting means for detecting the operation frequency of the logic circuit, and outputting the detection result to a threshold control circuit,
The detecting means determines the first mode or the second mode,
The method of driving a semiconductor device, wherein the threshold value control circuit outputs a threshold value control signal according to the first or second mode to the logic circuit.
前記ロジック回路の動作頻度を検出し、その検出結果をしきい値制御回路に出力する検出手段とを有し、
前記検出手段は待機モード又は活性モードを判別し、
前記検出手段が前記待機モードを判別すると、前記しきい値制御回路は、前記薄膜トランジスタのしきい値を高くする前記しきい値制御信号を、前記ロジック回路に出力することを特徴とする半導体装置の駆動方法。
A logic circuit comprising a thin film transistor on an insulating surface;
Detecting means for detecting the operation frequency of the logic circuit, and outputting the detection result to a threshold control circuit,
The detecting means determines a standby mode or an active mode,
When the detecting means determines the standby mode, the threshold control circuit outputs the threshold control signal for increasing the threshold of the thin film transistor to the logic circuit. Drive method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004098016A JP4689181B2 (en) | 2003-04-04 | 2004-03-30 | Semiconductor device, CPU, image processing circuit, and electronic apparatus |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003102101 | 2003-04-04 | ||
JP2003102101 | 2003-04-04 | ||
JP2004098016A JP4689181B2 (en) | 2003-04-04 | 2004-03-30 | Semiconductor device, CPU, image processing circuit, and electronic apparatus |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004319999A true JP2004319999A (en) | 2004-11-11 |
JP2004319999A5 JP2004319999A5 (en) | 2007-05-24 |
JP4689181B2 JP4689181B2 (en) | 2011-05-25 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004098016A Expired - Fee Related JP4689181B2 (en) | 2003-04-04 | 2004-03-30 | Semiconductor device, CPU, image processing circuit, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4689181B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
---|---|
JP4689181B2 (en) | 2011-05-25 |
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A621 | Written request for application examination |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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