JP2004319861A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve operational stability of a power MISFET with a sensor. <P>SOLUTION: A main MISFET<SB>QMAIN</SB>and a sub MISFET<SB>QSUB</SB>are disposed while separating a well 3A of the main MISFET<SB>QMAIN</SB>and a well 3B of the sub MISFET<SB>QSUB</SB>just at a predetermined interval so as to set voltage resistance similar to the drain breakdown voltage of the main MISFET<SB>QMAIN</SB>and the sub MISFET<SB>QSUB</SB>therebetween, so that the drain breakdown voltage of the sub MISFET<SB>QSUB</SB>is matched with the drain breakdown voltage of the main MISFET<SB>QMAIN</SB>while preventing a malfunction such that the sub MISFET<SB>QSUB</SB>is turned on approximately simultaneously with the main MISFET<SB>QMAIN</SB>. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
数Ｗ以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、電気機器の駆動部分と電子回路とのインターフェイスを形成する部品として用いられる。
【０００３】
中でもパワーＭＩＳＦＥＴは、大きな電力を得るために小容量ＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構造となっている。
【０００４】
このようなパワーＭＩＳＦＥＴの中には、素子自身にセンサ機能を持たせたセンサ付きパワーＭＩＳＦＥＴがあり、その一種として、たとえば電流検出機能付きＭＩＳＦＥＴがある。この電流検出機能付きＭＩＳＦＥＴは、パワーＭＩＳＦＥＴを形成する多数個の小容量ＭＩＳＦＥＴのうちごく一部を電流検出用ＭＩＳＦＥＴとして用いたものである。これらの小容量ＭＩＳＦＥＴは、並列接続されている。すべての小容量ＭＩＳＦＥＴに流れる電流（主電流（パワーＭＩＳＦＥＴを流れる電流の数千分の１〜数万分の１）程度）が等しいと仮定すると、電流検出用ＭＩＳＦＥＴに小容量ＭＩＳＦＥＴのオン抵抗に比べて無視できる程度の小さな検出抵抗を接続しても、小容量ＭＩＳＦＥＴに流れる電流は等しいままと見なせるので、その検出抵抗の電圧降下から主電流の値を見積もるものである（たとえば、非特許文献１参照）。
【０００５】
【非特許文献１】
「トランジスタ技術ＳＰＥＣＩＡＬ Ｎｏ．５４ 特集 実践パワー・エレクトロニクス入門」，ＣＱ出版株式会社，１９９６年４月１日，Ｐ．８６−８７
【０００６】
【発明が解決しようとする課題】
本発明者らは、センサ付きパワーＭＩＳＦＥＴの研究および開発に従事している。その中で、本発明者らは、以下のような課題を見出した。
【０００７】
すなわち、センサ付きパワーＭＩＳＦＥＴを有する半導体チップ（以下、単にチップと記す）においては、パワーＭＩＳＦＥＴおよび電流検出用ＭＩＳＦＥＴの２つの素子が存在することから、パワーＭＩＳＦＥＴの特性と電流検出用ＭＩＳＦＥＴの特性とが互いに影響し合い、それぞれがドレイン耐圧で発振動作を起こし、それぞれの特性が不安定になってしまう課題が存在する。
【０００８】
また、ＭＩＳＦＥＴのゲート電極のレイアウトに起因して、電流検出用ＭＩＳＦＥＴのスイッチング動作が早くなり、センサ付きパワーＭＩＳＦＥＴを有するチップが搭載されたシステム（たとえば、電気自動車におけるモータージェネレータ）の誤作動を引き起こしてしまう課題が存在する。
【０００９】
本発明の目的は、センサ付きパワーＭＩＳＦＥＴの動作安定性を向上できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成され、
（ａ）前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
（ｂ）前記第１および第２のＭＩＳＦＥＴは、前記半導体基板の主面に形成された素子分離部によって離間されて配置され、
（ｃ）前記素子分離部の下部において、前記第１ＭＩＳＦＥＴの前記ゲート電極の終端部にゲート絶縁膜を介して隣接する第２導電型の第１ウエルと、前記第２ＭＩＳＦＥＴの前記ゲート電極の終端部に前記ゲート絶縁膜を介して隣接する第２導電型の第２ウエルとが形成され、
（ｄ）前記第１ウエルと前記第２ウエルとは、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴが第１ドレイン耐圧で動作するような第１の距離だけ離間して配置されている。
【００１３】
また、本発明は、半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成され、
（ａ）前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
（ｂ）前記半導体基板上において、前記第１ＭＩＳＦＥＴの前記ゲート電極にゲート電圧を供給する第１配線と、前記第２ＭＩＳＦＥＴの前記ゲート電極に前記ゲート電圧を供給する第２配線とが形成され、
（ｃ）前記第１配線および前記第２配線は、前記ゲート電圧が前記第１配線、前記第１ＭＩＳＦＥＴの前記ゲート電極、前記第２配線および前記第２ＭＩＳＦＥＴの前記ゲート電極の順で伝達するように配置されている。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図１は本実施の形態１の電流・温度検知機能付パワーＭＩＳＦＥＴの等価回路図であり、図２はその電流・温度検知機能付パワーＭＩＳＦＥＴが形成された半導体チップ（以下、単にチップと記す）の平面図である。
【００１６】
図１に示すように、電流・温度検知機能付パワーＭＩＳＦＥＴは、大きな電力を得るためのメインＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）ＱＭＡＩＮと電流検出用のサブＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）ＱＳＵＢとが並列接続された構成となっている。さらに、メインＭＩＳＦＥＴＱＭＡＩＮは、小容量のＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構成となっている。メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのゲートとソースとの間には、保護ダイオードＰＤが電気的に接続されている。この保護ダイオードは、ソースからゲートへのサージに対してメインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのゲート絶縁膜を保護する機能を有している。
【００１７】
メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのドレインは、チップＣＨＩＰ裏面に形成された端子Ｔ１に電気的に接続されている。メインＭＩＳＦＥＴＱＭＡＩＮのソースはチップＣＨＩＰの上面に形成された端子Ｔ２、Ｔ３に電気的に接続され、サブＭＩＳＦＥＴＱＳＵＢのソースは、チップＣＨＩＰの上面に形成された端子Ｔ４に電気的に接続されている。メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのゲートは、チップＣＨＩＰの上面に形成された端子Ｔ５に電気的に接続されている。
【００１８】
メインＭＩＳＦＥＴＱＭＡＩＮを形成する多数個の小容量のＭＩＳＦＥＴおよびサブＭＩＳＦＥＴＱＳＵＢのすべてに流れる主電流が等しい場合には、端子Ｔ２と端子Ｔ４との間にそれらＭＩＳＦＥＴのオン抵抗に比べて無視しうるほど小さな検出抵抗（分流抵抗）を接続しても、その主電流は等しいと見なすことができる。そこで、その検出抵抗の電圧降下から主電流の値を見積もるものである。
【００１９】
チップＣＨＩＰには、チップＣＨＩＰ内では上記メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢとは電気的に接続しない温度検知ダイオードＴＤが、パワーＭＩＳＦＥＴの回路とは独立して形成されている。この温度検知ダイオードＴＤは、チップＣＨＩＰの上面に形成された端子Ｔ６、Ｔ７に電気的に接続されている。
【００２０】
ダイオードは、順方向に電流を流すと所定の順方向電圧を発生する。この順方向電圧は温度特性を有し、この温度特性は直線性を有している。そこで、チップＣＨＩＰ内に温度検知ダイオードＴＤを配置し、温度検知ダイオードＴＤに一定値の電流を流し、温度検知ダイオードが接続された端子Ｔ６、Ｔ７間の電圧を測定することにより、メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢに過電流が流れた場合には、その過電流によるチップＣＨＩＰの温度上昇を温度検知ダイオードＴＤにより検出し、メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢをオフにする。メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢをオフにするには、ゲート・ソース間（端子Ｔ５と端子Ｔ２、Ｔ４の間）を短絡すればよく、これによりメインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢの熱破壊（過電流破壊）を防ぐことができる。
【００２１】
図３は、図２に示したチップＣＨＩＰの要部断面図である。
【００２２】
チップＣＨＩＰは、たとえば平面四角形状に形成された半導体基板１を有している。この半導体基板１は、半導体基体（ドレイン）１Ａと、その上に形成されたエピタキシャル層（ドレイン）１Ｂとを有している。半導体基体１Ａは、たとえばＡｓ（ヒ素）がドープされたｎ＋型の単結晶シリコンからなり、エピタキシャル層１Ｂは、たとえばエピタキシャル成長法によって形成されたｎ−型の単結晶シリコンからなる。
【００２３】
エピタキシャル層１Ｂには、ｐ−型の半導体領域２Ａ、２Ｂが形成されている。半導体領域２Ａは上記メインＭＩＳＦＥＴＱＭＡＩＮのチャネルが形成される領域であり、半導体領域２Ｂは上記サブＭＩＳＦＥＴＱＳＵＢのチャネルが形成される領域である。半導体領域２Ａ、２Ｂは、たとえばＢ（ホウ素）がエピタキシャル層１Ｂの厚さ方向の途中位置まで分布することで形成されている。また、エピタキシャル層１Ｂにおいて、半導体領域２Ａ、２Ｂの外周部には、それぞれｐ型（第２導電型）ウエル（第１ウエル）３Ａおよびウエル（第２ウエル）３Ｂが形成されている。このｐ型ウエル３Ａ、３Ｂには、たとえばホウ素が含有されている。
【００２４】
エピタキシャル層１Ｂの主面の分離領域には、たとえば酸化シリコンからなる分離部（素子分離部）４がＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法等によって形成されている。分離部４は溝型のもの（トレンチアイソレーション）であってもよい。
【００２５】
分離部４に囲まれた活性領域は、上記メインＭＩＳＦＥＴＱＭＡＩＮまたはサブＭＩＳＦＥＴＱＳＵＢの形成領域となっている。この活性領域には、複数の溝５が形成されている。各溝５はセル毎に設けられており、断面で見るとエピタキシャル層１Ｂの主面からエピタキシャル層の深さ方向の途中位置にまで延び、平面で見た場合には所定の方向に沿って延びている。
【００２６】
溝５の内壁面および溝５の開口周辺のエピタキシャル層１Ｂ上面には、たとえば酸化シリコン膜からなるゲート絶縁膜６が形成されている。また、溝５内には、ゲート絶縁膜６上にＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのそれぞれのトレンチ型のゲート電極７Ａ、７Ｂが形成されている。ゲート電極７Ａ、７Ｂは、たとえば低抵抗な多結晶シリコン膜（第１導電性膜）からなり、その一部は分離部４上まで延在している。
【００２７】
ゲート電極７Ａの隣接間のエピタキシャル層１Ｂには、ソース用のｎ型（第１導電型）の半導体領域８Ａが形成され、ゲート電極７Ｂの隣接間のエピタキシャル層１Ｂには、ソース用のｎ型の半導体領域８Ｂが形成されている。半導体領域８Ａ、８Ｂは、たとえばＡｓ（ヒ素）がエピタキシャル層１Ｂの主面からエピタキシャル層１Ｂの深さ方向の途中位置まで分布することで形成されている。
【００２８】
ゲート電極６（溝５）間のエピタキシャル層１Ｂには、溝９が形成されている。各溝９は、断面で見るとエピタキシャル層１Ｂの主面から深さ方向の途中位置にまで延び、平面で見ると所定の方向に沿って延びている。溝９の底部には、たとえばＢＦ２（二フッ化ホウ素）が導入されたｐ＋型の半導体領域１０が形成されている。
【００２９】
分離部４上には、前述の保護ダイオードＰＤ、ゲート抵抗ＧＲおよび温度検知ダイオードＴＤが形成されている。保護ダイオードＰＤは、たとえば多結晶シリコン膜にｎ＋型の半導体領域１１とｐ型の半導体領域１２とを交互に平面同心環状に配置されることで形成されている。ゲート抵抗ＧＲは、たとえば多結晶シリコン膜にｐ型の半導体領域１２とｐ＋型の半導体領域１３とを交互に配置することで形成されている。温度検知ダイオードＴＤは、たとえば多結晶シリコン膜にｎ＋型の半導体領域１１とｐ型の半導体領域１２とを交互に配置されることで形成されている。
【００３０】
上記のような半導体基板１上には、酸化シリコン膜からなる層間絶縁膜１４が堆積されており、これによりゲート電極６、保護ダイオードＰＤ、ゲート抵抗ＧＲおよび温度検知ダイオードＴＤが覆われている。このような層間絶縁膜１４上には、配線１５Ａ〜１５Ｆが配置されている。配線１５Ａは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ａを通じてサブＭＩＳＦＥＴＱＳＵＢのソース領域（半導体領域８Ｂ）と電気的に接続されている。配線１５Ｆは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ａを通じてメインＭＩＳＦＥＴＱＭＡＩＮのソース領域（半導体領域８Ａ）と電気的に接続されている。また、配線１５Ａ、１５Ｆは、溝９を通じて前述のｐ＋型の半導体領域１０と電気的に接続されている。さらに、配線１５Ａ、１５Ｆは、図３では図示されない領域で層間絶縁膜１４に穿孔されたコンタクトホールを通じて保護ダイオードＰＤのｎ＋型の半導体領域１１と電気的に接続されている。
【００３１】
配線１５Ｅは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ｃ、１６Ｄを通じて、分離部４上に延在しているメインＭＩＳＦＥＴＱＭＡＩＮのゲート電極６と保護ダイオードＰＤのｎ＋型の半導体領域１１とを電気的に接続している。なお、図３では図示されない領域においては、サブＭＩＳＦＥＴＱＳＵＢのゲート電極６も配線１５Ｅと同様の配線によって保護ダイオードＰＤのｎ＋型の半導体領域１１と電気的に接続されている。
【００３２】
配線１５Ｄは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ｅ、１６Ｆを通じて保護ダイオードＰＤのｎ＋型の半導体領域１１およびゲート抵抗ＧＲのｐ＋型の半導体領域１３と電気的に接続されている。
【００３３】
配線１５Ｂ、１５Ｃは、それぞれ層間絶縁膜１４に穿孔されたコンタクトホール１６Ｇ、１６Ｈを通じて、それぞれ温度検知ダイオードＴＤのｎ＋型の半導体領域１１およびｐ型の半導体領域１２と電気的に接続されている。
【００３４】
なお、上記配線１５Ａ〜１５Ｆは、たとえばＡｌ（アルミニウム）、Ａｌ−Ｓｉ（シリコン）合金またはＡｌ−Ｓｉ−Ｃｕ（銅）合金のようにＡｌを主成分とする材質から形成されている。
【００３５】
上記のような半導体基板１上には、表面保護膜１７が堆積されており、この表面保護膜１７は、上記配線１５Ａ〜１５Ｆを覆っている。表面保護膜１７は、たとえば酸化シリコン膜とその上に堆積されたポリイミド膜とから構成されている。このような表面保護膜１７には、配線１５Ａ〜１５Ｆのそれぞれの一部が露出されるような開口部が設けられ、ゲート用のボンディングパッド（端子Ｔ５）およびソース用のボンディングパッド（端子Ｔ２、Ｔ４）が形成されている。これらボンディングパッドには、たとえばボンディングワイヤが接続され、このボンディングワイヤを通じてボンディングパッドとパッケージのリード（たとえばリードフレームのインナーリード）等とが電気的に接続されるようになっている。
【００３６】
また、半導体基板１の裏面には、ドレイン電極１８（端子Ｔ１）が形成されている。このドレイン電極１８は、たとえばＮｉ（ニッケル）、Ｔｉ（チタン）、ＮｉおよびＡｕ（金）が順に積層されることで形成されている。ドレイン電極１８は、導電性の接着剤によってパッケージのチップ実装領域（たとえばリードフレームのダイパッド）に実装され、かつ、電気的に接続される。
【００３７】
上記メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧は、エピタキシャル層１Ｂの厚さおよびエピタキシャル層１Ｂ中に含まれる不純物の濃度によって決定される。また、サブＭＩＳＦＥＴＱＳＵＢを電流検知用として用いる場合には、メインＭＩＳＦＥＴＱＭＡＩＮとサブＭＩＳＦＥＴＱＳＵＢとの間でもドレイン耐圧と同様の耐圧（以下、周辺耐圧という）が設定される必要がある。
【００３８】
ところで、サブＭＩＳＦＥＴＱＳＵＢは、ウエル３Ａとウエル３Ｂとの間に反転層が形成され、ウエル３Ａとウエル３Ｂとは電気的に別々の耐圧となる。ここで、上記ウエル３Ａとウエル３Ｂとの間の距離Ｌが大き過ぎる場合には、ウエル３Ａとウエル３Ｂとの間に空乏層が存在してしまうことから、メインＭＩＳＦＥＴＱＭＡＩＮのドレイン耐圧がサブＭＩＳＦＥＴＱＳＵＢに届かなくなってしまうことになる。すなわち、メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢは個別の耐圧となり発振してしまうことになるので、サブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧が不安定になり、サブＭＩＳＦＥＴＱＳＵＢは規定のドレイン耐圧より低い電圧で動作してしまうおそれがある。
【００３９】
また、ウエル３Ａとウエル３Ｂとを離間させずに一体に形成した場合には、サブＭＩＳＦＥＴＱＳＵＢの動作にメインＭＩＳＦＥＴＱＭＡＩＮの動作が反映されてしまい、メインＭＩＳＦＥＴＱＭＡＩＮがオンとなるのとほぼ同時にサブＭＩＳＦＥＴＱＳＵＢもオンとなってしまうことになる。すなわち、サブＭＩＳＦＥＴＱＳＵＢが誤動作を起こし、電流検知動作を行えなくなってしまうおそれがある。
【００４０】
そこで、本実施の形態１では、上記ウエル３Ａとウエル３Ｂとの間の距離Ｌの規定を行う。ここで、ｑを電気素量、ｋをボルツマン定数、ε０を真空の誘電率、εｓｉをＳｉ（シリコン）の比誘電率、ＮＡをウエル３Ａ、３Ｂ中の不純物濃度、ＮＤをエピタキシャル層１Ｂ中の不純物濃度、Ｅｍを最大電界強度、Ｗｍを最大空乏層幅およびＶＢをアバランシェ耐圧（周辺耐圧）とすると、Ｅｍ＝（４×１０５）／（１−（１／３）×ｌｏｇ（ＮＤ／（１×１０１６）））、Ｗｍ＝（ε０×εｓｉ／（ｑ×ＮＤ））×Ｅｍ、ＶＢ＝（１／２）×Ｅｍ×Ｗｍと表される。また、ドレインに印加する電圧をＶとすると、形成される空乏層の幅Ｗは、Ｗ＝（２×ε０×εｓｉ／ｑ）１／２×（１／ＮＤ＋１／ＮＡ）１／２と表される。本実施の形態１では、これらの式をもとに、そのＶとしてドレイン耐圧値を印加した際にウエル３Ａとウエル３Ｂとを電気的につなげる反転層が形成されるように前述の距離Ｌ（第１の距離）を設定する。たとえば、ドレイン耐圧を約１００Ｖとする場合には、ウエル３Ａ、３Ｂ中の不純物濃度ＮＡを３．６×１０１９個／ｃｍ３程度とし、エピタキシャル層１Ｂ中の不純物濃度を１×１０１９個／ｃｍ３程度とした場合には、ウエル３Ａとウエル３Ｂとの間の距離Ｌを８μｍ〜２０μｍ程度とするものである。また、ドレイン耐圧を約８０Ｖとする場合には、ウエル３Ａ、３Ｂ中の不純物濃度ＮＡを５×１０１５個／ｃｍ３程度とし、エピタキシャル層１Ｂ中の不純物濃度を１×１０１９個／ｃｍ３程度とした場合には、ウエル３Ａとウエル３Ｂとの間の距離Ｌを５μｍ〜１５μｍ程度とするものである。それにより、サブＭＩＳＦＥＴＱＳＵＢがメインＭＩＳＦＥＴＱＭＡＩＮとほぼ同時にオンとなるような誤動作を防ぎつつ、サブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧をメインＭＩＳＦＥＴＱＭＡＩＮのドレイン耐圧と一致する安定した値とすることができる。すなわち、サブＭＩＳＦＥＴＱＳＵＢによる電流検知動作の確実性を向上できるので、本実施の形態１の電流・温度検知機能付パワーＭＩＳＦＥＴの動作安定性を向上することが可能となる。また、サブＭＩＳＦＥＴＱＳＵＢがメインＭＩＳＦＥＴＱＭＡＩＮとほぼ同時にオンとなるような誤動作を防ぐことができるので、本実施の形態１のチップＣＨＩＰ（図２参照）を有する機器の安全性を向上することができる。
【００４１】
（実施の形態２）
本実施の形態２の半導体装置は、前記実施の形態１と同様に電流・温度検知機能付パワーＭＩＳＦＥＴである。
【００４２】
図４は本実施の形態２の電流・温度検知機能付パワーＭＩＳＦＥＴの要部平面図であり、図５は図４中の領域ＧＬＡを拡大して図示したものである。
【００４３】
本実施の形態２の電流・温度検知機能付パワーＭＩＳＦＥＴの断面構成は、前記実施の形態１の電流・温度検知機能付パワーＭＩＳＦＥＴと同様である（図３参照）。配線１５（第２配線）Ｇは、配線（第１配線）１５Ｅが端子Ｔ５（図１〜図３参照）に印加されたゲート電圧をメインＭＩＳＦＥＴＱＭＡＩＮのゲート電極７Ａへ伝えるのと同様に、端子Ｔ５に印加されたゲート電圧をサブＭＩＳＦＥＴＱＳＵＢのゲート電極７Ｂ（図３参照）へ伝えるものである。
【００４４】
本実施の形態２では、配線１５Ｅと配線１５Ｇとは一体に形成されずに、配線１５Ｅと配線１５ＧとがメインＭＩＳＦＥＴＱＭＡＩＮのゲート電極７Ａを介して電気的に接続されるように配線１５Ｅおよび配線１５Ｇがパターニングされている。すなわち、端子Ｔ５に印加されたゲート電圧が配線１５Ｅからゲート電極７Ａへ伝わり、ゲート電極７Ａから配線１５Ｇへ伝わり、配線１５Ｇからゲート電極７Ｂへ伝わるように配線１５Ｅおよび配線１５Ｇがパターニングされているものである。
【００４５】
配線１５Ｅ、１５Ｇを形成している材質はＡｌを主成分としていることから、ゲート電極７Ａ、７Ｂを形成している多結晶シリコンに比べて低抵抗である。また、配線１５Ｅ、１５Ｇは、ゲート電極７Ａ、７Ｂに比べて延在方向に垂直な方向での断面積が大きく形成されていることからも低抵抗となる。そのため、配線１５Ｅと配線１５Ｇとを一体に形成した場合には、端子Ｔ５に印加されたゲート信号（ゲート電圧）が間にゲート電極７Ａを介さずに配線１５Ｅおよび配線１５Ｇを通じてサブＭＩＳＦＥＴＱＳＵＢのゲート電極７Ｂに伝えられる。そのため、サブＭＩＳＦＥＴＱＳＵＢのスイッチングが早くなり過ぎ、メインＭＩＳＦＥＴＱＭＡＩＮがオンとなるのとほぼ同時にサブＭＩＳＦＥＴＱＳＵＢもオンとなってしまうおそれがある。すなわち、サブＭＩＳＦＥＴＱＳＵＢが誤動作を起こし、電流検知動作を行えなくなってしまうおそれがある。
【００４６】
そこで、前述のように、本実施の形態２では、配線１５Ｅと配線１５Ｇとを一体に形成せずに、端子Ｔ５に印加されたゲート電圧が配線１５Ｅからゲート電極７Ａへ伝わり、ゲート電極７Ａから配線１５Ｇへ伝わり、配線１５Ｇからゲート電極７Ｂへ伝わるように配線１５Ｅおよび配線１５Ｇをパターニングするものである。また、本実施の形態２では、たとえばメインＭＩＳＦＥＴＱＭＡＩＮの動作時間の全体を１とした時に、メインＭＩＳＦＥＴＱＭＡＩＮの動作時間中の０．２５〜０．７５程度の間にサブＭＩＳＦＥＴＱＳＵＢが動作するように配線１５Ｅおよび配線１５Ｇをパターニングするものである。サブＭＩＳＦＥＴＱＳＵＢの動作時間は、配線１５Ｅと配線１５Ｇとの間に配置されたゲート電極７Ａの抵抗値をもとに求めることができる。それにより、サブＭＩＳＦＥＴＱＳＵＢの誤動作を防くことができるので、本実施の形態２の電流・温度検知機能付パワーＭＩＳＦＥＴの動作安定性を向上することが可能となる。
【００４７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４８】
前記実施の形態では、半導体基板の裏面にＮｉ、Ｔｉ、ＮｉおよびＡｕが順に積層されることでドレイン電極が形成されている場合について例示したが、Ｎｉ、Ｔｉ、ＮｉおよびＡｇ（銀）が順に積層される構成としてもよい。
【００４９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）電力を得るための第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴを有する半導体装置において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとの間にて第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴのドレイン耐圧と同様の耐圧が設定されるように、第１ＭＩＳＦＥＴの第１ウエルと第２ＭＩＳＦＥＴの第２ウエルとを所定の間隔だけ離間させて配置するので、第２ＭＩＳＦＥＴの誤動作を防ぎつつ、第２ＭＩＳＦＥＴのドレイン耐圧を第１ＭＩＳＦＥＴのドレイン耐圧と一致させることができる。
（２）電力を得るための第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴを有する半導体装置において、第１ＭＩＳＦＥＴのゲートへゲート電圧を供給する第１配線と第２ＭＩＳＦＥＴのゲートへゲート電圧を供給する第２配線とが一体に形成されずに、ゲート電圧が第１配線から第１ＭＩＳＦＥＴの第１ゲート電極へ伝わり、第１ゲート電極から第２配線へ伝わり、第２配線から第２ＭＩＳＦＥＴの第２ゲート電極へ伝わるように第１配線および第２配線がパターニングされているので、第１ＭＩＳＦＥＴがオンとなるのとほぼ同時に第２ＭＩＳＦＥＴもオンとなってしまう誤動作を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置が有するパワーＭＩＳＦＥＴの等価回路図である。
【図２】本発明の一実施の形態である半導体装置を形成する半導体チップの平面図である。
【図３】図２に示した半導体チップの要部断面図である。
【図４】本発明の他の実施の形態の半導体装置である電流・温度検知機能付パワーＭＩＳＦＥＴの要部平面図である。
【図５】本発明の他の実施の形態の半導体装置である電流・温度検知機能付パワーＭＩＳＦＥＴの要部拡大平面図である。
【符号の説明】
１ 半導体基板
１Ａ 半導体基体（ドレイン）
１Ｂ エピタキシャル層（ドレイン）
２Ａ、２Ｂ 半導体領域
３Ａ ウエル（第１ウエル）
３Ｂ ウエル（第２ウエル）
４ 分離部（素子分離部）
５ 溝
６ ゲート絶縁膜
７Ａ、７Ｂ ゲート電極
８Ａ、８Ｂ 半導体領域（ソース）
９ 溝
１０ 半導体領域
１１〜１３ 半導体領域
１４ 層間絶縁膜
１５Ａ〜１５Ｄ 配線
１５Ｅ 配線（第１配線）
１５Ｆ 配線
１５Ｇ 配線（第２配線）
１６Ａ〜１６Ｈ コンタクトホール
１７ 表面保護膜
１８ ドレイン電極
ＣＨＩＰ チップ
ＧＬＡ 領域
ＧＲ ゲート抵抗
ＰＤ 保護ダイオード
ＱＭＡＩＮ メインＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
ＱＳＵＢ サブＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）
Ｔ１〜Ｔ７ 端子
ＴＤ 温度検知ダイオード[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a technology effective when applied to a semiconductor device having a power MISFET (Metal Insulator Semiconductor Effect Transistor).
[0002]
[Prior art]
Transistors for high-power applications that can handle power of several watts or more are called power transistors, and are used as components that form an interface between a driving portion of an electric device and an electronic circuit.
[0003]
Above all, the power MISFET has a structure in which a large number (for example, tens of thousands) of small-capacity MISFETs are connected in parallel in order to obtain large power.
[0004]
Among such power MISFETs, there is a sensor-equipped power MISFET in which the element itself has a sensor function, and as one type, there is, for example, a MISFET with a current detection function. This MISFET with a current detection function uses only a small part of a large number of small-capacity MISFETs forming a power MISFET as a MISFET for current detection. These small-capacity MISFETs are connected in parallel. Assuming that the currents flowing through all the small-capacity MISFETs (the main currents (about several thousandths to several tens of thousands of the currents flowing through the power MISFETs)) are equal, the on-resistance of the small-capacity MISFETs is Even if a detection resistor that is negligibly small is connected, the current flowing through the small-capacity MISFET can be regarded as being equal, so that the value of the main current is estimated from the voltage drop of the detection resistor (for example, see Non-Patent Document). 1).
[0005]
[Non-patent document 1]
"Transistor Technology SPECIAL No. 54 Special Issue Introduction to Practical Power Electronics", CQ Publishing Co., Ltd., April 1, 1996, 86-87
[0006]
[Problems to be solved by the invention]
The present inventors are engaged in research and development of a power MISFET with a sensor. Among them, the present inventors have found the following problems.
[0007]
That is, in a semiconductor chip having a power MISFET with a sensor (hereinafter simply referred to as a chip), there are two elements, a power MISFET and a current detection MISFET, so that the characteristics of the power MISFET and the characteristics of the current detection MISFET are reduced. Influence each other, and each of them causes an oscillation operation at a drain withstand voltage, and there is a problem that their characteristics become unstable.
[0008]
In addition, the switching operation of the current detecting MISFET is accelerated due to the layout of the gate electrode of the MISFET, which causes a malfunction of a system (for example, a motor generator in an electric vehicle) equipped with a chip having a power MISFET with a sensor. There is a problem that will occur.
[0009]
An object of the present invention is to provide a technique capable of improving the operation stability of a power MISFET with a sensor.
[0010]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0011]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0012]
That is, according to the present invention, the first MISFET for power amplification and the second MISFET for sensor are formed on the main surface of the semiconductor substrate,
(A) The first and second MISFETs include a gate electrode formed by embedding a first conductive film in a trench formed in the semiconductor substrate, and a gate electrode formed on a main surface of the semiconductor substrate. A source formed of a semiconductor region of one conductivity type, and a drain formed of a semiconductor region of the first conductivity type formed on a back surface of the semiconductor substrate;
(B) the first and second MISFETs are separated from each other by an element isolation portion formed on a main surface of the semiconductor substrate;
(C) a first well of a second conductivity type adjacent to a terminal portion of the gate electrode of the first MISFET via a gate insulating film below the element isolation portion; and a terminal portion of the gate electrode of the second MISFET. And a second well of the second conductivity type adjacent to the second well via the gate insulating film is formed,
(D) The first well and the second well are separated by a first distance such that the first MISFET and the second MISFET operate at a first drain withstand voltage.
[0013]
Further, according to the present invention, a first MISFET for power amplification and a second MISFET for sensor are formed on a main surface of a semiconductor substrate,
(A) The first and second MISFETs include a gate electrode formed by embedding a first conductive film in a trench formed in the semiconductor substrate, and a gate electrode formed on a main surface of the semiconductor substrate. A source formed of a semiconductor region of one conductivity type, and a drain formed of a semiconductor region of the first conductivity type formed on a back surface of the semiconductor substrate;
(B) a first wiring for supplying a gate voltage to the gate electrode of the first MISFET and a second wiring for supplying the gate voltage to the gate electrode of the second MISFET are formed on the semiconductor substrate;
(C) the first wiring and the second wiring are such that the gate voltage is transmitted in the order of the first wiring, the gate electrode of the first MISFET, the second wiring, and the gate electrode of the second MISFET. Are located.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0015]
(Embodiment 1)
FIG. 1 is an equivalent circuit diagram of a power MISFET with a current / temperature detection function according to the first embodiment, and FIG. 2 is a semiconductor chip (hereinafter simply referred to as a chip) on which the power MISFET with a current / temperature detection function is formed. FIG.
[0016]
As shown in FIG. 1, a power MISFET with a current / temperature detection function is a main MISFET (first MISFET) Q for obtaining large power. MAIN MISFET (second MISFET) Q for current detection SUB Are connected in parallel. Furthermore, the main MISFET Q MAIN Has a configuration in which a large number (for example, tens of thousands) of small-capacity MISFETs are connected in parallel. Main MISFETQ MAIN And sub MISFETQ SUB , A protection diode PD is electrically connected between the gate and the source. This protection diode protects the main MISFET Q against surge from the source to the gate. MAIN And sub MISFETQ SUB Has the function of protecting the gate insulating film.
[0017]
Main MISFETQ MAIN And sub MISFETQ SUB Is electrically connected to a terminal T1 formed on the back surface of the chip CHIP. Main MISFETQ MAIN Are electrically connected to terminals T2 and T3 formed on the upper surface of the chip CHIP, and the sub MISFET Q SUB Are electrically connected to a terminal T4 formed on the upper surface of the chip CHIP. Main MISFETQ MAIN And sub MISFETQ SUB Is electrically connected to a terminal T5 formed on the upper surface of the chip CHIP.
[0018]
Main MISFETQ MAIN MISFETs and sub-MISFETs Q forming a small capacitance SUB Are equal, even if a detection resistor (shunt resistor) negligibly smaller than the ON resistance of the MISFETs is connected between the terminal T2 and the terminal T4, the main current becomes Can be considered equal. Therefore, the value of the main current is estimated from the voltage drop of the detection resistor.
[0019]
In the chip CHIP, the main MISFET Q MAIN And sub MISFETQ SUB The temperature detection diode TD which is not electrically connected to the power MISFET is formed independently of the circuit of the power MISFET. This temperature detecting diode TD is electrically connected to terminals T6 and T7 formed on the upper surface of the chip CHIP.
[0020]
The diode generates a predetermined forward voltage when a current flows in the forward direction. The forward voltage has a temperature characteristic, and the temperature characteristic has linearity. Therefore, the temperature detection diode TD is arranged in the chip CHIP, a constant current is passed through the temperature detection diode TD, and the voltage between the terminals T6 and T7 to which the temperature detection diode is connected is measured. MAIN And sub MISFETQ SUB When an overcurrent flows through the main MISFET Q, a temperature rise of the chip CHIP due to the overcurrent is detected by the temperature detection diode TD. MAIN And sub MISFETQ SUB Turn off. Main MISFETQ MAIN And sub MISFETQ SUB Can be turned off by short-circuiting between the gate and the source (between the terminal T5 and the terminals T2 and T4), whereby the main MISFET Q MAIN And sub MISFETQ SUB Can be prevented from being thermally destroyed (overcurrent breakdown).
[0021]
FIG. 3 is a sectional view of a main part of the chip CHIP shown in FIG.
[0022]
The chip CHIP has, for example, a semiconductor substrate 1 formed in a plane quadrangular shape. The semiconductor substrate 1 has a semiconductor base (drain) 1A and an epitaxial layer (drain) 1B formed thereon. The semiconductor substrate 1A is made of n doped with, for example, As (arsenic). + Layer 1B is formed of n-type single crystal silicon. − Of single-crystal silicon.
[0023]
In the epitaxial layer 1B, p − Mold semiconductor regions 2A and 2B are formed. The semiconductor region 2A corresponds to the main MISFET Q MAIN The semiconductor region 2B is a region in which the sub MISFET Q SUB Is a region in which the channel is formed. The semiconductor regions 2A and 2B are formed by, for example, distributing B (boron) to an intermediate position in the thickness direction of the epitaxial layer 1B. In the epitaxial layer 1B, a p-type (second conductivity type) well (first well) 3A and a well (second well) 3B are formed in the outer peripheral portions of the semiconductor regions 2A and 2B, respectively. The p-type wells 3A and 3B contain, for example, boron.
[0024]
In the isolation region on the main surface of the epitaxial layer 1B, an isolation portion (element isolation portion) 4 made of, for example, silicon oxide is formed by a LOCOS (local oxidation of silicon) method or the like. The separating portion 4 may be a groove type (trench isolation).
[0025]
The active region surrounded by the isolation part 4 is the main MISFET Q MAIN Or sub MISFETQ SUB Area. A plurality of grooves 5 are formed in this active region. Each groove 5 is provided for each cell, and extends from the main surface of the epitaxial layer 1B to an intermediate position in the depth direction of the epitaxial layer when viewed in a cross section, and extends along a predetermined direction when viewed in a plane. ing.
[0026]
On the inner wall surface of the groove 5 and the upper surface of the epitaxial layer 1B around the opening of the groove 5, a gate insulating film 6 made of, for example, a silicon oxide film is formed. In the trench 5, a MISFET Q on the gate insulating film 6 is formed. MAIN And sub MISFETQ SUB Are formed in the respective trench type gate electrodes 7A and 7B. Gate electrodes 7A and 7B are made of, for example, a low-resistance polycrystalline silicon film (first conductive film), and a part of them extends over isolation portion 4.
[0027]
An n-type (first conductivity type) semiconductor region 8A for a source is formed in the epitaxial layer 1B adjacent to the gate electrode 7A, and an n-type semiconductor region for the source is formed in the epitaxial layer 1B adjacent to the gate electrode 7B. Semiconductor region 8B is formed. The semiconductor regions 8A and 8B are formed by, for example, distributing As (arsenic) from the main surface of the epitaxial layer 1B to an intermediate position in the depth direction of the epitaxial layer 1B.
[0028]
Grooves 9 are formed in the epitaxial layer 1B between the gate electrodes 6 (grooves 5). Each groove 9 extends from the main surface of the epitaxial layer 1B to an intermediate position in the depth direction when viewed in a cross section, and extends along a predetermined direction when viewed in a plane. At the bottom of the groove 9, for example, BF 2 (Boron difluoride) introduced p + A semiconductor region 10 of a mold is formed.
[0029]
The above-described protection diode PD, gate resistance GR, and temperature detection diode TD are formed on the separation unit 4. The protection diode PD is formed, for example, by adding n to a polycrystalline silicon film. + It is formed by alternately arranging the semiconductor regions 11 of p-type and the p-type semiconductor regions 12 in a plane concentric annular shape. The gate resistance GR is formed, for example, by connecting a p-type semiconductor region 12 and a p-type + It is formed by alternately arranging the semiconductor regions 13 of the mold. The temperature detection diode TD is formed, for example, by adding n to the polysilicon film. + It is formed by alternately arranging semiconductor regions 11 of p-type and semiconductor regions 12 of p-type.
[0030]
On the semiconductor substrate 1 as described above, an interlayer insulating film 14 made of a silicon oxide film is deposited, and covers the gate electrode 6, the protection diode PD, the gate resistance GR, and the temperature detection diode TD. On such an interlayer insulating film 14, wirings 15A to 15F are arranged. The wiring 15A is connected to the sub MISFET Q through a contact hole 16A formed in the interlayer insulating film 14. SUB Is electrically connected to the source region (semiconductor region 8B). The wiring 15F is connected to the main MISFET Q through a contact hole 16A formed in the interlayer insulating film 14. MAIN Is electrically connected to the source region (semiconductor region 8A). In addition, the wirings 15A and 15F are + The semiconductor region 10 is electrically connected to the semiconductor region 10. Further, the wirings 15A and 15F are connected to the n of the protection diode PD through contact holes formed in the interlayer insulating film 14 in a region not shown in FIG. + It is electrically connected to the semiconductor region 11 of the mold.
[0031]
The wiring 15E is connected to the main MISFET Q extending on the isolation portion 4 through contact holes 16C and 16D formed in the interlayer insulating film 14. MAIN Gate electrode 6 and n of protection diode PD + The semiconductor region 11 of the mold is electrically connected. In a region not shown in FIG. 3, the sub MISFET Q SUB The gate electrode 6 is also connected to the n of the protection diode PD by the same wiring as the wiring 15E. + It is electrically connected to the semiconductor region 11 of the mold.
[0032]
The wiring 15D is connected to the protection diode PD through contact holes 16E and 16F formed in the interlayer insulating film 14. + Semiconductor region 11 and the gate resistance GR p + Electrically connected to the semiconductor region 13 of the mold.
[0033]
The wirings 15B and 15C are respectively connected to the n of the temperature detecting diode TD through contact holes 16G and 16H formed in the interlayer insulating film 14, respectively. + The semiconductor region 11 is electrically connected to the p-type semiconductor region 12 and the p-type semiconductor region 12.
[0034]
The wirings 15A to 15F are made of a material mainly containing Al, such as Al (aluminum), an Al-Si (silicon) alloy, or an Al-Si-Cu (copper) alloy.
[0035]
A surface protection film 17 is deposited on the semiconductor substrate 1 as described above, and the surface protection film 17 covers the wirings 15A to 15F. The surface protection film 17 is composed of, for example, a silicon oxide film and a polyimide film deposited thereon. Such a surface protection film 17 is provided with an opening for exposing a part of each of the wirings 15A to 15F, and has a bonding pad for a gate (terminal T5) and a bonding pad for a source (terminal T2, T4) is formed. For example, bonding wires are connected to these bonding pads, and the bonding pads are electrically connected to the leads of the package (for example, the inner leads of the lead frame) through the bonding wires.
[0036]
Further, on the back surface of the semiconductor substrate 1, a drain electrode 18 (terminal T1) is formed. The drain electrode 18 is formed by, for example, sequentially stacking Ni (nickel), Ti (titanium), Ni, and Au (gold). The drain electrode 18 is mounted on a chip mounting area of a package (for example, a die pad of a lead frame) by a conductive adhesive, and is electrically connected.
[0037]
The above main MISFETQ MAIN And sub MISFETQ SUB Is determined by the thickness of the epitaxial layer 1B and the concentration of impurities contained in the epitaxial layer 1B. Also, the sub MISFET Q SUB Is used for current detection, the main MISFET Q MAIN And sub MISFETQ SUB It is necessary to set a withstand voltage similar to the drain withstand voltage (hereinafter referred to as a peripheral withstand voltage) between them.
[0038]
By the way, the sub MISFET Q SUB The inversion layer is formed between the well 3A and the well 3B, and the well 3A and the well 3B are electrically separated from each other. If the distance L between the well 3A and the well 3B is too large, a depletion layer exists between the well 3A and the well 3B. MAIN Of the sub MISFET Q SUB Will not be able to reach. That is, the main MISFET Q MAIN And sub MISFETQ SUB Will have an individual breakdown voltage and will oscillate, so the sub MISFET Q SUB Of the sub MISFET Q SUB May operate at a voltage lower than the specified drain withstand voltage.
[0039]
When the well 3A and the well 3B are integrally formed without being separated from each other, the sub MISFET Q SUB Operation of main MISFETQ MAIN Of the main MISFET Q MAIN MISFET Q almost simultaneously with turning on SUB Will also be turned on. That is, the sub MISFET Q SUB May malfunction and the current detection operation may not be performed.
[0040]
Therefore, in the first embodiment, the distance L between the well 3A and the well 3B is defined. Here, q is the elementary charge, k is Boltzmann's constant, ε 0 Is the dielectric constant of vacuum, ε si Is the relative dielectric constant of Si (silicon), NA is the impurity concentration in the wells 3A and 3B, ND is the impurity concentration in the epitaxial layer 1B, Em is the maximum electric field strength, Wm is the maximum depletion layer width, and VB is the avalanche breakdown voltage (peripheral). Em = (4 × 10 5 ) / (1- (1/3) × log (ND / (1 × 10 16 ))), Wm = (ε 0 × ε si / (Q × ND)) × Em, VB = (１ ／) × Em × Wm. Further, assuming that the voltage applied to the drain is V, the width W of the formed depletion layer is W = (2 × ε 0 × ε si / Q) 1/2 × (1 / ND + 1 / NA) 1/2 It is expressed as In the first embodiment, based on these equations, the aforementioned distance L () is formed such that when a drain withstand voltage is applied as V, an inversion layer that electrically connects the wells 3A and 3B is formed. (First distance) is set. For example, when the drain withstand voltage is set to about 100 V, the impurity concentration NA in the wells 3A and 3B is set to 3.6 × 10 19 Pieces / cm 3 And the impurity concentration in the epitaxial layer 1B is set to 1 × 10 19 Pieces / cm 3 In this case, the distance L between the well 3A and the well 3B is about 8 μm to 20 μm. When the drain withstand voltage is set to about 80 V, the impurity concentration NA in the wells 3A and 3B is set to 5 × 10 5 Fifteen Pieces / cm 3 And the impurity concentration in the epitaxial layer 1B is set to 1 × 10 19 Pieces / cm 3 In this case, the distance L between the well 3A and the well 3B is about 5 μm to 15 μm. Thereby, the sub MISFET Q SUB Is the main MISFETQ MAIN While preventing a malfunction such as turning on almost simultaneously with the sub MISFET Q SUB Of the main MISFET Q MAIN And a stable value that matches the drain withstand voltage of. That is, the sub MISFET Q SUB Can improve the reliability of the current detection operation, and thus the operation stability of the power MISFET with the current / temperature detection function of the first embodiment can be improved. Also, the sub MISFET Q SUB Is the main MISFETQ MAIN Can be prevented from being turned on almost at the same time as the above, so that the safety of the device having the chip CHIP (see FIG. 2) of the first embodiment can be improved.
[0041]
(Embodiment 2)
The semiconductor device of the second embodiment is a power MISFET with a current / temperature detection function as in the first embodiment.
[0042]
FIG. 4 is a plan view of a main part of a power MISFET with a current / temperature detection function according to the second embodiment, and FIG. 5 is an enlarged view of a region GLA in FIG.
[0043]
The cross-sectional configuration of the power MISFET with current / temperature detection function of the second embodiment is the same as that of the power MISFET with current / temperature detection function of the first embodiment (see FIG. 3). The wiring 15 (second wiring) G uses the wiring (first wiring) 15E to apply the gate voltage applied to the terminal T5 (see FIGS. 1 to 3) to the main MISFET Q. MAIN The gate voltage applied to the terminal T5 is transmitted to the sub MISFET Q SUB To the gate electrode 7B (see FIG. 3).
[0044]
In the second embodiment, the wiring 15E and the wiring 15G are not integrally formed, and the wiring 15E and the wiring 15G are connected to the main MISFET Q. MAIN The wiring 15E and the wiring 15G are patterned so as to be electrically connected via the gate electrode 7A. That is, the wiring 15E and the wiring 15G are patterned such that the gate voltage applied to the terminal T5 is transmitted from the wiring 15E to the gate electrode 7A, transmitted from the gate electrode 7A to the wiring 15G, and transmitted from the wiring 15G to the gate electrode 7B. It is.
[0045]
Since the material forming the wirings 15E and 15G is mainly composed of Al, it has a lower resistance than the polycrystalline silicon forming the gate electrodes 7A and 7B. Further, the wirings 15E and 15G have a lower resistance because they have a larger cross-sectional area in the direction perpendicular to the extending direction than the gate electrodes 7A and 7B. Therefore, when the wiring 15E and the wiring 15G are formed integrally, the gate signal (gate voltage) applied to the terminal T5 does not pass through the gate electrode 7A but passes through the sub-MISFET Q through the wiring 15E and the wiring 15G. SUB To the gate electrode 7B. Therefore, the sub MISFET Q SUB Switching becomes too fast, the main MISFET Q MAIN MISFET Q almost simultaneously with turning on SUB May also be turned on. That is, the sub MISFET Q SUB May malfunction and the current detection operation may not be performed.
[0046]
Therefore, as described above, in Embodiment 2, the gate voltage applied to the terminal T5 is transmitted from the wiring 15E to the gate electrode 7A without forming the wiring 15E and the wiring 15G integrally, and The wiring 15E and the wiring 15G are patterned so as to be transmitted to the wiring 15G and from the wiring 15G to the gate electrode 7B. In the second embodiment, for example, the main MISFET Q MAIN When the entire operation time of the main MISFET Q is 1, MAIN Between about 0.25 and 0.75 during the operation time of SUB The wiring 15E and the wiring 15G are patterned so as to operate. Sub MISFETQ SUB Can be obtained based on the resistance value of the gate electrode 7A disposed between the wiring 15E and the wiring 15G. Thereby, the sub MISFET Q SUB Can be prevented, and the operation stability of the power MISFET with a current / temperature detection function of the second embodiment can be improved.
[0047]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment and can be variously modified without departing from the gist thereof. Needless to say, there is.
[0048]
In the above embodiment, the case where the drain electrode is formed by sequentially laminating Ni, Ti, Ni and Au on the back surface of the semiconductor substrate has been described, but Ni, Ti, Ni and Ag (silver) are sequentially laminated. It may be configured to be laminated.
[0049]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
(1) In a semiconductor device having a first MISFET for obtaining power and a second MISFET for a sensor, a breakdown voltage similar to the drain breakdown voltage of the first MISFET and the second MISFET is set between the first MISFET and the second MISFET. Since the first well of the first MISFET and the second well of the second MISFET are spaced apart from each other by a predetermined distance, the malfunction of the second MISFET is prevented, and the drain breakdown voltage of the second MISFET is matched with the drain breakdown voltage of the first MISFET. Can be.
(2) In a semiconductor device having a first MISFET for obtaining electric power and a second MISFET for a sensor, a first wiring for supplying a gate voltage to the gate of the first MISFET and a second wiring for supplying a gate voltage to the gate of the second MISFET. Are not integrally formed, the gate voltage is transmitted from the first wiring to the first gate electrode of the first MISFET, transmitted from the first gate electrode to the second wiring, and transmitted from the second wiring to the second gate electrode of the second MISFET. In addition, since the first wiring and the second wiring are patterned, it is possible to prevent a malfunction in which the second MISFET is turned on almost simultaneously with the turning on of the first MISFET.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of a power MISFET included in a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a plan view of a semiconductor chip forming a semiconductor device according to one embodiment of the present invention;
FIG. 3 is a sectional view of a principal part of the semiconductor chip shown in FIG. 2;
FIG. 4 is a plan view of a main part of a power MISFET with a current / temperature detection function, which is a semiconductor device according to another embodiment of the present invention.
FIG. 5 is an enlarged plan view of a main part of a power MISFET with a current / temperature detection function, which is a semiconductor device according to another embodiment of the present invention.
[Explanation of symbols]
1 semiconductor substrate
1A Semiconductor substrate (drain)
1B Epitaxial layer (drain)
2A, 2B semiconductor area
3A well (first well)
3B well (second well)
4 Separation part (element separation part)
5 grooves
6 Gate insulating film
7A, 7B Gate electrode
8A, 8B Semiconductor area (source)
9 grooves
10 Semiconductor area
11-13 Semiconductor area
14 Interlayer insulation film
15A to 15D wiring
15E wiring (first wiring)
15F wiring
15G wiring (second wiring)
16A-16H Contact hole
17 Surface protective film
18 Drain electrode
CHIP chip
GLA area
GR gate resistance
PD protection diode
Q MAIN Main MISFET (first MISFET)
Q SUB Sub MISFET (second MISFET)
T1 to T7 terminals
TD temperature detection diode

Claims (3)

半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成された半導体装置であって、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板の主面に形成された素子分離部によって離間されて配置され、
前記素子分離部の下部において、前記第１ＭＩＳＦＥＴの前記ゲート電極の終端部にゲート絶縁膜を介して隣接する第２導電型の第１ウエルと、前記第２ＭＩＳＦＥＴの前記ゲート電極の終端部に前記ゲート絶縁膜を介して隣接する第２導電型の第２ウエルとが形成され、
前記第１ウエルと前記第２ウエルとは、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴが第１ドレイン耐圧で動作するような第１の距離だけ離間して配置されていることを特徴とする半導体装置。A semiconductor device in which a first MISFET for power amplification and a second MISFET for sensor are formed on a main surface of a semiconductor substrate,
The first and second MISFETs include a gate electrode formed by embedding a first conductive film in a groove formed in the semiconductor substrate, and a first conductivity type formed on a main surface of the semiconductor substrate. A source comprising a semiconductor region, and a drain comprising the first conductivity type semiconductor region formed on the back surface of the semiconductor substrate,
The first and second MISFETs are separated from each other by an element isolation portion formed on a main surface of the semiconductor substrate,
A first well of a second conductivity type adjacent to a terminal portion of the gate electrode of the first MISFET via a gate insulating film below the element isolation portion; and a gate at a terminal portion of the gate electrode of the second MISFET. An adjacent second well of the second conductivity type is formed via the insulating film;
The semiconductor device according to claim 1, wherein the first well and the second well are separated by a first distance such that the first MISFET and the second MISFET operate at a first drain withstand voltage. 半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成された半導体装置であって、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
前記半導体基板上において、前記第１ＭＩＳＦＥＴの前記ゲート電極にゲート電圧を供給する第１配線と、前記第２ＭＩＳＦＥＴの前記ゲート電極に前記ゲート電圧を供給する第２配線とが形成され、
前記第１配線および前記第２配線は、前記ゲート電圧が前記第１配線、前記第１ＭＩＳＦＥＴの前記ゲート電極、前記第２配線および前記第２ＭＩＳＦＥＴの前記ゲート電極の順で伝達するように配置されていることを特徴とする半導体装置。A semiconductor device in which a first MISFET for power amplification and a second MISFET for sensor are formed on a main surface of a semiconductor substrate,
The first and second MISFETs include a gate electrode formed by embedding a first conductive film in a groove formed in the semiconductor substrate, and a first conductivity type formed on a main surface of the semiconductor substrate. A source comprising a semiconductor region, and a drain comprising the first conductivity type semiconductor region formed on the back surface of the semiconductor substrate,
A first wiring for supplying a gate voltage to the gate electrode of the first MISFET and a second wiring for supplying the gate voltage to the gate electrode of the second MISFET are formed on the semiconductor substrate;
The first wiring and the second wiring are arranged such that the gate voltage is transmitted in the order of the first wiring, the gate electrode of the first MISFET, the second wiring, and the gate electrode of the second MISFET. A semiconductor device. 半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成された半導体装置であって、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
前記半導体基板上において、前記第１ＭＩＳＦＥＴの前記ゲート電極にゲート電圧を供給する第１配線と、前記第２ＭＩＳＦＥＴの前記ゲート電極に前記ゲート電圧を供給する第２配線とが形成され、
前記第１配線および前記第２配線は、前記ゲート電圧が前記第１配線、前記第１ＭＩＳＦＥＴの前記ゲート電極、前記第２配線および前記第２ＭＩＳＦＥＴの前記ゲート電極の順で伝達するように配置され、
前記第１配線および前記第２配線はアルミニウムを主成分とし、前記ゲート電極はシリコンを主成分とすることを特徴とする半導体装置。A semiconductor device in which a first MISFET for power amplification and a second MISFET for sensor are formed on a main surface of a semiconductor substrate,
The first and second MISFETs include a gate electrode formed by embedding a first conductive film in a groove formed in the semiconductor substrate, and a first conductivity type formed on a main surface of the semiconductor substrate. A source comprising a semiconductor region, and a drain comprising the first conductivity type semiconductor region formed on the back surface of the semiconductor substrate,
A first wiring for supplying a gate voltage to the gate electrode of the first MISFET and a second wiring for supplying the gate voltage to the gate electrode of the second MISFET are formed on the semiconductor substrate;
The first wiring and the second wiring are arranged such that the gate voltage is transmitted in the order of the first wiring, the gate electrode of the first MISFET, the second wiring, and the gate electrode of the second MISFET.
A semiconductor device, wherein the first wiring and the second wiring have aluminum as a main component, and the gate electrode has silicon as a main component.
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