【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、パワートランジスタを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
電力増幅回路、電源回路、コンバータ或は電源保護回路等にはパワートランジスタが用いられているが、これらのパワートランジスタには大電力を扱うために高耐圧化及び大電流化が要求される。
【０００３】
ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合には、大電流化を達成する方法として、チャネル幅を増大させることによって容易に達成できる。そして、このようなチャネル幅の増大を行なうことによってチップ面積が増大するのを回避するために、例えばメッシュゲート構造が用いられている。メッシュゲート構造では、ゲートが平面的に格子状に配置されており、このため単位チップ面積当りのチャネル幅を大きくすることができる。
【０００４】
このようなメッシュゲート構造のパワーＦＥＴには、セルの集積度を向上させることが可能であり、加えてオン抵抗を低減させることができる等の理由からトレンチゲート構造のＦＥＴが採用されており、トレンチゲート構造のＦＥＴでは、半導体基板主面に延設した溝に絶縁膜を介してゲートとなる導体層を設け、前記主面の深層部をドレイン領域とし、前記主面の表層部をソース領域とし、前記ドレイン領域及びソース領域間の半導体層をチャネル形成領域とする単位セルを複数並列に接続してある。
【０００５】
隣接するセルのトレンチゲートは互いに接続されて、外周のセルの各トレンチゲートが、半導体チップの外周部近傍にて、ゲート配線によってボンディングを行なうためのゲート電極に接続され、各セルのソース領域は、半導体基板主面上に絶縁膜を介して形成されたソース電極によって電気的に並列接続されている。
【０００６】
半導体基板主面の全面には、保護絶縁膜が形成され、この保護絶縁膜に、ゲート電極及びソース電極を部分的に露出させる開口を設け、この開口によるゲート電極及びソース電極の露出部分が、ゲートパッド及びソースパッドとなり、このゲートパッド及びソースパッドにワイヤボンディング等により電気的な接続が行なわれる。
【０００７】
また、ドレインの接続領域としては、半導体基板裏面の全面に、ドレイン領域と導通するドレイン電極が形成され、このドレイン電極を例えば導電性の接着材によってリードフレームに接続することによって電気的な接続が行なわれる。
【０００８】
【発明が解決しようとする課題】
このようなパワートランジスタについても、チップサイズの縮小が求められているが、ソース電極についてはソース領域を並列接続するためにセル形成領域の全域に形成する必要があり、ゲートパッドについてはボンディングを行なうために最低限必要な面積を確保する必要がある。これらの制約によってチップサイズの縮小が難しくなっている。
【０００９】
また、メッシュゲート構造のＦＥＴでは、形成された複数のセルの一部を電流検出用のセンスセルとして用い、このセンスセルに流れる電流から、メインセルに流れる電流を推定し、過電流を検知する過電流保護等が行なわれており、このセンスセルと外部の電流検出回路とを接続するセンス電極が必要となる。
【００１０】
他に、動作時のトランジスタの温度を検知するための温度センサが形成されている場合には、この温度センサと外部の温度測定回路とを接続するセンサ電極が必要となる。更に、裏面に設けられているドレイン電極を表面にて接続する場合があり、こうした接続のためにドレインパッドを表面に設ける場合がある。
【００１１】
これらセンス電極、センサ電極或いはドレインパッド等のように半導体基板主面上に設けるパッドの種類が増加することによって、パッドを形成するために必要な領域が増加する。その結果として、パッド領域の増加によってチップサイズが増加する、或いはチップサイズを変えなければソース領域として利用できる面積が減少し、耐圧等が低下するという問題がある。
【００１２】
また、顧客の希望によりパッドのサイズの拡大を求められる場合があり、パッドサイズを拡大するためにチップサイズを変えたのでは、全ての設計を改めなくてはならないので開発コストが増加してしまう。
【００１３】
本発明の課題は、このような問題を解決し、チップサイズの縮小を可能とし、チップサイズを増加させることなく、パッドサイズを容易に変更することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面上にパッドとなる複数の電極が形成される半導体装置において、前記複数の電極を構成する一方の電極が、前記複数の電極を構成する他方の電極の上に、絶縁膜を介して部分的に配置されている。
【００１５】
上述した手段によれば、例えばメッシュゲート構造のパワーＭＩＳＦＥＴを有する半導体装置について、ゲート電極を部分的にソース電極の上に層間絶縁膜を介して配置して、ソース電極と重ねてゲート電極を配置することができるので、チップサイズを縮小することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本発明の一実施の形態であるトレンチゲート構造のパワーＭＩＳＦＥＴを有する半導体装置の概略構成を示す平面図であり、図２は、図１中のａ−ａ線に沿った部分拡大縦断面図である。
【００１８】
本実施の形態のＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってエピタキシャル層２を形成した半導体基板に形成される。このＭＩＳＦＥＴは、半導体基板の外周に沿って矩形環状に設けられるフィールド絶縁膜３によって囲まれたセル形成領域（図１中に破線にて示す）内に、平面形状が多角形となるトレンチゲート構造の単位セルを規則的に複数配置し、各セルを並列接続したメッシュゲート構造で構成されている。
【００１９】
各セルでは、半導体基体１上に形成されたｎ−型の半導体層がドレイン領域２ａとなり、ドレイン領域２ａ上に形成されたｐ型の半導体層がチャネルの形成されるベース領域２ｂとなり、ベース領域２ｂ上に形成されたｎ＋型の半導体層がソース領域２ｃとなる縦型ＦＥＴとなっている。
【００２０】
トレンチゲート４は、半導体基板主面からドレイン領域２ａに達する溝にゲート絶縁膜５を介して形成される。トレンチゲート４としては、例えば不純物が導入された多結晶珪素を用い、ゲート絶縁膜５としては、例えば、酸化珪素膜で構成されている。
【００２１】
隣接するセルのトレンチゲート４は互いに接続されて、平面的には格子状に一体化されており、外周のセルの各トレンチゲート４が半導体チップの外周部近傍にて、例えば多結晶珪素を用いたゲート配線６と接続されている。
【００２２】
ゲート配線６は、層間絶縁膜７を介して半導体基板上に形成され、フィールド絶縁膜３上にて例えばシリコンを含有させたアルミニウムを用いたゲート接続配線８と電気的に接続されている。
【００２３】
このゲート接続配線と同層の金属膜を用いてソース電極９が形成されており、このソース電極９は、半導体基板主面上に層間絶縁膜７を介して各セル形成領域の上層に形成され、コンタクト領域２ｄを介してソース電極９と各セルのソース領域２ｃとが接続されており、このソース電極９によって各セルのソース領域２ｃが並列に接続されている。また、このソース電極９は、ソースとなる第３半導体層２ｃの他に、ベース電位を一定とするために、ベース領域２ｂにも電気的に接続されている。
【００２４】
ゲート接続配線８，ソース電極９は、例えば酸化珪素膜及びポリイミドを用いた保護絶縁膜１０によって覆われており、この保護絶縁膜１０に、ゲート接続配線８及びソース電極９を部分的に露出させる開口を設け、この開口によって露出する部分のソース電極９が、ソースの接続領域であるソースパッドとなる。
【００２５】
本実施の形態ではこの開口によって露出するゲート接続配線８に、保護絶縁膜１０上に延在するゲート電極１１が接続されており、このゲート電極１１がトレンチゲート４の接続領域であるゲートパッドとなる。ゲート電極１１は部分的にソース電極９の上に層間絶縁膜７を介して配置されており、ソース電極９と重ねてゲート電極１１を配置することができるので、ゲート電極１１の下部領域をセル形成領域として活用しチップサイズを縮小することができる。
【００２６】
こうしたゲート電極１１及びソース電極９にボンディングワイヤ１２が接続されるが、ソース電極９は各セルのソース領域２ｃを接続するためにセル形成領域の全面に形成されており、パッドとして露出するボンディングに必要な領域は充分に確保されるので、ソース電極９を部分的に層間絶縁膜７にて覆うことによる影響はない。
【００２７】
これに対して従来の半導体装置では、図３に概略構成の平面図及び図４に図３中のａ−ａ線に沿った部分拡大縦断面図を示すように、本実施の形態のゲート接続配線８に相当する金属膜がゲート電極１１´となっているために、ソース電極９とゲート電極１１´とが同層に形成され、ソース電極９上にゲート電極１１´を配置することはできなかったので、ゲート電極１１´の下部領域に破線にて示すセル形成領域を配置することができなかった。
【００２８】
なお、フィールド絶縁膜３の外周には半導体基板主面に設けたｎ＋型の半導体領域１３ａに、ゲート接続配線８と同層の金属膜を用いた配線１３ｂを接続したソースガードリング１３が設けられている。
【００２９】
また、矩形環状のフィールド絶縁膜３に沿って、その下部にはｐ型ウエル１４が形成されており、このｐ型ウエル１４によって、フィールド絶縁膜３下に空乏層をなだらかに伸ばして空乏層の不連続を防止することができるので、トレンチゲート４終端部の電界を緩和する電界緩和部としてｐ型ウエル１４が機能する。
【００３０】
ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基体１と導通するドレイン電極１５が、例えばニッケル，チタン，ニッケル，金を積層した積層膜として形成され、このドレイン電極１５を例えば導電性の接着材によってリードフレーム等に接続することによって電気的な接続が行なわれる。
【００３１】
また、前述したように、センス電極１６が必要となる場合、セル形成領域に設けられたダイオード等の温度センサ１７と外部の温度測定回路とを接続するセンサ電極１８，１９を設ける場合、裏面に設けられているドレイン電極１５を表面にて接続する接地電極２０を半導体基板主面側に設ける場合であっても、これらのパッドをゲート電極１１と同様に部分的にソース電極９の上に層間絶縁膜７を介して配置することによって、パッド領域の増加によってチップサイズが増加するのを回避することできる。
【００３２】
また、本実施の形態の半導体装置では、顧客の希望によりパッドのサイズの拡大を求められた場合にも、保護絶縁膜１０及びゲート電極１１のパターニングを変更するだけで容易に対処することが可能である。加えて、高速化等のために容量の低減を求められる場合には、ゲート電極１１のパターニングを変えることによって、図５中に破線にて示すように拡張されたゲート電極１１を実線にて示すように縮小して寄生容量を低減させることも容易である。
【００３３】
加えて、図６に縦断面図を示すように、ゲート電極１１と同層の金属膜２１をソース電極９上に部分的に形成し、この金属膜２１をソースパッドとして用いてソース電極を二層化することによって、新たに工程を追加することなく、ソース抵抗を低減させることが可能となる。
【００３４】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、プレーナ型のセルを有するパワーＭＩＳＦＥＴを有する半導体装置にも適用が可能であり、更に、ＩＧＢＴ（Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等を設けた半導体装置にも適用が可能である。
【００３５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、ソース電極と重ねてゲート電極を配置することができるという効果がある。
（２）本発明によれば、上記効果（１）により、ゲート電極の下に位置する領域をセル形成領域として活用し、チップサイズを縮小することができるという効果がある。
（３）本発明によれば、上記効果（１）により、センス電極、センサ電極、接地電極等を半導体基板主面側に設ける場合であっても、パッド領域の増加によってチップサイズが増加するのを回避することできるという効果がある。
（４）本発明によれば、上記効果（１）により、パッドのサイズの変更を求められた場合にも、容易に対処することができるという効果がある。
（５）本発明によれば、ソース電極を二層化することによって、新たに工程を追加することなく、ソース抵抗を低減させることが可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるトレンチゲート構造のパワーＭＩＳＦＥＴを有する半導体装置の概略構成を示す平面図である。
【図２】図１中のａ−ａ線に沿った部分拡大縦断面図である。
【図３】従来のトレンチゲート構造のパワーＭＩＳＦＥＴを有する半導体装置の概略構成を示す平面図である。
【図４】図３中のａ−ａ線に沿った部分拡大縦断面図である。
【図５】本発明の一実施の形態であるトレンチゲート構造のパワーＭＩＳＦＥＴを有する半導体装置の変形例を示す縦断面図である。
【図６】本発明の一実施の形態であるトレンチゲート構造のパワーＭＩＳＦＥＴを有する半導体装置の変形例を示す縦断面図である。
【符号の説明】
１…半導体基体、２…エピタキシャル層、２ａ…ドレイン領域、２ｂ…ベース領域、２ｃ…ソース領域、２ｄ…コンタクト領域、３…フィールド絶縁膜、４…トレンチゲート、５…ゲート絶縁膜、６…ゲート配線、７…層間絶縁膜、８…ゲート接続配線、９…ソース電極、１０…保護絶縁膜、１１，１１´…ゲート電極、１２…ボンディングワイヤ、１３…ソースガードリング、１４…ウエル、１５…ドレイン電極、１６…センス電極、１７…温度センサ、１８，１９…センサ電極、２０…接地電極、２１…金属膜。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a power transistor.
[0002]
[Prior art]
Power transistors are used in power amplifier circuits, power supply circuits, converters, power supply protection circuits, and the like, and these power transistors are required to have a high breakdown voltage and a large current in order to handle large power.
[0003]
In the case of a MISFET (Metal Insulator Semiconductor Field Effect Transistor), it can be easily achieved by increasing the channel width as a method for achieving a large current. In order to avoid an increase in chip area due to such an increase in channel width, for example, a mesh gate structure is used. In the mesh gate structure, the gates are arranged in a lattice pattern in a plane, so that the channel width per unit chip area can be increased.
[0004]
In such a power FET having a mesh gate structure, an FET having a trench gate structure is employed because it is possible to improve the degree of integration of a cell, and also to reduce on-resistance. In an FET having a trench gate structure, a conductor layer serving as a gate is provided in a groove extending through a main surface of a semiconductor substrate via an insulating film, a deep portion of the main surface is used as a drain region, and a surface layer of the main surface is used as a source region. And a plurality of unit cells each having a semiconductor layer between the drain region and the source region as a channel formation region are connected in parallel.
[0005]
The trench gates of adjacent cells are connected to each other, and each trench gate of the outer cell is connected to a gate electrode for performing bonding by gate wiring near the outer periphery of the semiconductor chip, and the source region of each cell is Are electrically connected in parallel by a source electrode formed on the main surface of the semiconductor substrate via an insulating film.
[0006]
A protective insulating film is formed over the entire main surface of the semiconductor substrate, and an opening for partially exposing the gate electrode and the source electrode is provided in the protective insulating film. The gate pad and the source pad are electrically connected to the gate pad and the source pad by wire bonding or the like.
[0007]
In addition, as a drain connection region, a drain electrode that is electrically connected to the drain region is formed on the entire back surface of the semiconductor substrate, and the drain electrode is connected to a lead frame by, for example, a conductive adhesive to make electrical connection. Done.
[0008]
[Problems to be solved by the invention]
Such a power transistor is also required to be reduced in chip size. However, it is necessary to form a source electrode over the entire cell formation region in order to connect source regions in parallel, and to perform bonding for a gate pad. Therefore, it is necessary to secure the minimum required area. These restrictions make it difficult to reduce the chip size.
[0009]
Further, in the FET having the mesh gate structure, a part of a plurality of formed cells is used as a sense cell for current detection, a current flowing in the main cell is estimated from a current flowing in the sense cell, and an overcurrent for detecting an overcurrent is detected. Protection is performed, and a sense electrode for connecting this sense cell to an external current detection circuit is required.
[0010]
In addition, when a temperature sensor for detecting the temperature of the transistor during operation is formed, a sensor electrode for connecting the temperature sensor to an external temperature measurement circuit is required. Further, the drain electrode provided on the back surface may be connected on the front surface, and a drain pad may be provided on the front surface for such connection.
[0011]
As the types of pads provided on the main surface of the semiconductor substrate, such as the sense electrodes, the sensor electrodes, and the drain pads, increase, the area required for forming the pads increases. As a result, there is a problem that the chip size increases due to the increase in the pad region, or the area that can be used as the source region decreases if the chip size is not changed, and the breakdown voltage and the like decrease.
[0012]
In addition, there are cases where the size of the pad is required to be increased according to a customer's request. If the chip size is changed to increase the pad size, the development cost increases because all the designs must be changed. .
[0013]
An object of the present invention is to solve such a problem and to provide a technology that enables a reduction in chip size and that can easily change a pad size without increasing the chip size.
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0014]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
In a semiconductor device in which a plurality of electrodes serving as pads are formed on a main surface of a semiconductor substrate, one electrode constituting the plurality of electrodes is provided with an insulating film interposed on the other electrode constituting the plurality of electrodes. Are partially arranged.
[0015]
According to the above-described means, for a semiconductor device having, for example, a power MISFET having a mesh gate structure, a gate electrode is partially disposed on a source electrode via an interlayer insulating film, and a gate electrode is disposed so as to overlap with the source electrode. Therefore, the chip size can be reduced.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described.
In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0017]
(Embodiment 1)
FIG. 1 is a plan view showing a schematic configuration of a semiconductor device having a power MISFET having a trench gate structure according to an embodiment of the present invention. FIG. 2 is a partially enlarged view taken along line aa in FIG. It is a longitudinal cross-sectional view.
[0018]
The MISFET of the present embodiment is formed on an n + type semiconductor substrate 1 made of, for example, single crystal silicon, and on a semiconductor substrate on which an epitaxial layer 2 is formed by, for example, epitaxial growth. This MISFET has a trench gate structure having a polygonal planar shape in a cell formation region (indicated by a broken line in FIG. 1) surrounded by a field insulating film 3 provided in a rectangular ring along the outer periphery of a semiconductor substrate. Are arranged regularly and a mesh gate structure in which the cells are connected in parallel.
[0019]
In each cell, the n − type semiconductor layer formed on the semiconductor substrate 1 becomes the drain region 2a, the p type semiconductor layer formed on the drain region 2a becomes the base region 2b where the channel is formed, and the base region The n + -type semiconductor layer formed on 2b is a vertical FET serving as the source region 2c.
[0020]
Trench gate 4 is formed via a gate insulating film 5 in a groove extending from the main surface of the semiconductor substrate to drain region 2a. The trench gate 4 is made of, for example, polycrystalline silicon into which impurities are introduced, and the gate insulating film 5 is made of, for example, a silicon oxide film.
[0021]
The trench gates 4 of the adjacent cells are connected to each other and integrated in a lattice in a plan view. Each trench gate 4 of the outer peripheral cell is made of polycrystalline silicon in the vicinity of the outer peripheral portion of the semiconductor chip. The gate wiring 6 is connected to the gate wiring 6.
[0022]
The gate wiring 6 is formed on a semiconductor substrate via an interlayer insulating film 7 and is electrically connected on the field insulating film 3 to a gate connecting wiring 8 using, for example, aluminum containing silicon.
[0023]
A source electrode 9 is formed using a metal film of the same layer as the gate connection wiring. The source electrode 9 is formed on the main surface of the semiconductor substrate via an interlayer insulating film 7 and above each cell formation region. The source electrode 9 is connected to the source region 2c of each cell via the contact region 2d, and the source electrode 9 connects the source region 2c of each cell in parallel. The source electrode 9 is also electrically connected to the base region 2b to keep the base potential constant, in addition to the third semiconductor layer 2c serving as a source.
[0024]
The gate connection wiring 8 and the source electrode 9 are covered with a protective insulating film 10 using, for example, a silicon oxide film and polyimide, and the gate connecting wiring 8 and the source electrode 9 are partially exposed on the protective insulating film 10. An opening is provided, and a portion of the source electrode 9 exposed by the opening becomes a source pad which is a source connection region.
[0025]
In the present embodiment, the gate electrode 11 extending on the protective insulating film 10 is connected to the gate connection wiring 8 exposed by the opening, and the gate electrode 11 is connected to a gate pad which is a connection region of the trench gate 4. Become. The gate electrode 11 is partially disposed on the source electrode 9 with the interlayer insulating film 7 interposed therebetween, and the gate electrode 11 can be disposed so as to overlap the source electrode 9. The chip size can be reduced by utilizing it as a formation region.
[0026]
The bonding wire 12 is connected to the gate electrode 11 and the source electrode 9. The source electrode 9 is formed on the entire surface of the cell forming region to connect the source region 2 c of each cell. Since a necessary region is sufficiently secured, there is no influence of partially covering the source electrode 9 with the interlayer insulating film 7.
[0027]
On the other hand, in a conventional semiconductor device, as shown in a plan view of a schematic configuration in FIG. 3 and a partially enlarged longitudinal sectional view along an aa line in FIG. Since the metal film corresponding to the wiring 8 is the gate electrode 11 ′, the source electrode 9 and the gate electrode 11 ′ are formed in the same layer, and the gate electrode 11 ′ can be arranged on the source electrode 9. Therefore, the cell formation region shown by the broken line could not be arranged in the region below the gate electrode 11 '.
[0028]
Note that a source guard ring 13 is provided on the outer periphery of the field insulating film 3, in which an n + -type semiconductor region 13 a provided on the main surface of the semiconductor substrate is connected to a wiring 13 b using a metal film of the same layer as the gate connection wiring 8. ing.
[0029]
A p-type well 14 is formed below the rectangular ring-shaped field insulating film 3, and the depletion layer is gently extended under the field insulating film 3 by the p-type well 14. Since the discontinuity can be prevented, the p-type well 14 functions as an electric field relaxing portion for relaxing the electric field at the end of the trench gate 4.
[0030]
As a drain connection region, a drain electrode 15 that is electrically connected to the n + type semiconductor substrate 1 is formed on the entire back surface of the semiconductor substrate as a laminated film in which nickel, titanium, nickel, and gold are laminated, for example. Electrical connection is made by connecting to a lead frame or the like with a conductive adhesive.
[0031]
As described above, when the sense electrode 16 is required, when the sensor electrodes 18 and 19 for connecting the temperature sensor 17 such as a diode provided in the cell formation region to an external temperature measuring circuit are provided, Even when the ground electrode 20 for connecting the provided drain electrode 15 on the surface is provided on the main surface of the semiconductor substrate, these pads are partially formed on the source electrode 9 like the gate electrode 11. By arranging via the insulating film 7, an increase in chip size due to an increase in pad area can be avoided.
[0032]
Further, in the semiconductor device of the present embodiment, it is possible to easily cope with a case where the size of the pad is required to be increased by the customer's request only by changing the patterning of the protective insulating film 10 and the gate electrode 11. It is. In addition, when a reduction in capacitance is required for high-speed operation or the like, the extended gate electrode 11 is indicated by a solid line by changing the patterning of the gate electrode 11 as indicated by a broken line in FIG. It is also easy to reduce the parasitic capacitance by reducing the size as described above.
[0033]
In addition, as shown in the vertical cross-sectional view of FIG. 6, a metal film 21 of the same layer as the gate electrode 11 is partially formed on the source electrode 9, and this metal film 21 is used as a source pad to form a source electrode. By layering, the source resistance can be reduced without adding a new process.
[0034]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say,
For example, the present invention can be applied to a semiconductor device having a power MISFET having a planar cell, and further to a semiconductor device provided with an IGBT (Integrated Gate Bipolar Transistor) or the like.
[0035]
【The invention's effect】
The effects obtained by the typical inventions among the inventions disclosed in the present application will be briefly described as follows.
(1) According to the present invention, there is an effect that a gate electrode can be arranged so as to overlap with a source electrode.
(2) According to the present invention, the effect (1) has an effect that a region located under a gate electrode can be used as a cell formation region and a chip size can be reduced.
(3) According to the present invention, due to the above-mentioned effect (1), even when the sense electrode, the sensor electrode, the ground electrode, and the like are provided on the main surface of the semiconductor substrate, the chip size increases due to the increase in the pad area. There is an effect that can be avoided.
(4) According to the present invention, according to the effect (1), there is an effect that it is possible to easily cope with a case where a change in pad size is required.
(5) According to the present invention, by forming the source electrode into two layers, there is an effect that the source resistance can be reduced without adding a new process.
[Brief description of the drawings]
FIG. 1 is a plan view illustrating a schematic configuration of a semiconductor device having a power MISFET having a trench gate structure according to an embodiment of the present invention.
FIG. 2 is a partially enlarged longitudinal sectional view taken along the line aa in FIG.
FIG. 3 is a plan view showing a schematic configuration of a conventional semiconductor device having a power MISFET having a trench gate structure.
FIG. 4 is a partially enlarged longitudinal sectional view taken along the line aa in FIG. 3;
FIG. 5 is a longitudinal sectional view showing a modified example of a semiconductor device having a power MISFET having a trench gate structure according to an embodiment of the present invention.
FIG. 6 is a longitudinal sectional view showing a modified example of a semiconductor device having a power MISFET having a trench gate structure according to an embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor base, 2 ... Epitaxial layer, 2a ... Drain region, 2b ... Base region, 2c ... Source region, 2d ... Contact region, 3 ... Field insulating film, 4 ... Trench gate, 5 ... Gate insulating film, 6 ... Gate Wiring, 7: interlayer insulating film, 8: gate connecting wiring, 9: source electrode, 10: protective insulating film, 11, 11 ': gate electrode, 12: bonding wire, 13: source guard ring, 14: well, 15 ... Drain electrode, 16: sense electrode, 17: temperature sensor, 18, 19: sensor electrode, 20: ground electrode, 21: metal film.
