JP2004311670A

JP2004311670A - Semiconductor device

Info

Publication number: JP2004311670A
Application number: JP2003102443A
Authority: JP
Inventors: Kenji Fujisaki; 健司藤崎
Original assignee: Toshiba Corp; Toshiba Memory Systems Co Ltd
Current assignee: Toshiba Corp; Kioxia Systems Co Ltd
Priority date: 2003-04-07
Filing date: 2003-04-07
Publication date: 2004-11-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which an electrostatic breakdown voltage is not deteriorated even if the whole input protective circuit is disposed directly under main power supply wiring. <P>SOLUTION: The semiconductor device includes an input protective circuit disposed directly under the main power supply wiring 14, a via contact 18 for electrically connecting the first connecting wiring 12 to the main power supply wiring 14, and leader wiring 16 connected to one end of second connecting wring 13 and made of a first wiring layer. The via contact 18 is not formed on an area within at least twice or less of the disposing pitch of a diffused layer region from the short side of the first connecting wiring 12 at the end of the first connecting wiring 12 opposed to the end of the lead wiring 16 to the second connecting wiring 13 via an element region 11. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、バイポーラアクションを利用した入力保護回路を持った半導体装置に関し、特に、静電耐圧特性を向上させる保護回路に関する。
【０００２】
【従来の技術】
半導体装置の入力保護回路として、拡散層を対向させて配置し、この拡散層よりなる保護素子のバイポーラアクションを利用するものがある。これは、半導体装置のパッケージに帯電した静電気による高電圧が入力ピン間にかかったときに、保護素子のバイポーラアクションにより帯電した電荷を逃がすというものである。
【０００３】
図８は、入力保護回路を主電源配線の下に配置した従来のレイアウト図である。
【０００４】
図８に示すように、２層目の配線層（以下２ｎｄ−Ａｌという）からなる主電源配線１２０は、電源（以下、Ｖｃｃという）が供給されるＶｃｃパッド１２１に電気的に接続され、その直下に入力保護回路の全体が配置されている。入力保護回路の接続配線１０５、１０６は１層目の配線層（以下１ｓｔ−Ａｌという）で形成されている。
【０００５】
接続配線１０５と主電源配線１２０は、接続配線１０５上に形成されたビアコンタクト１２２で電気的に接続されている。接続抵抗を下げるため、通常、ビアコンタクト１２２は接続配線１０５の長手方向に沿って複数を等間隔で形成する。接続配線１０６は、１ｓｔ−Ａｌからなる引出し配線１２３により、主電源配線１２０の外部まで引き出され、さらに、そこから基準電位（以下、Ｖｓｓという）が供給されるＶｓｓパッド１２４に電気的に接続されている。引出し配線１２３は、接続配線１０６の長手方向の一端（以下、これを短辺近傍という）に接続されている。
【０００６】
図８では、図の繁雑さを避けるため、入力保護回路の素子領域１０１内部は示していないが、入力保護回路は、素子領域１０１に等間隔に配置された複数の拡散層領域、拡散層領域を覆うように形成された１ｓｔ−Ａｌからなる複数の接続端子１０３、拡散層領域と接続端子を電気的に接続するコンタクト、１ｓｔ−Ａｌからなる接続配線１０５と接続配線１０６、拡散層領域間にポリシリコンで形成されたゲート、および、接続配線１０５とゲートとを電気的に接続するゲートコンタクトから構成される。
【０００７】
対向する拡散層領域およびそれらの間のゲートにより、入力保護素子としてのＭＯＳトランジスタが形成される。
【０００８】
さらに、図には示していないが、素子領域１０１および接続配線１０５、１０６の外側は、濃いｐ型拡散層で取り囲まれている。このｐ型拡散層はコンタクト（以下、サブコンという）を介して別の１ｓｔ−Ａｌからなる配線に接続されている。
【０００９】
ところで、図８のような入力保護回路の配置およびその接続方法には、各ＭＯＳトランジスタ１２５にかかる電圧にアンバランスが生じ、特定のＭＯＳトランジスタ１２５ａに電界が集中するという危険がある。図９は、図８の等価回路をその位置関係も含めてイメージ的に表現したものである。
【００１０】
Ｖｃｃパッド１２１に電気的に接続された主電源配線１２０には、３つのビアコンタクト１２２が等間隔で接続され、それらは接続配線１０５に接続されている。接続配線１０５には、６つのＭＯＳトランジスタ１２５ａ〜１２５ｆのゲートと一方の拡散層領域が接続されている。ＭＯＳトランジスタ１２５ａ〜１２５ｆの他方の拡散層領域は接続配線１０６に接続され、接続配線１０６の一方の短辺近傍に引出し配線１２３が接続されている。引出し配線１２３は電気的にＶｓｓパッド１２４に接続されている。
【００１１】
このとき、Ｖｃｃパッド１２１とＶｓｓパッド１２４間に高電圧がかかり、６つのＭＯＳトランジスタ１２５ａ〜１２５ｆがバイポーラアクションを起こすと、配線が細くその長手方向の配線抵抗が無視できない接続配線１０６は、引出し配線１２３に近いところと遠いところで電位差が生じる。一方、等間隔に配置された３つのビアコンタクト１２２で太い主電源配線１２０に接続されている接続配線１０５は、その長手方向の位置に関係なくほぼ等電位を保つことができる。
結果的に、引出し配線１２３にもっとも近いＭＯＳトランジスタ１２５ａに電界が集中し、ここが静電破壊を起こすこととなる。
【００１２】
このような問題に対して、引出し配線１２３の数を増やしたり、接続配線１０６の長辺と同じ幅の引出し配線１２３で引き出したりすることも考えられるが、上述したように、接続配線１０５、１０６の外側は、サブコンを配置するために別の１ｓｔ−Ａｌの配線が取り囲んでおり、その修正は容易ではない。
【００１３】
また、電界が集中するＭＯＳトランジスタのコンタクト端点とゲートの距離を広くする対策も考えられている（例えば、特許文献１）。しかし、この特許文献１では、拡散層領域あるいはコンタクトなどの下層レイアウトからのレイアウト変更が必要であり、その修正は容易ではない。
【００１４】
特に、近年は、半導体装置のピン数が数１００になるものも珍しくなく、入力保護回路は、セルライブラリとして登録しておき、主電源配線の下に自動配置させる手法が取られることが多い。このため、これらを修正するとなると、ほぼ全層のレイアウト修正、マスク作成、およびチッブ製造の工程をやり直すこととなり、開発期間、開発費用に甚大な影響を及ぼす。
【００１５】
また、引出し配線１２３を改良するために、サブコンの一部を除去することは、その入力保護回路の配置の仕方、および、まわりの素子領域１０１との位置関係によっては、ラッチアップ耐性を劣化させるなどの副作用を生じさせる危険もある。
【００１６】
【特許文献１】
特開平７−４５８２９号公報（第３−４ページ、図２）
【００１７】
【発明が解決しようとする課題】
上述のごとく、従来の半導体装置は、入力保護回路を２層目の配線層からなる主電源配線の直下に配置した場合、引出し配線の接続配線への接続位置によって、静電耐圧が劣化する可能性があるという問題があった。
【００１８】
本発明は、上記問題点を解決するためになされたもので、主電源配線の直下に入力保護回路全体を配置しても、静電耐圧が劣化しない半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、長辺が互いに対向するように、基板上に等間隔で繰り返し配置された少なくとも５つ以上の拡散層領域と、前記拡散層領域を含む外接四角形を境界とする素子領域１１と、前記拡散層領域の繰り返し方向と平行に前記素子領域１１を挟んでその長辺が対向するように配置された第１の配線層からなる第１と第２の接続配線と、前記拡散層領域が交互に前記第１の接続配線および前記第２の接続配線に電気的に接続されている入力保護回路と、前記第１の接続配線上に形成された第１の絶縁層と、前記第１の接続配線の上方に前記第１の絶縁層を挟んで形成された第２の配線層からなる第３の接続配線と、前記第１の絶縁層中に形成され、前記第１の接続配線と前記第３の接続配線を電気的に接続するビアコンタクトと、前記第２の接続配線の一端に接続され、前記第１の配線層からなる引出し配線とを有し、前記第１の接続配線の短辺から前記拡散層領域の配置ピッチの少なくとも２倍以内の領域には前記ビアコンタクトが形成されていないことを特徴としている。
【００２０】
本発明によれば、入力保護回路自体のレイアウトは変更せずに、主電源配線へのビアコンタクトの取り方を修正するだけで、チップの静電耐圧を向上させることができるので、修正による工程戻りを最小限に抑え、開発期間、開発費用のロスを最小限にすることができる半導体装置を実現することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下実施形態という）を説明する。
【００２２】
図１は、本発明の実施形態に係わる半導体装置の入力保護回路の全体を示すレイアウト図である。
【００２３】
図１（ａ）は、入力保護回路のレイアウト図であり、また、図１（ｂ）は、その一部（Ａ−Ａ’部分）の断面図である。
【００２４】
入力保護回路は、図１（ａ）に示すように、素子領域１１に等間隔に配置された複数の拡散層領域１１ａ、主にアルミニウムを材料とする配線層で形成された接続端子１１ｂ、それらを電気的に接続するコンタクト１１ｃ、接続端子１１ｂと同じ配線層で形成された接続配線１２と１３、拡散層領域１１ａ間にポリシリコンで形成されたゲート１１ｄ、および、接続配線１２とゲート１１ｄを電気的に接続するゲートコンタクト１１ｅから構成される。
【００２５】
拡散層領域１１ａは、ｐ型基板上に形成されたｎ型領域であり、その長辺が互いに対向するように、平行に等間隔で繰り返し配置されている。対向する拡散層領域１１ａおよびそれらの間のゲート１１ｄにより、入力保護素子としてのＭＯＳトランジスタが形成されている。
【００２６】
接続端子１１ｂは、拡散層領域１１ａを覆うように、同様に等間隔で配置され、その一方の短辺が交互に接続配線１２および１３に接続されている。接続配線１２と１３は素子領域１１を挟んで互いに対抗するように配置されている。
【００２７】
コンタクト１１ｃは、図１（ｂ）の断面図に示すように、拡散層領域１１ａ上の絶縁層１１ｆ中に形成され、拡散層領域１１ａとその上方に形成された接続端子１１ｂとを接続している。ゲート１１ｄは、拡散層領域１１ａ間の基板上の絶縁層１１ｆ中に形成され、その直下の絶縁層１１ｆの厚さは、通常のＭＯＳトランジスタよりも厚くなっている。このため、通常の電源電圧程度では、ＭＯＳトランジスタとして動作することはない。
【００２８】
さらに、図１には示していないが、素子領域１１および接続配線１２、１３の外側は、濃いｐ型拡散層で取り囲まれている。このｐ型拡散層はサブコンを介して別の１ｓｔ−Ａｌ配線に接続されている。
【００２９】
このような構造の入力保護回路が電源（以下、Ｖｃｃという）と基準電位（以下、Ｖｓｓという）の間などに挿入され使用される。具体的には、例えば、接続配線１２にＶｃｃが、接続配線１３にＶｓｓが接続される。パッケージの帯電などにより、Ｖｃｃ−Ｖｓｓ間に高電圧が発生すると、対向する拡散層領域１１ａで構成されるＭＯＳトランジスタがバイポーラアクションを起こし、帯電している電荷を逃がし、ＶｃｃおよびＶｓｓに接続されている他の素子を静電破壊から保護する。
【００３０】
ところで、近年、多層配線が主流となっており、半導体装置のチッブサイズを抑える目的で、上述の入力保護回路を主電源配線の直下に配置することが多い。
主電源配線は、通常、１００μｍ程度の配線幅があり、入力保護回路全体をその直下に配置することができる。本発明は、入力保護回路を主電源配線の直下に配置し、かつ、ＭＯＳトランジスタを静電破壊から保護する構成を提供するもので、以下、各実施形態について説明する。
【００３１】
（第１の実施の形態）
図２は、本発明に係わる半導体装置の第１の実施形態における入力保護回路の配置を示すものである。この第１の実施形態では、２ｎｄ−Ａｌからなる主電源配線１４が、Ｖｃｃパッド１５に電気的に接続され、その主電源配線１４の直下に入力保護回路全体が配置されている。接続配線１３は、１ｓｔ−Ａｌからなる引出し配線１６により、主電源配線１４の外部まで引き出され、さらに、そこからＶｓｓパッド１７に電気的に接続されている。引出し配線１６は、接続配線１３の一方の短辺近傍（図では左端）に接続されている。
【００３２】
接続配線１２と主電源配線１４は、接続配線１２上の絶縁層中に形成されたビアコンタクト１８で電気的に接続されている。通常は、できるだけ接続抵抗を下げるため、複数のビアコンタクト１８を接続配線１２の長手方向に沿って等間隔で形成する。
【００３３】
しかし、本発明の入力保護回路では、その一部が省略されている。すなわち、図８あるいは図９では、ＭＯＳトランジスタ１２５ｂ、１２５ｄ、１２５ｆの３箇所で、主電源配線１２０と接続配線１０５とを接続するビアコンタクト１２２が形成されている。本発明では、図２に示したように、左端のビアコンタクト１８、つまり、左から２番目の接続端子の付根に形成されるはずのビアコンタクト１８が省略されている。
【００３４】
図３は、図２の等価回路をその位置関係も含めてイメージ的に表現したものである。
【００３５】
Ｖｃｃパッド１５に電気的に接続された主電源配線１４には、右側の２つのビアコンタクト１８を介して接続配線１２が接続されている。接続配線１２と接続配線１３の間には、入力保護素子として６つのＭＯＳトランジスタ２０ａ〜２０ｆが接続されている。
【００３６】
すなわち、接続配線１２には、６つのＭＯＳトランジスタ２０ａ〜２０ｆのゲートと一方の拡散層領域が接続され、接続配線１３には、ＭＯＳトランジスタ２０ａ〜２０ｆの他方の拡散層領域が接続されている。
【００３７】
また、接続配線１３の一方の短辺近傍に引出し配線１６が接続され、引出し配線１６は電気的にＶｓｓパッド１７に接続されている。
【００３８】
このように入力保護回路を接続することで、従来破壊されていた左端のＭＯＳトランジスタにかかる電界が緩和される。すなわち、Ｖｃｃパッド１５とＶｓｓパッド１７間に高電圧がかかると、ＭＯＳトランジスタがバイポーラアクションを起こし、配線が細くその長手方向の配線抵抗が無視できない接続配線１３は、引出し配線１６に近い左端と遠い右端とで電位差が生じる。一方、接続配線１２では、左端のビアコンタクト１８が省略されているため、中央のビアコンタクト１８近傍と左端とで、接続配線１３とは逆方向の電位差が生ずる。結果的に、引出し配線１６にもっとも近いＭＯＳトランジスタにかかる電界が緩和され、ここが静電破壊を起こす耐圧が向上する。
【００３９】
図４（ａ）は図２の引出し配線１６を接続配線１３の右端に接続した構成であり、その他は図２と同じ構成である。また、図４（ｂ）はその等価回路である。
【００４０】
すなわち、図４に示すように、２ｎｄ−Ａｌからなる主電源配線１４が、Ｖｃｃパッド１５に電気的に接続され、その主電源配線１４の直下に入力保護回路全体が配置されている。接続配線１３は、１ｓｔ−Ａｌからなる引出し配線１６により、主電源配線１４外部まで引き出され、さらに、そこからＶｓｓパッド１７に電気的に接続されている。引出し配線１６は、接続配線１３の右端近傍に接続されている。
【００４１】
接続配線１２と主電源配線１４は、接続配線１２上の絶縁層中に形成されたビアコンタクト１８で電気的に接続されている。引出し配線１６が接続されている接続配線１３の右端と素子領域１１を挟んで対向する接続配線１２の右端短辺から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト１８は形成されていない。
【００４２】
上記第１の実施形態によれば、入力保護回路自体のレイアウトは変更せずに、主電源配線１４へのビアコンタクト１８の取り方を修正するだけで、チップの静電耐圧を向上させることができる。
【００４３】
なお、第１の実施形態の説明では、主電源配線１４をＶｃｃパッド１５に、引出し配線１６をＶｓｓパッド１７に接続しているが、バイポーラアクションを起こしたときの拡散層領域の動作は、ドレインとソースでほとんど差がないので、本発明はこれに限られるものではない。
【００４４】
（第２の実施の形態）
図５（ａ）は本発明に係わる半導体装置の第２の実施形態における入力保護回路の配置を示し、図５（ｂ）はその等価回路を示すものである。この第２の実施形態は、Ｖｓｓの主電源配線４４の直下に入力保護回路を配置している。
【００４５】
すなわち、図５に示すように、２ｎｄ−Ａｌからなる主電源配線４４が、Ｖｓｓパッド４５に電気的に接続され、その主電源配線４４の直下に入力保護回路全体が配置されている。接続配線４３は、１ｓｔ−Ａｌからなる引出し配線４６により、主電源配線４４外部まで引き出され、さらに、そこからＶｃｃパッド４７に電気的に接続されている。引出し配線４６は、接続配線４３の左端近傍に接続されている。
【００４６】
接続配線４２と主電源配線４４は、接続配線４２上の絶縁層中に形成されたビアコンタクト４８で電気的に接続されている。接続配線４２と接続配線４３の間には、入力保護素子として６つのＭＯＳトランジスタ５０ａ〜５０ｆが接続されている。
【００４７】
接続配線４２には、６つのＭＯＳトランジスタ５０ａ〜５０ｆのゲートと一方の拡散層領域が接続され、接続配線４３には、ＭＯＳトランジスタ５０ａ〜５０ｆの他方の拡散層領域が接続されている。
【００４８】
引出し配線４６が接続されている接続配線４３の左端と素子領域４１を挟んで対向する接続配線４２の左端短辺から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト４８は形成されていない。
【００４９】
同様に、図６（ａ）は図５（ａ）の引出し配線４６を接続配線４３の右端に接続した構成であり、また、図６（ｂ）はその等価回路を示している。
【００５０】
すなわち、図６に示すように、２ｎｄ−Ａｌからなる主電源配線４４が、Ｖｓｓパッド４５に電気的に接続され、その主電源配線４４の直下に入力保護回路全体が配置されている。接続配線４３は、１ｓｔ−Ａｌからなる引出し配線４６により、主電源配線４４外部まで引き出され、さらに、そこからＶｃｃパッド４７に電気的に接続されている。引出し配線４６は、接続配線４３の右端近傍に接続されている。
【００５１】
接続配線４２と主電源配線４４は、接続配線４２上の絶縁層中に形成されたビアコンタクト４８で電気的に接続されている。引出し配線４６が接続されている接続配線４３の右端と素子領域４１を挟んで対向する接続配線４２の右端短辺から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト４８は形成されていない。
【００５２】
なお、第１および第２の実施形態では、引出し配線１６および４６を接続配線１３および４３の端部に接続しているが、本発明はこれに限られるものではない。
【００５３】
例えば、図７（ａ）は引出し配線６６を接続配線６３の両端に接続した構成を示し、また、図７（ｂ）はその等価回路を示している。すなわち、図７に示すように、２ｎｄ−Ａｌからなる主電源配線６４が、Ｖｃｃパッド６５に電気的に接続され、その主電源配線６４の直下に入力保護回路全体が配置されている。接続配線６３は、１ｓｔ−Ａｌからなる引出し配線６６により、主電源配線６４外部まで引き出され、さらに、そこからＶｓｓパッド６７に電気的に接続されている。引出し配線６６は、接続配線６３の両端、それぞれの近傍に接続されている。
【００５４】
接続配線６２と主電源配線６４は、接続配線６２上の絶縁層中に形成されたビアコンタクト６８で電気的に接続されている。接続配線６２と接続配線６３の間には、入力保護素子として６つのＭＯＳトランジスタ７０ａ〜７０ｆが接続されている。
【００５５】
接続配線６２には、６つのＭＯＳトランジスタ７０ａ〜７０ｆのゲートと一方の拡散層領域が接続され、接続配線６３には、ＭＯＳトランジスタ７０ａ〜７０ｆの他方の拡散層領域が接続されている。
【００５６】
引出し配線６６が接続されている接続配線６３の両端と素子領域６１を挟んで対向する接続配線６２の両端から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト６８は形成されていない。
【００５７】
さらに、上記実施形態の説明では、入力保護回路を電源間に挿入しているが、本発明はこれに限られるものではなく、入力ピンや出力ピンに適用することもできる。
【００５８】
さらに、上記実施形態の説明では、入力保護素子としてＭＯＳトランジスタを用いているが、本発明はこれに限られるものではなく、原理的にはどのような入力保護素子を用いた入力保護回路にも適用することができる。
【００５９】
さらに、上記実施形態の説明では、配線層を２層としたが、本発明はこれに限られるものではなく、３層以上の多層配線を用いた半導体装置にも適用できる。
【００６０】
【発明の効果】
以上説明したように本発明によれば、入力保護回路自体のレイアウトは変更せずに、主電源配線へのビアコンタクトの取り方を修正することでチップの静電耐圧を向上させることができるので、修正による工程戻りを最小限に抑え、開発期間、開発費用のロスを最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に適用される入力保護回路全体を示すレイアウト図および構造断面図。
【図２】本発明の第１の実施形態に係わる半導体装置における入力保護回路の配置を示すレイアウト図。
【図３】本発明の第１の実施形態に係わる半導体装置における入力保護回路の等価回路を示す回路図。
【図４】本発明の第１の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図５】本発明の第２の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図６】本発明の第２の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図７】本発明の第１及び第２の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図８】従来の半導体装置におけるレイアウト図。
【図９】従来の半導体装置における図８の等価回路図。
【符号の説明】
１１、４１、６１素子領域
１２、１３、４２、４３、６２、６３接続配線
１４、４４、６４主電源配線
１５、４７、６５Ｖｃｃパッド
１６、４６、６６引出し配線
１７、４５、６７Ｖｓｓパッド
１８、４８、６８ビアコンタクト
２０ａ〜２０ｆ、５０ａ〜５０ｆ、７０ａ〜７０ｆＭＯＳトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having an input protection circuit using a bipolar action, and more particularly to a protection circuit that improves electrostatic withstand voltage characteristics.
[0002]
[Prior art]
2. Description of the Related Art As an input protection circuit of a semiconductor device, there is an input protection circuit in which diffusion layers are arranged to face each other and a bipolar action of a protection element including the diffusion layers is used. That is, when a high voltage due to static electricity charged in a package of a semiconductor device is applied between input pins, a charge charged by a bipolar action of a protection element is released.
[0003]
FIG. 8 is a conventional layout diagram in which an input protection circuit is arranged below a main power supply line.
[0004]
As shown in FIG. 8, a main power supply line 120 composed of a second wiring layer (hereinafter referred to as 2nd-Al) is electrically connected to a Vcc pad 121 to which power (hereinafter referred to as Vcc) is supplied. The entire input protection circuit is disposed immediately below. The connection wirings 105 and 106 of the input protection circuit are formed of a first wiring layer (hereinafter referred to as 1st-Al).
[0005]
The connection wiring 105 and the main power supply wiring 120 are electrically connected by via contacts 122 formed on the connection wiring 105. Usually, a plurality of via contacts 122 are formed at regular intervals along the longitudinal direction of the connection wiring 105 in order to reduce the connection resistance. The connection wiring 106 is drawn to the outside of the main power supply wiring 120 by a lead wiring 123 made of 1st-Al, and is further electrically connected to a Vss pad 124 to which a reference potential (hereinafter, referred to as Vss) is supplied. ing. The lead wiring 123 is connected to one end of the connection wiring 106 in the longitudinal direction (hereinafter, this will be referred to as near the short side).
[0006]
Although the inside of the element region 101 of the input protection circuit is not shown in FIG. 8 to avoid complexity of the drawing, the input protection circuit includes a plurality of diffusion layer regions, diffusion layer regions arranged at equal intervals in the element region 101. A plurality of connection terminals 103 made of 1st-Al formed so as to cover the contact, contacts for electrically connecting the diffusion layer region and the connection terminals, connection wires 105 and connection wires 106 made of 1st-Al, and between the diffusion layer regions. It comprises a gate formed of polysilicon, and a gate contact for electrically connecting the connection wiring 105 and the gate.
[0007]
A MOS transistor as an input protection element is formed by the opposing diffusion layer regions and the gate therebetween.
[0008]
Further, although not shown, the outside of the element region 101 and the connection wirings 105 and 106 is surrounded by a dark p-type diffusion layer. This p-type diffusion layer is connected to another 1st-Al wiring via a contact (hereinafter referred to as a sub capacitor).
[0009]
By the way, in the arrangement of the input protection circuit and the connection method thereof as shown in FIG. 8, there is a danger that an imbalance occurs in the voltage applied to each MOS transistor 125 and an electric field is concentrated on a specific MOS transistor 125a. FIG. 9 is an image representation of the equivalent circuit of FIG. 8 including its positional relationship.
[0010]
Three via contacts 122 are connected at equal intervals to the main power supply wiring 120 electrically connected to the Vcc pad 121, and they are connected to the connection wiring 105. The connection wiring 105 is connected to the gates of the six MOS transistors 125a to 125f and one diffusion layer region. The other diffusion layer regions of the MOS transistors 125 a to 125 f are connected to the connection wiring 106, and a lead wiring 123 is connected near one short side of the connection wiring 106. The lead wiring 123 is electrically connected to the Vss pad 124.
[0011]
At this time, when a high voltage is applied between the Vcc pad 121 and the Vss pad 124 and the six MOS transistors 125a to 125f cause a bipolar action, the connection wiring 106 becomes thin and the wiring resistance in the longitudinal direction cannot be ignored. A potential difference is generated at a position near and far from 123. On the other hand, the connection wiring 105 connected to the thick main power supply wiring 120 by the three via contacts 122 arranged at equal intervals can maintain substantially the same potential regardless of the position in the longitudinal direction.
As a result, the electric field concentrates on the MOS transistor 125a closest to the extraction wiring 123, which causes electrostatic breakdown.
[0012]
In order to solve such a problem, it is conceivable to increase the number of the lead-out lines 123 or to draw out the lead-out lines 123 having the same width as the long side of the connection line 106. Is surrounded by another 1st-Al wiring for arranging the sub-computer, and the modification is not easy.
[0013]
In addition, measures to increase the distance between the contact end point and the gate of the MOS transistor where the electric field is concentrated have been considered (for example, Patent Document 1). However, in Patent Document 1, a layout change from a lower layer layout such as a diffusion layer region or a contact is required, and the correction is not easy.
[0014]
In particular, in recent years, it is not uncommon for a semiconductor device to have several hundred pins, and a method of registering an input protection circuit as a cell library and automatically arranging it under a main power supply wiring is often used. Therefore, if these are corrected, the layout correction, mask creation, and chip manufacturing processes of almost all layers are redone, which greatly affects the development period and development cost.
[0015]
Also, removing a part of the sub-computer to improve the extraction wiring 123 deteriorates the latch-up resistance depending on the arrangement of the input protection circuit and the positional relationship with the surrounding element region 101. There is also a risk of causing side effects such as.
[0016]
[Patent Document 1]
JP-A-7-45829 (page 3-4, FIG. 2)
[0017]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor device, when the input protection circuit is disposed immediately below the main power supply wiring composed of the second wiring layer, the electrostatic withstand voltage may deteriorate depending on the connection position of the extraction wiring to the connection wiring. There was a problem that there is.
[0018]
The present invention has been made to solve the above problems, and has as its object to provide a semiconductor device in which the electrostatic withstand voltage does not deteriorate even if the entire input protection circuit is arranged directly below the main power supply wiring.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention includes at least five or more diffusion layer regions repeatedly arranged at equal intervals on a substrate such that long sides thereof face each other, and the diffusion layer regions. First and second element regions 11 each having an element region 11 bounded by a circumscribed rectangle and first wiring layers arranged so that long sides thereof are opposed to each other across the element region 11 in parallel with the repetition direction of the diffusion layer region. 2 connection wirings, an input protection circuit in which the diffusion layer regions are alternately electrically connected to the first connection wirings and the second connection wirings, and an input protection circuit formed on the first connection wirings. A first insulating layer, a third connecting wiring including a second wiring layer formed above the first connecting wiring with the first insulating layer interposed therebetween, and And electrically connecting the first connection wiring and the third connection wiring. A via contact to be connected, and a lead-out wiring connected to one end of the second connection wiring and made of the first wiring layer, wherein a layout pitch of the diffusion layer region from a short side of the first connection wiring The via contact is not formed in a region at least twice as large as the above.
[0020]
According to the present invention, the electrostatic withstand voltage of the chip can be improved only by modifying the way of forming the via contact to the main power supply line without changing the layout of the input protection circuit itself. It is possible to realize a semiconductor device capable of minimizing a return and a loss of a development period and a development cost.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention (hereinafter, referred to as embodiments) will be described with reference to the drawings.
[0022]
FIG. 1 is a layout diagram showing an entire input protection circuit of a semiconductor device according to an embodiment of the present invention.
[0023]
FIG. 1A is a layout diagram of an input protection circuit, and FIG. 1B is a cross-sectional view of a part (AA ′ portion) thereof.
[0024]
As shown in FIG. 1A, the input protection circuit includes a plurality of diffusion layer regions 11a arranged at equal intervals in an element region 11, connection terminals 11b mainly formed of a wiring layer mainly made of aluminum, and 11c, a connection wiring 12 and 13 formed in the same wiring layer as the connection terminal 11b, a gate 11d formed of polysilicon between the diffusion layer regions 11a, and a connection wiring 12 and the gate 11d. It comprises a gate contact 11e that is electrically connected.
[0025]
The diffusion layer regions 11a are n-type regions formed on a p-type substrate, and are repeatedly arranged in parallel at equal intervals so that long sides thereof face each other. A MOS transistor as an input protection element is formed by the opposing diffusion layer regions 11a and the gate 11d therebetween.
[0026]
The connection terminals 11b are similarly arranged at regular intervals so as to cover the diffusion layer region 11a, and one short side thereof is alternately connected to the connection wirings 12 and 13. The connection wirings 12 and 13 are arranged so as to oppose each other with the element region 11 interposed therebetween.
[0027]
As shown in the cross-sectional view of FIG. 1B, the contact 11c is formed in the insulating layer 11f on the diffusion layer region 11a, and connects the diffusion layer region 11a to the connection terminal 11b formed thereon. I have. The gate 11d is formed in the insulating layer 11f on the substrate between the diffusion layer regions 11a, and the thickness of the insulating layer 11f immediately below the gate 11d is larger than that of a normal MOS transistor. For this reason, it does not operate as a MOS transistor at about a normal power supply voltage.
[0028]
Further, although not shown in FIG. 1, the outside of the element region 11 and the connection wirings 12 and 13 is surrounded by a dark p-type diffusion layer. This p-type diffusion layer is connected to another 1st-Al wiring via a sub capacitor.
[0029]
An input protection circuit having such a structure is inserted and used between a power supply (hereinafter, referred to as Vcc) and a reference potential (hereinafter, referred to as Vss). Specifically, for example, Vcc is connected to the connection wiring 12, and Vss is connected to the connection wiring 13. When a high voltage is generated between Vcc and Vss due to charging of the package or the like, the MOS transistor formed of the opposed diffusion layer region 11a causes a bipolar action, releases the charged charge, and is connected to Vcc and Vss. Protect other devices from electrostatic discharge.
[0030]
In recent years, multilayer wiring has become mainstream, and the above-described input protection circuit is often arranged immediately below the main power supply wiring in order to suppress the chip size of the semiconductor device.
The main power supply wiring usually has a wiring width of about 100 μm, and the entire input protection circuit can be arranged directly thereunder. The present invention provides a configuration in which an input protection circuit is disposed immediately below a main power supply line and protects a MOS transistor from electrostatic breakdown. Each embodiment will be described below.
[0031]
(First Embodiment)
FIG. 2 shows an arrangement of the input protection circuit in the first embodiment of the semiconductor device according to the present invention. In the first embodiment, a main power supply line 14 made of 2nd-Al is electrically connected to the Vcc pad 15, and the entire input protection circuit is arranged immediately below the main power supply line 14. The connection wiring 13 is led out of the main power supply wiring 14 by a lead wiring 16 made of 1st-Al, and is further electrically connected to the Vss pad 17 therefrom. The lead wiring 16 is connected near one short side of the connection wiring 13 (the left end in the drawing).
[0032]
The connection wiring 12 and the main power supply wiring 14 are electrically connected by via contacts 18 formed in an insulating layer on the connection wiring 12. Usually, in order to reduce the connection resistance as much as possible, a plurality of via contacts 18 are formed at equal intervals along the longitudinal direction of the connection wiring 12.
[0033]
However, a part of the input protection circuit of the present invention is omitted. That is, in FIG. 8 or FIG. 9, via contacts 122 connecting the main power supply wiring 120 and the connection wiring 105 are formed at three places of the MOS transistors 125 b, 125 d, and 125 f. In the present invention, as shown in FIG. 2, the via contact 18 at the left end, that is, the via contact 18 that should be formed at the base of the second connection terminal from the left is omitted.
[0034]
FIG. 3 is an image representation of the equivalent circuit of FIG. 2 including its positional relationship.
[0035]
The connection wiring 12 is connected to the main power supply wiring 14 electrically connected to the Vcc pad 15 via two via contacts 18 on the right side. Six MOS transistors 20a to 20f are connected between the connection lines 12 and 13 as input protection elements.
[0036]
That is, the connection wiring 12 is connected to the gates of the six MOS transistors 20a to 20f and one diffusion layer region, and the connection wiring 13 is connected to the other diffusion layer region of the MOS transistors 20a to 20f.
[0037]
Further, a lead wiring 16 is connected near one short side of the connection wiring 13, and the lead wiring 16 is electrically connected to the Vss pad 17.
[0038]
By connecting the input protection circuit in this manner, the electric field applied to the leftmost MOS transistor, which has been destroyed conventionally, is reduced. That is, when a high voltage is applied between the Vcc pad 15 and the Vss pad 17, the MOS transistor causes a bipolar action, and the connection wiring 13 which is thin and whose wiring resistance in the longitudinal direction cannot be ignored is far from the left end near the extraction wiring 16. A potential difference occurs with the right end. On the other hand, since the via contact 18 at the left end is omitted in the connection wiring 12, a potential difference occurs in the opposite direction to the connection wiring 13 between the vicinity of the center via contact 18 and the left end. As a result, the electric field applied to the MOS transistor closest to the extraction wiring 16 is reduced, and the breakdown voltage at which the MOS transistor causes electrostatic breakdown is improved.
[0039]
FIG. 4A shows a configuration in which the extraction wiring 16 of FIG. 2 is connected to the right end of the connection wiring 13, and the other configuration is the same as that of FIG. FIG. 4B is an equivalent circuit thereof.
[0040]
That is, as shown in FIG. 4, main power supply line 14 made of 2nd-Al is electrically connected to Vcc pad 15, and the entire input protection circuit is arranged immediately below main power supply line 14. The connection wiring 13 is led out of the main power supply wiring 14 by a lead wiring 16 made of 1st-Al, and is further electrically connected to the Vss pad 17 therefrom. The lead wiring 16 is connected near the right end of the connection wiring 13.
[0041]
The connection wiring 12 and the main power supply wiring 14 are electrically connected by via contacts 18 formed in an insulating layer on the connection wiring 12. The via contact 18 is formed within a distance of less than twice the arrangement pitch of the diffusion layer region from the right end of the connection line 12 facing the right end of the connection line 13 to which the lead-out line 16 is connected with the element region 11 interposed therebetween. Absent.
[0042]
According to the first embodiment, it is possible to improve the electrostatic withstand voltage of the chip only by modifying the way the via contact 18 is connected to the main power supply wiring 14 without changing the layout of the input protection circuit itself. it can.
[0043]
In the description of the first embodiment, the main power supply wiring 14 is connected to the Vcc pad 15, and the lead wiring 16 is connected to the Vss pad 17. However, when a bipolar action occurs, the operation of the diffusion layer region is The present invention is not limited to this, since there is almost no difference between the source and the source.
[0044]
(Second embodiment)
FIG. 5A shows an arrangement of an input protection circuit in a second embodiment of the semiconductor device according to the present invention, and FIG. 5B shows an equivalent circuit thereof. In the second embodiment, an input protection circuit is arranged immediately below a main power supply line 44 of Vss.
[0045]
That is, as shown in FIG. 5, the main power supply wiring 44 made of 2nd-Al is electrically connected to the Vss pad 45, and the entire input protection circuit is disposed immediately below the main power supply wiring 44. The connection wiring 43 is led out of the main power supply wiring 44 by a lead-out wiring 46 made of 1st-Al, and is further electrically connected to the Vcc pad 47 therefrom. The lead wiring 46 is connected near the left end of the connection wiring 43.
[0046]
The connection wiring 42 and the main power supply wiring 44 are electrically connected by a via contact 48 formed in an insulating layer on the connection wiring 42. Six MOS transistors 50a to 50f are connected between the connection wiring 42 and the connection wiring 43 as input protection elements.
[0047]
The connection wiring 42 is connected to the gates of the six MOS transistors 50a to 50f and one diffusion layer region, and the connection wiring 43 is connected to the other diffusion layer regions of the MOS transistors 50a to 50f.
[0048]
A via contact 48 is formed within a distance of less than twice the arrangement pitch of the diffusion layer region from the left end short side of the connection line 42 that faces the left end of the connection line 43 to which the lead-out line 46 is connected with the element region 41 interposed therebetween. Absent.
[0049]
Similarly, FIG. 6A shows a configuration in which the extraction wiring 46 shown in FIG. 5A is connected to the right end of the connection wiring 43, and FIG. 6B shows an equivalent circuit thereof.
[0050]
That is, as shown in FIG. 6, a main power supply line 44 made of 2nd-Al is electrically connected to the Vss pad 45, and the entire input protection circuit is arranged immediately below the main power supply line 44. The connection wiring 43 is led out of the main power supply wiring 44 by a lead-out wiring 46 made of 1st-Al, and is further electrically connected to the Vcc pad 47 therefrom. The lead wiring 46 is connected near the right end of the connection wiring 43.
[0051]
The connection wiring 42 and the main power supply wiring 44 are electrically connected by a via contact 48 formed in an insulating layer on the connection wiring 42. A via contact 48 is formed within a distance of less than twice the arrangement pitch of the diffusion layer region from the right end short side of the connection line 42 opposite to the right end of the connection line 43 to which the lead-out line 46 is connected with the element region 41 interposed therebetween. Absent.
[0052]
In the first and second embodiments, the lead wirings 16 and 46 are connected to the ends of the connection wirings 13 and 43, but the present invention is not limited to this.
[0053]
For example, FIG. 7A shows a configuration in which the extraction wiring 66 is connected to both ends of the connection wiring 63, and FIG. 7B shows an equivalent circuit thereof. That is, as shown in FIG. 7, a main power supply line 64 made of 2nd-Al is electrically connected to the Vcc pad 65, and the entire input protection circuit is arranged immediately below the main power supply line 64. The connection wiring 63 is drawn to the outside of the main power supply wiring 64 by a lead wiring 66 made of 1st-Al, and is further electrically connected to the Vss pad 67 therefrom. The lead wiring 66 is connected to both ends of the connection wiring 63 and near each of them.
[0054]
The connection wiring 62 and the main power supply wiring 64 are electrically connected by via contacts 68 formed in an insulating layer on the connection wiring 62. Six MOS transistors 70a to 70f are connected between the connection wiring 62 and the connection wiring 63 as input protection elements.
[0055]
The connection wiring 62 is connected to the gates of the six MOS transistors 70a to 70f and one diffusion layer region, and the connection wiring 63 is connected to the other diffusion layer region of the MOS transistors 70a to 70f.
[0056]
No via contact 68 is formed within two times the arrangement pitch of the diffusion layer region from both ends of the connection wiring 63 to which the lead wiring 66 is connected and both ends of the connection wiring 62 opposed to each other across the element region 61.
[0057]
Furthermore, in the description of the above embodiment, the input protection circuit is inserted between the power supplies, but the present invention is not limited to this, and can be applied to input pins and output pins.
[0058]
Furthermore, in the description of the above embodiment, a MOS transistor is used as an input protection element. However, the present invention is not limited to this, and in principle, any input protection circuit using any input protection element can be used. Can be applied.
[0059]
Further, in the description of the above embodiment, the number of wiring layers is two, but the present invention is not limited to this, and can be applied to a semiconductor device using a multilayer wiring of three or more layers.
[0060]
【The invention's effect】
As described above, according to the present invention, it is possible to improve the electrostatic withstand voltage of the chip by modifying the way of the via contact to the main power supply wiring without changing the layout of the input protection circuit itself. Therefore, it is possible to minimize the process return due to the modification, and to minimize the loss of the development period and the development cost.
[Brief description of the drawings]
FIG. 1 is a layout diagram and a structural cross-sectional view showing an entire input protection circuit applied to a semiconductor device of the present invention.
FIG. 2 is a layout diagram showing an arrangement of an input protection circuit in the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram showing an equivalent circuit of an input protection circuit in the semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a layout diagram showing another arrangement of the input protection circuit in the semiconductor device according to the first embodiment of the present invention, and an equivalent circuit diagram thereof.
FIG. 5 is a layout diagram showing another arrangement of an input protection circuit in a semiconductor device according to a second embodiment of the present invention, and an equivalent circuit diagram thereof.
FIG. 6 is a layout diagram showing another arrangement of an input protection circuit in a semiconductor device according to a second embodiment of the present invention, and an equivalent circuit diagram thereof.
FIG. 7 is a layout diagram showing another arrangement of an input protection circuit in the semiconductor device according to the first and second embodiments of the present invention, and an equivalent circuit diagram thereof.
FIG. 8 is a layout diagram of a conventional semiconductor device.
FIG. 9 is an equivalent circuit diagram of FIG. 8 in a conventional semiconductor device.
[Explanation of symbols]
11, 41, 61 Element regions 12, 13, 42, 43, 62, 63 Connection wiring 14, 44, 64 Main power supply wiring 15, 47, 65 Vcc pad 16, 46, 66 Leading wiring 17, 45, 67 Vss pad 18 , 48, 68 Via contacts 20a-20f, 50a-50f, 70a-70f MOS transistors

Claims

At least five or more diffusion layer regions repeatedly arranged at equal intervals on the substrate such that the long sides face each other;
An element region bounded by a circumscribed rectangle including the diffusion layer region,
A first and a second connection wiring composed of a first wiring layer arranged such that long sides thereof face each other across the element region in parallel with a repetition direction of the diffusion layer region;
An input protection circuit in which the diffusion layer regions are alternately electrically connected to the first connection wiring and the second connection wiring;
A first insulating layer formed on the first connection wiring;
A third connection wiring made of a second wiring layer formed above the first connection wiring with the first insulating layer interposed therebetween;
A via contact formed in the first insulating layer and electrically connecting the first connection wiring and the third connection wiring;
A lead wiring connected to one end of the second connection wiring and comprising the first wiring layer;
The semiconductor device according to claim 1, wherein the via contact is not formed in a region within at least twice the arrangement pitch of the diffusion layer region from a short side of the first connection wiring.

2. The semiconductor device according to claim 1, wherein the third connection wiring is formed so as to cover the entire input protection circuit with the first insulating layer interposed therebetween.

The electrical connection between the first and second connection wirings and the diffusion layer region is as follows:
A second insulating layer formed on the diffusion layer region;
A connection terminal comprising a first wiring layer formed above the diffusion layer region with the second insulating layer interposed therebetween;
A contact formed in the second insulating layer and connecting the diffusion layer region and the connection terminal;
3. The semiconductor device according to claim 1, wherein one end of the connection terminal is connected to the first connection wiring and the second connection wiring alternately. 4.

At least seven or more diffusion layer regions repeatedly arranged at equal intervals on the substrate such that the long sides face each other;
An element region bounded by a circumscribed rectangle including the diffusion layer region,
A first and a second connection wiring composed of a first wiring layer arranged such that long sides thereof face each other across the element region in parallel with a repetition direction of the diffusion layer region;
An input protection circuit in which the diffusion layer regions are alternately electrically connected to the first connection wiring and the second connection wiring;
A first insulating layer formed on the first connection wiring;
A third connection wiring made of a second wiring layer formed above the first connection wiring with the first insulating layer interposed therebetween;
A via contact formed in the first insulating layer and electrically connecting the first connection wiring and the third connection wiring;
A lead wiring connected to both ends of the second connection wiring and comprising the first wiring layer;
The semiconductor device according to claim 1, wherein the via contact is not formed in a region within at least twice the arrangement pitch of the diffusion layer region from both ends of the first connection wiring.

The semiconductor device according to claim 4, wherein the third connection wiring is formed so as to cover the entire input protection circuit with the first insulating layer interposed therebetween.

The electrical connection between the first and second connection wirings and the diffusion layer region is as follows:
A second insulating layer formed on the diffusion layer region;
A connection terminal comprising a first wiring layer formed above the diffusion layer region with the second insulating layer interposed therebetween;
A contact formed in the second insulating layer and connecting the diffusion layer region and the connection terminal;
6. The semiconductor device according to claim 4, wherein one end of the connection terminal is connected to the first connection wiring and the second connection wiring alternately.