【０００１】
【発明の属する技術分野】
この発明は、配線構造の抵抗を減少させる構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来の技術では、Ｃｕ配線を用いた配線構造をとる場合、コンタクトホールと配線をＣｕで全て埋めてしまうデゥアルダマシン構造と、ＷプラグとＣｕ配線を組み合わせたシングルダマシン構造とが用いられている。このシングルダマシン構造とした時、コンタクトホール抵抗はデゥアルダマシン構造とした時よりも大きく、それはＷプラグがＣｕよりも高抵抗であることがひとつの要因である。これはＣｕに限らず金属配線よりもＷが高抵抗である場合には同様である。
このシングルダマシン構造を示すものとして、特許文献１があり、そこには、絶縁層を貫通して接続孔が形成され、接続孔を埋め込むように高融点金属であるタングステンのプラグが形成されているものが記載されている。
【０００３】
【特許文献１】
特開平１１−８７３５３号公報（第４〜５頁、図１）
【０００４】
【発明が解決しようとする課題】
上述のように、シングルダマシン構造では、ＷプラグがＣｕよりも高抵抗であるために、コンタクトホール抵抗は、デゥアルダマシン構造とした時よりも大きいという問題があった。
また、コンタクトホール抵抗を下げる方法としては、コンタクトホールを複数個配置することが考えられる。しかし、この方法では、コンタクトホールは、最小の間隔以下には配置できないため、仮に２個配置するためには上層の配線と下層の配線は、共にコンタクトホール２個の幅に加えて最小のコンタクトホール間隔分の幅が必要であるという問題があった。
【０００５】
この発明は、上述のような問題点を解決するためになされたものであり、下層の導電層と上層の配線を接続させるコンタクトホールのホール抵抗を低減させた半導体装置を得ることを第一の目的としている。
また、上層の配線と下層の配線の幅が広くない場合にも、コンタクトホール抵抗を低くすることができるコンタクトホール形状を有する半導体装置を得ることを第二の目的としている。
【０００６】
【課題を解決するための手段】
この発明に係わる半導体装置においては、下層の導電層上に形成された層間絶縁膜、この層間絶縁膜を貫通するように設けられたコンタクトホール、このコンタクトホール内の下層の導電層上に形成されたタングステンプラグ、及びこのタングステンプラグ上に形成された上層の配線層を備え、タングステンプラグの高さは、層間絶縁膜表面より低いものである。
【０００７】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を説明する。
下層の導電層と上層の配線を接続させるコンタクトホールにおいて、Ｗプラグ構造をもつコンタクト構造において、Ｗプラグをリセスさせることにより、コンタクトホール内をＷと金属により埋める。金属配線がＷと比較して低抵抗である場合、コンタクトホール内に占める金属配線の割合がＷと比較して大きいほど、コンタクトホールの抵抗は、Ｗだけでコンタクトホールを満たした場合と比較して低減させることが可能となる。
【０００８】
以下、図を用いて具体的に説明する。
図１は、この発明の実施の形態１による半導体装置を示す断面図である。
図１において、シリコン基板１には、分離酸化膜２、ゲート電極３が形成されている。ゲート電極３の側壁には、側壁絶縁膜４が形成され、シリコン基板１には、不純物拡散層５及び不純物拡散層６が形成されている。不純物拡散層６（下層の導電層）上のシリコン基板１とゲート電極３上には、シリサイド層７が形成され、さらにその上に第一層間絶縁膜８が形成されている。第一層間絶縁膜８を貫通するようにコンタクトホールが設けられている。このコンタクトホールにはＷプラグ９が埋め込まれ、Ｃｕ配線１１（上方の配線層）が形成されている。第二層間絶縁膜１０は、第一層間絶縁膜８上に形成されている。
【０００９】
次に、実施の形態１による半導体装置の製造方法について述べる。
分離酸化膜２、ゲート電極３は、良く知られた方法により形成され、不純物注入により薄い不純物拡散層５を形成した後、ゲート電極３の側壁に側壁絶縁膜４を形成し、その後不純物を注入して、ＲＴＡなどの熱処理を加えて不純物拡散層６を形成する。その後、シリサイド層７を不純物拡散層６上のシリコン基板１とゲート電極３上に形成して、その上に、第一層間絶縁膜８を、酸化膜や窒化膜を堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により表面を平坦化させることにより、形成する。
【００１０】
その後、写真製版によりコンタクト形成部以外をレジストで覆い、第一層間絶縁膜８にコンタクトホールを形成する。その後スパッタ法により、Ｔｉ／ＴｉＮのバリアメタルを堆積させた後、Ｗをデポして、ＣＭＰにより第一層間絶縁膜８の上層のＷとバリアメタルを除去して表面を平坦化させる。
窒化膜を約５０ｎｍ全面にデポして、その上に低誘電率の酸化膜を５００ｎｍデポして第二層間絶縁膜１０を形成した後、写真製版により配線形成部以外をレジストで覆い、プラズマエッチングにより酸化膜と窒化膜を除去して、コンタクトホールに埋め込まれたＷプラグ９の上面を露出させる。
【００１１】
その後、プラブマエッチによりＷをエッチングさせていく。
その後、Ｔａ／ＴａＮ、Ｃｕをスパッタして、ウエハ表面にＣｕメッキを行い、ＣＭＰにより第二層間絶縁膜１０上のＣｕとＴａ／ＴａＮを研磨して除去を行い、配線内とコンタクトホール内のＷがリセスされた部分をＣｕで満たし、Ｃｕ配線１１を形成する。
この構造によれば、コンタクトホール内は、ＷとＣｕにより埋められる。Ｃｕは、Ｗと比較して低抵抗であるために、コンタクトホール内に占めるＣｕの割合がＷと比較して大きいほど、ホール抵抗は、Ｗだけ埋め込まれた場合と比較して低抵抗になる。
【００１２】
なお、図１に基づく説明では、不純物拡散層と配線層を接続するコンタクトホールについて、説明したが、実施の形態１のＷプラグの構造は、これに限らず、上下の配線層を接続するコンタクトホールについても適用することができる。
【００１３】
実施の形態１によれば、コンタクトホール内のＷをリセスさせるため、ホール抵抗を、Ｗだけ埋め込まれた場合と比較して低減することができる。
【００１４】
実施の形態２．
図１の構造は、実施の形態１で述べた方法のような、コンタクトホール形成後に、エッチバックによりＷプラグを形成する方法について述べたが、実施の形態２は、第二層間絶縁膜１０をデポする前に、Ｗでコンタクトホール内を埋め込み、ＣＭＰにより、余分な領域のＷを除去すると共にコンタクトホール内に埋め込まれたＷをリセスさせるようにした。
この時、上層の配線は、Ｃｕではなく、Ａｌを用い、その場合、配線の形成方法は、ダマシンではなく、アルミをスパッタ法により全面に堆積させた後、写真製版によりパターニングを行い、プラズマエッチングによりアルミを選択的にエッチングしてアルミ配線を形成する。その後、第二層間絶縁膜１０が形成される。
【００１５】
実施の形態２によれば、ＣＭＰによるＷのリセスを行い、実施の形態１と同様の効果を得ることができる。
【００１６】
実施の形態３．
次に、実施の形態３について説明する。
図２は、この発明の実施の形態３による半導体装置を示す断面図である。
図２において、１〜４、６〜１１は図１におけるものと同一のものである。
実施の形態３では、図１のＷをリセスさせて残った高さを、ゲート電極３の高さよりも低くすることで、ゲート電極３上のＷを省略することが可能になり、ゲートコンタクト抵抗をさらに低く形成することを可能にしたものである。この時、ゲート電極３は、Ｃｕがシリコンへ拡散することを防ぐために金属ゲートとする必要がある。
また、図２の構造において、ゲート電極３に代り、抵抗素子や容量素子などにコンタクトホールが形成される場合にも、シリコン基板１とＣｕ配線１１の間に形成された基板表面よりも高い素子に形成されるコンタクトホールの底辺よりも、他のコンタクトホール内のリセスさせたＷの高さを低くすることで、その素子に形成されるコンタクトホールの抵抗を低くすることが可能になる。
【００１７】
実施の形態３によれば、基板表面よりも高い素子に形成されるコンタクトホールの抵抗を低くすることができる。
【００１８】
実施の形態４．
次に、実施の形態４について説明する。
図３は、この発明の実施の形態４による半導体装置を示す断面図である。
図３において、１〜８、１０、１１は図１におけるものと同一のものである。コンタクトホールには、ホール内金属層１２が設けられている。
実施の形態４は、実施の形態１の形成方法において、バリアメタルのスパッタを強い指向性を持たせた方法により、底部にＣｕがシリコンに拡散していくことを十分に防ぐ厚さまで堆積させることにより、ホール内金属層１２を形成し、埋め込まれるＷそのものを省略する構造である。
【００１９】
なお、図３に基づく説明では、不純物拡散層と配線層を接続するコンタクトホールについて、説明したが、実施の形態４のホール内金属層１２は、これに限らず、上下の配線層を接続するコンタクトホールについても適用することができる。
【００２０】
実施の形態４によれば、バリアメタルをコンタクトホールの低部に、Ｃｕがシリコンに拡散していくことを十分に防ぐ厚さまで堆積させることにより、Ｗの埋め込みを省略することができる。
【００２１】
実施の形態５．
次に、実施の形態５について説明する。
図４は、この発明の実施の形態５による半導体装置を示す図であり、図４（ａ）は、Ｃｕ配線を上から見た上面図、図４（ｂ）は、図４（ａ）の破線Ａ、Ａ´の断面図である。
図４において、下層の配線１３ａ、１３ｂは、下層配線層間絶縁膜１６中に形成され、上層の配線１５は、上層配線層間絶縁膜１８中に形成されている。下層の配線１３ａ、１３ｂと上層の配線１５とを接続するコンタクトホール１４ａ、１４ｂは、下層配線層間絶縁膜１６と上層配線層間絶縁膜１８との間に介在する層間絶縁膜１７に形成されている。
【００２２】
最小のホールパターン１４ａ（第一のコンタクトホール）は、下層の配線１３ａ（第一の下層配線）と、上層のＣｕ配線１５とを接続するよう配置される。通常は、この最小のホールパターン１４ａを形成して上層の配線１５と下層の配線とを接続させる。ただし、抵抗を下げるなどの理由でコンタクトホールを複数形成するためには、配線の幅は、コンタクトホールの大きさに加えて、コンタクトホールを隣接して形成するために必要なホールとホールの間隔分の幅が、コンタクトホールの数に応じて必要になる。
これに対して、図４（ｂ）に示すように、最小のホールパターン１４ａを下層の配線１３ｂ（第二の下層配線）の長さ方向に延長した平面形状のホールパターン１４ｂ（第二のコンタクトホール）を形成することにより、幅は最小のコンタクトホール１個分であっても、長さ方向を延長することで、コンタクトホール抵抗を低減することが可能になる。
【００２３】
実施の形態５によれば、配線の長さ方向に延長した形状のコンタクトホールを形成することにより、コンタクトホール抵抗を低減することができる。
【００２４】
実施の形態６．
次に、実施の形態６について説明する。
図５は、この発明の実施の形態６による半導体装置を示す図であり、図５（ａ）は、Ｃｕ配線を上から見た上面図、図５（ｂ）は、図５（ａ）の破線Ｂ、Ｂ´の断面図である。
図５において、下層の配線１３ａ、１３ｂは、下層配線層間絶縁膜１６中に形成され、上層の配線１５は、上層配線層間絶縁膜１８中に形成されている。下層の配線１３ａ、１３ｂと上層の配線１５とを接続するコンタクトホール１４ａ、１４ｃは、下層配線層間絶縁膜１６と上層配線層間絶縁膜１８との間に介在する層間絶縁膜１７に形成されている。
【００２５】
最小のホールパターン１４ａ（第一のコンタクトホール）は、下層の配線１３ａ（第一の下層配線）と、上層のＣｕ配線１５とを接続するよう配置される。通常は、この最小のホールパターン１４ａを形成して上層の配線１５と下層の配線とを接続させる。
実施の形態６は、図５に示すように、最小のホールパターン１４ａを下層の配線１３ｂ（第二の下層配線）の幅と長さ方向共に延長した平面形状のホールパターン１４ｃ（第二のコンタクトホール）を形成することにより、コンタクトホールを複数置くことが不可能な配線幅に対して、幅と長さ方向を共に延長することで、コンタクトホール抵抗を低減することが可能になる。
【００２６】
実施の形態６によれば、配線の幅と長さ方向共に延長した形状のコンタクトホールを形成することにより、コンタクトホール抵抗を低減することができる。
【００２７】
【発明の効果】
この発明は、以上説明したように、下層の導電層上に形成された層間絶縁膜、この層間絶縁膜を貫通するように設けられたコンタクトホール、このコンタクトホール内の下層の導電層上に形成されたタングステンプラグ、及びこのタングステンプラグ上に形成された上層の配線層を備え、タングステンプラグの高さは、層間絶縁膜表面より低いので、タングステンプラグを用いる構造においてコンタクトホール抵抗を低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置を示す断面図である。
【図２】この発明の実施の形態３による半導体装置を示す断面図である。
【図３】この発明の実施の形態４による半導体装置を示す断面図である。
【図４】この発明の実施の形態５による半導体装置を示す図である。
【図５】この発明の実施の形態６による半導体装置を示す図である。
【符号の説明】
１ シリコン基板、２ 分離酸化膜、３ ゲート電極、４ 側壁絶縁膜、
５ 不純物拡散層、６ 不純物拡散層、７ シリサイド層、
８ 第一層間絶縁膜、９ Ｗプラグ、１０ 第二層間絶縁膜、１１ Ｃｕ配線、
１２ ホール内金属層、１３ａ，１３ｂ 下層の配線、
１４ａ 最小のホールパターン、１４ｂ，１４ｃ ホールパターン、
１５ 上層の配線、１６ 下層配線層間絶縁膜、１７ 層間絶縁膜、
１８ 上層配線層間絶縁膜。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a structure for reducing the resistance of a wiring structure.
[0002]
[Prior art]
In the related art, when a wiring structure using a Cu wiring is taken, a dual damascene structure in which the contact holes and the wiring are completely filled with Cu, and a single damascene structure in which a W plug and a Cu wiring are combined are used. . In this single damascene structure, the contact hole resistance is larger than that in the dual damascene structure. One of the reasons is that the W plug has a higher resistance than Cu. This applies not only to Cu but also to the case where W has a higher resistance than metal wiring.
Patent Document 1 discloses the single damascene structure, in which a connection hole is formed through an insulating layer, and a plug of tungsten, which is a refractory metal, is formed to fill the connection hole. Things are listed.
[0003]
[Patent Document 1]
JP-A-11-87353 (pages 4 to 5, FIG. 1)
[0004]
[Problems to be solved by the invention]
As described above, in the single damascene structure, since the W plug has higher resistance than Cu, there is a problem that the contact hole resistance is larger than that in the dual damascene structure.
As a method of reducing the contact hole resistance, it is conceivable to arrange a plurality of contact holes. However, in this method, the contact holes cannot be arranged below the minimum interval. Therefore, in order to arrange the two contact holes, the upper layer wiring and the lower layer wiring both have the minimum contact width in addition to the width of the two contact holes. There is a problem that a width corresponding to the hole interval is required.
[0005]
The present invention has been made in order to solve the above-described problems, and a first object of the present invention is to obtain a semiconductor device in which the hole resistance of a contact hole connecting a lower conductive layer and an upper wiring is reduced. The purpose is.
It is a second object of the present invention to provide a semiconductor device having a contact hole shape capable of reducing the contact hole resistance even when the width of the upper wiring and the lower wiring are not wide.
[0006]
[Means for Solving the Problems]
In a semiconductor device according to the present invention, an interlayer insulating film formed on a lower conductive layer, a contact hole provided to penetrate the interlayer insulating film, and a lower conductive layer formed in the contact hole are formed on the lower conductive layer. A tungsten plug and an upper wiring layer formed on the tungsten plug, and the height of the tungsten plug is lower than the surface of the interlayer insulating film.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
Hereinafter, Embodiment 1 of the present invention will be described.
In a contact hole for connecting a lower conductive layer and an upper wiring, in a contact structure having a W plug structure, the contact hole is filled with W and metal by recessing the W plug. If the metal wiring has a lower resistance than W, the larger the proportion of the metal wiring in the contact hole compared to W, the more the resistance of the contact hole is compared to the case where only W fills the contact hole. Can be reduced.
[0008]
Hereinafter, a specific description will be given with reference to the drawings.
FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
In FIG. 1, an isolation oxide film 2 and a gate electrode 3 are formed on a silicon substrate 1. A side wall insulating film 4 is formed on a side wall of the gate electrode 3, and an impurity diffusion layer 5 and an impurity diffusion layer 6 are formed on the silicon substrate 1. On the silicon substrate 1 and the gate electrode 3 on the impurity diffusion layer 6 (lower conductive layer), a silicide layer 7 is formed, and a first interlayer insulating film 8 is further formed thereon. A contact hole is provided to penetrate first interlayer insulating film 8. In this contact hole, a W plug 9 is buried, and a Cu wiring 11 (upper wiring layer) is formed. The second interlayer insulating film 10 is formed on the first interlayer insulating film 8.
[0009]
Next, a method of manufacturing the semiconductor device according to the first embodiment will be described.
The isolation oxide film 2 and the gate electrode 3 are formed by a well-known method. After forming a thin impurity diffusion layer 5 by impurity implantation, a sidewall insulating film 4 is formed on the sidewall of the gate electrode 3 and then an impurity is implanted. Then, heat treatment such as RTA is applied to form impurity diffusion layer 6. After that, a silicide layer 7 is formed on the silicon substrate 1 on the impurity diffusion layer 6 and the gate electrode 3, and a first interlayer insulating film 8 is formed thereon by depositing an oxide film or a nitride film, and a CMP (Chemical) It is formed by flattening the surface by Mechanical Polishing.
[0010]
Thereafter, a portion other than the contact formation portion is covered with a resist by photolithography to form a contact hole in the first interlayer insulating film 8. Then, after depositing a barrier metal of Ti / TiN by a sputtering method, W is deposited, and the upper layer of the first interlayer insulating film 8 and the barrier metal are removed by CMP to flatten the surface.
After depositing a nitride film over the entire surface of about 50 nm and depositing a low dielectric oxide film thereon to a thickness of 500 nm to form the second interlayer insulating film 10, the portions other than the wiring formation portion are covered with resist by photolithography, and plasma etching is performed. The oxide film and the nitride film are removed, thereby exposing the upper surface of the W plug 9 embedded in the contact hole.
[0011]
After that, the W is etched by the pruma etch.
Thereafter, Ta / TaN and Cu are sputtered, Cu plating is performed on the wafer surface, Cu and Ta / TaN on the second interlayer insulating film 10 are polished and removed by CMP, and the inside of the wiring and the inside of the contact hole are removed. The recessed portion of W is filled with Cu to form a Cu wiring 11.
According to this structure, the inside of the contact hole is filled with W and Cu. Since Cu has a lower resistance than W, the larger the proportion of Cu in the contact hole as compared with W, the lower the hole resistance becomes compared to the case where only W is embedded. .
[0012]
In the description based on FIG. 1, the contact hole for connecting the impurity diffusion layer and the wiring layer has been described. The same can be applied to holes.
[0013]
According to the first embodiment, since the W in the contact hole is recessed, the hole resistance can be reduced as compared with the case where only W is embedded.
[0014]
Embodiment 2 FIG.
In the structure of FIG. 1, a method of forming a W plug by etch-back after forming a contact hole, as in the method described in the first embodiment, is described. In the second embodiment, the second interlayer insulating film 10 is formed. Before the deposition, the inside of the contact hole is buried with W, and an unnecessary region of W is removed by CMP, and the W buried in the contact hole is recessed.
At this time, the wiring of the upper layer uses Al instead of Cu. In this case, the wiring is formed not by damascene but by depositing aluminum over the entire surface by sputtering, patterning by photolithography, and plasma etching. Is selectively etched to form aluminum wiring. After that, the second interlayer insulating film 10 is formed.
[0015]
According to the second embodiment, W is recessed by CMP, and the same effect as in the first embodiment can be obtained.
[0016]
Embodiment 3 FIG.
Next, a third embodiment will be described.
FIG. 2 is a sectional view showing a semiconductor device according to a third embodiment of the present invention.
2, 1-4, 6-11 are the same as those in FIG.
In the third embodiment, W on the gate electrode 3 can be omitted by making the remaining height of the recess in FIG. 1 lower than the height of the gate electrode 3. Can be further reduced. At this time, the gate electrode 3 needs to be a metal gate in order to prevent Cu from diffusing into silicon.
Further, in the structure of FIG. 2, even when a contact hole is formed in a resistance element, a capacitance element, or the like instead of the gate electrode 3, an element higher than the substrate surface formed between the silicon substrate 1 and the Cu wiring 11 is formed. By making the height of the recessed W in another contact hole lower than the bottom of the contact hole formed in the device, the resistance of the contact hole formed in the element can be reduced.
[0017]
According to the third embodiment, the resistance of a contact hole formed in an element higher than the substrate surface can be reduced.
[0018]
Embodiment 4 FIG.
Next, a fourth embodiment will be described.
FIG. 3 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
In FIG. 3, 1 to 8, 10 and 11 are the same as those in FIG. The metal layer 12 in the hole is provided in the contact hole.
In the fourth embodiment, in the formation method of the first embodiment, the barrier metal is sputtered to have a strong directivity, so that the bottom is deposited to a thickness that sufficiently prevents Cu from diffusing into silicon. Thus, the metal layer 12 in the hole is formed, and the embedded W itself is omitted.
[0019]
In the description based on FIG. 3, the contact hole connecting the impurity diffusion layer and the wiring layer has been described. However, the metal layer 12 in the hole according to the fourth embodiment is not limited to this, and connects the upper and lower wiring layers. The same can be applied to a contact hole.
[0020]
According to the fourth embodiment, the embedding of W can be omitted by depositing the barrier metal in the lower portion of the contact hole to a thickness that sufficiently prevents Cu from diffusing into silicon.
[0021]
Embodiment 5 FIG.
Next, a fifth embodiment will be described.
4A and 4B show a semiconductor device according to a fifth embodiment of the present invention. FIG. 4A is a top view of the Cu wiring viewed from above, and FIG. It is sectional drawing of broken lines A and A '.
In FIG. 4, lower wirings 13a and 13b are formed in a lower wiring interlayer insulating film 16, and upper wiring 15 is formed in an upper wiring interlayer insulating film 18. Contact holes 14a and 14b connecting lower wirings 13a and 13b and upper wiring 15 are formed in interlayer insulating film 17 interposed between lower wiring interlayer insulating film 16 and upper wiring interlayer insulating film 18. .
[0022]
The smallest hole pattern 14a (first contact hole) is arranged so as to connect the lower wiring 13a (first lower wiring) and the upper Cu wiring 15. Normally, the minimum hole pattern 14a is formed to connect the upper wiring 15 and the lower wiring. However, in order to form a plurality of contact holes for reasons such as lowering the resistance, the width of the wiring is determined by the size of the contact holes and the distance between the holes required to form adjacent contact holes. A minute width is required depending on the number of contact holes.
On the other hand, as shown in FIG. 4B, a planar hole pattern 14b (second contact) in which the minimum hole pattern 14a is extended in the length direction of the lower wiring 13b (second lower wiring). By forming the holes, the contact hole resistance can be reduced by extending the length direction, even if the width of one contact hole is the minimum.
[0023]
According to the fifth embodiment, the contact hole resistance can be reduced by forming the contact hole extending in the length direction of the wiring.
[0024]
Embodiment 6 FIG.
Next, a sixth embodiment will be described.
5A and 5B show a semiconductor device according to a sixth embodiment of the present invention. FIG. 5A is a top view of the Cu wiring viewed from above, and FIG. 5B is a view of FIG. It is sectional drawing of broken lines B and B '.
In FIG. 5, lower wirings 13a and 13b are formed in a lower wiring interlayer insulating film 16, and upper wiring 15 is formed in an upper wiring interlayer insulating film 18. Contact holes 14a and 14c connecting lower wirings 13a and 13b and upper wiring 15 are formed in interlayer insulating film 17 interposed between lower wiring interlayer insulating film 16 and upper wiring interlayer insulating film 18. .
[0025]
The minimum hole pattern 14a (first contact hole) is arranged so as to connect the lower wiring 13a (first lower wiring) and the upper Cu wiring 15. Normally, the minimum hole pattern 14a is formed to connect the upper wiring 15 and the lower wiring.
In the sixth embodiment, as shown in FIG. 5, a planar hole pattern 14c (second contact) in which the minimum hole pattern 14a is extended in both the width and length directions of the lower wiring 13b (second lower wiring). By forming the holes, it is possible to reduce the contact hole resistance by extending both the width and the length direction with respect to the wiring width in which a plurality of contact holes cannot be placed.
[0026]
According to the sixth embodiment, the contact hole resistance can be reduced by forming the contact hole extending in both the width and length directions of the wiring.
[0027]
【The invention's effect】
As described above, the present invention relates to an interlayer insulating film formed on a lower conductive layer, a contact hole provided to penetrate the interlayer insulating film, and formed on a lower conductive layer in the contact hole. A tungsten plug, and an upper wiring layer formed on the tungsten plug. Since the height of the tungsten plug is lower than the surface of the interlayer insulating film, the contact hole resistance can be reduced in the structure using the tungsten plug. it can.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a sectional view showing a semiconductor device according to a third embodiment of the present invention;
FIG. 3 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention;
FIG. 4 is a diagram showing a semiconductor device according to a fifth embodiment of the present invention.
FIG. 5 is a diagram showing a semiconductor device according to a sixth embodiment of the present invention.
[Explanation of symbols]
1 silicon substrate, 2 isolation oxide film, 3 gate electrode, 4 sidewall insulating film,
5 impurity diffusion layer, 6 impurity diffusion layer, 7 silicide layer,
8 first interlayer insulating film, 9 W plug, 10 second interlayer insulating film, 11 Cu wiring,
12 metal layer in the hole, 13a, 13b lower wiring,
14a minimum hole pattern, 14b, 14c hole pattern,
15 upper wiring, 16 lower wiring interlayer insulating film, 17 interlayer insulating film,
18 Upper wiring interlayer insulating film.
