JP2004309188A

JP2004309188A - 半導体加速度センサ

Info

Publication number: JP2004309188A
Application number: JP2003099696A
Authority: JP
Inventors: Koji Goto; 浩嗣後藤
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2003-04-02
Filing date: 2003-04-02
Publication date: 2004-11-04

Abstract

【課題】パッケージサイズを大きくすることなく、センサに発生する残留応力を低減できる半導体加速度センサ、この半導体加速度センサに用いるセンサチップ及びパッケージを提供する。
【解決手段】本発明に係る半導体加速度センサは、センサチップ２と、凹部８を有したパッケージ３とを備え、パッケージ３の凹部８にセンサチップ２を収容した半導体加速度センサであって、センサチップ２の側部は、第１電極７２を備えたフランジ部７を有し、パッケージ３に設けた凹部８の側部は、第２電極３１を備えた段部９を有し、フランジ部７を段部９に載置するとともに、第１電極７１と第２電極３１との間の電気的接続を行う。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
本発明は、アミューズメント用製品や家電製品等の民生機器から車載機器にいたるまで、広い分野で用いられる半導体加速度センサ、この半導体加速度センサに用いるセンサチップ及びパッケージに関するものである。
【０００２】
【従来の技術】
従来の半導体加速度センサに用いるセンサチップとしては、例えば、半導体基板から形成されたフレーム部と、フレーム部から延設された薄肉のビームである可撓部と、可撓部により支持され揺動自在である錘部とを備えたものを挙げることができる（特許文献１参照）。
【０００３】
また、半導体加速度センサに用いるセンサチップには、錘部が自在に揺動する揺動領域が形成されているが、例えば、この揺動領域下部に段差箇所（錘部の揺動箇所下部が凹部になる）を備えたガラスの台座を陽極接合にて接合するような構成もある（特許文献２参照）。
【０００４】
なお、上述のセンサチップを搭載するためのパッケージは、センサチップを格納する凹部と、電極部が形成された段部とを備えており、パッケージの材料としては、セラミックＬＣＣ等が挙げられる。
【０００５】
ここで、例えば、センサチップは、パッケージの凹部にシリコン系ダイボンド材、エポキシ系ダイボンド材等の接着剤を用いて固定され、センサチップに設けた電極部とパッケージの段部に設けた電極部間をワイヤボンディング接続した後、封止用蓋で封止して、半導体加速度センサが形成される。
【０００６】
【特許文献１】
特開平１０−３３５６７４号公報
【０００７】
【特許文献２】
特開平１１−１３３０５４号公報
【０００８】
【発明が解決しようとする課題】
上述のような半導体加速度センサにおいては、例えば、ガラスの台座の接合工程や、ワイヤボンディング工程や、ダイボンド工程等、種々の製造工程にて、熱履歴が半導体加速度センサに加わる可能性があり、熱履歴による残留応力が半導体加速度センサ発生する可能性があった。
【０００９】
本発明は上記問題点を改善するためになされたものであり、パッケージサイズを大きくすることなく、センサに発生する残留応力を低減できる半導体加速度センサ、この半導体加速度センサに用いるセンサチップ及びパッケージを提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
上述の目的を達成するために、本発明の請求項１に係る半導体加速度センサは、センサチップと、凹部を有したパッケージとを備え、該パッケージの凹部に前記センサチップを収容した半導体加速度センサであって、前記センサチップの側部は、第１電極を備えたフランジ部を有し、前記パッケージに設けた前記凹部の側部は、第２電極を備えた段部を有し、前記フランジ部を前記段部に載置するとともに、前記第１電極と前記第２電極との間の電気的接続を行う。
【００１１】
このような構成の半導体加速度センサは、パッケージサイズを大きくすることなく、また、コストを高くすることなく、センサに発生する残留応力を低減できる。
【００１２】
また、本発明の請求項２に係る半導体加速度センサは、請求項１に記載の半導体加速度センサにおいて、前記フランジ部は、切り込み部を備え、前記段部は、クシ歯形状となる分離部を備え、該分離部と前記切り込み部とを嵌合している。
【００１３】
このような構成の半導体加速度センサは、前記センサチップのアライメント性が向上する。
【００１４】
また、本発明の請求項３に係る半導体加速度センサは、請求項２に記載の半導体加速度センサにおいて、前記分離部にテーパを形成している。
【００１５】
このような構成の半導体加速度センサは、前記センサチップのアライメント性が更に向上する。
【００１６】
また、本発明の請求項４に係る半導体加速度センサは、請求項２又は請求項３に記載の半導体加速度センサにおいて、前記切り込み部で分離されたフランジ部の各片は、各々個別の第１電極を備えている。
【００１７】
このような構成の半導体加速度センサは、前記切り込み部で分離された前記フランジ部の各片の前記第１電極間での短絡を防止することができる。
【００１８】
また、本発明の請求項５に係る半導体加速度センサは、請求項１乃至請求項４のいずれかに記載の半導体加速度センサにおいて、前記フランジ部は、前記センサチップの対向辺から延設されている。
【００１９】
このような構成の半導体加速度センサは、前記パッケージの前記段部で前記フランジ部を支持することが可能となり、前記センサチップの水平性が向上する。
【００２０】
また、本発明の請求項６に係る半導体加速度センサは、請求項１乃至請求項５のいずれかに記載の半導体加速度センサにおいて、前記第１電極と前記第２電極との間の電気的接続は、導電性ペーストにて行う。
【００２１】
このような構成の半導体加速度センサは、熱履歴による前記センサチップに発生する残留応力の発生がなくなる。
【００２２】
また、本発明の請求項７に係る半導体加速度センサは、請求項１乃至請求項６のいずれかに記載の半導体加速度センサにおいて、前記第１電極は、前記パッケージとの対向面に形成され、前記第２電極は、前記フランジ部の対向面に形成され、前記第１電極と前記第２電極と間の電気的接続は、バンプ接続にて行う。
【００２３】
このような構成の半導体加速度センサは、前記センサチップと前記パッケージとの間の電気的接続時や、前記両者の固定時に、前記センサチップの加速度信号を検出する部位を固着させて自由度をなくす可能性を低くする。
【００２４】
また、本発明の請求項８に係るセンサチップ及び本発明の請求項９に係るパッケージは、請求項１乃至請求項７のいずれかに記載の半導体加速度センサに用いる。
【００２５】
このような構成のセンサチップ及びパッケージは、請求項１乃至請求項７のいずれかに記載の半導体加速度センサを提供することができる。
【００２６】
【発明の実施の形態】
本発明の実施形態を図１乃至図４に基づいて説明する。図１は、本実施形態に係るセンサチップ２の製造プロセスを示す概略断面図（後述の図２におけるＡ−Ａ破断線における断面図）であり、図２は、センサチップ２を示す斜視図及び概略断面図であり、図３は、パッケージ３を示す斜視図である。また、図４（ａ）は、センサチップ２をパッケージ３に搭載した状態を示す斜視図（封止用蓋１００は取り除いた状態の斜視図）であり、（ｂ）は、Ｂ−Ｂ断面における概略断面図である。なお、Ａ−Ａ破断線は、図２に示すように、フランジ部７を通過し、更にビーム６、錘部５を通過し、また、図４に示すように、Ｂ−Ｂ断面は、相対向する分離部１０を通過する。
【００２７】
本実施形態においては、図２、図４に示すように、半導体加速度センサ１は、センサチップ２と、センサチップ２を搭載し収容するパッケージ３と、パッケージ３の封止用の封止用蓋１００とを備えた構成であり、両持ち梁型構造の３軸の加速度を検出するための多軸のセンサチップである。
【００２８】
ここで、センサチップ２は、図２に示すように、半導体基板からなるフレーム部４と、フレーム部４内に配置された錘部５と、錘部５をフレーム部４に吊り下げるように連結、例えば両持ち支持する例えば４本の可撓部であるビーム６と、フレーム部４の側部に対応するように形成されたフランジ部７とを備えた構成である。なお、本実施形態においては、ビーム６は、加速度により生じた応力により歪みを検出するピエゾ抵抗等のゲージ抵抗Ｒを備えている。
【００２９】
また、パッケージ３は、一面を開放面とし、センサチップ２を搭載する領域である凹部８と、凹部８の側部にはセンサチップ２のフランジ部７を載置する段部９とを備えて構成されている。
【００３０】
なお、半導体加速度センサ１、センサチップ２及びパッケージ３の上下方向は、実際の使用状態での方位性に依存するため一義的に規定できないが、本実施形態の記述では説明の便宜上、図１、図２、図４に示すように、センサチップ２にてビーム６が形成されている側を上面側、その反対側を下面側というように上下方向を規定するものとする。
【００３１】
以下に、センサチップ２の製造工程について図１、図２に基づいて説明する。例えば、上面側であるＳｉ活性層４１と、中間酸化膜層であるＳｉＯ_２層４２と、下面層であるＳｉ支持基板４３から構成されているｎ型のＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板１２の両表面（Ｓｉ活性層４１、Ｓｉ支持基板４３の各表面）に、酸化膜４４を形成し、通常のフォトリソグラフィ技術及びドライエッチング技術により所定の形状にパターニングした後、図１（ａ）に示すように、例えばボロンのようなｐ型不純物４５をイオン注入する。
【００３２】
次に、図１（ａ）に示したＳＯＩ基板１２に対して、高温雰囲気で活性化処理い、歪みゲージとして利用するゲージ抵抗Ｒと、配線として利用する拡散抵抗４６を形成する。なお、本実施形態においては、ゲージ抵抗Ｒと拡散抵抗４６とを同時に形成しているが、酸化膜形成とフォトレジストによるパターニング、エッチングの工程を繰り返して、ゲージ抵抗Ｒ、拡散抵抗４６各々を別々に形成するようにしてもよい。そして、次に、ＳＯＩ基板１２の上面、下面の各酸化膜４４に窒化膜４７を形成し、下面の窒化膜４７にフォトレジストＦによりパターニングを行う（図１（ｂ）参照）。
【００３３】
次に、酸化膜４４と窒化膜４７をエッチングした後、ＩＣＰ（インダクティブリカップルドプラズマ）等のドライエッチング技術にて垂直方向のエッチングを行い、錘部５、後述するフランジ部７が形成される箇所に相当するフランジ部相当箇所４８を形成する。また、この時、同時にゲージ抵抗Ｒを含む梁状のビーム６を形成する（図１（ｃ）参照）。
【００３４】
なお、錘部５の形成工程と同様にして、フランジ部相当箇所４８からフランジ部７（切り込み部７１を入れる前の）を形成し、表面の所定の位置にフォトレジストにてパターニングを行い、ドライエッチングにより錘部５をフレーム部４から切離し、フランジ部相当箇所４８に切り込み箇所である切り込み部７１（図２（ａ）参照）を貫通させ、後述の図２（ａ）参照のようなフランジ部７を形成する。
【００３５】
また、表面の所定の位置に、フォトレジストによりパターニングを行い、酸化膜と窒化膜をドライエッチングにより除去し、ＳＯＩ基板１２とのコンタクトを形成し、スパッタリング法もしくは蒸着法によりアルミ膜を形成した後、所定の位置にフォトレジストによるパターニングを行い、上面側にアルミパッドや配線等の第１電極７２を形成する（図２（ｂ）参照）。次に、センサチップの個別化を行う。
【００３６】
ここで、切り込み部７１で分離されたフランジ部７の各片は、図２（ａ）に示すように、個別の第１電極７２を備えており、また、フランジ部７の各片は、センサチップ２の対向辺から延設されている。
【００３７】
また、以下に、パッケージ３の構成について図３（ａ）に基づいて説明する。パッケージ３は、例えば研削又はセラミック積層により形成されるセラミックＱＦＮ（クワッド・フラット・リードレス・パッケージ）（セラミックＬＣＣとも称する。）であり、図３（ａ）に示すように、センサチップ２を格納する凹部８と、センサチップ２と電気的接続を行うとともにセンサチップ２を固定するための段部９と、段部９の上に形成されセンサチップと電気的接続を行う第２電極３１と、段部９上に所定の間隔で設けたクシ歯形状の分離部１０とを備えた構成である。
【００３８】
ここで、段部９の上面からパッケージ３の凹部８の底面までの高さは、センサチップ２をパッケージ３内に搭載するために、センサチップ２のフランジ部７の下面からセンサチップ２下部（下面）の厚みＬよりも長くする必要がある。なお、パッケージ３としては、セラミックＱＦＮの他、ガラス・エポキシ樹脂のプリント基板を基材としたプラスチックＱＦＮであっても勿論よい。
【００３９】
また段部９に形成されている分離部１０は、図３（ａ）に示すように、段部９と一体の構成であり、センサチップ２の搭載を簡易に行う、つまり、センサチップ２のアライメント性を向上させるため、根元から先端に向うにつれて、例えば１０度のテーパを備えているが、このテーパ角度は、勿論１０度に限ったものではない。また、段部９と分離部１０とは、一体形成しても、各部別々に形成して後、両者を一体化するようにしてもよい。
【００４０】
最後に、パッケージ３にセンサチップ２を搭載して半導体加速度センサを構成する手順について、図４を用いて説明する。図４（ａ）に示すように、センサチップ２のフランジ部７は、パッケージ３の段部９の上に載せられ、その後、例えば銀ペーストといった導電性ペースト１１を用いて、凹部８内に固定されるとともに、センサチップ２のフランジ部７の上面に設けた第１電極７２と、パッケージ３の段部９上に設けた第２電極３１とが電気的に接続させる。そして、封止用蓋１００がパッケージ３の上面に設けられ、パッケージ封止がなされ、半導体加速度センサ１が構成される。
【００４１】
かかる半導体加速度センサにおいては、センサチップ２の側部にフランジ部７を設け、パッケージ３に設けた凹部８の側部に段部９を設け、フランジ部７を段部９の上に載置するとともに、センサチップ２とパッケージ３との間の電気的接続を行うことで、パッケージサイズを大きくすることなく、また、コストを高くすることなく、センサに発生する残留応力を低減できる。
【００４２】
また、フランジ部７が切り込み部７１を備え、段部９がクシ歯形状となる分離部１０を備え、分離部１０と切り込み部７１とを嵌合することで、センサチップ２のアライメント性が向上した半導体加速度センサを提供することができる。なお、分離部１０にテーパを形成することで、センサチップ２のアライメント性が更に向上する。
【００４３】
また、切り込み部７１で分離されたフランジ部７の各片が個別の第１電極７２を備えることで、各電極７２間での短絡を防止することができる。
【００４４】
また、フランジ部７がセンサチップ２の対向辺から延設されることで、パッケージ３の段部９でフランジ部７を支持することが可能となり、センサチップ２の水平性が向上する。
【００４５】
また、センサチップ２のフランジ部７に設けた第１電極７２とパッケージ３の段部９に設けた第２電極３１との間の電気的接続を導電性ペースト１１にて行うことで、半導体加速度センサの製造工程においてワイヤボンディング工程等を使用する必要がないので、ワイヤボンディング工程等を用いた際に生じるような熱履歴によるセンサチップ２に発生する残留応力の発生がなくなる。
【００４６】
なお、本実施形態の図３（ａ）に示した分離部１０の変形例として、図３（ｂ）に示すように、パッケージ３は、例えば、段部９に所定の間隔で分離部１０である凹部を備えた構成にしてもよい。なお、この場合、段部９の上面にはセンサチップ２と電気的接続を行う第２電極３１を備えている。
【００４７】
ここで、本実施形態においては、図２、図４に示すように、フランジ部７の片は、４本設けており（つまり、切り込み部７１が３箇所）、パッケージ３の段部９に設けた分離部１０は、このフランジ部７の片の数に対応するように３ヶ所設けているが、切り込み部７１の数と、分離部１０の形成箇所数とが同一であり、分離部１０に切り込み部７１が嵌合し、パッケージ３にセンサチップ２が搭載可能な位置関係にあれば、フランジ部７の片の数や分離部１０の形成箇所数は、各々前述の数に限ったものではない。
【００４８】
また、図１、図２に示すセンサチップ２の各部の寸法及び図３に示すパッケージ３の各部の寸法は、図４に示すように、センサチップ２のフランジ部７をパッケージ３の段部９の上に載置することができるサイズであれば特に限定されることはない。
【００４９】
なお、フランジ部７に形成する第１電極７２は、図２においては、フランジ部７の上面側に設けているが、この他、例えばフランジ部７の、段部９に面する側に形成してもよい。この場合、段部９の上面に設けた第２電極３１とフランジ部７の下面側に設けた第２電極（図示せず）との電気的接続は、例えばバンプ（図示せず）にて接続する。この場合、センサチップ２とパッケージ３との間の電気的接続時や両者（センサチップ２とパッケージ３）の固定時に、可撓部であるビーム６や錘部５等といったセンサチップ２の中でも可撓、揺動に関わり、加速度信号を検出する部位を固着させて自由度をなくす可能性を低くする。
【００５０】
【発明の効果】
以上説明したように、本発明の請求項１に係る半導体加速度センサは、パッケージサイズを大きくすることなく、また、コストを高くすることなく、センサに発生する残留応力を低減できる。
【００５１】
また、本発明の請求項２に係る半導体加速度センサは、請求項１に記載の半導体加速度センサの効果に加えて、センサチップのアライメント性が向上する。
【００５２】
また、本発明の請求項３に係る半導体加速度センサは、請求項２に記載の半導体加速度センサの効果に加えて、センサチップのアライメント性が更に向上する。
【００５３】
また、本発明の請求項４に係る半導体加速度センサは、請求項２又は請求項３に記載の半導体加速度センサの効果に加えて、切り込み部で分離されたフランジ部の各片の第１電極間での短絡を防止することができる。
【００５４】
また、本発明の請求項５に係る半導体加速度センサは、請求項１乃至請求項４のいずれかに記載の半導体加速度センサの効果に加えて、パッケージの段部でフランジ部を支持することが可能となり、センサチップの水平性が向上する。
【００５５】
また、本発明の請求項６に係る半導体加速度センサは、請求項１乃至請求項５のいずれかに記載の半導体加速度センサの効果に加えて、熱履歴によるセンサチップに発生する残留応力の発生がなくなる。
【００５６】
また、本発明の請求項７に係る半導体加速度センサは、請求項１乃至請求項６のいずれかに記載の半導体加速度センサの効果に加えて、センサチップとパッケージとの間の電気的接続時や、これら両者の固定時に、センサチップの加速度信号を検出する部位を固着させて自由度をなくす可能性を低くする。
【００５７】
また、本発明の請求項８に係るセンサチップ及び本発明の請求項９に係るパッケージは、請求項１乃至請求項７のいずれかに記載の半導体加速度センサを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るセンサチップの製造プロセスを示す概略断面図である。
【図２】本発明の実施形態に係るセンサチップを示す斜視図、概略断面図である。
【図３】本発明の実施形態に係るパッケージを示す斜視図である。
【図４】本発明の実施形態に係る半導体加速度センサを示す斜視図、概略断面図である。
【符号の説明】
１半導体加速度センサ
２センサチップ
３パッケージ
４フレーム部
５錘部
６ビーム
７フランジ部
８凹部
９段部
１０分離部
１１導電性ペースト
３１、７２電極
７１切り込み部
１００封止用蓋

Claims

センサチップと、凹部を有したパッケージとを備え、該パッケージの凹部に前記センサチップを収容した半導体加速度センサであって、
前記センサチップの側部は、第１電極を備えたフランジ部を有し、
前記パッケージに設けた前記凹部の側部は、第２電極を備えた段部を有し、
前記フランジ部を前記段部に載置するとともに、前記第１電極と前記第２電極との間の電気的接続を行うことを特徴とする半導体加速度センサ。
前記フランジ部は、切り込み部を備え、
前記段部は、クシ歯形状となる分離部を備え、
該分離部と前記切り込み部とを嵌合した請求項１に記載の半導体加速度センサ。
前記分離部にテーパを形成した請求項２に記載の半導体加速度センサ。
前記切り込み部で分離されたフランジ部の各片は、各々個別の第１電極を備えた請求項２又は請求項３に記載の半導体加速度センサ。
前記フランジ部は、前記センサチップの対向辺から延設された請求項１乃至請求項４のいずれかに記載の半導体加速度センサ。
前記第１電極と前記第２電極との間の電気的接続は、導電性ペーストにて行う請求項１乃至請求項５のいずれかに記載の半導体加速度センサ。
前記第１電極は、前記パッケージとの対向面に形成され、前記第２電極は、前記フランジ部の対向面に形成され、前記第１電極と前記第２電極と間の電気的接続は、バンプ接続にて行う請求項１乃至請求項６のいずれかに記載の半導体加速度センサ。
請求項１乃至請求項７のいずれかに記載の半導体加速度センサに用いるセンサチップ。
請求項１乃至請求項７のいずれかに記載の半導体加速度センサに用いるパッケージ。