JP2004304583A - 非同期モードで動作する可逆論理素子 - Google Patents
非同期モードで動作する可逆論理素子 Download PDFInfo
- Publication number
- JP2004304583A JP2004304583A JP2003096076A JP2003096076A JP2004304583A JP 2004304583 A JP2004304583 A JP 2004304583A JP 2003096076 A JP2003096076 A JP 2003096076A JP 2003096076 A JP2003096076 A JP 2003096076A JP 2004304583 A JP2004304583 A JP 2004304583A
- Authority
- JP
- Japan
- Prior art keywords
- state
- signal
- input
- control means
- reversible element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
【課題】従来のＲＥに比べて入出力線の本数の少ない可逆素子、及びそのような可逆素子を用いた回路を提供することを目的とする。
【解決手段】３本の入力線、３本の出力線および２つの状態をもつ６線素子、およびいずれも２本の入力線、２本の出力線および２つの状態をもつ論理的に逆の２つの４線素子（ＲＴとＩＲＴ）という３種類の新しい可逆素子、これらの可逆素子を用いた論理回路の設計方法、コンピュータをこれらの素子として機能させるためのコンピュータ、当該コンピュータを記録した記録媒体など。
【選択図】 図４
【解決手段】３本の入力線、３本の出力線および２つの状態をもつ６線素子、およびいずれも２本の入力線、２本の出力線および２つの状態をもつ論理的に逆の２つの４線素子（ＲＴとＩＲＴ）という３種類の新しい可逆素子、これらの可逆素子を用いた論理回路の設計方法、コンピュータをこれらの素子として機能させるためのコンピュータ、当該コンピュータを記録した記録媒体など。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、非同期可逆素子、および当該可逆素子を用いた論理回路の設計方法、コンピュータの設計方法などに関する。
【０００２】
【従来の技術】
ミクロな物理現象は基本的に可逆である。可逆論理によれば、理想的には発熱しない高効率で実用的な計算機を設計できる。このため、可逆論理に関する研究がこれまで広範囲に行われてきた。しかし、これらの可逆論理に関する研究は、いずれも同期型のシステムを前提としており、すべての素子が中央クロックに従って一斉にスイッチするものであった。たとえば、フレドキン（Ｆｒｅｄｋｉｎ）ゲートは、すべての入力信号が完全に同時に到着しないと正常に動作しないものであった（Ｆｒｅｄｋｉｎ Ｅ ａｎｄ Ｔｏｆｆｏｌｉ Ｔ １９８２ Ｃｏｎｓｅｖａｔｉｖｅ ｌｏｇｉｃ Ｉｎｔ． Ｊ． Ｔｈｅｏｒｅｔ． Ｐｈｙｓ． ２１ ２１９−２５３）。
【０００３】
一方、非同期システムは、演算のランダム性が生じる可能性がある。このため、非同期システムでは、可逆計算に付随する逆方向の一意性（Ｂａｃｋｗａｒｄ ｄｅｔｅｒｍｉｎｉｓｍ）を達成できないとも考えられる。とはいえ、依然としてミクロスケールの物理的相互作用は、通常非同期である。可逆性を有するシステムと同様、非同期性を有するシステムは、いくつかの理由によって論理演算のエネルギー消費を減らす傾向にある。たとえば、非同期システムの素子は、実行するべき作業がなければスリープ状態に入ることができる。一方、同期システムでは、動作をしていない素子でもクロック信号を受ければ必ずダミーのスイッチングを実施する必要がある（Ｈａｕｃｋ Ｓ １９９５ Ａｓｙｎｃｈｒｏｎｏｕｓ ｄｅｓｉｇｎ ｍｅｔｈｏｄｏｌｏｇｉｅｓ： ａｎ ｏｖｅｒｖｉｅｗ Ｐｒｏｃ． ＩＥＥＥ ８３ （１） ６９−９３， Ｐａｔｒａ Ｐ １９９５ Ａｐｐｒｏａｃｈｅｓ ｔｏ ｄｅｓｉｇｎ ｏｆ ｃｉｒｃｕｉｔｓ ｆｏｒ ｌｏｗ−ｐｏｗｅｒ ｃｏｍｐｕｔａｔｉｏｎ Ｐｈ． Ｄ． Ｔｈｅｓｉｓ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｘａｓ ａｔ Ａｕｓｔｉｎ）。また非同期システムの素子は、中央クロック信号が不要になるので、論理回路のハードウェア構造が簡単になる傾向がある。
【０００４】
計算タスクを非同期で実行できる万能可逆計算機として、森田は回転要素（Ｒｏｔａｒｙ Ｅｌｅｍｅｎｔ：ＲＥ）と呼ばれる可逆素子を用いたものを提示した（Ｋｅｎｉｃｈｉ Ｍｏｒｉｔａ， ’Ａ Ｓｉｍｐｌｅ Ｕｎｉｖｅｒｓａｌ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ ａｎｄ Ｃｅｌｌｕｌａｒ Ａｕｔｏｍａｔａ ｆｏｒ Ｒｅｖｅｓｉｂｌｅ Ｃｏｍｐｕｔｉｎｇ’ ＭＣＵ ２００１， ＬＮＣＳ ２０５５， ｐｐ． １０２−１１３， ２００１（非特許文献１））。ＲＥは、どのような場合も回路全体を動き回る信号数（入出力信号）が最大１つである。任意の可逆型テューリングマシン（Ｔｕｒｉｎｇ ｍａｃｈｉｎｅ）は、ＲＥを用いた回路を用いて構成できる。ＲＥまたは入出力線に遅延が生じても、ＲＥを用いた回路における正常な計算過程にまったく影響が及ばない。このため、ＲＥを用いた回路は「ｄｅｌａｙ−Ｉｎｓｅｎｓｉｔｉｖｅ（耐遅延）」回路の特徴を持つ。したがって、ＲＥから構成されるこの種の可逆計算機は、非同期モードで動作でき、各ＲＥの演算において中央クロック信号を必要としない。
【０００５】
１つのＲＥには４本の入力線、４本の出力線および２つの内部状態が存在する。ＲＥを用いれば非同期の演算を行う可逆計算機を実現できる。しかしながら、ＲＥは合計８本の入出力線を有するため、入出力線の本数に関しては、ＲＥを用いた可逆素子は複雑であるという問題がある。
【０００６】
【非特許文献１】
Ｋｅｎｉｃｈｉ Ｍｏｒｉｔａ， ’Ａ Ｓｉｍｐｌｅ Ｕｎｉｖｅｒｓａｌ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ ａｎｄ Ｃｅｌｌｕｌａｒ Ａｕｔｏｍａｔａ ｆｏｒ Ｒｅｖｅｓｉｂｌｅ Ｃｏｍｐｕｔｉｎｇ’ ＭＣＵ ２００１， ＬＮＣＳ ２０５５， ｐｐ． １０２−１１３， ２００１
【０００７】
【発明が解決しようとする課題】
一般的に、素子が簡単であればあるほど、素子の実用範囲が広がる。そこで、本発明は、従来のＲＥに比べて入出力線の本数の少ない可逆素子、及びそのような可逆素子を用いた回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、以下の発明により解決される。
（１） 第１の態様にかかる発明は、「信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子」に関する。この可逆素子は、ハードウェア上で実現可能である。
（２） 第１の態様にかかる発明は、好ましくは、前記信号が、電気信号である前記（１）に記載の可逆素子である。
（３） 第１の態様にかかる発明は、好ましくは、前記（１）に記載の可逆素子を用いた論理回路の設計方法である。
（４） 第１の態様にかかる発明は、好ましくは、前記（１）に記載の可逆素子を用いたコンピュータの設計方法である。
（５） 第１の態様にかかる発明は、好ましくは、コンピュータを前記（１）に記載の可逆素子として機能させるためのプログラムである。
（６） 第１の態様にかかる発明は、好ましくは、前記（５）に記載のプログラムを記録した記録媒体である。
【０００９】
（７） 第１の態様にかかる発明の別の態様にかかる発明は、信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子」である。この可逆素子は、ハードウェアなどとして実現される。
（８） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記信号が、電気信号である前記（７）に記載の可逆素子である。
（９） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記（７）に記載の可逆素子を用いた論理回路の設計方法である。
（１０） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記（７）に記載の可逆素子を用いたコンピュータの設計方法である。
（１１） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、コンピュータを前記（７）に記載の可逆素子として機能させるためのプログラムである。
（１２） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記（１１）に記載のプログラムを記録した記録媒体である。
【００１０】
（１３） 第２の態様にかかる発明は、「信号を入力可能な２本の入力線｛Ｓ， Ｔ｝、出力手段により信号を出力可能な２本の出力線｛ＴＡ， ＴＢ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第１の可逆素子であって、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態のままにするように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態のままとするように制御する第１の可逆素子と、信号を入力可能な２本の入力線｛ＴＡ， ＴＢ｝、出力手段により信号を出力可能な２本の出力線｛Ｓ， Ｔ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第２の可逆素子であって、前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態のままとするように制御し、前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態のままとするように制御する第２の可逆素子の２つの可逆素子からなる可逆素子群」である。
（１４） 第２の態様にかかる発明は、好ましくは、前記信号が、電気信号である前記（１３）に記載の可逆素子群である。
（１５） 第２の態様にかかる発明は、好ましくは、前記（１３）に記載の可逆素子群を用いた論理回路の設計方法である。
（１６） 第２の態様にかかる発明は、好ましくは、前記（１３）に記載の可逆素子群を用いたコンピュータの設計方法である。
（１７） 第２の態様にかかる発明は、好ましくは、コンピュータを前記（１３）に記載の第１の可逆素子、および第２の可逆素子として機能させるためのプログラムである。
（１８） 第２の態様にかかる発明は、好ましくは、前記（１７）に記載のプログラムを記録した記録媒体である。
【００１１】
【発明の実施の形態】
本発明の第１の実施態様は、３本の入力線、３本の出力線および２つの状態をもつ６線可逆素子に関する。また、本発明の第２の実施態様は、２本の入力線、２本の出力線および２つの状態をもつ２種類の４線可逆素子に関する。両素子は、対となる４線素子に対して互いに逆の論理機能を持つ。
【００１２】
第１の実施態様にかかる６線可逆素子のみからなる回路、及び第２の実施態様にかかる２つの４線可逆素子からなる回路によって、ＲＥの論理機能を実現できることを示す。その結果から、任意の可逆型テューリングマシン（すなわち、万能計算機）が、本発明の可逆素子を用いて構成できること、及び本発明の可逆素子を用いた計算機が非同期モードにおいて可逆計算を実行できることが示される。
【００１３】
（ＲＥ）
まず、可逆性を有する非同期素子であるＲＥについて説明する。
図１に示されるように、ＲＥは、４本の入力線｛ｎ， ｅ， ｓ， ｗ｝、４本の出力線｛ｎ’， ｅ’， ｓ’， ｗ’｝および２つの状態（例えば、Ｈ状態とＶ状態）を有する。本明細書において、Ｈ状態とＶ状態とを、ＲＥ内の横棒と縦棒を用いて表す。すなわち、ＲＥ内の回転棒が横向きの場合をＨ状態、縦向きの場合をＶ状態とする。従来の論理素子と異なり、ＲＥの入出力に用いられる信号は、常に１つの値（一価）である。なお、信号としては、好ましくは電気信号である。ＲＥは、いずれかの入力線に信号が入らない限り状態を変えない。
【００１４】
信号がＲＥの入力線のいずれかから入ってくると、ＲＥは以下の操作を実行する。図中、黒丸は信号を表す。図２（ａ）に示すように、信号がＲＥの回転棒の向きと同じ方向から入ってきたときは、ＲＥは、回転棒の方向（ＲＥの状態）を変えることなく、そのまま対向する出力線に信号を出力する。一方、図２（ｂ）に示すように、信号が回転棒に垂直な方向から入ってくると、ＲＥは、信号を右に曲げ、回転棒を９０度回転する。なお、ＲＥの１対の入力線に信号が同時に入ることは許されない。すなわち、任意の時刻においてＲＥが処理できる入力信号は最大１つである。
【００１５】
ＲＥの機能が可逆である理由は、信号が入ってくる入力線と信号操作を行う前のＲＥの状態が、もっぱら、ＲＥによって信号が送り出される出力線と信号操作後のＲＥの状態とによって一意に決まるということによる。また入力と出力で信号数が変わらないため、ＲＥは保存則を満たす。
【００１６】
ここで、ＲＥが同期回路の論理ゲートとして使用される場合、入力信号の操作に中央クロックを使用すれば、ひとつの操作にはちょうど１単位時間かかることになる（非特許文献１）。一方、ＲＥは可逆型テューリングマシンの構成において非同期処理が可能なため、操作を中央クロック信号に合わせる必要がなく、任意の時間において処理することが可能である（非特許文献１）。
【００１７】
（６線可逆素子）
以下、本発明の第１の実施態様にかかる可逆素子（以下、単に「第１の可逆素子」ともいう。）について説明する。第１の可逆素子は、図３に示されるように、３本の入力線｛Ｔ， Ｔ’， Ｓ｝、３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝および２つの状態（Ａ状態とＢ状態）をもつ。
【００１８】
第１の実施態様にかかる可逆素子は、例えば、信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子により達成できる。
【００１９】
例えば、制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表１および表２に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段、入力禁止手段へ指令を伝える。
【００２０】
【表１】
表１ 可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段、入力禁止手段への指令の関係を表す。
【００２１】
【表２】
表２ 可逆素子がＢ状態における、入力線情報と、状態制御手段、出力手段、入力禁止手段への指令の関係を表す。
【００２２】
以下、図４を用いて本発明の第１の実施態様にかかる素子の基本動作を説明する。図４において、白丸が第一の可逆素子の左部分に位置するときをＡ状態、右部分に位置するときをＢ状態として区別する。
【００２３】
信号が、いずれかの入力線から第１の可逆素子に入ると、第１の可逆素子は次のような操作を行う。図４（ａ）に示されるように、第１の可逆素子がＡ状態にある場合に、信号が入力線Ｔから入ると、信号は出力線ＴＡに送り出され、状態がＢに変わる。また、同じく図４（ａ）に示されるように、第１の可逆素子がＢ状態にある場合に、信号が入力線Ｔから入ると、信号は出力線ＴＢに送り出され、状態がＡに変わる。
【００２４】
図４（ｂ）に示されるように、第１の可逆素子がＡ状態にある場合に信号が入力線Ｓから入ると、信号は出力線Ｓ’に送り出される。このとき第１の可逆素子の状態はＡになる。また、同じく図４（ｂ）に示されるように、第１の可逆素子がＢ状態にある場合に信号が入力線Ｓから入ると、信号は出力ＴＡに送り出される。このときも第１の可逆素子の状態はＡになる。
【００２５】
図４（ｃ）に示されるように、第１の可逆素子がＢ状態にある場合、入力線Ｔ’に信号が入ると出力線ＴＢに送られ、第１の可逆素子の状態は変化しない。なお、第１の可逆素子Ａ状態にあるとき、入力線Ｔ’に信号が入力された場合の処理については定義をしない。上記の第１の可逆素子では、可逆素子をできるだけ簡単にするために、そのような操作を省略している。
さらに、第１の可逆素子では、複数の入力線に信号が同時に入ることは許されない。以上から、図３に示す第１の可逆素子は、明らかに可逆であり、また保存則を満たす。
【００２６】
本発明における第１の実施態様の別の態様は、信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子である。
【００２７】
この実施態様において、例えば、制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表３および表４に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段へ指令を伝える。
【００２８】
【表３】
表３ 可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【００２９】
【表４】
表４ 可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段、入力禁止手段への指令の関係を表す。
【００３０】
（Ｃ−Ｄモジュール）
この第１の可逆素子を用いてＲＥを構成する前に、ある有用なモジュールを提案する。このモジュールを「符号化‐復号化（Ｃ−Ｄ）モジュール」とよぶ。Ｃ−Ｄモジュールは、図５（ａ）に示されるように、４本の入力線｛Ｃ０， Ｃ１， Ｃ２， Ｄ｝、４本の出力線｛Ｄ０， Ｄ１， Ｄ２， Ｃ｝および３つの状態｛０， １， ２｝をもち、「０」が初期状態である。Ｃ−Ｄモジュールが状態０でないかぎり、信号は入力線Ｃ０， Ｃ１， Ｃ２から入ってこない。入力線ＣＩ（Ｉ ∈｛０， １， ２｝）に信号が入ると、Ｃ−Ｄモジュールの状態は「０」から「Ｉ」に変わり、信号は出力線Ｃに送られる。逆に、Ｃ−Ｄモジュールの状態が「Ｉ」のときに入力線Ｄから入ってきた信号は出力線ＤＩに送られ、状態は必ず「０」にリセットされる。また、Ｃ−Ｄモジュールが１度に処理できる入力信号数は最大１つである。
【００３１】
図５（ｂ）に、Ｃ−Ｄモジュールを第１の可逆素子を用いて構成したものを示す。図５（ｂ）に示されるモジュールが、Ｃ−Ｄモジュールの機能を果たすことは明白である。
【００３２】
図６に、第１の可逆素子本明細書を用いてＲＥを実現化する具体的構成を示す。４つの素子Ｎｓ， Ｎｅ， Ｎｎ， ＮｗがそれぞれＡＢ状態， Ａ， ＢにあるときＲＥは状態Ｖを呈し、逆にＮｓ， Ｎｅ， Ｎｎ， ＮｗがそれぞれＢ状態、Ａ， Ｂ， ＡにあるときＲＥは状態Ｈを呈する。このことから、上記の非特許文献１に記載されているように回路内に最大１つの信号しか存在しない任意の可逆型テューリングマシンが、第１の可逆素子からなる回路によって構成できることがわかる。このように、第１の可逆素子は論理的に万能であり、中央クロック信号を必要とせずに非同期モードで動作することができる。
【００３３】
（４線可逆素子）
つぎに、本発明の第２の実施態様にかかる第２の可逆素子群について説明する。第２の可逆素子群の１つの素子をリーディングトグル（Ｒｅａｄｉｎｇ Ｔｏｇｇｌｅ：ＲＴ）と呼ぶ。図７に示すように、ＲＴは、２本の入力線｛Ｓ， Ｔ｝、２本の出力線｛ＴＡ， ＴＢ｝および２つの状態｛Ａ， Ｂ｝をもつ。第２の可逆素子群のもう１つの素子を逆ＲＴ（Ｉｎｖｅｒｓｅ Ｒｅａｄｉｎｇ Ｔｏｇｇｌｅ：ＩＲＴ）と呼ぶ。図８に示されるように、ＩＲＴは、２本の入力線｛ＴＡ， ＴＢ｝、２本の出力線｛Ｓ， Ｔ｝および２つの状態｛Ａ， Ｂ｝をもつ。
【００３４】
本発明の第２の実施態様にかかる可逆素子は、例えば、信号を入力可能な２本の入力線｛Ｓ， Ｔ｝、出力手段により信号を出力可能な２本の出力線｛ＴＡ， ＴＢ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第１の可逆素子であって、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態のままにするように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態のままとするように制御する第１の可逆素子が挙げられ、本明細書のＲＴとして機能する。
【００３５】
例えば、この実施態様の第１の可逆素子における制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表５および表６に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段へ指令を伝える。
【００３６】
【表５】
表５ 第１の可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【００３７】
【表６】
表６ 第１の可逆素子がＢ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【００３８】
本発明の第２の実施態様にかかる素子として、信号を入力可能な２本の入力線｛ＴＡ， ＴＢ｝、出力手段により信号を出力可能な２本の出力線｛Ｓ， Ｔ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第２の可逆素子であって、
前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態に変えるように制御し、
前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態のままとするように制御し、前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態のままとするように制御する第２の可逆素子は、この実施態様において例えばＩＲＴとして機能する。
【００３９】
この実施態様において、例えば、第２の可逆素子における制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表７および表８に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段へ指令を伝える。
【００４０】
【表７】
表７ 第２の可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【００４１】
【表８】
表８ 第２の可逆素子がＢ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【００４２】
以下、この実施の態様における第１および第２の可逆回路であるＲＴとＩＲＴの作用を説明する。どの入力線にも信号が入ってこない場合、ＲＴとＩＲＴに状態の変化はない。信号がＲＴのある入力線から入ると、ＲＴは以下の操作を行う。図９（ａ）に示されるように、ＲＴの状態がＡのときに信号が入力線Ｔに入ると、信号は出力線ＴＡに送られ、状態はＢに変わる。一方、ＲＴのＢ状態のときに信号が入力線Ｔに入ると、信号は出力線ＴＢに送られ、状態はＡに変わる。また、図９（ｂ）に示されるように、ＲＴの状態がＡのときに信号が入力線Ｓに入ると、信号は出力線ＴＡに送られ、状態は変わらない。一方、ＲＴの状態がＢのときに信号が入力線Ｓに入ると、信号は出力線ＴＢに送られ、状態は変わらない。
【００４３】
またＩＲＴは、入力線から入る信号に対して、以下の操作を行う。図１０（ａ）に示されるように、ＩＲＴの状態がＢのときに信号が入力線ＴＡに入ると、信号を出力線Ｔに送り、状態がＡに変わる。一方、ＩＲＴの状態がＡのときに信号が入力線ＴＢに入ると、信号を出力線Ｔに送り、状態がＢに変わる。図１０（ｂ）に示されるように、ＩＲＴの状態がＡのときに信号が入力線ＴＡに入ると、信号が出力線Ｓに送られ、素子の状態は変化しない。一方、ＩＲＴの状態がＢのときに信号が入力線ＴＢに入ると、信号が出力線Ｓに送られ、素子の状態は変化しない。ＲＴまたはＩＲＴの複数の入力線に信号が同時に入ってくることは許容されていない。ＲＴとＩＲＴがともに可逆であり、また互いに論理の上で逆の関係になっていることは明らかである。
【００４４】
図１１に、図５（ａ）のＣ−ＤモジュールをＲＴとＩＲＴで実現するための構成図を示す。これが正しく機能することは容易に検証できる。
【００４５】
図１２に、ＲＥをＲＴとＩＲＴで実現するための構成を示す。すべてのＣ−Ｄモジュールは初期時刻において状態「０」である。図のＲＥは状態Ｖである。なお、このＲＥの入出力線の位置は図１と異なっている。ＲＴ素子とＩＲＴ素子からなる４つのブロック（ＨＳ， ＩＳ， ＪＳ）， （Ｈｅ， Ｉｅ， Ｊｅ）， （Ｈｎ， Ｉｎ， Ｊｎ）， （Ｈｗ， Ｉｗ， Ｊｗ）がそれぞれ状態｛Ｂ， Ｂ， Ａ｝， ｛Ａ， Ａ， Ｂ｝， ｛Ｂ， Ｂ， Ａ｝， ｛Ａ， Ａ， Ｂ｝にあるとき、ＲＥは状態Ｖを呈し、また上記４つのブロック（ＨＳ， ＩＳ， ＪＳ）， （Ｈｅ， Ｉｅ， Ｊｅ）， （Ｈｎ， Ｉｎ， Ｊｎ）， （Ｈｗ， Ｉｗ， Ｊｗ）がそれぞれ状態｛Ａ， Ａ， Ｂ｝， ｛Ｂ， Ｂ， Ａ｝， ｛Ａ， Ａ， Ｂ｝， ｛Ｂ， Ｂ， Ａ｝にあるとき、ＲＥは状態Ｈを呈する。このことから、本明細書のＲＴ素子とＩＲＴ素子が論理万能性をもつこと、ならびに非同期モードで動作することによって万能可逆計算機の構成が可能となることが示される。
【００４６】
第１の実施態様にかかる可逆素子、第２の実施態様にかかる可逆素子は、それぞれの手段を実現する素子などを用いることで、チップなどのハードウェアとして用いることができる。また、これらの可逆素子を用いれば、従来に比べ効率の良い可逆論理回路や可逆コンピュータなどを設計できる。可逆論理回路や可逆コンピュータでは、出力結果から入力を一意に推測することができるので、計算おエラー訂正などに役立つ。また、熱力学の観点から、可逆であれば、計算に必要なエネルギー消費を少なく抑えることができる。
【００４７】
【発明の効果】
本明細書では、３本の入力線、３本の出力線および２つの状態をもつ６線素子、およびいずれも２本の入力線、２本の出力線および２つの状態をもつ論理的に逆の２つの４線素子（ＲＴとＩＲＴ）という３種類の新しい可逆素子を提示した。これらの可逆素子は「Ｋｅｎｉｃｈｉ Ｍｏｒｉｔａ， ’Ａ Ｓｉｍｐｌｅ Ｕｎｉｖｅｒｓａｌ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ ａｎｄ Ｃｅｌｌｕｌａｒ Ａｕｔｏｍａｔａ ｆｏｒ Ｒｅｖｅｓｉｂｌｅ Ｃｏｍｐｕｔｉｎｇ’ ＭＣＵ ２００１， ＬＮＣＳ ２０５５， ｐｐ． １０２−１１３， ２００１（非特許文献１）」に示されたＲＥよりも簡単であり、しかもＲＥの機能が６線素子のみからなる回路、またはＲＴとＩＲＴからなる回路によって実現される。したがって、上記の文献で提案されたような、任意の時刻において回路に最大１つの信号しか存在しない万能可逆計算機が、われわれの６線素子やＲＴとＩＲＴの組み合わせによって構成できる。これにより、われわれの可逆素子は中央クロック信号を必要とせず計算タスクを非同期で実行することができる。最後に、私たちは４本の入出力線をもつ２種類の可逆素子を使用しているが、ＲＴとＩＲＴは互いに逆の論理機能を有することから、ハードウェアが容易に実現できる。
【図面の簡単な説明】
【図１】図１は、ＲＥを表す図である。図１（ａ）は、Ｈ状態のＲＥ、図１（ｂ）はＶ状態のＲＥを表す。
【図２】図２は、入力信号に対するＲＥの操作を表す。図２（ａ）は平行な場合、図２（ｂ）は垂直な場合を表す。
【図３】図３は、６線可逆素子を表す図である。図３（ａ）はＡ状態、図３（ｂ）はＢ状態を表す。
【図４】図４は、入力線の信号に対する６線可逆素子の操作を表す図である。図４（ａ）は入力線Ｔ、図４（ｂ）は入力線Ｓ、図４（ｃ）は入力線Ｔ’から信号が入力した場合の６線可逆素子の操作を表す図である。
【図５】図５（ａ）は、Ｃ−Ｄモジュール、図５（ｂ）は６線可逆素子によって構成されるＣ−Ｄモジュールを表す図である。
【図６】図６は、６線可逆素子によって構成されるＲＥを表す図である。
【図７】図７は、ＲＴ素子を表す図である。図７（ａ）はＡ状態、図７（ｂ）はＢ状態にあるＲＴ素子を表す。
【図８】図８は、ＩＲＴ素子を表す図である。図８（ａ）はＡ状態、図８（ｂ）はＢ状態にあるＩＲＴ素子を表す。
【図９】図９は、入力線の信号に対するＲＴの操作を表す図である。図９（ａ）は入力線Ｔ、図９（ｂ）は入力線Ｓから信号が入力した場合のＲＴの操作を表す。
【図１０】図１０は、入力線の信号に対するＩＲＴの操作を表す図である。
【図１１】図１１は、ＲＴとＩＲＴによって実現されるＣ−Ｄモジュールをあらわす図である。
【図１２】図１２は、ＲＴとＩＲＴによって実現されるＲＥを表す図である。
【発明の属する技術分野】
この発明は、非同期可逆素子、および当該可逆素子を用いた論理回路の設計方法、コンピュータの設計方法などに関する。
【０００２】
【従来の技術】
ミクロな物理現象は基本的に可逆である。可逆論理によれば、理想的には発熱しない高効率で実用的な計算機を設計できる。このため、可逆論理に関する研究がこれまで広範囲に行われてきた。しかし、これらの可逆論理に関する研究は、いずれも同期型のシステムを前提としており、すべての素子が中央クロックに従って一斉にスイッチするものであった。たとえば、フレドキン（Ｆｒｅｄｋｉｎ）ゲートは、すべての入力信号が完全に同時に到着しないと正常に動作しないものであった（Ｆｒｅｄｋｉｎ Ｅ ａｎｄ Ｔｏｆｆｏｌｉ Ｔ １９８２ Ｃｏｎｓｅｖａｔｉｖｅ ｌｏｇｉｃ Ｉｎｔ． Ｊ． Ｔｈｅｏｒｅｔ． Ｐｈｙｓ． ２１ ２１９−２５３）。
【０００３】
一方、非同期システムは、演算のランダム性が生じる可能性がある。このため、非同期システムでは、可逆計算に付随する逆方向の一意性（Ｂａｃｋｗａｒｄ ｄｅｔｅｒｍｉｎｉｓｍ）を達成できないとも考えられる。とはいえ、依然としてミクロスケールの物理的相互作用は、通常非同期である。可逆性を有するシステムと同様、非同期性を有するシステムは、いくつかの理由によって論理演算のエネルギー消費を減らす傾向にある。たとえば、非同期システムの素子は、実行するべき作業がなければスリープ状態に入ることができる。一方、同期システムでは、動作をしていない素子でもクロック信号を受ければ必ずダミーのスイッチングを実施する必要がある（Ｈａｕｃｋ Ｓ １９９５ Ａｓｙｎｃｈｒｏｎｏｕｓ ｄｅｓｉｇｎ ｍｅｔｈｏｄｏｌｏｇｉｅｓ： ａｎ ｏｖｅｒｖｉｅｗ Ｐｒｏｃ． ＩＥＥＥ ８３ （１） ６９−９３， Ｐａｔｒａ Ｐ １９９５ Ａｐｐｒｏａｃｈｅｓ ｔｏ ｄｅｓｉｇｎ ｏｆ ｃｉｒｃｕｉｔｓ ｆｏｒ ｌｏｗ−ｐｏｗｅｒ ｃｏｍｐｕｔａｔｉｏｎ Ｐｈ． Ｄ． Ｔｈｅｓｉｓ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｘａｓ ａｔ Ａｕｓｔｉｎ）。また非同期システムの素子は、中央クロック信号が不要になるので、論理回路のハードウェア構造が簡単になる傾向がある。
【０００４】
計算タスクを非同期で実行できる万能可逆計算機として、森田は回転要素（Ｒｏｔａｒｙ Ｅｌｅｍｅｎｔ：ＲＥ）と呼ばれる可逆素子を用いたものを提示した（Ｋｅｎｉｃｈｉ Ｍｏｒｉｔａ， ’Ａ Ｓｉｍｐｌｅ Ｕｎｉｖｅｒｓａｌ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ ａｎｄ Ｃｅｌｌｕｌａｒ Ａｕｔｏｍａｔａ ｆｏｒ Ｒｅｖｅｓｉｂｌｅ Ｃｏｍｐｕｔｉｎｇ’ ＭＣＵ ２００１， ＬＮＣＳ ２０５５， ｐｐ． １０２−１１３， ２００１（非特許文献１））。ＲＥは、どのような場合も回路全体を動き回る信号数（入出力信号）が最大１つである。任意の可逆型テューリングマシン（Ｔｕｒｉｎｇ ｍａｃｈｉｎｅ）は、ＲＥを用いた回路を用いて構成できる。ＲＥまたは入出力線に遅延が生じても、ＲＥを用いた回路における正常な計算過程にまったく影響が及ばない。このため、ＲＥを用いた回路は「ｄｅｌａｙ−Ｉｎｓｅｎｓｉｔｉｖｅ（耐遅延）」回路の特徴を持つ。したがって、ＲＥから構成されるこの種の可逆計算機は、非同期モードで動作でき、各ＲＥの演算において中央クロック信号を必要としない。
【０００５】
１つのＲＥには４本の入力線、４本の出力線および２つの内部状態が存在する。ＲＥを用いれば非同期の演算を行う可逆計算機を実現できる。しかしながら、ＲＥは合計８本の入出力線を有するため、入出力線の本数に関しては、ＲＥを用いた可逆素子は複雑であるという問題がある。
【０００６】
【非特許文献１】
Ｋｅｎｉｃｈｉ Ｍｏｒｉｔａ， ’Ａ Ｓｉｍｐｌｅ Ｕｎｉｖｅｒｓａｌ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ ａｎｄ Ｃｅｌｌｕｌａｒ Ａｕｔｏｍａｔａ ｆｏｒ Ｒｅｖｅｓｉｂｌｅ Ｃｏｍｐｕｔｉｎｇ’ ＭＣＵ ２００１， ＬＮＣＳ ２０５５， ｐｐ． １０２−１１３， ２００１
【０００７】
【発明が解決しようとする課題】
一般的に、素子が簡単であればあるほど、素子の実用範囲が広がる。そこで、本発明は、従来のＲＥに比べて入出力線の本数の少ない可逆素子、及びそのような可逆素子を用いた回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、以下の発明により解決される。
（１） 第１の態様にかかる発明は、「信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子」に関する。この可逆素子は、ハードウェア上で実現可能である。
（２） 第１の態様にかかる発明は、好ましくは、前記信号が、電気信号である前記（１）に記載の可逆素子である。
（３） 第１の態様にかかる発明は、好ましくは、前記（１）に記載の可逆素子を用いた論理回路の設計方法である。
（４） 第１の態様にかかる発明は、好ましくは、前記（１）に記載の可逆素子を用いたコンピュータの設計方法である。
（５） 第１の態様にかかる発明は、好ましくは、コンピュータを前記（１）に記載の可逆素子として機能させるためのプログラムである。
（６） 第１の態様にかかる発明は、好ましくは、前記（５）に記載のプログラムを記録した記録媒体である。
【０００９】
（７） 第１の態様にかかる発明の別の態様にかかる発明は、信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子」である。この可逆素子は、ハードウェアなどとして実現される。
（８） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記信号が、電気信号である前記（７）に記載の可逆素子である。
（９） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記（７）に記載の可逆素子を用いた論理回路の設計方法である。
（１０） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記（７）に記載の可逆素子を用いたコンピュータの設計方法である。
（１１） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、コンピュータを前記（７）に記載の可逆素子として機能させるためのプログラムである。
（１２） 第１の態様にかかる発明の別の態様にかかる発明は、好ましくは、前記（１１）に記載のプログラムを記録した記録媒体である。
【００１０】
（１３） 第２の態様にかかる発明は、「信号を入力可能な２本の入力線｛Ｓ， Ｔ｝、出力手段により信号を出力可能な２本の出力線｛ＴＡ， ＴＢ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第１の可逆素子であって、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態のままにするように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態のままとするように制御する第１の可逆素子と、信号を入力可能な２本の入力線｛ＴＡ， ＴＢ｝、出力手段により信号を出力可能な２本の出力線｛Ｓ， Ｔ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第２の可逆素子であって、前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態のままとするように制御し、前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態のままとするように制御する第２の可逆素子の２つの可逆素子からなる可逆素子群」である。
（１４） 第２の態様にかかる発明は、好ましくは、前記信号が、電気信号である前記（１３）に記載の可逆素子群である。
（１５） 第２の態様にかかる発明は、好ましくは、前記（１３）に記載の可逆素子群を用いた論理回路の設計方法である。
（１６） 第２の態様にかかる発明は、好ましくは、前記（１３）に記載の可逆素子群を用いたコンピュータの設計方法である。
（１７） 第２の態様にかかる発明は、好ましくは、コンピュータを前記（１３）に記載の第１の可逆素子、および第２の可逆素子として機能させるためのプログラムである。
（１８） 第２の態様にかかる発明は、好ましくは、前記（１７）に記載のプログラムを記録した記録媒体である。
【００１１】
【発明の実施の形態】
本発明の第１の実施態様は、３本の入力線、３本の出力線および２つの状態をもつ６線可逆素子に関する。また、本発明の第２の実施態様は、２本の入力線、２本の出力線および２つの状態をもつ２種類の４線可逆素子に関する。両素子は、対となる４線素子に対して互いに逆の論理機能を持つ。
【００１２】
第１の実施態様にかかる６線可逆素子のみからなる回路、及び第２の実施態様にかかる２つの４線可逆素子からなる回路によって、ＲＥの論理機能を実現できることを示す。その結果から、任意の可逆型テューリングマシン（すなわち、万能計算機）が、本発明の可逆素子を用いて構成できること、及び本発明の可逆素子を用いた計算機が非同期モードにおいて可逆計算を実行できることが示される。
【００１３】
（ＲＥ）
まず、可逆性を有する非同期素子であるＲＥについて説明する。
図１に示されるように、ＲＥは、４本の入力線｛ｎ， ｅ， ｓ， ｗ｝、４本の出力線｛ｎ’， ｅ’， ｓ’， ｗ’｝および２つの状態（例えば、Ｈ状態とＶ状態）を有する。本明細書において、Ｈ状態とＶ状態とを、ＲＥ内の横棒と縦棒を用いて表す。すなわち、ＲＥ内の回転棒が横向きの場合をＨ状態、縦向きの場合をＶ状態とする。従来の論理素子と異なり、ＲＥの入出力に用いられる信号は、常に１つの値（一価）である。なお、信号としては、好ましくは電気信号である。ＲＥは、いずれかの入力線に信号が入らない限り状態を変えない。
【００１４】
信号がＲＥの入力線のいずれかから入ってくると、ＲＥは以下の操作を実行する。図中、黒丸は信号を表す。図２（ａ）に示すように、信号がＲＥの回転棒の向きと同じ方向から入ってきたときは、ＲＥは、回転棒の方向（ＲＥの状態）を変えることなく、そのまま対向する出力線に信号を出力する。一方、図２（ｂ）に示すように、信号が回転棒に垂直な方向から入ってくると、ＲＥは、信号を右に曲げ、回転棒を９０度回転する。なお、ＲＥの１対の入力線に信号が同時に入ることは許されない。すなわち、任意の時刻においてＲＥが処理できる入力信号は最大１つである。
【００１５】
ＲＥの機能が可逆である理由は、信号が入ってくる入力線と信号操作を行う前のＲＥの状態が、もっぱら、ＲＥによって信号が送り出される出力線と信号操作後のＲＥの状態とによって一意に決まるということによる。また入力と出力で信号数が変わらないため、ＲＥは保存則を満たす。
【００１６】
ここで、ＲＥが同期回路の論理ゲートとして使用される場合、入力信号の操作に中央クロックを使用すれば、ひとつの操作にはちょうど１単位時間かかることになる（非特許文献１）。一方、ＲＥは可逆型テューリングマシンの構成において非同期処理が可能なため、操作を中央クロック信号に合わせる必要がなく、任意の時間において処理することが可能である（非特許文献１）。
【００１７】
（６線可逆素子）
以下、本発明の第１の実施態様にかかる可逆素子（以下、単に「第１の可逆素子」ともいう。）について説明する。第１の可逆素子は、図３に示されるように、３本の入力線｛Ｔ， Ｔ’， Ｓ｝、３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝および２つの状態（Ａ状態とＢ状態）をもつ。
【００１８】
第１の実施態様にかかる可逆素子は、例えば、信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子により達成できる。
【００１９】
例えば、制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表１および表２に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段、入力禁止手段へ指令を伝える。
【００２０】
【表１】
表１ 可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段、入力禁止手段への指令の関係を表す。
【表２】
表２ 可逆素子がＢ状態における、入力線情報と、状態制御手段、出力手段、入力禁止手段への指令の関係を表す。
以下、図４を用いて本発明の第１の実施態様にかかる素子の基本動作を説明する。図４において、白丸が第一の可逆素子の左部分に位置するときをＡ状態、右部分に位置するときをＢ状態として区別する。
【００２３】
信号が、いずれかの入力線から第１の可逆素子に入ると、第１の可逆素子は次のような操作を行う。図４（ａ）に示されるように、第１の可逆素子がＡ状態にある場合に、信号が入力線Ｔから入ると、信号は出力線ＴＡに送り出され、状態がＢに変わる。また、同じく図４（ａ）に示されるように、第１の可逆素子がＢ状態にある場合に、信号が入力線Ｔから入ると、信号は出力線ＴＢに送り出され、状態がＡに変わる。
【００２４】
図４（ｂ）に示されるように、第１の可逆素子がＡ状態にある場合に信号が入力線Ｓから入ると、信号は出力線Ｓ’に送り出される。このとき第１の可逆素子の状態はＡになる。また、同じく図４（ｂ）に示されるように、第１の可逆素子がＢ状態にある場合に信号が入力線Ｓから入ると、信号は出力ＴＡに送り出される。このときも第１の可逆素子の状態はＡになる。
【００２５】
図４（ｃ）に示されるように、第１の可逆素子がＢ状態にある場合、入力線Ｔ’に信号が入ると出力線ＴＢに送られ、第１の可逆素子の状態は変化しない。なお、第１の可逆素子Ａ状態にあるとき、入力線Ｔ’に信号が入力された場合の処理については定義をしない。上記の第１の可逆素子では、可逆素子をできるだけ簡単にするために、そのような操作を省略している。
さらに、第１の可逆素子では、複数の入力線に信号が同時に入ることは許されない。以上から、図３に示す第１の可逆素子は、明らかに可逆であり、また保存則を満たす。
【００２６】
本発明における第１の実施態様の別の態様は、信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する可逆素子である。
【００２７】
この実施態様において、例えば、制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表３および表４に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段へ指令を伝える。
【００２８】
【表３】
表３ 可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【表４】
表４ 可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段、入力禁止手段への指令の関係を表す。
（Ｃ−Ｄモジュール）
この第１の可逆素子を用いてＲＥを構成する前に、ある有用なモジュールを提案する。このモジュールを「符号化‐復号化（Ｃ−Ｄ）モジュール」とよぶ。Ｃ−Ｄモジュールは、図５（ａ）に示されるように、４本の入力線｛Ｃ０， Ｃ１， Ｃ２， Ｄ｝、４本の出力線｛Ｄ０， Ｄ１， Ｄ２， Ｃ｝および３つの状態｛０， １， ２｝をもち、「０」が初期状態である。Ｃ−Ｄモジュールが状態０でないかぎり、信号は入力線Ｃ０， Ｃ１， Ｃ２から入ってこない。入力線ＣＩ（Ｉ ∈｛０， １， ２｝）に信号が入ると、Ｃ−Ｄモジュールの状態は「０」から「Ｉ」に変わり、信号は出力線Ｃに送られる。逆に、Ｃ−Ｄモジュールの状態が「Ｉ」のときに入力線Ｄから入ってきた信号は出力線ＤＩに送られ、状態は必ず「０」にリセットされる。また、Ｃ−Ｄモジュールが１度に処理できる入力信号数は最大１つである。
【００３１】
図５（ｂ）に、Ｃ−Ｄモジュールを第１の可逆素子を用いて構成したものを示す。図５（ｂ）に示されるモジュールが、Ｃ−Ｄモジュールの機能を果たすことは明白である。
【００３２】
図６に、第１の可逆素子本明細書を用いてＲＥを実現化する具体的構成を示す。４つの素子Ｎｓ， Ｎｅ， Ｎｎ， ＮｗがそれぞれＡＢ状態， Ａ， ＢにあるときＲＥは状態Ｖを呈し、逆にＮｓ， Ｎｅ， Ｎｎ， ＮｗがそれぞれＢ状態、Ａ， Ｂ， ＡにあるときＲＥは状態Ｈを呈する。このことから、上記の非特許文献１に記載されているように回路内に最大１つの信号しか存在しない任意の可逆型テューリングマシンが、第１の可逆素子からなる回路によって構成できることがわかる。このように、第１の可逆素子は論理的に万能であり、中央クロック信号を必要とせずに非同期モードで動作することができる。
【００３３】
（４線可逆素子）
つぎに、本発明の第２の実施態様にかかる第２の可逆素子群について説明する。第２の可逆素子群の１つの素子をリーディングトグル（Ｒｅａｄｉｎｇ Ｔｏｇｇｌｅ：ＲＴ）と呼ぶ。図７に示すように、ＲＴは、２本の入力線｛Ｓ， Ｔ｝、２本の出力線｛ＴＡ， ＴＢ｝および２つの状態｛Ａ， Ｂ｝をもつ。第２の可逆素子群のもう１つの素子を逆ＲＴ（Ｉｎｖｅｒｓｅ Ｒｅａｄｉｎｇ Ｔｏｇｇｌｅ：ＩＲＴ）と呼ぶ。図８に示されるように、ＩＲＴは、２本の入力線｛ＴＡ， ＴＢ｝、２本の出力線｛Ｓ， Ｔ｝および２つの状態｛Ａ， Ｂ｝をもつ。
【００３４】
本発明の第２の実施態様にかかる可逆素子は、例えば、信号を入力可能な２本の入力線｛Ｓ， Ｔ｝、出力手段により信号を出力可能な２本の出力線｛ＴＡ， ＴＢ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第１の可逆素子であって、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態に変えるように制御し、前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態のままにするように制御し、前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態のままとするように制御する第１の可逆素子が挙げられ、本明細書のＲＴとして機能する。
【００３５】
例えば、この実施態様の第１の可逆素子における制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表５および表６に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段へ指令を伝える。
【００３６】
【表５】
表５ 第１の可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【表６】
表６ 第１の可逆素子がＢ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
本発明の第２の実施態様にかかる素子として、信号を入力可能な２本の入力線｛ＴＡ， ＴＢ｝、出力手段により信号を出力可能な２本の出力線｛Ｓ， Ｔ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第２の可逆素子であって、
前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態に変えるように制御し、
前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態のままとするように制御し、前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態のままとするように制御する第２の可逆素子は、この実施態様において例えばＩＲＴとして機能する。
【００３９】
この実施態様において、例えば、第２の可逆素子における制御手段は、状態判断手段からの情報により選択すべき表情報を選択し、下記表７および表８に記載したテーブルを参照し、入力情報識別手段からの入力線情報に従って、状態制御手段、出力手段へ指令を伝える。
【００４０】
【表７】
表７ 第２の可逆素子がＡ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
【表８】
表８ 第２の可逆素子がＢ状態における、入力線情報と、状態制御手段、出力手段への指令の関係を表す。
以下、この実施の態様における第１および第２の可逆回路であるＲＴとＩＲＴの作用を説明する。どの入力線にも信号が入ってこない場合、ＲＴとＩＲＴに状態の変化はない。信号がＲＴのある入力線から入ると、ＲＴは以下の操作を行う。図９（ａ）に示されるように、ＲＴの状態がＡのときに信号が入力線Ｔに入ると、信号は出力線ＴＡに送られ、状態はＢに変わる。一方、ＲＴのＢ状態のときに信号が入力線Ｔに入ると、信号は出力線ＴＢに送られ、状態はＡに変わる。また、図９（ｂ）に示されるように、ＲＴの状態がＡのときに信号が入力線Ｓに入ると、信号は出力線ＴＡに送られ、状態は変わらない。一方、ＲＴの状態がＢのときに信号が入力線Ｓに入ると、信号は出力線ＴＢに送られ、状態は変わらない。
【００４３】
またＩＲＴは、入力線から入る信号に対して、以下の操作を行う。図１０（ａ）に示されるように、ＩＲＴの状態がＢのときに信号が入力線ＴＡに入ると、信号を出力線Ｔに送り、状態がＡに変わる。一方、ＩＲＴの状態がＡのときに信号が入力線ＴＢに入ると、信号を出力線Ｔに送り、状態がＢに変わる。図１０（ｂ）に示されるように、ＩＲＴの状態がＡのときに信号が入力線ＴＡに入ると、信号が出力線Ｓに送られ、素子の状態は変化しない。一方、ＩＲＴの状態がＢのときに信号が入力線ＴＢに入ると、信号が出力線Ｓに送られ、素子の状態は変化しない。ＲＴまたはＩＲＴの複数の入力線に信号が同時に入ってくることは許容されていない。ＲＴとＩＲＴがともに可逆であり、また互いに論理の上で逆の関係になっていることは明らかである。
【００４４】
図１１に、図５（ａ）のＣ−ＤモジュールをＲＴとＩＲＴで実現するための構成図を示す。これが正しく機能することは容易に検証できる。
【００４５】
図１２に、ＲＥをＲＴとＩＲＴで実現するための構成を示す。すべてのＣ−Ｄモジュールは初期時刻において状態「０」である。図のＲＥは状態Ｖである。なお、このＲＥの入出力線の位置は図１と異なっている。ＲＴ素子とＩＲＴ素子からなる４つのブロック（ＨＳ， ＩＳ， ＪＳ）， （Ｈｅ， Ｉｅ， Ｊｅ）， （Ｈｎ， Ｉｎ， Ｊｎ）， （Ｈｗ， Ｉｗ， Ｊｗ）がそれぞれ状態｛Ｂ， Ｂ， Ａ｝， ｛Ａ， Ａ， Ｂ｝， ｛Ｂ， Ｂ， Ａ｝， ｛Ａ， Ａ， Ｂ｝にあるとき、ＲＥは状態Ｖを呈し、また上記４つのブロック（ＨＳ， ＩＳ， ＪＳ）， （Ｈｅ， Ｉｅ， Ｊｅ）， （Ｈｎ， Ｉｎ， Ｊｎ）， （Ｈｗ， Ｉｗ， Ｊｗ）がそれぞれ状態｛Ａ， Ａ， Ｂ｝， ｛Ｂ， Ｂ， Ａ｝， ｛Ａ， Ａ， Ｂ｝， ｛Ｂ， Ｂ， Ａ｝にあるとき、ＲＥは状態Ｈを呈する。このことから、本明細書のＲＴ素子とＩＲＴ素子が論理万能性をもつこと、ならびに非同期モードで動作することによって万能可逆計算機の構成が可能となることが示される。
【００４６】
第１の実施態様にかかる可逆素子、第２の実施態様にかかる可逆素子は、それぞれの手段を実現する素子などを用いることで、チップなどのハードウェアとして用いることができる。また、これらの可逆素子を用いれば、従来に比べ効率の良い可逆論理回路や可逆コンピュータなどを設計できる。可逆論理回路や可逆コンピュータでは、出力結果から入力を一意に推測することができるので、計算おエラー訂正などに役立つ。また、熱力学の観点から、可逆であれば、計算に必要なエネルギー消費を少なく抑えることができる。
【００４７】
【発明の効果】
本明細書では、３本の入力線、３本の出力線および２つの状態をもつ６線素子、およびいずれも２本の入力線、２本の出力線および２つの状態をもつ論理的に逆の２つの４線素子（ＲＴとＩＲＴ）という３種類の新しい可逆素子を提示した。これらの可逆素子は「Ｋｅｎｉｃｈｉ Ｍｏｒｉｔａ， ’Ａ Ｓｉｍｐｌｅ Ｕｎｉｖｅｒｓａｌ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ ａｎｄ Ｃｅｌｌｕｌａｒ Ａｕｔｏｍａｔａ ｆｏｒ Ｒｅｖｅｓｉｂｌｅ Ｃｏｍｐｕｔｉｎｇ’ ＭＣＵ ２００１， ＬＮＣＳ ２０５５， ｐｐ． １０２−１１３， ２００１（非特許文献１）」に示されたＲＥよりも簡単であり、しかもＲＥの機能が６線素子のみからなる回路、またはＲＴとＩＲＴからなる回路によって実現される。したがって、上記の文献で提案されたような、任意の時刻において回路に最大１つの信号しか存在しない万能可逆計算機が、われわれの６線素子やＲＴとＩＲＴの組み合わせによって構成できる。これにより、われわれの可逆素子は中央クロック信号を必要とせず計算タスクを非同期で実行することができる。最後に、私たちは４本の入出力線をもつ２種類の可逆素子を使用しているが、ＲＴとＩＲＴは互いに逆の論理機能を有することから、ハードウェアが容易に実現できる。
【図面の簡単な説明】
【図１】図１は、ＲＥを表す図である。図１（ａ）は、Ｈ状態のＲＥ、図１（ｂ）はＶ状態のＲＥを表す。
【図２】図２は、入力信号に対するＲＥの操作を表す。図２（ａ）は平行な場合、図２（ｂ）は垂直な場合を表す。
【図３】図３は、６線可逆素子を表す図である。図３（ａ）はＡ状態、図３（ｂ）はＢ状態を表す。
【図４】図４は、入力線の信号に対する６線可逆素子の操作を表す図である。図４（ａ）は入力線Ｔ、図４（ｂ）は入力線Ｓ、図４（ｃ）は入力線Ｔ’から信号が入力した場合の６線可逆素子の操作を表す図である。
【図５】図５（ａ）は、Ｃ−Ｄモジュール、図５（ｂ）は６線可逆素子によって構成されるＣ−Ｄモジュールを表す図である。
【図６】図６は、６線可逆素子によって構成されるＲＥを表す図である。
【図７】図７は、ＲＴ素子を表す図である。図７（ａ）はＡ状態、図７（ｂ）はＢ状態にあるＲＴ素子を表す。
【図８】図８は、ＩＲＴ素子を表す図である。図８（ａ）はＡ状態、図８（ｂ）はＢ状態にあるＩＲＴ素子を表す。
【図９】図９は、入力線の信号に対するＲＴの操作を表す図である。図９（ａ）は入力線Ｔ、図９（ｂ）は入力線Ｓから信号が入力した場合のＲＴの操作を表す。
【図１０】図１０は、入力線の信号に対するＩＲＴの操作を表す図である。
【図１１】図１１は、ＲＴとＩＲＴによって実現されるＣ−Ｄモジュールをあらわす図である。
【図１２】図１２は、ＲＴとＩＲＴによって実現されるＲＥを表す図である。
Claims (18)
- 信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、
前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、
前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、
前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する、
可逆素子。 - 前記信号が、電気信号である請求項１に記載の可逆素子。
- 請求項１に記載の可逆素子を用いた論理回路の設計方法。
- 請求項１に記載の可逆素子を用いたコンピュータの設計方法。
- コンピュータを請求項１に記載の可逆素子として機能させるためのプログラム。
- 請求項５に記載のプログラムを記録した記録媒体。
- 信号を入力可能な３本の入力線｛Ｔ， Ｔ’， Ｓ｝、出力手段により信号を出力可能な３本の出力線｛ＴＡ， ＴＢ， Ｓ’｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、３本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ可逆素子であって、
前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＢ状態に変えるように制御し、
前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＡ状態のまま、前記出力手段が信号を出力線Ｓ’に出力するように制御し、
前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記出力手段が信号を出力線ＴＡに出力するように制御し、前記制御手段は前記状態制御手段が前記可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記可逆素子がＢ状態にあると判断した場合に、入力線Ｔ’に信号が入ると、前記状態判断手段は前記可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔ’から信号が入力したという情報を前記制御手段へ伝え、前記制御手段は、前記可逆素子の状態をＢ状態のまま、前記出力手段が信号を出力線ＴＢに出力するように制御する
可逆素子。 - 前記信号が、電気信号である請求項７に記載の可逆素子。
- 請求項７に記載の可逆素子を用いた論理回路の設計方法。
- 請求項７に記載の可逆素子を用いたコンピュータの設計方法。
- コンピュータを請求項７に記載の可逆素子として機能させるためのプログラム。
- 請求項１１に記載のプログラムを記録した記録媒体。
- 信号を入力可能な２本の入力線｛Ｓ， Ｔ｝、出力手段により信号を出力可能な２本の出力線｛ＴＡ， ＴＢ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）、２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第１の可逆素子であって、
前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態に変えるように制御し、
前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｔから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｔから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記第１の可逆素子がＡ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＡに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＡ状態のままにするように制御し、
前記状態判断手段が、前記第１の可逆素子がＢ状態にあると判断した場合に、信号が入力線Ｓから入ると、前記状態判断手段は前記第１の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線Ｓから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線ＴＢに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第１の可逆素子の状態をＢ状態のままとするように制御する第１の可逆素子と、
信号を入力可能な２本の入力線｛ＴＡ， ＴＢ｝、出力手段により信号を出力可能な２本の出力線｛Ｓ， Ｔ｝、状態制御手段により制御可能な２つの状態（Ａ状態とＢ状態）２本の入力線のいずれから信号が入力されたか識別する入力情報識別手段、Ａ状態とＢ状態を判断可能な状態判断手段、および制御手段とを持つ第２の可逆素子であって、
前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態に変えるように制御し、
前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｔに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態に変えるように制御し、
前記状態判断手段が、前記第２の可逆素子がＡ状態にあると判断した場合に、信号が入力線ＴＡから入ると、前記状態判断手段は前記第２の可逆素子がＡ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＡから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＡ状態のままとするように制御し、
前記状態判断手段が、前記第２の可逆素子がＢ状態にあると判断した場合に、信号が入力線ＴＢから入ると、前記状態判断手段は前記第２の可逆素子がＢ状態にあるという情報を前記制御手段へ伝え、前記入力情報識別手段は、入力線ＴＢから信号が入力したという情報を前記制御手段へ伝え、前記制御手段は前記出力手段が信号を出力線Ｓに出力するように制御するとともに、前記制御手段は前記状態制御手段が前記第２の可逆素子の状態をＢ状態のままとするように制御する第２の可逆素子の２つの可逆素子からなる可逆素子群。 - 前記信号が、電気信号である請求項１３に記載の可逆素子群。
- 請求項１３に記載の可逆素子群を用いた論理回路の設計方法。
- 請求項１３に記載の可逆素子群を用いたコンピュータの設計方法。
- コンピュータを請求項１３に記載の第１の可逆素子、および第２の可逆素子として機能させるためのプログラム。
- 請求項１７に記載のプログラムを記録した記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003096076A JP3731055B2 (ja) | 2003-03-31 | 2003-03-31 | 非同期モードで動作する可逆論理素子 |
| US10/812,419 US6987402B2 (en) | 2003-03-31 | 2004-03-30 | Reversible logic elements operating in a synchronous mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003096076A JP3731055B2 (ja) | 2003-03-31 | 2003-03-31 | 非同期モードで動作する可逆論理素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004304583A true JP2004304583A (ja) | 2004-10-28 |
| JP3731055B2 JP3731055B2 (ja) | 2006-01-05 |
Family
ID=33408246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003096076A Expired - Lifetime JP3731055B2 (ja) | 2003-03-31 | 2003-03-31 | 非同期モードで動作する可逆論理素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6987402B2 (ja) |
| JP (1) | JP3731055B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112865757A (zh) * | 2021-01-15 | 2021-05-28 | 宁波大学 | 一种逻辑功能可配置的可逆单边沿触发器 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215142B1 (en) * | 2005-12-13 | 2007-05-08 | Sun Microsystems, Inc. | Multi-stage inverse toggle |
| US7427876B1 (en) * | 2007-03-19 | 2008-09-23 | National Tsing Hua University | Reversible sequential element and reversible sequential circuit thereof |
| US7432738B1 (en) * | 2007-03-28 | 2008-10-07 | National Tsing Hua University | Reversible sequential apparatuses |
| CN104699882B (zh) * | 2014-07-07 | 2019-01-22 | 重庆大学 | 一种通用性可逆时序机的设计方法 |
| WO2016200747A1 (en) * | 2015-06-08 | 2016-12-15 | Microsoft Technology Licensing, Llc | System for reversible circuit compilation with space constraint, method and program |
| US10664249B2 (en) | 2015-11-20 | 2020-05-26 | Microsoft Technology Licensing, Llc | Verified compilation of reversible circuits |
| US10949166B2 (en) | 2015-12-31 | 2021-03-16 | Cbn Nano Technologies Inc. | Mechanical computing systems |
| US10481866B2 (en) | 2015-12-31 | 2019-11-19 | Cbn Nano Technologies Inc. | Mechanical computing systems |
| CA3113363C (en) * | 2015-12-31 | 2023-07-18 | Ralph C. Merkle | Mechanical computing systems |
| US11112458B1 (en) * | 2020-08-21 | 2021-09-07 | Nxp B.V. | Testing an integrated circuit having conservative reversible logic |
| US11093850B1 (en) * | 2020-08-26 | 2021-08-17 | Abu Dhabi University | Quantum random access memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493240A (en) * | 1995-03-01 | 1996-02-20 | International Business Machines Corporation | Static combinatorial logic circuits for reversible computation |
| KR100332164B1 (ko) * | 1999-04-29 | 2002-04-12 | 전주범 | 가역 단열 논리회로 및 이를 이용한 파이프라인 가역 단열 논리장치 |
-
2003
- 2003-03-31 JP JP2003096076A patent/JP3731055B2/ja not_active Expired - Lifetime
-
2004
- 2004-03-30 US US10/812,419 patent/US6987402B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112865757A (zh) * | 2021-01-15 | 2021-05-28 | 宁波大学 | 一种逻辑功能可配置的可逆单边沿触发器 |
| CN112865757B (zh) * | 2021-01-15 | 2022-03-29 | 宁波大学 | 一种逻辑功能可配置的可逆单边沿触发器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040246028A1 (en) | 2004-12-09 |
| JP3731055B2 (ja) | 2006-01-05 |
| US6987402B2 (en) | 2006-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6119181A (en) | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures | |
| JP2004304583A (ja) | 非同期モードで動作する可逆論理素子 | |
| US6513077B2 (en) | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures | |
| JP3961028B2 (ja) | データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等） | |
| Fujii et al. | A dynamically reconfigurable logic engine with a multi-context/multi-mode unified-cell architecture | |
| US20020143505A1 (en) | Implementing a finite state machine using concurrent finite state machines with delayed communications and no shared control signals | |
| US20020038414A1 (en) | Address generator for local system memory in reconfigurable logic chip | |
| JP2002312223A5 (ja) | ||
| US7350054B2 (en) | Processor having array of processing elements whose individual operations and mutual connections are variable | |
| ATE295975T1 (de) | Prozessor mit mehreren rechenwerken | |
| WO1987001485A1 (en) | A data processing device | |
| Konishi et al. | PCA-1: A fully asynchronous, self-reconfigurable LSI | |
| CN117195989A (zh) | 向量处理器、神经网络加速器、芯片及电子设备 | |
| JP2008512762A (ja) | Ｓｉｍｄプロセッサアーキテクチャにおける相互接続 | |
| JP2006236106A (ja) | データ処理装置及びデータ処理方法 | |
| JP3992702B2 (ja) | 非同期回路設計に使用可能なプログラマブルロジックブロック | |
| Tang et al. | General design of reversible sequential machines based on reversible logic elements | |
| KR100406139B1 (ko) | 대칭 및 비대칭키 암호 연산 처리 시스템 및 그 처리 방법 | |
| Yang et al. | The smallest ARIA module with 16-bit architecture | |
| CN100531043C (zh) | 时钟脉冲信号频率控制方法及应用该方法的网络交换器 | |
| CN211809439U (zh) | 端口扩展电路、电动汽车 | |
| CN112751663B (zh) | 一种数据加密方法和装置 | |
| JPS63245568A (ja) | 画像変換装置 | |
| US6985917B2 (en) | Configurable calculating unit | |
| Batish et al. | POWER, AREA AND DELAY BASED COMPARATIVE ANALYSIS OF DIFFERENT FULL ADDERS BASED ON REVERSIBLE LOGIC |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3731055 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |