JP2004296685A

JP2004296685A - Process for fabricating ferroelectric capacitor

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Publication number: JP2004296685A
Application number: JP2003085788A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山; Eiji Natori; 栄治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2004-10-21
Anticipated expiration: 2023-03-26
Also published as: JP4224684B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a process for fabricating a ferroelectric capacitor including a ferroelectric layer having good hysteresis characteristics. <P>SOLUTION: The process for fabricating a ferroelectric capacitor comprises steps for forming a lower electrode 12 on a substrate 10, forming an insulating layer 72 on the lower electrode 12, forming an opening part 20 where the bottom face of the insulating layer 72 is the upper surface 12x of the lower electrode 12, performing liquid repellent treatment at least on the upper surface 72x of the insulating layer 72 to impart liquid repellence against a solution containing a ferroelectric material, forming a ferroelectric layer 14 by coating the opening part 20 with that solution and then removing solvent in that solution and crystallizing the ferroelectric material, and forming an upper electrode 16 on the ferroelectric layer 14. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタの製造方法に関する。
【０００２】
【背景技術】
強誘電体メモリは、キャパシタ絶縁層に強誘電体層を用いたＲＡＭであり、高速な読出し、書き込みができるＲＡＭとして注目されている。
【０００３】
強誘電体キャパシタからなるメモリセルにおいて、強誘電体層の性質は、ヒステリシス特性を決定する上で重要な役割を有する。このため、強誘電体キャパシタの製造工程において、強誘電体層に加わる影響を最小限にすることが望ましい。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、良好なヒステリシス特性を有する強誘電体層を含む、強誘電体キャパシタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明の強誘電体キャパシタの製造方法は、
基体の上に、下部電極を形成し、
前記下部電極の上に、絶縁層を形成し、
前記絶縁層に、底面が前記下部電極の上面からなる開口部を形成し、
少なくとも前記絶縁層の上面に撥液処理を施して、強誘電体材料を含む溶液に対する撥液性を該上面に付与し、
前記開口部に前記溶液を塗布した後、該溶液中の溶媒を除去して、前記強誘電体材料を結晶化させることにより、強誘電体層を形成し、
前記強誘電体層の上に、上部電極を形成すること、を含む。
【０００６】
上記（１）の強誘電体キャパシタの製造方法によれば、少なくとも前記絶縁層の上面に、撥液処理を施して、強誘電体材料を含む溶液に対する撥液性を該上面に付与する。次いで、前記開口部に前記溶液を塗布することにより、前記強誘電体層を形成する。これにより、ＣＭＰ法（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｍｅｎｔ）やドライエッチングの工程を経ることなく、前記強誘電体層を形成することができる。これにより、ＣＭＰ法やドライエッチングによって前記強誘電体層にダメージが加わるのを防止することができる。その結果、良好な膜質を有する強誘電体層を低コストで得ることができるため、ヒステリシス特性が良好な、強誘電体キャパシタからなるメモリセルを生産性良く得ることができる。
【０００７】
また、前記強誘電体層が形成された時点で、該強誘電体層の側面は、前記絶縁層によって保護されている。これにより、前記強誘電体層の形成工程以降の製造プロセスにおいて、前記強誘電体層の表面が、例えばプラズマ処理やＣＭＰ法等の処理に直接さらされるのを防止することができる。その結果、前記強誘電体層の膜質を良好に保つことができるため、ヒステリシス特性等がより良好な、強誘電体キャパシタからなるメモリセルを製造することができる。
【０００８】
また、前記撥液処理を、さらに、前記開口部の側面、または前記開口部の側面および底面に対して行なうことができる。この場合、特に溶媒を乾燥させた後の強誘電体層の平坦性を向上させることができる。
【０００９】
また、この場合、前記開口部を形成した後、前記撥液処理を行なう前に、該開口部の側面にバリア層を形成することができる。これにより、前記強誘電体層の側面が前記バリア層によって保護されているため、以降の製造プロセスにおいて前記強誘電体層にダメージが加わるのを防止することができる。その結果、前記強誘電体層の膜質を良好に保つことができるため、より良好なヒステリシス特性を有する強誘電体メモリ装置を製造することができる。
【００１０】
加えて、前記強誘電体層が形成される前に前記バリア層が形成される。このため、前記バリア層を例えばスパッタ法によって成膜する場合、前記バリア層の成膜時のスパッタ工程によって前記強誘電体層にダメージが加わることはない。これにより、より良好な膜質を有する強誘電体層を得ることができる。その結果、より良好なヒステリシス特性を有する、強誘電体キャパシタからなるメモリセルを得ることができる。
【００１１】
（２）また、本発明の強誘電体キャパシタの製造方法は、
基体の上に、下部電極およびハードマスクの積層体を形成し、
前記積層体の上に絶縁層を形成した後、前記積層体の上面と前記絶縁層の上面とが一致するようにエッチングを行ない、
前記ハードマスクを除去することにより、前記絶縁層に、底面が前記下部電極の上面からなる開口部を形成し、
少なくとも前記絶縁層の上面に撥液処理を施して、強誘電体材料を含む溶液に対する撥液性を該上面に付与し、
前記開口部に前記溶液を塗布した後、該溶液中の溶媒を除去して、前記強誘電体材料を結晶化させることにより、強誘電体層を形成し、
前記強誘電体層の上に、上部電極を形成すること、を含む。
【００１２】
本願において、「ハードマスク」とは、無機化合物からなるマスクのことをいい、一般的なフォトリソグラフィ工程において用いられる有機化合物からなるレジストマスクとは異なるものである。
【００１３】
上記（２）の強誘電体キャパシタの製造方法によれば、上記（１）の強誘電体キャパシタの製造方法と同様の作用効果を有する。さらに、上記（２）の強誘電体キャパシタの製造方法によって形成された強誘電体キャパシタは、前記強誘電体層のうち前記上部電極と接している部分全てがキャパシタ絶縁層として機能するため、キャパシタの容量をより大きくすることができる。
【００１４】
この場合、前記撥液処理を、さらに、前記開口部の側面、または前記開口部の側面および底面に対して行なうことができる。
【００１５】
また、この場合、前記積層体を形成した後、前記絶縁層を形成する前に、該積層体の側面にバリア層を形成することができる。これにより、上記（１）の欄で示した理由と同様の理由により、より良好なヒステリシス特性を有する、強誘電体キャパシタからなるメモリセルを得ることができる。
【００１６】
さらに、この場合、前記ハードマスクの膜厚は、前記強誘電体層の膜厚以上であることができる。これにより、前記強誘電体層を所望の膜厚に形成することができる。
【００１７】
ここで、毛細管現象を利用してノズル内部に前記溶液を上昇させた後、前記開口部に対して該溶液を吐出することができる。これにより、前記開口部のみに前記溶液を塗布することができるため、前記溶液の節約が可能である。このため、製造コストの低減を図ることができる。また、前記撥液処理を、さらに、前記開口部の側面および底面に対して行なう場合であっても、前記開口部のみに前記溶液を確実に塗布することができる。これにより、前記開口部のみに前記強誘電体層を形成することができる。また、溶媒乾燥後の強誘電体層の平坦性を向上させることができる。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１９】
まず、本発明により形成することができるメモリセルアレイを含む強誘電体メモリ装置の一例について説明する。
【００２０】
［第１の実施の形態］
（構造）
図１は、本発明の第１の実施の形態の強誘電体メモリ装置を模式的に示す平面図である。強誘電体メモリ装置１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。周辺回路部２００は、図１に示すように、メモリセルアレイに含まれる各メモリセルに対して選択的に情報の書き込みもしくは読み出しを行なうための各種回路を含む。前記各種回路としては、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。周辺回路２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを含むことができる。
【００２１】
次に、メモリセルアレイ１００について、図２（ａ）および図２（ｂ）を用いて説明する。図２（ａ）は、図１のＡ−Ａ線に沿ってメモリセルアレイ１００の一部を模式的に示す断面図である。図２（ｂ）は、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。
【００２２】
図２（ａ）および図２（ｂ）には、メモリセルアレイ１００のうち２つのメモリセル（強誘電体キャパシタ）１１０が示されている。
【００２３】
メモリセルアレイ１００は、図２（ｂ）に示すように、行選択のための下部電極（ワード線）と、列選択のための上部電極（ビット線）とが直交するように形成される。なお、下部電極１２がビット線、上部電極１６がワード線でもよい。また、図２（ａ）に示すように、下部電極１２と上部電極１６との間には、強誘電体層１４が形成されている。
【００２４】
（製造方法）
次に、本実施の形態の強誘電体キャパシタ１１０の製造方法について、図２（ａ）〜図１０を参照しながら説明する。なお、図６（ａ），図７，図８および図９（ａ）は、図１に示すＡ−Ａ線に沿った断面に相当する断面を模式的に示す図である。また、図３〜図５，図６（ｂ），図９（ｂ）および図１０は、図１に示すＢ１００部分に相当する部分を模式的に示す拡大斜視図である。
【００２５】
１．下部電極１２の形成（図３および図４参照）
まず、図３に示すように、基体１０の上に、下部電極１２を形成するための導電層１２ａを形成する。ここで、基体１０は、例えばＭＯＳトランジスタなどの半導体素子が形成された領域を含む構造等、強誘電体メモリ装置の種類によって異なる構造を有する。
【００２６】
導電層１２ａの材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。導電層１２ａの材質としては、例えば、Ｉｒ，ＩｒＯ_２，Ｐｔ，ＲｕＯ_ｘ，ＳｒＲｕＯ_ｘ，ＬａＳｒＣｏＯ_ｘを挙げることができる。また、導電層１２ａは、単層または複数の層を積層したものを用いることができる。導電層１２ａの形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００２７】
次に、図３に示すように、導電層１２ａの上に、公知のフォトリソグラフィ工程によって、所定のパターンのレジストＲ１を形成する。本実施の形態においては、図３に示すように、ライン状のレジストＲ１を形成する場合を示す。
【００２８】
次いで、レジストＲ１をマスクとして導電層１２ａをエッチングすることにより、図４に示すように、下部電極１２を形成する。その後、レジストＲ１を除去する。
【００２９】
導電層１２ａのエッチング方法は、その材質によって適宜選択することができ、
例えば、ＲＩＥ、スパッタエッチング、プラズマエッチング等の方法を挙げることができる。例えば、導電層１２ａが膜厚２００ｎｍのＰｔ層からなる場合、ＩＣＰ等の高密度プラズマを用い、エッチングガスとして塩素とアルゴンの混合ガスを用いて、１．０Ｐａ以下の圧力で５００Ｗのバイアス電力にてドライエッチングを行なう。
【００３０】
２．絶縁層７２および開口部２０の形成（図５〜図６（ａ）および図６（ｂ）参照）
次いで、図５に示すように、例えばＣＶＤ法等の公知の方法によって絶縁層７２を形成する。続いて、図６（ａ）および図６（ｂ）に示すように、絶縁層７２に開口部２０を形成する。開口部２０には、後の工程において、強誘電体層１４が形成される。
【００３１】
ここで、絶縁層７２において、開口部２０の底面が下部電極１２の上面１２ｘとなるような位置および深さに開口部２０を形成する。なお、開口部２０は、少なくとも下部電極１２の上面１２ｘの上に形成されていればよく、下部電極１２の上面１２ｘ上の少なくとも一部に開口部２０が形成されていてもよい。ただし、後の工程において、この開口部２０には強誘電体層１４が形成されることから、強誘電体キャパシタ１１０の容量を大きくするためには、強誘電体層１４の断面積が大きいほうが望ましく、そのためには、開口部２０の底面の面積は大きいほうが望ましい。
【００３２】
開口部２０は、ＲＩＥなどを用いたドライエッチングにより形成することができる。また、絶縁層７２としては、例えば、酸化シリコン，窒化シリコン，酸化アルミニウム，酸化チタン等を用いることができるが、少なくとも開口部２０を形成するための加工が容易な材質からなることが望ましい。
【００３３】
なお、本実施の形態においては、開口部２０の平面形状が円形である場合について示したが、開口部２０の平面形状はこれに限定されるわけではなく、例えば矩形や楕円形等種々の形状に形成することができる。
【００３４】
次いで、必要に応じて、基体１０に対して７００℃で熱処理を行なう。これにより、下部電極１２の上面１２ｘにおいて原子を再結晶化させることができる。すなわち、この熱処理工程により、開口部２０を形成する際のエッチングにて生じた下部電極１２の表面の荒れを調整することができる。
【００３５】
３．撥液処理（図７および図８参照）
次いで、図７に示すように、少なくとも絶縁層７２の上面７２ｘに対して撥液処理を行なう。この撥液処理を経ることによって、絶縁層７２の上面７２ｘは、後述する工程において、強誘電体材料を含む溶液に対して撥液性を有する。一方、開口部２０の底面は、撥液処理がされないため、前記溶液に対して親液性を有する。
【００３６】
あるいは、図８に示すように、全面に撥液処理を施してもよい。すなわち、絶縁層７２の上面７２ｘならびに開口部２０の側面および底面に対して、撥液処理を施すことができる。
【００３７】
なお、図７および図８において、「×」で示した部分が、撥液処理を施す領域である。
【００３８】
具体的には、撥液処理としては、フッ素プラズマ処理および撥液膜の形成が挙げられる。以下、これらについて説明する。
【００３９】
（１）フッ素プラズマ処理
このフッ素プラズマ処理は、フッ素原子を含有する分子からなるガスを用いてプラズマ処理を行なうものである。例えばＩＣＰ方式のドライエッチング装置を使用し、ＩＣＰプラズマの出力を５００Ｗとし、バイアス出力を１０Ｗ程度として約６０秒間処理を行なうことにより、フッ素プラズマ処理を行なう。また、ダウンフロー式のように、バイアスをかけることなく処理を行なってもよい。エッチングガスとしては、フッ素原子を含むガスであればよく、例えばＣＨＦ_３やＣＦ_４のフロンガスが挙げられる。なお、ＩＣＰ方式のプラズマ処理のかわりに、ＨＤＰ（ｈｉｇｈｄｅｎｓｉｔｙｐｌａｓｍａ）プラズマを用いてもよい。
【００４０】
例えば、絶縁層７２が酸化シリコンからなる場合、フッ素プラズマ処理を用いた撥液処理により、絶縁層７２の表面において、Ｓｉ−Ｏ結合がＳｉ−Ｆ結合に変化する。すなわち、絶縁層７２の表面において、フッ素末端が表面に現れる。これにより、絶縁層７２の表面は、開口部２０の側壁も含めて強誘電体材料を含む溶液（例えば、ＳＢＴの溶剤として酢酸ブチル等の有機溶媒を用いた溶液）に対して撥液性を示す。一方、下部電極１２がＩｒ、Ｐｔ等の貴金属やその酸化物からなる場合、開口部２０の底面（下部電極１２の上面１２ｘ）は、前記撥液処理によって前記溶液との濡れ性に大きな影響を受けないため、前記撥液処理を行なった後でも前記溶液に対して親液性を保持する。このため、後の工程において、開口部２０の底面に前記溶液を塗布した場合でも、前記溶液との間に良好な濡れ性を保つことができるため、強誘電体層１４を容易に形成することができる。
【００４１】
（２）撥液膜の形成
撥液膜は、強誘電体材料を含む溶液に対して撥液性を有する。このような撥液膜としては、例えば、フッ素原子を含有する基を含むシランカップリング剤、テフロン（登録商標）、およびシリコーン樹脂等が挙げられる。このような撥液膜を、少なくとも絶縁層７２の上面７２ｘに形成することにより、撥液処理を行なうことができる。
【００４２】
４．強誘電体層１４の形成（図９（ａ）および図９（ｂ）参照）
次いで、図９（ａ）および図９（ｂ）に示すように、開口部２０に、強誘電体層１４を形成する。
【００４３】
強誘電体層１４は、強誘電体材料を含む溶液を開口部２０に塗布した後、該溶液を乾燥させて該溶液中の溶媒を除去し、前記強誘電体材料を結晶化させることによって得られる。
【００４４】
ここで、開口部２０においては、底面（下部電極１２の上面１２ｘ）のみが、前記溶液に対して親液性であるため、開口部２０の底面には前記溶液が濡れ広がる。一方、絶縁層７２の上面７２ｘは前記撥液処理が施されたため、前記溶液に対して撥液性を有する。このため、前記溶液は、絶縁層７２の上面７２ｘではじかれるので、絶縁層７２の上面７２ｘには前記溶液が塗布されない。ここで、絶縁層７２の上面７２ｘに局所的に前記溶液の液滴が残ったとしても、例えばＮ_２ガンを用いて気体を前記液滴に吹きつけることにより、前記液滴を容易に除去することができる。この場合、開口部２０内の溶液は除去されない。特に、開口部２０の側壁が撥液性をもつ場合、溶媒を除去した後の強誘電体層１４の表面の平坦性が向上する。
【００４５】
強誘電体層１４の塗布方法としては、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やＬＳＭＣＤ法を挙げることができる。あるいは、図２７および図２８に示す装置を用いて、毛細管現象を利用してノズル６６の内部に前記溶液を上昇させた後、該溶液を前記開口部２０に塗布することもできる。
【００４６】
図２７および図２８に示す塗工装置２０００は、ノズル６６と、ノズル６６の中央に設置されたスリット６０と、液槽６４とを含む。液槽６４には、強強誘電体材料を含む溶液６８が入っており、上部には蓋６１が形成されている。スリット６０の先端は、溶液６８に浸っている。また、ノズル６６は、スリット６０を軸として、上下（図２８に示す矢印Ｘの方向）に移動することができる。
【００４７】
この塗工装置２０００は、毛細管現象によってスリット６０内に溶液６８を導入して、スリット６０の先端６０ａから溶液６８を吐出する。具体的には、ノズル６６が上昇して溶液６８の表面に近づくにつれて、スリット６０内の液面が上昇する結果、スリット６０の先端６０ａから溶液６８が開口部２０に吐出される。また、基体１０は、ステージ６２の上に設置されている。ステージ６２を、図２８に示す矢印Ｙの方向に移動させることによって、溶液６８の吐出が進行する。
【００４８】
この塗工装置２０００を用いた溶液６８の吐出方法を、図２９（ａ）〜図２９（ｆ）に示す。
【００４９】
溶液６８の吐出前には、図２９（ａ）に示すように、スリット６０の先端６０ａは蓋部６１で覆われている。吐出開始時には、図２９（ｂ）に示すように、蓋部６１を矢印の方向に移動し、ノズル６６が上昇する。ノズル６６の上昇とともに、スリット６０内に溶液６８が流入する。次いで、図２９（ｃ）〜図２９（ｅ）に示すように、ステージ６２を矢印の方向に移動させて、開口部２０（図示せず）に溶液６８を吐出させる。次いで、図２９（ｆ）に示すように、ノズル６６を下降させることにより、溶液６８の吐出を終了させる。ここで、蓋部６１をスリット６０上に設置する。
【００５０】
この塗工装置２０００を用いることにより、開口部２０のみに溶液６８を塗布することができるため、溶液６８の節約が可能である。このため、製造コストの低減を図ることができる。
【００５１】
また、この塗工装置２０００を用いることにより、図８に示すように、絶縁層７２の上面７２ｘならびに開口部２０の側面および底面にすべて撥液処理を行なった場合においても、開口部２０のみに溶液６８を塗布することができる。これにより、開口部２０のみに強誘電体層１４を形成することができ、溶媒を乾燥させた後の強誘電体層１４を特に平坦性良く形成することができる。
【００５２】
強誘電体層１４を形成するための結晶化は、公知の方法を用いることができる。例えば、前記溶液を開口部２０に塗布し、次いで熱処理により該溶液中の溶媒を除去し、ランプアニールや酸化炉を用いて、前記強誘電体材料の結晶化を行なうことができる。
【００５３】
強誘電体層１４の材質としては、強誘電性を示してキャパシタ絶縁層として使用できるのであれば、その組成は任意のものを適用することができる。このような強誘電体層１４としては、例えばＰＺＴ（ＰｂＺｒ_ｚＴｉ_１−ｚＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属、あるいはシリケート系の材料を添加したもの等を用いることができる。
【００５４】
５．上部電極１６の形成（図１０参照）
次に、強誘電体層１４の上に、上部電極１６を形成するための導電層１６ａを形成する。導電層１６ａの材質は、前述した導電層１２ａと同様のものを適用することができる。次いで、導電層１６ａの上に、公知のフォトリソグラフィ工程によって、所定のパターンのレジストＲ２を形成する。本実施の形態においては、図１０に示すように、ライン状であり、かつ下部電極１２と交差するレジストＲ２を形成する場合について説明する。
【００５５】
まず、レジストＲ２をマスクとして導電層１６ａをエッチングすることにより、図２（ａ）および図２（ｂ）に示すように、上部電極１６を形成する。この上部電極１６は、図２（ｂ）に示すように、下部電極１２と交差している。その後、レジストＲ２を除去する。導電層１６ａのエッチング方法は、その材質によって適宜選択することができる。具体的には、導電層１２ａをエッチングする方法と同様の方法を用いることができる。
【００５６】
以上の工程により、強誘電体キャパシタ１１０を含むメモリセルアレイ１００を形成することができる。次いで、公知の方法により、保護層（図示せず）を形成し、必要に応じて保護層を平坦化する。
【００５７】
（特徴）
まず、本実施の形態の強誘電体キャパシタの製造方法の特徴について説明する前に、一般的な強誘電体キャパシタの製造方法について説明する。
【００５８】
１．一般的な強誘電体キャパシタの製造方法
一般に、強誘電体キャパシタにおいて、強誘電体層の表面がプラズマ処理にさらされると、膜質が劣化し、その結果、強誘電体キャパシタのヒステリシス特性が劣化することがある。特に、強誘電体層の断面積が小さいほど、ヒステリシス特性に大きな影響を及ぼす。
【００５９】
また、一般に、強誘電体層の側面が露出していると、層間絶縁層成膜の際に発生する水素によって、膜質が劣化するおそれがある。
【００６０】
さらに、強誘電体層のパターンを、あらかじめホールまたは溝に形成し、そこに強誘電体層を埋め込んだ後、ＣＭＰ法にて強誘電体層を平坦化する技術が知られている。しかしながら、この場合、ＣＭＰ法に用いるスラリー中の不純物や溶媒によって強誘電体層の膜質が変化したり、ＣＭＰ法によって強誘電体層に物理的なダメージが加わったりして、強誘電体キャパシタのヒステリシス特性が劣化することがある。また、ＣＭＰ法は、制御が難しい技術であるため、スループットや歩留まりが低い場合がある。
【００６１】
２．これに対して、本実施の形態の強誘電体キャパシタの製造方法によれば、少なくとも絶縁層７２の上面７２ａに、撥液処理を施して、強誘電体材料を含む溶液に対する撥液性を上面７２ａに付与する。次いで、開口部２０に前記溶液を塗布することにより強誘電体層１４を形成する。これにより、ＣＭＰ法（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｍｅｎｔ）やドライエッチングの工程を経ることなく、強誘電体層１４を形成することができる。これにより、ＣＭＰ法やドライエッチングによって強誘電体層１４にダメージが加わるのを防止することができる。その結果、良好な膜質を有する強誘電体層１４を得ることができるため、ヒステリシス特性が良好な強誘電体キャパシタを低コストで得ることができる。
【００６２】
また、強誘電体層１４が形成された時点で、強誘電体層１４の側面は、絶縁層７２によって保護されている。これにより、強誘電体層１４の形成工程以降の製造プロセスにおいて、強誘電体層１４の表面が、例えばプラズマ処理やＣＭＰ法等の処理に直接さらされるのを防止することができる。その結果、強誘電体層１４の膜質を良好に保つことができるため、ヒステリシス特性等がより良好な、強誘電体キャパシタからなるメモリセルを製造することができる。
【００６３】
［第２の実施の形態］
本実施の形態の強誘電体メモリ装置は、メモリセルアレイ１００を構成するメモリセル（強誘電体キャパシタ２１０；図２（ａ）参照）の構造を除いて、第１の実施の形態の強誘電体メモリ装置１０００（図１参照）と同様の構成を有する。よって、本実施の形態においては、強誘電体キャパシタ２１０についてのみ説明し、第１の実施の形態の強誘電体キャパシタ１１０と同様の構成要素については、同じ符号を付して詳しい説明を省略する。
【００６４】
図１１（ａ）は、本発明の第２の実施の形態のメモリセルアレイ１００の一部を模式的に示す断面図であり、図１１（ｂ）は、本実施の形態において、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。
【００６５】
図１１（ａ）および図１１（ｂ）には、２つの強誘電体キャパシタ２１０が示されている。
【００６６】
強誘電体キャパシタ２１０は、強誘電体層１４の側面にバリア層３０が形成されている点以外は、第１の実施の形態の強誘電体キャパシタ１１０とは同様の構成を有する。
【００６７】
次に、本実施の形態の強誘電体キャパシタ２１０の製造方法について、図１１〜図１３を参照しながら説明する。なお、図１１（ａ），図１２（ａ）および図１３（ａ）は、図１に示すＡ−Ａ線に沿った断面に相当する断面を模式的に示す図である。また、図１１（ｂ），図１２（ｂ）および図１３（ｂ）は、図１に示すＢ１００部分に相当する部分を模式的に示す拡大斜視図である。
【００６８】
まず、前述した第１の実施の形態の強誘電体キャパシタ１１０の製造方法において、開口部２０を形成した後（図６（ａ）および図６（ｂ）参照）、バリア層３０ａを成膜する。バリア層３０ａとしては、例えば水素バリア層または拡散バリア層が挙げられる。水素バリア層の材質としては、後の工程によって形成される強誘電体層１４が水素によって還元されるのを防ぐことができる材質であれば特に限定されず、例えば、酸化アルミニウム、酸化チタン、酸化マグネシウムを挙げることができる。水素バリア層の成膜方法としては、スパッタ法、ＣＶＤ法、レーザアブレーション法を挙げることができる。
【００６９】
拡散バリア層は、絶縁層７２が例えば酸化シリコンからなり、強誘電体層１４が例えばＰＺＴ（ＰｂＺｒ_ｚＴｉ_１−ｚＯ_３）からなる場合、強誘電体層１４と絶縁層７２とが直接接触するのを防止することにより、強誘電体層１４中の鉛と絶縁層７２中の酸化シリコンとが反応して、鉛ガラスが形成されるのを防止する機能を有する。この場合、拡散バリア層は、酸化アルミニウム、酸化チタン、酸化マグネシウムなどから形成することができる。
【００７０】
次いで、バリア層３０ａをエッチバックし、図１３（ａ）および図１３（ｂ）に示すように、開口部２０の側面にバリア層３０を形成する。
【００７１】
次いで、第１の実施の形態と同様の方法にて、強誘電体層１４および上部電極１６を形成する。これにより、強誘電体キャパシタ２１０が得られる（図１１（ａ）および図１１（ｂ）参照）。
【００７２】
本実施の形態の強誘電体キャパシタ２１０およびその製造方法によれば、第１の実施の形態の強誘電体キャパシタ１１０およびその製造方法と同様の作用効果を有する。
【００７３】
さらに、本実施の形態によれば、強誘電体層１４の側面がバリア層３０によって保護されているため、以降の製造プロセスにおいてダメージを受けることなく、強誘電体キャパシタを製造することができる。
【００７４】
加えて、本実施の形態によれば、強誘電体層１４が形成される前にバリア層３０が形成される。このため、例えばバリア層３０をスパッタ法によって成膜する場合、バリア層３０の成膜時のスパッタ工程によって強誘電体層１４にダメージが加わることはない。これにより、より良好な膜質を有する強誘電体層１４を得ることができる。その結果、より良好なヒステリシス特性を有する、強誘電体キャパシタからなるメモリセルを得ることができる。
【００７５】
［第３の実施の形態］
本実施の形態の強誘電体メモリ装置は、メモリセルアレイ１００を構成するメモリセル（強誘電体キャパシタ３１０；図１４（ａ）参照）の構造を除いて、第１の実施の形態の強誘電体メモリ装置１０００（図１参照）と同様の構成を有する。よって、本実施の形態においては、強誘電体キャパシタ３１０についてのみ説明し、第１の実施の形態の強誘電体キャパシタ１１０と同様の構成要素については、同じ符号を付して詳しい説明を省略する。
【００７６】
図１４（ａ）は、本発明の第３の実施の形態のメモリセルアレイ１００の一部を模式的に示す断面図であり、図１４（ｂ）は、本実施の形態において、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。
【００７７】
図１４（ａ）および図１４（ｂ）には、２つの強誘電体キャパシタ３１０が示されている。
【００７８】
強誘電体キャパシタ３１０は、強誘電体層２４が下部電極１２と同じ平面形状を有している点以外は、第１の実施の形態の強誘電体キャパシタ１１０と同様の構成を有する。
【００７９】
次に、本実施の形態の強誘電体キャパシタ３１０の製造方法について、図１４〜図２１を参照しながら説明する。なお、図１５〜図２１は、図１に示すＢ１００部分に相当する部分を模式的に示す拡大斜視図である。
【００８０】
本実施の形態の強誘電体キャパシタ３１０の製造方法においては、強誘電体層２４を形成するための開口部１２０を形成するために、ハードマスク４０を用いる点で、第１および第２の実施の形態の強誘電体キャパシタ１１０，２１０の製造方法と異なる。
【００８１】
１．ハードマスク４０および下部電極１２の形成（図１５〜図１８参照）
まず、図１５に示すように、基体１０の上に、下部電極１２を形成するための導電層１２ａを形成する。本実施の形態においては、導電層１２ａとして、例えばＰｔ層と酸化チタン層との積層体を用いた場合について説明する。
【００８２】
次いで、導電層１２ａの上に、ハードマスク４０ａを形成する。ハードマスク４０ａは、単層でもよいし、あるいは複数の層の積層体であってもよい。ただし、ハードマスクを除去する工程（図２０参照）において、ハードマスク４０ａを構成する最下層（本実施の形態ではＴＥＯＳ層４２（図１９参照）；ハードマスク４０ａが単層の場合はその層）が、絶縁層８２（図２０参照）と異なるエッチングレートを有していればよい。
【００８３】
また、ハードマスク４０ａの材質としては、絶縁層８２と異なるエッチングレートを有していれば特に限定されず、絶縁層８２が酸化シリコンの場合、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、およびタングステンが例示できる。
【００８４】
本実施の形態においては、ハードマスク４０ａが、ＴＥＯＳ層４２ａと窒化チタン層４４ａとの積層体からなる場合について説明する。このように、ハードマスク４０ａが２層からなる場合、ハードマスク４０ａの下層（ＴＥＯＳ層４２ａ）を、強誘電体層２４（図１４（ａ）参照）の膜厚以上に形成する。これにより、強誘電体層２４を所望の膜厚に形成することができる。
【００８５】
次に、図３に示すように、ハードマスク４０ａの上に、公知のフォトリソグラフィ工程によって、所定のパターンのレジストＲ３を形成する。本実施の形態においては、図３に示すように、ライン状のレジストＲ３を形成する場合を示す。
【００８６】
次いで、レジストＲ３をマスクとして、ハードマスク４０ａの積層体をエッチングすることにより、図１６に示すように、ライン状のハードマスク４０を形成する。その後、レジストＲ３を除去する。
【００８７】
ハードマスク４０ａのエッチング方法は、第１の実施の形態にて導電層１２ａのエッチング方法にて例示した方法を用いることができる。本実施の形態においては、窒化チタン層４４ａのパターニングには、ＩＣＰプラズマを用い、エッチングガスとして塩素を用いる。また、ＴＥＯＳ層４２ａのエッチングには、ＲＩＥを用い、エッチングガスとしてＣＨＦ_３／Ｏ_２でドライエッチングを行なう。
【００８８】
次いで、ハードマスク４０をマスクとして、導電層１２ａをパターニングして、下部電極１２を形成する（図１７参照）。導電層１２ａをパターニングする方法としては、第１の実施の形態にて導電層１２ａのエッチング方法にて例示した方法を用いることができる。本実施の形態においては、例えば、導電層１２ａが膜厚２００ｎｍのＰｔ層と膜厚４０ｎｍの酸化チタン層との積層体からなる場合、ＩＣＰ等の高密度プラズマを用い、エッチングガスとして塩素と酸素の混合ガス（酸素濃度が４０％以上）を用いて、１．０Ｐａ以下の圧力で５００Ｗのバイアス電力にてドライエッチングを行なうことができる。この場合、窒化チタン層４４ａと下部電極１２を構成するＰｔ層との選択比は７以上であるため、窒化チタン層４４ａは下部電極１２に対して良好なエッチング耐性を有する。
【００８９】
２．絶縁層８２の形成（図１８および図１９参照）
次に、図１８に示すように、必要に応じて窒化チタン層４４を除去する。窒化チタン層４４を除去する方法としては、例えばアンモニア過水を用いたウエット処理でもよいし、ドライエッチングにおいて塩素ガスを用いて反応性を高めた条件で行なってもよい。なお、この工程において、窒化チタン層４４を除去せずに、次の工程に進んでもよい。
【００９０】
次いで、絶縁層（図示せず）を成膜後、ＣＭＰなどの平坦化方法により、絶縁層の上面を平坦化する。これにより、図１９に示すように、絶縁層８２を形成する。ここで、少なくとも下部電極１２上に、後の工程にて形成する強誘電体層２４（図２１参照）の膜厚以上のハードマスク（ＴＥＯＳ層４２）を残存させる。また、絶縁層８２としては、前述の第１の実施の形態で示した絶縁層７２と同様の材質を用いることができる。本実施の形態では、絶縁層８２が酸化シリコンからなる場合について説明する。
【００９１】
本実施の形態においては、前記絶縁層の平坦化において、エッチバックまたはＣＭＰ法によって、下部電極１２上のＴＥＯＳ層４２が、強誘電体層２４（図２１参照）の膜厚以上になるようにする。具体的には、ＨＦを用いたウエットエッチングにより、ＴＥＯＳ層４２の上面が露出するようにする。
【００９２】
３．開口部１２０の形成（図２０参照）
次いで、図２０に示すように、ハードマスク（ＴＥＯＳ層４２）のみを選択的に除去することにより、開口部１２０を形成する。したがって、この開口部１２０は、下部電極１２の上に形成される。本実施の形態では、絶縁層８２およびハードマスク（ＴＥＯＳ層）４２がいずれも酸化シリコンからなる場合について示しているが、それぞれの成膜条件を変更することで、ＨＦに対するウエットエッチングのレートを変えることができる。
【００９３】
また、ＴＥＯＳ層４２と窒化チタン４４との積層体からなるハードマスク４０（図１６参照）のかわりに、窒化チタン単層からなるハードマスク（図示せず）を使用する場合、このハードマスクのエッチングは、ドライエッチングでもよいし、ウエットエッチングでもよい。好ましくは、下部電極１２の表面に物理的なダメージが加わらないように、下部電極１２が露出する段階では、ウエットエッチングを行なうのが好ましい。
【００９４】
また、この工程の後、必要に応じて熱処理を行なうことにより、下部電極１２の上面１２ｘにおける電極構成材料の結晶性を回復させることができる。この熱処理は、ドライエッチングによりハードマスクを除去した場合に特に有効である。なぜなら、下部電極１２の上面１２ｘにおける電極構成材料の結晶性は、後の工程で形成される強誘電体層２４の結晶性に影響を及ぼすからである。
【００９５】
４．撥液処理および強誘電体層２４の形成（図２１参照）
次いで、第１の実施の形態で説明した方法と同様の方法にて、撥液処理を行なう（図示せず）。続いて、第１の実施の形態で強誘電体層１４を形成する方法と同様の方法にて、開口部１２０に強誘電体層２４を形成する。強誘電体層２４の材質は、前述の第１の実施の形態にて示した強誘電体層１４の材質と同様のものを用いることができる。
５．上部電極１６の形成（図１４参照）
次いで、第１の実施の形態と同様の方法にて、上部電極１６を形成する。以上の工程により、強誘電体キャパシタ３１０が得られる（図１４参照）。
【００９６】
本実施の形態の強誘電体キャパシタ３１０およびその製造方法によれば、第１の実施の形態の強誘電体キャパシタ１１０およびその製造方法と同様の作用効果を有する。
【００９７】
さらに、本実施の形態の製造方法によって形成された強誘電体キャパシタによれば、強誘電体層２４のうち上部電極１６と接している部分がキャパシタ絶縁層として機能するため、キャパシタの容量をより大きくすることができる。
【００９８】
加えて、本実施の形態によれば、強誘電体層２４は、ハードマスク４２のみを選択的に除去することによって形成された開口部１２０に形成される。このため、開口部２０を形成するためのマスクが不要である。これにより、強誘電体層２４をパターニングにて形成する一般的な製造方法と比較して、マスクの位置ずれを考慮する必要がないため、強誘電体キャパシタを微細化し高集積化することができる。
【００９９】
［第４の実施の形態］
本実施の形態の強誘電体メモリ装置は、メモリセルアレイ１００を構成するメモリセル（強誘電体メモリ４１０；図２２（ａ）参照）の構造を除いて、第１の実施の形態の強誘電体メモリ装置１０００（図１参照）と同様の構成を有する。よって、本実施の形態においては、強誘電体キャパシタ４１０についてのみ説明し、第３の実施の形態の強誘電体キャパシタ３１０と同様の構成要素については、同じ符号を付して詳しい説明を省略する。
【０１００】
図２２（ａ）は、本発明の第４の実施の形態のメモリセルアレイ１００の一部を模式的に示す断面図であり、図２２（ｂ）は、本実施の形態において、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。
【０１０１】
図２２（ａ）および図２２（ｂ）には、強誘電体キャパシタ４１０が示されている。
【０１０２】
強誘電体キャパシタ４１０は、強誘電体層２４の側面にバリア層１３０が形成されている点以外は、第３の実施の形態の強誘電体キャパシタ３１０と同様の構成を有する。
【０１０３】
次に、本実施の形態の強誘電体キャパシタ４１０の製造方法について、図２３〜図２６を参照しながら説明する。なお、図２３〜図２６は、図１に示すＢ１００部分に相当する部分を模式的に示す拡大斜視図である。
【０１０４】
まず、前述した第３の実施の形態の強誘電体キャパシタ３１０の製造方法において、下部電極１２とハードマスク４２との積層体を形成した後（図１８参照）、図２３に示すように、バリア層１３０ａを成膜する。バリア層１３０ａとしては、第２の実施の形態のバリア層３０と同様の材質を用いることができる。
【０１０５】
次いで、バリア層１３０ａをエッチバックし、図２４に示すように、下部電極１２の側面およびハードマスク４２の側面に、バリア層１３０を形成する。
【０１０６】
次いで、第３の実施の形態と同様の方法にて、絶縁層８２を形成し（図２４参照）、ハードマスク４２のみを選択的に除去して開口部２２０を形成した後（図２５参照）、強誘電体層２４（図２６参照）および上部電極１６を形成する。これにより、強誘電体キャパシタ４１０が得られる（図２２（ａ）および図２２（ｂ）参照）。
【０１０７】
本実施の形態の強誘電体キャパシタ４１０およびその製造方法によれば、第３の実施の形態の強誘電体キャパシタ３１０およびその製造方法と同様の作用効果を有する。
【０１０８】
さらに、本実施の形態によれば、強誘電体層２４の側面がバリア層１３０によって保護されているため、以降の製造プロセスにおいてダメージを受けることなく、強誘電体キャパシタを製造することができる。
【０１０９】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【０１１０】
例えば、上記実施の形態では、強誘電体メモリセルがクロスポイント型のメモリセルである場合について示したが、本発明を適用することができるメモリセルの形態はこれに限定されるわけではなく、例えばスタック型やプレーナ型のメモリセルにも本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の強誘電体メモリ装置を模式的に示す平面図である。
【図２】図２（ａ）は、図１に示すメモリセルアレイのＡ−Ａ線に沿った断面を模式的に示す図であり、図２（ｂ）は、図１に示すメモリセルアレイのＢ１００部分を拡大して模式的に示す斜視図である。
【図３】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図４】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図５】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図６】図６（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図６（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図７】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図である。
【図８】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図である。
【図９】図９（ａ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図９（ｂ）は、図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１０】図２（ａ）および図２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１１】図１１（ａ）は、本発明の第２の実施の形態の強誘電体キャパシタを模式的に示す断面図であり、図１１（ｂ）は、図１１（ａ）に示す強誘電体キャパシタを模式的に示す斜視図である。
【図１２】図１２（ａ）は、図１１（ａ）および図１１（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１２（ｂ）は、図１２（ａ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１３】図１３（ａ）は、図１１（ａ）および図１１（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す断面図であり、図１３（ｂ）は、図１３（ａ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１４】図１４（ａ）は、本発明の第３の実施の形態の強誘電体キャパシタを模式的に示す断面図であり、図１４（ｂ）は、図１４（ａ）に示す強誘電体キャパシタを模式的に示す斜視図である。
【図１５】図１４（ａ）および図１４（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１６】図１４（ａ）および図１４（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１７】図１４（ａ）および図１４（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１８】図１４（ａ）および図１４（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図１９】図１４（ａ）および図１４（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２０】図１４（ａ）および図１４（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２１】図１４（ａ）および図１４（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２２】図２２（ａ）は、本発明の第３の実施の形態の強誘電体キャパシタを模式的に示す断面図であり、図２２（ｂ）は、図２２（ａ）に示す強誘電体キャパシタを模式的に示す斜視図である。
【図２３】図２２（ａ）および図２２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２４】図２２（ａ）および図２２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２５】図２２（ａ）および図２２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２６】図２２（ａ）および図２２（ｂ）に示す強誘電体キャパシタの一製造工程を模式的に示す斜視図である。
【図２７】毛細管現象を利用してノズル内部に、強誘電体材料を含む溶液を上昇させた後、該溶液を吐出するための装置の一例を示す斜視図である。
【図２８】図２７に示すノズル部分の拡大模式図である。
【図２９】図２９（ａ）〜図２９（ｆ）は、図２７に示す装置を用いて、強誘電体材料を含む溶液を塗布する工程を説明する図である。
【符号の説明】
１０基体、１２下部電極、１２ａ，１６ａ導電層、１２ｘ下部電極の上面、１４，２４強誘電体層、１６上部電極、２０，１２０，２２０開口部、３０，３０ａ，１３０，１３０ａバリア層、４０ハードマスク、４２，４２ａＴＥＯＳ層、４４，４４ａ窒化チタン層、５０第１駆動回路、５２第２駆動回路、６０スリット、６０ａスリットの先端、６１蓋部、６２ステージ、６４液槽、６６ノズル、６８強誘電体材料を含む溶液、７２，７２ａ，８２，９２絶縁層、１００メモリセルアレイ、１１０，２１０，３１０，４１０強誘電体キャパシタ、２００周辺回路部、１０００強誘電体メモリ装置、２０００塗工装置、Ｒ１，Ｒ２，Ｒ３レジスト[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a ferroelectric capacitor.
[0002]
[Background Art]
A ferroelectric memory is a RAM using a ferroelectric layer as a capacitor insulating layer, and has attracted attention as a RAM capable of high-speed reading and writing.
[0003]
In a memory cell including a ferroelectric capacitor, the property of the ferroelectric layer plays an important role in determining hysteresis characteristics. Therefore, it is desirable to minimize the influence on the ferroelectric layer in the manufacturing process of the ferroelectric capacitor.
[0004]
[Problems to be solved by the invention]
An object of the present invention is to provide a method of manufacturing a ferroelectric capacitor including a ferroelectric layer having good hysteresis characteristics.
[0005]
[Means for Solving the Problems]
(1) The method for manufacturing a ferroelectric capacitor of the present invention comprises:
Form a lower electrode on the base,
Forming an insulating layer on the lower electrode;
In the insulating layer, an opening having a bottom surface formed of the top surface of the lower electrode is formed,
A lyophobic treatment is performed on at least the upper surface of the insulating layer to impart lyophobicity to a solution containing a ferroelectric material to the upper surface,
After applying the solution to the opening, the solvent in the solution is removed, and the ferroelectric material is crystallized to form a ferroelectric layer,
Forming an upper electrode on the ferroelectric layer.
[0006]
According to the method for manufacturing a ferroelectric capacitor of (1) above, at least the upper surface of the insulating layer is subjected to a liquid-repellent treatment to impart liquid repellency to a solution containing a ferroelectric material. Next, the solution is applied to the opening to form the ferroelectric layer. Thereby, the ferroelectric layer can be formed without going through a CMP method (chemical mechanical polishing) or a dry etching process. Thereby, it is possible to prevent the ferroelectric layer from being damaged by a CMP method or dry etching. As a result, a ferroelectric layer having good film quality can be obtained at low cost, and a memory cell made of a ferroelectric capacitor having good hysteresis characteristics can be obtained with high productivity.
[0007]
Further, when the ferroelectric layer is formed, a side surface of the ferroelectric layer is protected by the insulating layer. This can prevent the surface of the ferroelectric layer from being directly exposed to a process such as a plasma process or a CMP method in a manufacturing process after the step of forming the ferroelectric layer. As a result, the film quality of the ferroelectric layer can be kept good, so that a memory cell made of a ferroelectric capacitor having better hysteresis characteristics and the like can be manufactured.
[0008]
Further, the liquid repellent treatment may be further performed on the side surface of the opening, or the side surface and the bottom surface of the opening. In this case, particularly, the flatness of the ferroelectric layer after the solvent is dried can be improved.
[0009]
In this case, a barrier layer can be formed on a side surface of the opening after the opening is formed and before the lyophobic treatment is performed. Thus, since the side surface of the ferroelectric layer is protected by the barrier layer, it is possible to prevent the ferroelectric layer from being damaged in a subsequent manufacturing process. As a result, since the film quality of the ferroelectric layer can be kept good, a ferroelectric memory device having better hysteresis characteristics can be manufactured.
[0010]
In addition, the barrier layer is formed before the ferroelectric layer is formed. For this reason, when the barrier layer is formed by, for example, a sputtering method, the ferroelectric layer is not damaged by a sputtering process at the time of forming the barrier layer. As a result, a ferroelectric layer having better film quality can be obtained. As a result, a memory cell made of a ferroelectric capacitor having better hysteresis characteristics can be obtained.
[0011]
(2) The method of manufacturing a ferroelectric capacitor of the present invention
Form a laminate of a lower electrode and a hard mask on the base,
After forming an insulating layer on the laminate, etching is performed so that the upper surface of the laminate and the upper surface of the insulating layer coincide,
By removing the hard mask, an opening having a bottom surface formed of the top surface of the lower electrode is formed in the insulating layer,
A lyophobic treatment is performed on at least the upper surface of the insulating layer to impart lyophobicity to a solution containing a ferroelectric material to the upper surface,
After applying the solution to the opening, the solvent in the solution is removed, and the ferroelectric material is crystallized to form a ferroelectric layer,
Forming an upper electrode on the ferroelectric layer.
[0012]
In the present application, the term “hard mask” refers to a mask made of an inorganic compound, and is different from a resist mask made of an organic compound used in a general photolithography process.
[0013]
According to the method for manufacturing a ferroelectric capacitor of (2), the same operation and effect as those of the method for manufacturing a ferroelectric capacitor of (1) are obtained. Further, in the ferroelectric capacitor formed by the method for manufacturing a ferroelectric capacitor according to the above (2), the entire portion of the ferroelectric layer which is in contact with the upper electrode functions as a capacitor insulating layer. Can be made larger.
[0014]
In this case, the lyophobic treatment can be further performed on the side surface of the opening, or the side surface and the bottom surface of the opening.
[0015]
In this case, a barrier layer can be formed on a side surface of the laminate after forming the laminate and before forming the insulating layer. As a result, a memory cell made of a ferroelectric capacitor having better hysteresis characteristics can be obtained for the same reason as that described in the section (1).
[0016]
Further, in this case, the thickness of the hard mask can be equal to or greater than the thickness of the ferroelectric layer. Thus, the ferroelectric layer can be formed to a desired thickness.
[0017]
Here, after raising the solution into the nozzle using the capillary phenomenon, the solution can be discharged to the opening. Thereby, the solution can be applied only to the opening, so that the solution can be saved. For this reason, manufacturing costs can be reduced. Further, even when the liquid repellent treatment is further performed on the side and bottom surfaces of the opening, the solution can be surely applied only to the opening. Thereby, the ferroelectric layer can be formed only in the opening. In addition, the flatness of the ferroelectric layer after solvent drying can be improved.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0019]
First, an example of a ferroelectric memory device including a memory cell array that can be formed according to the present invention will be described.
[0020]
[First Embodiment]
(Construction)
FIG. 1 is a plan view schematically showing a ferroelectric memory device according to a first embodiment of the present invention. The ferroelectric memory device 1000 has a memory cell array 100 and a peripheral circuit section 200. As shown in FIG. 1, the peripheral circuit section 200 includes various circuits for selectively writing or reading information to or from each memory cell included in the memory cell array. The various circuits include, for example, a first drive circuit 50 for selectively controlling the lower electrode 12, a second drive circuit 52 for selectively controlling the upper electrode 16, and signal detection such as a sense amplifier. Circuit (not shown). Specific examples of the peripheral circuit 200 may include a Y gate, a sense amplifier, an input / output buffer, an X address decoder, a Y address decoder, or an address buffer.
[0021]
Next, the memory cell array 100 will be described with reference to FIGS. FIG. 2A is a cross-sectional view schematically showing a part of the memory cell array 100 along the line AA in FIG. FIG. 2B is a perspective view schematically showing an enlarged B100 portion of the memory cell array shown in FIG.
[0022]
2A and 2B show two memory cells (ferroelectric capacitors) 110 in the memory cell array 100. FIG.
[0023]
As shown in FIG. 2B, the memory cell array 100 is formed such that a lower electrode (word line) for selecting a row and an upper electrode (bit line) for selecting a column are orthogonal to each other. Note that the lower electrode 12 may be a bit line and the upper electrode 16 may be a word line. As shown in FIG. 2A, a ferroelectric layer 14 is formed between the lower electrode 12 and the upper electrode 16.
[0024]
(Production method)
Next, a method for manufacturing the ferroelectric capacitor 110 of the present embodiment will be described with reference to FIGS. 6A, FIG. 7, FIG. 8, and FIG. 9A are views schematically showing a cross section corresponding to a cross section taken along line AA shown in FIG. FIGS. 3 to 5, FIG. 6 (b), FIG. 9 (b) and FIG. 10 are enlarged perspective views schematically showing a portion corresponding to the B100 portion shown in FIG.
[0025]
1. Formation of lower electrode 12 (see FIGS. 3 and 4)
First, as shown in FIG. 3, a conductive layer 12a for forming the lower electrode 12 is formed on the base 10. Here, the base 10 has a different structure depending on the type of the ferroelectric memory device, such as a structure including a region where a semiconductor element such as a MOS transistor is formed.
[0026]
The material of the conductive layer 12a is not particularly limited as long as it can be an electrode of a ferroelectric capacitor. As a material of the conductive layer 12a, for example, Ir, IrO ₂ , Pt, RuO _x , SrRuO _x , LaSrCoO _x Can be mentioned. Further, as the conductive layer 12a, a single layer or a stacked layer of a plurality of layers can be used. As a method for forming the conductive layer 12a, a method such as sputtering, vacuum deposition, or CVD can be used.
[0027]
Next, as shown in FIG. 3, a resist R1 having a predetermined pattern is formed on the conductive layer 12a by a known photolithography process. In the present embodiment, a case where a linear resist R1 is formed as shown in FIG.
[0028]
Then, the lower electrode 12 is formed by etching the conductive layer 12a using the resist R1 as a mask, as shown in FIG. After that, the resist R1 is removed.
[0029]
The method of etching the conductive layer 12a can be appropriately selected depending on its material,
For example, methods such as RIE, sputter etching, and plasma etching can be used. For example, when the conductive layer 12a is formed of a Pt layer having a thickness of 200 nm, a high-density plasma such as ICP is used, a mixed gas of chlorine and argon is used as an etching gas, and a bias power of 500 W is applied at a pressure of 1.0 Pa or less. Dry etching.
[0030]
2. Formation of insulating layer 72 and opening 20 (see FIGS. 5 to 6A and 6B)
Next, as shown in FIG. 5, an insulating layer 72 is formed by a known method such as a CVD method. Subsequently, as shown in FIGS. 6A and 6B, the opening 20 is formed in the insulating layer 72. The ferroelectric layer 14 is formed in the opening 20 in a later step.
[0031]
Here, the opening 20 is formed at a position and depth in the insulating layer 72 such that the bottom surface of the opening 20 becomes the upper surface 12x of the lower electrode 12. The opening 20 may be formed at least on the upper surface 12x of the lower electrode 12, and the opening 20 may be formed on at least a part of the upper surface 12x of the lower electrode 12. However, since the ferroelectric layer 14 is formed in the opening 20 in a later step, in order to increase the capacity of the ferroelectric capacitor 110, the larger the cross-sectional area of the ferroelectric layer 14 is, the better. Desirably, for that purpose, it is desirable that the area of the bottom surface of the opening 20 is large.
[0032]
The opening 20 can be formed by dry etching using RIE or the like. In addition, as the insulating layer 72, for example, silicon oxide, silicon nitride, aluminum oxide, titanium oxide, or the like can be used.
[0033]
In the present embodiment, the case where the plane shape of the opening 20 is circular is shown, but the plane shape of the opening 20 is not limited to this, and various shapes such as a rectangle and an ellipse are used. Can be formed.
[0034]
Next, a heat treatment is performed on the substrate 10 at 700 ° C. as necessary. Thereby, atoms can be recrystallized on the upper surface 12x of the lower electrode 12. That is, by this heat treatment step, it is possible to adjust the roughness of the surface of the lower electrode 12 caused by etching when forming the opening 20.
[0035]
3. Liquid repellent treatment (see FIGS. 7 and 8)
Next, as shown in FIG. 7, a lyophobic treatment is performed on at least the upper surface 72x of the insulating layer 72. Through this liquid repelling treatment, the upper surface 72x of the insulating layer 72 has liquid repellency with respect to a solution containing a ferroelectric material in a step described later. On the other hand, since the bottom surface of the opening 20 is not subjected to the liquid repellent treatment, it has lyophilicity to the solution.
[0036]
Alternatively, as shown in FIG. 8, a liquid repellent treatment may be applied to the entire surface. That is, liquid repellency treatment can be performed on the upper surface 72x of the insulating layer 72 and the side and bottom surfaces of the opening 20.
[0037]
In FIGS. 7 and 8, a portion indicated by “x” is a region to be subjected to the liquid repellent treatment.
[0038]
Specifically, examples of the liquid-repellent treatment include a fluorine plasma treatment and formation of a liquid-repellent film. Hereinafter, these will be described.
[0039]
(1) Fluorine plasma treatment
In this fluorine plasma treatment, a plasma treatment is performed using a gas composed of a molecule containing a fluorine atom. For example, fluorine plasma processing is performed by using an ICP type dry etching apparatus and performing processing for about 60 seconds at an output of ICP plasma of 500 W and a bias output of about 10 W. Also, the processing may be performed without applying a bias, as in a down flow type. The etching gas may be any gas containing a fluorine atom, for example, CHF ₃ And CF ₄ Freon gas. Note that HDP (high density plasma) plasma may be used instead of the ICP plasma treatment.
[0040]
For example, in the case where the insulating layer 72 is made of silicon oxide, a Si-O bond is changed to a Si-F bond on the surface of the insulating layer 72 by a liquid-repellent treatment using a fluorine plasma treatment. That is, on the surface of the insulating layer 72, a fluorine terminal appears on the surface. Thereby, the surface of the insulating layer 72 has liquid repellency to a solution containing a ferroelectric material (for example, a solution using an organic solvent such as butyl acetate as a SBT solvent) including the side wall of the opening 20. Show. On the other hand, when the lower electrode 12 is made of a noble metal such as Ir or Pt or an oxide thereof, the bottom surface of the opening 20 (the upper surface 12x of the lower electrode 12) has a large effect on wettability with the solution by the lyophobic treatment. Therefore, the lyophilicity is maintained for the solution even after the lyophobic treatment. Therefore, even when the solution is applied to the bottom surface of the opening 20 in a later step, good wettability with the solution can be maintained, so that the ferroelectric layer 14 can be easily formed. Can be.
[0041]
(2) Formation of liquid repellent film
The liquid repellent film has liquid repellency to a solution containing a ferroelectric material. Examples of such a liquid-repellent film include a silane coupling agent containing a group containing a fluorine atom, Teflon (registered trademark), and a silicone resin. By forming such a liquid-repellent film on at least the upper surface 72x of the insulating layer 72, liquid-repellent treatment can be performed.
[0042]
4. Formation of ferroelectric layer 14 (see FIGS. 9A and 9B)
Next, as shown in FIGS. 9A and 9B, the ferroelectric layer 14 is formed in the opening 20.
[0043]
The ferroelectric layer 14 is obtained by applying a solution containing a ferroelectric material to the opening 20, then drying the solution to remove the solvent in the solution, and crystallizing the ferroelectric material. Can be
[0044]
Here, in the opening 20, only the bottom surface (the upper surface 12 x of the lower electrode 12) is lyophilic to the solution, so that the solution spreads on the bottom surface of the opening 20. On the other hand, since the upper surface 72x of the insulating layer 72 has been subjected to the lyophobic treatment, it has lyophobicity to the solution. For this reason, since the solution is repelled on the upper surface 72x of the insulating layer 72, the solution is not applied to the upper surface 72x of the insulating layer 72. Here, even if the droplet of the solution locally remains on the upper surface 72x of the insulating layer 72, for example, N ₂ The droplet can be easily removed by spraying a gas onto the droplet using a gun. In this case, the solution in the opening 20 is not removed. In particular, when the side wall of the opening 20 has liquid repellency, the flatness of the surface of the ferroelectric layer 14 after removing the solvent is improved.
[0045]
Examples of the method of applying the ferroelectric layer 14 include a spin coating method using a sol-gel material or a MOD material and an LSMCD method. Alternatively, by using the apparatus shown in FIGS. 27 and 28, the solution can be raised inside the nozzle 66 by utilizing the capillary phenomenon, and then the solution can be applied to the opening 20.
[0046]
The coating apparatus 2000 shown in FIGS. 27 and 28 includes a nozzle 66, a slit 60 provided at the center of the nozzle 66, and a liquid tank 64. The liquid tank 64 contains a solution 68 containing a ferroelectric material, and a lid 61 is formed on the upper part. The tip of the slit 60 is immersed in the solution 68. Further, the nozzle 66 can move up and down (in the direction of the arrow X shown in FIG. 28) about the slit 60 as an axis.
[0047]
The coating apparatus 2000 introduces the solution 68 into the slit 60 by capillary action, and discharges the solution 68 from the tip 60a of the slit 60. Specifically, as the nozzle 66 rises and approaches the surface of the solution 68, the liquid level in the slit 60 rises, and as a result, the solution 68 is discharged from the tip 60 a of the slit 60 to the opening 20. The base 10 is provided on a stage 62. By moving the stage 62 in the direction of arrow Y shown in FIG. 28, the discharge of the solution 68 proceeds.
[0048]
FIGS. 29A to 29F show a method of discharging the solution 68 using the coating apparatus 2000. FIG.
[0049]
Before the discharge of the solution 68, the tip 60 a of the slit 60 is covered with the lid 61, as shown in FIG. At the start of ejection, as shown in FIG. 29B, the lid 61 is moved in the direction of the arrow, and the nozzle 66 rises. The solution 68 flows into the slit 60 as the nozzle 66 rises. Next, as shown in FIGS. 29C to 29E, the stage 62 is moved in the direction of the arrow to discharge the solution 68 into the opening 20 (not shown). Next, as shown in FIG. 29 (f), the discharge of the solution 68 is terminated by lowering the nozzle 66. Here, the lid 61 is set on the slit 60.
[0050]
By using the coating apparatus 2000, the solution 68 can be applied only to the opening 20, so that the solution 68 can be saved. For this reason, manufacturing costs can be reduced.
[0051]
Further, by using this coating apparatus 2000, as shown in FIG. 8, even when the liquid repellent treatment is performed on the upper surface 72x of the insulating layer 72 and the side and bottom surfaces of the opening 20, only the opening 20 is provided. A solution 68 can be applied. Thereby, the ferroelectric layer 14 can be formed only in the opening 20, and the ferroelectric layer 14 after the solvent is dried can be formed with particularly good flatness.
[0052]
For the crystallization for forming the ferroelectric layer 14, a known method can be used. For example, the solution can be applied to the opening 20 and then the solvent in the solution can be removed by heat treatment, and the ferroelectric material can be crystallized using lamp annealing or an oxidation furnace.
[0053]
As the material of the ferroelectric layer 14, any material can be used as long as it exhibits ferroelectricity and can be used as a capacitor insulating layer. As such a ferroelectric layer 14, for example, PZT (PbZr _z Ti _1-z O ₃ ), SBT (SrBi ₂ Ta ₂ O ₉ And a material obtained by adding a metal such as niobium, nickel, or magnesium to these materials, or a silicate-based material.
[0054]
5. Formation of upper electrode 16 (see FIG. 10)
Next, a conductive layer 16a for forming the upper electrode 16 is formed on the ferroelectric layer 14. As the material of the conductive layer 16a, the same material as the conductive layer 12a described above can be applied. Next, a resist R2 having a predetermined pattern is formed on the conductive layer 16a by a known photolithography process. In the present embodiment, as shown in FIG. 10, a case where a resist R2 having a line shape and intersecting with the lower electrode 12 is formed will be described.
[0055]
First, by etching the conductive layer 16a using the resist R2 as a mask, the upper electrode 16 is formed as shown in FIGS. 2A and 2B. The upper electrode 16 crosses the lower electrode 12, as shown in FIG. After that, the resist R2 is removed. The method for etching the conductive layer 16a can be appropriately selected depending on the material. Specifically, a method similar to the method of etching the conductive layer 12a can be used.
[0056]
Through the above steps, the memory cell array 100 including the ferroelectric capacitor 110 can be formed. Next, a protective layer (not shown) is formed by a known method, and the protective layer is planarized as necessary.
[0057]
(Characteristic)
First, before describing features of the method for manufacturing a ferroelectric capacitor of the present embodiment, a general method for manufacturing a ferroelectric capacitor will be described.
[0058]
1. Manufacturing method of general ferroelectric capacitor
Generally, in a ferroelectric capacitor, when the surface of the ferroelectric layer is exposed to plasma processing, the film quality is deteriorated, and as a result, the hysteresis characteristics of the ferroelectric capacitor may be deteriorated. In particular, the smaller the cross-sectional area of the ferroelectric layer, the greater the effect on the hysteresis characteristics.
[0059]
In general, when the side surface of the ferroelectric layer is exposed, there is a possibility that the film quality may be degraded by hydrogen generated when forming the interlayer insulating layer.
[0060]
Further, a technique is known in which a pattern of a ferroelectric layer is formed in advance in a hole or a groove, the ferroelectric layer is buried therein, and the ferroelectric layer is planarized by a CMP method. However, in this case, the film quality of the ferroelectric layer is changed by impurities or a solvent in the slurry used for the CMP method, or physical damage is applied to the ferroelectric layer by the CMP method, and thus the ferroelectric capacitor is not used. Hysteresis characteristics may deteriorate. Further, since the CMP method is a technique that is difficult to control, the throughput and the yield may be low in some cases.
[0061]
2. On the other hand, according to the method for manufacturing a ferroelectric capacitor of the present embodiment, at least the upper surface 72a of the insulating layer 72 is subjected to a liquid repellent treatment so that the liquid repellency to a solution containing a ferroelectric material is increased. 72a. Next, the solution is applied to the opening 20 to form the ferroelectric layer 14. Thus, the ferroelectric layer 14 can be formed without going through a CMP method (chemical mechanical polishing) or a dry etching process. Thereby, it is possible to prevent the ferroelectric layer 14 from being damaged by the CMP method or the dry etching. As a result, the ferroelectric layer 14 having good film quality can be obtained, so that a ferroelectric capacitor having good hysteresis characteristics can be obtained at low cost.
[0062]
When the ferroelectric layer 14 is formed, the side surface of the ferroelectric layer 14 is protected by the insulating layer 72. This can prevent the surface of the ferroelectric layer 14 from being directly exposed to a processing such as a plasma processing or a CMP method in a manufacturing process after the step of forming the ferroelectric layer 14. As a result, since the film quality of the ferroelectric layer 14 can be kept good, it is possible to manufacture a memory cell made of a ferroelectric capacitor having better hysteresis characteristics and the like.
[0063]
[Second embodiment]
The ferroelectric memory device according to the present embodiment is different from the ferroelectric memory device according to the first embodiment except for the structure of a memory cell (ferroelectric capacitor 210; see FIG. 2A) constituting the memory cell array 100. It has a configuration similar to that of the memory device 1000 (see FIG. 1). Therefore, in the present embodiment, only the ferroelectric capacitor 210 will be described, and the same components as those of the ferroelectric capacitor 110 of the first embodiment will be denoted by the same reference numerals and detailed description thereof will be omitted. .
[0064]
FIG. 11A is a cross-sectional view schematically showing a part of the memory cell array 100 according to the second embodiment of the present invention, and FIG. It is a perspective view which expands and shows typically B100 part of a memory cell array.
[0065]
FIGS. 11A and 11B show two ferroelectric capacitors 210. FIG.
[0066]
The ferroelectric capacitor 210 has the same configuration as the ferroelectric capacitor 110 of the first embodiment except that the barrier layer 30 is formed on the side surface of the ferroelectric layer 14.
[0067]
Next, a method of manufacturing the ferroelectric capacitor 210 according to the present embodiment will be described with reference to FIGS. 11A, FIG. 12A and FIG. 13A are diagrams schematically showing a cross section corresponding to a cross section taken along line AA shown in FIG. 11 (b), 12 (b) and 13 (b) are enlarged perspective views schematically showing a portion corresponding to the portion B100 shown in FIG.
[0068]
First, in the method of manufacturing the ferroelectric capacitor 110 according to the first embodiment described above, after forming the opening 20 (see FIGS. 6A and 6B), the barrier layer 30a is formed. . Examples of the barrier layer 30a include a hydrogen barrier layer and a diffusion barrier layer. The material of the hydrogen barrier layer is not particularly limited as long as the material can prevent the ferroelectric layer 14 formed in a later step from being reduced by hydrogen, and examples thereof include aluminum oxide, titanium oxide, and oxide. Magnesium can be mentioned. Examples of the method for forming the hydrogen barrier layer include a sputtering method, a CVD method, and a laser ablation method.
[0069]
In the diffusion barrier layer, the insulating layer 72 is made of, for example, silicon oxide, and the ferroelectric layer 14 is made of, for example, PZT (PbZr). _z Ti _1-z O ₃ ), Lead in the ferroelectric layer 14 and silicon oxide in the insulating layer 72 react with each other by preventing direct contact between the ferroelectric layer 14 and the insulating layer 72, and lead glass is formed. Has the function of preventing the formation of In this case, the diffusion barrier layer can be formed from aluminum oxide, titanium oxide, magnesium oxide, or the like.
[0070]
Next, the barrier layer 30a is etched back, and the barrier layer 30 is formed on the side surface of the opening 20, as shown in FIGS. 13A and 13B.
[0071]
Next, the ferroelectric layer 14 and the upper electrode 16 are formed in the same manner as in the first embodiment. Thus, a ferroelectric capacitor 210 is obtained (see FIGS. 11A and 11B).
[0072]
According to the ferroelectric capacitor 210 of this embodiment and the method of manufacturing the same, the same operation and effect as those of the ferroelectric capacitor 110 of the first embodiment and the method of manufacturing the same are obtained.
[0073]
Further, according to the present embodiment, since the side surface of ferroelectric layer 14 is protected by barrier layer 30, a ferroelectric capacitor can be manufactured without being damaged in the subsequent manufacturing process.
[0074]
In addition, according to the present embodiment, the barrier layer 30 is formed before the ferroelectric layer 14 is formed. Therefore, for example, when the barrier layer 30 is formed by the sputtering method, the ferroelectric layer 14 is not damaged by the sputtering process at the time of forming the barrier layer 30. Thereby, the ferroelectric layer 14 having better film quality can be obtained. As a result, a memory cell made of a ferroelectric capacitor having better hysteresis characteristics can be obtained.
[0075]
[Third Embodiment]
The ferroelectric memory device according to the present embodiment is different from the ferroelectric memory device according to the first embodiment except for the structure of a memory cell (ferroelectric capacitor 310; see FIG. 14A) constituting the memory cell array 100. It has a configuration similar to that of the memory device 1000 (see FIG. 1). Therefore, in the present embodiment, only the ferroelectric capacitor 310 will be described, and the same components as those of the ferroelectric capacitor 110 of the first embodiment will be denoted by the same reference numerals and detailed description thereof will be omitted. .
[0076]
FIG. 14A is a cross-sectional view schematically showing a part of the memory cell array 100 according to the third embodiment of the present invention, and FIG. It is a perspective view which expands and shows typically B100 part of a memory cell array.
[0077]
FIGS. 14A and 14B show two ferroelectric capacitors 310. FIG.
[0078]
The ferroelectric capacitor 310 has the same configuration as the ferroelectric capacitor 110 of the first embodiment, except that the ferroelectric layer 24 has the same planar shape as the lower electrode 12.
[0079]
Next, a method for manufacturing the ferroelectric capacitor 310 according to the present embodiment will be described with reference to FIGS. 15 to 21 are enlarged perspective views schematically showing a portion corresponding to the portion B100 shown in FIG.
[0080]
The method of manufacturing the ferroelectric capacitor 310 according to the present embodiment is different from the first and second embodiments in that the hard mask 40 is used to form the opening 120 for forming the ferroelectric layer 24. This is different from the method of manufacturing the ferroelectric capacitors 110 and 210 of the embodiment.
[0081]
1. Formation of hard mask 40 and lower electrode 12 (see FIGS. 15 to 18)
First, as shown in FIG. 15, a conductive layer 12a for forming the lower electrode 12 is formed on the base 10. In this embodiment, a case where a stacked body of, for example, a Pt layer and a titanium oxide layer is used as the conductive layer 12a will be described.
[0082]
Next, a hard mask 40a is formed on the conductive layer 12a. The hard mask 40a may be a single layer or a laminate of a plurality of layers. However, in the step of removing the hard mask (see FIG. 20), the lowermost layer constituting the hard mask 40a (in this embodiment, the TEOS layer 42 (see FIG. 19); when the hard mask 40a is a single layer, that layer) Has only to have an etching rate different from that of the insulating layer 82 (see FIG. 20).
[0083]
The material of the hard mask 40a is not particularly limited as long as it has an etching rate different from that of the insulating layer 82. When the insulating layer 82 is silicon oxide, titanium nitride, titanium oxide, aluminum oxide, silicon nitride, Tungsten can be exemplified.
[0084]
In the present embodiment, a case where hard mask 40a is formed of a stacked body of TEOS layer 42a and titanium nitride layer 44a will be described. As described above, when the hard mask 40a is composed of two layers, the lower layer (TEOS layer 42a) of the hard mask 40a is formed to have a thickness equal to or larger than the thickness of the ferroelectric layer 24 (see FIG. 14A). Thereby, the ferroelectric layer 24 can be formed to a desired thickness.
[0085]
Next, as shown in FIG. 3, a resist R3 having a predetermined pattern is formed on the hard mask 40a by a known photolithography process. In the present embodiment, a case where a linear resist R3 is formed as shown in FIG.
[0086]
Next, by using the resist R3 as a mask, the laminated body of the hard mask 40a is etched to form a linear hard mask 40 as shown in FIG. After that, the resist R3 is removed.
[0087]
As the method for etching the hard mask 40a, the method exemplified in the method for etching the conductive layer 12a in the first embodiment can be used. In the present embodiment, ICP plasma is used for patterning the titanium nitride layer 44a, and chlorine is used as an etching gas. RIE is used to etch the TEOS layer 42a, and CHF is used as an etching gas. ₃ / O ₂ Dry etching is performed.
[0088]
Next, using the hard mask 40 as a mask, the conductive layer 12a is patterned to form the lower electrode 12 (see FIG. 17). As a method for patterning the conductive layer 12a, the method exemplified in the method for etching the conductive layer 12a in the first embodiment can be used. In this embodiment, for example, in the case where the conductive layer 12a is a stack of a 200-nm-thick Pt layer and a 40-nm-thick titanium oxide layer, high-density plasma such as ICP is used, and chlorine and oxygen are used as etching gases. Dry etching can be performed at a pressure of 1.0 Pa or less and a bias power of 500 W using a mixed gas (oxygen concentration of 40% or more). In this case, since the selectivity between the titanium nitride layer 44a and the Pt layer forming the lower electrode 12 is 7 or more, the titanium nitride layer 44a has good etching resistance with respect to the lower electrode 12.
[0089]
2. Formation of insulating layer 82 (see FIGS. 18 and 19)
Next, as shown in FIG. 18, the titanium nitride layer 44 is removed as necessary. As a method for removing the titanium nitride layer 44, for example, a wet treatment using ammonia peroxide or dry etching may be performed under a condition of increasing reactivity using chlorine gas in dry etching. In this step, the process may proceed to the next step without removing the titanium nitride layer 44.
[0090]
Next, after forming an insulating layer (not shown), the upper surface of the insulating layer is flattened by a flattening method such as CMP. Thus, an insulating layer 82 is formed as shown in FIG. Here, a hard mask (TEOS layer 42) of at least the thickness of the ferroelectric layer 24 (see FIG. 21) formed in a later step is left on the lower electrode 12. Further, as the insulating layer 82, the same material as the insulating layer 72 shown in the above-described first embodiment can be used. In this embodiment, a case where the insulating layer 82 is formed using silicon oxide will be described.
[0091]
In the present embodiment, in the planarization of the insulating layer, the TEOS layer 42 on the lower electrode 12 is made to have a thickness equal to or larger than the thickness of the ferroelectric layer 24 (see FIG. 21) by etch back or CMP. I do. Specifically, the upper surface of the TEOS layer 42 is exposed by wet etching using HF.
[0092]
3. Formation of opening 120 (see FIG. 20)
Next, as shown in FIG. 20, an opening 120 is formed by selectively removing only the hard mask (TEOS layer 42). Therefore, this opening 120 is formed on lower electrode 12. In this embodiment mode, the case where both the insulating layer 82 and the hard mask (TEOS layer) 42 are made of silicon oxide is shown, but the wet etching rate for HF is changed by changing the respective film forming conditions. be able to.
[0093]
When a hard mask (not shown) made of a single layer of titanium nitride is used instead of the hard mask 40 (see FIG. 16) made of a laminate of the TEOS layer 42 and the titanium nitride 44, the etching of the hard mask is performed. May be dry etching or wet etching. Preferably, wet etching is performed at the stage where the lower electrode 12 is exposed so that physical damage is not applied to the surface of the lower electrode 12.
[0094]
After this step, by performing a heat treatment as necessary, the crystallinity of the electrode constituent material on the upper surface 12x of the lower electrode 12 can be recovered. This heat treatment is particularly effective when the hard mask is removed by dry etching. This is because the crystallinity of the electrode constituent material on the upper surface 12x of the lower electrode 12 affects the crystallinity of the ferroelectric layer 24 formed in a later step.
[0095]
4. Liquid repellent treatment and formation of ferroelectric layer 24 (see FIG. 21)
Next, a lyophobic treatment is performed by a method similar to the method described in the first embodiment (not shown). Subsequently, the ferroelectric layer 24 is formed in the opening 120 by a method similar to the method of forming the ferroelectric layer 14 in the first embodiment. The material of the ferroelectric layer 24 can be the same as the material of the ferroelectric layer 14 described in the first embodiment.
5. Formation of upper electrode 16 (see FIG. 14)
Next, the upper electrode 16 is formed in the same manner as in the first embodiment. Through the above steps, a ferroelectric capacitor 310 is obtained (see FIG. 14).
[0096]
According to the ferroelectric capacitor 310 of the present embodiment and the method of manufacturing the same, the same operation and effect as those of the ferroelectric capacitor 110 of the first embodiment and the method of manufacturing the same are obtained.
[0097]
Furthermore, according to the ferroelectric capacitor formed by the manufacturing method of the present embodiment, the portion of the ferroelectric layer 24 that is in contact with the upper electrode 16 functions as a capacitor insulating layer, so that the capacitance of the capacitor can be increased. Can be larger.
[0098]
In addition, according to the present embodiment, the ferroelectric layer 24 is formed in the opening 120 formed by selectively removing only the hard mask 42. Therefore, a mask for forming the opening 20 is unnecessary. As a result, compared with a general manufacturing method in which the ferroelectric layer 24 is formed by patterning, it is not necessary to consider a mask misalignment, so that the ferroelectric capacitor can be miniaturized and highly integrated. .
[0099]
[Fourth Embodiment]
The ferroelectric memory device according to the present embodiment is different from the ferroelectric memory device according to the first embodiment except for the structure of a memory cell (ferroelectric memory 410; see FIG. 22A) constituting the memory cell array 100. It has a configuration similar to that of the memory device 1000 (see FIG. 1). Therefore, in the present embodiment, only the ferroelectric capacitor 410 will be described, and the same components as those of the ferroelectric capacitor 310 of the third embodiment will be denoted by the same reference numerals and detailed description thereof will be omitted. .
[0100]
FIG. 22A is a cross-sectional view schematically showing a part of the memory cell array 100 according to the fourth embodiment of the present invention, and FIG. It is a perspective view which expands and shows typically B100 part of a memory cell array.
[0101]
FIGS. 22A and 22B show a ferroelectric capacitor 410.
[0102]
The ferroelectric capacitor 410 has the same configuration as the ferroelectric capacitor 310 of the third embodiment except that the barrier layer 130 is formed on the side surface of the ferroelectric layer 24.
[0103]
Next, a method for manufacturing the ferroelectric capacitor 410 according to the present embodiment will be described with reference to FIGS. 23 to 26 are enlarged perspective views schematically showing a portion corresponding to the B100 portion shown in FIG.
[0104]
First, in the method of manufacturing the ferroelectric capacitor 310 of the third embodiment described above, after forming a laminate of the lower electrode 12 and the hard mask 42 (see FIG. 18), as shown in FIG. The layer 130a is formed. The same material as the barrier layer 30 of the second embodiment can be used for the barrier layer 130a.
[0105]
Next, the barrier layer 130a is etched back, and the barrier layer 130 is formed on the side surface of the lower electrode 12 and the side surface of the hard mask 42 as shown in FIG.
[0106]
Next, an insulating layer 82 is formed in the same manner as in the third embodiment (see FIG. 24), and only the hard mask 42 is selectively removed to form an opening 220 (see FIG. 25). Then, a ferroelectric layer 24 (see FIG. 26) and an upper electrode 16 are formed. Thus, a ferroelectric capacitor 410 is obtained (see FIGS. 22A and 22B).
[0107]
According to the ferroelectric capacitor 410 of this embodiment and the method of manufacturing the same, the same operation and effect as those of the ferroelectric capacitor 310 of the third embodiment and the method of manufacturing the same are obtained.
[0108]
Furthermore, according to the present embodiment, since the side surface of ferroelectric layer 24 is protected by barrier layer 130, a ferroelectric capacitor can be manufactured without being damaged in the subsequent manufacturing process.
[0109]
The present invention is not limited to the embodiments described above, and various modifications are possible. For example, the invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, a configuration with the same function, method, and result, or a configuration with the same object and result). Further, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. Further, the invention includes a configuration having the same operation and effect as the configuration described in the embodiment, or a configuration capable of achieving the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
[0110]
For example, in the above embodiment, the case where the ferroelectric memory cell is a cross-point type memory cell is described. However, the form of the memory cell to which the present invention can be applied is not limited thereto. For example, the present invention can be applied to a stack type or planar type memory cell.
[Brief description of the drawings]
FIG. 1 is a plan view schematically showing a ferroelectric memory device according to a first embodiment of the present invention.
2A is a diagram schematically showing a cross section taken along line AA of the memory cell array shown in FIG. 1, and FIG. 2B is a diagram showing a B100 of the memory cell array shown in FIG. It is a perspective view which expands a part and shows typically.
FIG. 3 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2A and 2B.
FIG. 4 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2A and 2B.
FIG. 5 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2A and 2B.
FIG. 6A is a cross-sectional view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2A and 2B, and FIG. FIG. 3 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIG. 2 (a) and FIG. 2 (b).
FIG. 7 is a cross-sectional view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2A and 2B.
FIG. 8 is a cross-sectional view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2 (a) and 2 (b).
FIG. 9A is a cross-sectional view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2A and 2B, and FIG. FIG. 3 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIG. 2 (a) and FIG. 2 (b).
FIG. 10 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 2 (a) and 2 (b).
FIG. 11A is a sectional view schematically showing a ferroelectric capacitor according to a second embodiment of the present invention, and FIG. 11B is a sectional view showing the ferroelectric capacitor shown in FIG. 11A. It is a perspective view which shows a dielectric capacitor typically.
FIG. 12A is a cross-sectional view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 11A and 11B, and FIG. FIG. 12 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIG.
13 (a) is a cross-sectional view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 11 (a) and 11 (b), and FIG. FIG. 13 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIG.
FIG. 14A is a cross-sectional view schematically showing a ferroelectric capacitor according to a third embodiment of the present invention, and FIG. 14B is a sectional view of the ferroelectric capacitor shown in FIG. It is a perspective view which shows a dielectric capacitor typically.
FIG. 15 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 14 (a) and 14 (b).
FIG. 16 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 14 (a) and 14 (b).
FIG. 17 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 14 (a) and 14 (b).
FIG. 18 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 14A and 14B.
FIG. 19 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 14 (a) and 14 (b).
FIG. 20 is a perspective view schematically showing one manufacturing process of the ferroelectric capacitor shown in FIGS. 14A and 14B.
FIG. 21 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 14A and 14B.
FIG. 22 (a) is a cross-sectional view schematically showing a ferroelectric capacitor according to a third embodiment of the present invention, and FIG. 22 (b) is a sectional view showing the ferroelectric capacitor shown in FIG. 22 (a). It is a perspective view which shows a dielectric capacitor typically.
FIG. 23 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 22 (a) and 22 (b).
FIG. 24 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 22 (a) and 22 (b).
FIG. 25 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 22 (a) and 22 (b).
FIG. 26 is a perspective view schematically showing one manufacturing step of the ferroelectric capacitor shown in FIGS. 22 (a) and 22 (b).
FIG. 27 is a perspective view showing an example of an apparatus for discharging a solution containing a ferroelectric material after raising a solution containing a ferroelectric material into a nozzle by utilizing a capillary phenomenon.
FIG. 28 is an enlarged schematic view of a nozzle portion shown in FIG. 27.
29 (a) to 29 (f) are views for explaining a step of applying a solution containing a ferroelectric material using the apparatus shown in FIG. 27.
[Explanation of symbols]
Reference Signs List 10 base, 12 lower electrode, 12a, 16a conductive layer, 12x upper surface of lower electrode, 14, 24 ferroelectric layer, 16 upper electrode, 20, 120, 220 opening, 30, 30a, 130, 130a barrier layer, 40 Hard mask, 42, 42a TEOS layer, 44, 44a Titanium nitride layer, 50 first drive circuit, 52 second drive circuit, 60 slit, tip of 60a slit, 61 lid, 62 stage, 64 liquid tank, 66 nozzle, 68 solution containing ferroelectric material, 72, 72a, 82, 92 insulating layer, 100 memory cell array, 110, 210, 310, 410 ferroelectric capacitor, 200 peripheral circuit section, 1000 ferroelectric memory device, 2000 coating Equipment, R1, R2, R3 resist

Claims

Form a lower electrode on the base,
Forming an insulating layer on the lower electrode;
In the insulating layer, an opening having a bottom surface formed of the top surface of the lower electrode is formed,
A lyophobic treatment is performed on at least the upper surface of the insulating layer to impart lyophobicity to a solution containing a ferroelectric material to the upper surface,
After applying the solution to the opening, the solvent in the solution is removed, and the ferroelectric material is crystallized to form a ferroelectric layer,
A method of manufacturing a ferroelectric capacitor, comprising: forming an upper electrode on the ferroelectric layer.

In claim 1,
A method for manufacturing a ferroelectric capacitor, wherein the lyophobic treatment is further performed on a side surface of the opening, or a side surface and a bottom surface of the opening.

In claim 2,
A method of manufacturing a ferroelectric capacitor, comprising: forming a barrier layer on a side surface of the opening after forming the opening and before performing the lyophobic treatment.

Form a laminate of a lower electrode and a hard mask on the base,
After forming an insulating layer on the laminate, etching is performed so that the upper surface of the laminate and the upper surface of the insulating layer coincide,
By removing the hard mask, an opening having a bottom surface formed of the top surface of the lower electrode is formed in the insulating layer,
A lyophobic treatment is performed on at least the upper surface of the insulating layer to impart lyophobicity to a solution containing a ferroelectric material to the upper surface,
After applying the solution to the opening, the solvent in the solution is removed, and the ferroelectric material is crystallized to form a ferroelectric layer,
A method of manufacturing a ferroelectric capacitor, comprising: forming an upper electrode on the ferroelectric layer.

In claim 4,
A method for manufacturing a ferroelectric capacitor, wherein the lyophobic treatment is further performed on a side surface of the opening, or a side surface and a bottom surface of the opening.

In claim 5,
A method of manufacturing a ferroelectric capacitor, comprising: forming a barrier layer on a side surface of the laminate after forming the laminate and before forming the insulating layer.

In claim 5 or 6,
The method of manufacturing a ferroelectric capacitor, wherein a thickness of the hard mask is equal to or greater than a thickness of the ferroelectric layer.

In any one of claims 1 to 7,
A method for manufacturing a ferroelectric capacitor, comprising: raising the solution into a nozzle by utilizing a capillary phenomenon, and discharging the solution to the opening.