JP2003282838A - Ferroelectric capacitor, its manufacturing method, memory cell array, method of manufacturing dielectric capacitor, and memory device - Google Patents
Ferroelectric capacitor, its manufacturing method, memory cell array, method of manufacturing dielectric capacitor, and memory deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、強誘電体キャパシ
タおよびその製造方法、メモリセルアレイ、誘電体キャ
パシタの製造方法、ならびに、メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric capacitor and a method of manufacturing the same, a memory cell array, a method of manufacturing a dielectric capacitor, and a memory device.
【０００２】[0002]
【背景技術】第１電極と第２電極との間に強誘電体層が
形成されたキャパシタは、その自発分極によりデータを
保持する強誘電体メモリ（ＦｅＲＡＭ）に適用される。
均一な強誘電体層を形成できない場合、強誘電体層の薄
膜化を試みようとすると、欠陥の多い強誘電体層とな
り、上下電極間でリークが生じることがある。また、強
誘電体層の膜厚を厚くすることにより、均一な強誘電体
層を形成することができるが、この場合は、強誘電体層
を結晶化する際に高温で行なわなくてはならず、キャパ
シタ部より下の層に形成されているトランジスタなどの
特性に影響を与えるなどの問題を生じることがある。BACKGROUND ART A capacitor having a ferroelectric layer formed between a first electrode and a second electrode is applied to a ferroelectric memory (FeRAM) that retains data by its spontaneous polarization.
If a uniform ferroelectric layer cannot be formed, an attempt to reduce the thickness of the ferroelectric layer results in a ferroelectric layer with many defects, which may cause leakage between the upper and lower electrodes. Further, by increasing the thickness of the ferroelectric layer, it is possible to form a uniform ferroelectric layer, but in this case, the crystallization of the ferroelectric layer must be performed at a high temperature. In some cases, this may cause problems such as affecting the characteristics of transistors and the like formed in a layer below the capacitor section.
【０００３】[0003]
【発明が解決しようとする課題】本発明の目的は、均一
な強誘電体層を形成することができる強誘電体キャパシ
タの製造方法、ならびにそれらの強誘電体キャパシタを
用いたメモリ装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a ferroelectric capacitor capable of forming a uniform ferroelectric layer, and a memory device using those ferroelectric capacitors. Especially.
【０００４】[0004]
【課題を解決するための手段】本発明の強誘電体キャパ
シタは、第１電極、強誘電体層および第２電極が積層さ
れた強誘電体キャパシタの製造方法であって、以下の工
程（ａ）〜（ｅ）を含む。A ferroelectric capacitor of the present invention is a method of manufacturing a ferroelectric capacitor in which a first electrode, a ferroelectric layer and a second electrode are laminated, and the method comprises the steps of: )-(E).
【０００５】（ａ） 基体の上に、前記第１電極を形成
する領域に凹部を有する絶縁層を形成する工程と、
（ｂ） 前記絶縁層の上面、前記凹部の側面および底面
を覆うように、金属化合物層を形成する工程と、（ｃ）
前記凹部を埋め込むように、前記第１電極を形成する
工程と、（ｄ） 前記第１電極および前記金属化合物層
の上に、強誘電体層を形成する工程と、（ｅ） 前記強
誘電体層の上に、前記第２電極を形成する工程。(A) a step of forming an insulating layer having a recess in a region where the first electrode is to be formed, on a substrate;
(B) forming a metal compound layer so as to cover the upper surface of the insulating layer, the side surface and the bottom surface of the recess, and (c)
Forming the first electrode so as to fill the recess; (d) forming a ferroelectric layer on the first electrode and the metal compound layer; and (e) the ferroelectric. Forming the second electrode on the layer.
【０００６】本発明の強誘電体キャパシタの製造方法で
は、工程（ｄ）で、強誘電体層は、前記第１電極および
前記金属化合物層の上に形成されている。つまり、強誘
電体層は、たとえば、酸化シリコンなどの絶縁層の上に
は形成されず、金属を含む層の上に形成されることにな
る。このように、類似する材質の上に強誘電体層を形成
できるため、良好な強誘電体層を成膜することができ
る。In the method of manufacturing a ferroelectric capacitor of the present invention, in step (d), the ferroelectric layer is formed on the first electrode and the metal compound layer. That is, the ferroelectric layer is not formed on the insulating layer such as silicon oxide, but is formed on the metal-containing layer. In this way, since the ferroelectric layer can be formed on the similar material, a good ferroelectric layer can be formed.
【０００７】本発明は、下記の態様をとることができ
る。The present invention can take the following modes.
【０００８】（Ａ）本発明の強誘電体キャパシタの製造
方法において、前記金属化合物層は、強誘電体層に対す
る表面特性が前記第１電極とほぼ類似する材質で形成さ
れることができる。ここで、表面特性とは、たとえば、
強誘電体層に対するぬれ性のことをいう。この態様によ
れば、工程（ｄ）において、強誘電体層に対するぬれ性
がほぼ類似する材質の上に強誘電体層が形成される。こ
のため、均一な膜厚を有する強誘電体層を形成すること
ができる。このことにより、強誘電体層の薄膜化を図る
ことができ、たとえば、強誘電体層を結晶化させるため
の加熱温度を下げることができるなどの効果がある。(A) In the method of manufacturing a ferroelectric capacitor according to the present invention, the metal compound layer may be formed of a material whose surface characteristics with respect to the ferroelectric layer are substantially similar to those of the first electrode. Here, the surface characteristics are, for example,
The wettability with respect to the ferroelectric layer. According to this aspect, in the step (d), the ferroelectric layer is formed on the material having substantially similar wettability to the ferroelectric layer. Therefore, the ferroelectric layer having a uniform film thickness can be formed. As a result, the ferroelectric layer can be thinned, and for example, the heating temperature for crystallizing the ferroelectric layer can be lowered.
【０００９】（Ｂ）本発明の強誘電体キャパシタの製造
方法において、前記第１電極は、ライン状に形成され、
前記第２電極は、前記第１電極と交差する方向にライン
状に形成されることができる。この態様によれば、少な
くとも、第１電極と、第２電極との間に強誘電体層を有
したキャパシタが、マトリクス状に配列されたメモリセ
ルを形成することができる。(B) In the method of manufacturing a ferroelectric capacitor according to the present invention, the first electrode is formed in a line shape,
The second electrode may be formed in a line shape in a direction intersecting with the first electrode. According to this aspect, at least the capacitors having the ferroelectric layer between the first electrode and the second electrode can form the memory cells arranged in a matrix.
【００１０】（Ｃ）本発明の強誘電体キャパシタの製造
方法において、前記工程（ｅ）において、前記強誘電体
層は、前記第２電極と同じパターンに形成される工程を
含むことができる。この態様によれば、前記強誘電体層
は、第２電極と同じパターンを有することができる。(C) In the method of manufacturing a ferroelectric capacitor of the present invention, in the step (e), the ferroelectric layer may include a step of being formed in the same pattern as the second electrode. According to this aspect, the ferroelectric layer can have the same pattern as the second electrode.
【００１１】本発明による強誘電体キャパシタは、第１
電極と、第２電極と、該第１電極と該第２電極との間に
設けられた強誘電体層と、を含む強誘電体キャパシタで
あって、少なくとも、前記第１電極の側面および底面の
上に、金属化合物層が設けられている。The ferroelectric capacitor according to the present invention comprises the first
A ferroelectric capacitor including an electrode, a second electrode, and a ferroelectric layer provided between the first electrode and the second electrode, wherein at least a side surface and a bottom surface of the first electrode are provided. Is provided with a metal compound layer.
【００１２】本発明のメモリセルアレイは、強誘電体キ
ャパシタからなるメモリセルがマトリクス状に配列され
ており、前記強誘電体キャパシタは、第１電極と、第２
電極と、該第１電極と該第２電極との間に設けられた強
誘電体層とを含み、前記第１電極の相互間には、絶縁層
が設けられ、前記絶縁層の上面と、前記第１電極の側面
および底面には、金属化合物層が設けられている。In the memory cell array of the present invention, memory cells composed of ferroelectric capacitors are arranged in a matrix, and the ferroelectric capacitors have a first electrode and a second electrode.
An electrode, and a ferroelectric layer provided between the first electrode and the second electrode, an insulating layer is provided between the first electrodes, and an upper surface of the insulating layer, A metal compound layer is provided on the side surface and the bottom surface of the first electrode.
【００１３】本発明の強誘電体メモリ装置は、上述の強
誘電体キャパシタを含み、たとえば、下記の態様をとる
ことができる。A ferroelectric memory device of the present invention includes the above-mentioned ferroelectric capacitor and can take the following modes, for example.
【００１４】（Ａ）本発明の強誘電体メモリ装置は、ト
ランジスタ形成領域を有する基体を含み、該基体上に所
定パターンで配置された前記強誘電体キャパシタを有す
る。(A) A ferroelectric memory device of the present invention includes a base having a transistor formation region, and the ferroelectric capacitor arranged in a predetermined pattern on the base.
【００１５】（Ｂ）本発明の強誘電体メモリ装置は、半
導体基板上に形成されたゲート絶縁層に前記キャパシタ
構造が接続された、ＭＩＳトランジスタ型の強誘電体メ
モリ装置である。(B) A ferroelectric memory device of the present invention is a MIS transistor type ferroelectric memory device in which the capacitor structure is connected to a gate insulating layer formed on a semiconductor substrate.
【００１６】本発明の強誘電体メモリ装置は、上述のメ
モリセルアレイを含んで構成されることができる。The ferroelectric memory device of the present invention can be configured to include the above memory cell array.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１８】［第１の実施の形態］
（キャパシタ）図１は、本発明にかかるキャパシタを模
式的に示す断面図である。強誘電体キャパシタＣ１００
は、基体１００上に第１電極（下部電極）２０、強誘電
体層２２および第２電極（上部電極）２４が積層されて
構成されている。ここで、基体１００とは、トランジス
タ形成領域などを含む。そして、第１電極２０の側面お
よび底面には、金属化合物層３０が形成されている。こ
の強誘電体キャパシタＣ１００は、後述するように、各
種の強誘電体メモリ装置に適用することができる。[First Embodiment] (Capacitor) FIG. 1 is a sectional view schematically showing a capacitor according to the present invention. Ferroelectric capacitor C100
Is formed by stacking a first electrode (lower electrode) 20, a ferroelectric layer 22, and a second electrode (upper electrode) 24 on a substrate 100. Here, the base 100 includes a transistor formation region and the like. The metal compound layer 30 is formed on the side surface and the bottom surface of the first electrode 20. The ferroelectric capacitor C100 can be applied to various types of ferroelectric memory devices, as will be described later.
【００１９】金属化合物層３０は、強誘電体層２２に対
する表面特性が第１電極２０と類似している材質を用い
る。ここで、表面特性とは、具体的には強誘電体層２２
に対するぬれ性のことをいう。金属化合物層３０の材質
として、たとえば、導電性の材質を用いる場合、第１電
極２０の下方に、コンタクト層（図示せず）が配置され
ている場合に、電気的接続を図ることができる。The metal compound layer 30 is made of a material whose surface characteristics with respect to the ferroelectric layer 22 are similar to those of the first electrode 20. Here, the surface characteristics are specifically the ferroelectric layer 22.
Wetness to. For example, when a conductive material is used as the material of the metal compound layer 30, electrical connection can be achieved when a contact layer (not shown) is arranged below the first electrode 20.
【００２０】（キャパシタの製造方法）図２は、第１の
実施の形態に係る強誘電体キャパシタの製造方法を模式
的に示す断面図である。(Method of Manufacturing Capacitor) FIG. 2 is a sectional view schematically showing a method of manufacturing the ferroelectric capacitor according to the first embodiment.
【００２１】（１）絶縁層の形成
まず、図２（Ａ）に示すように、基体１００上に、絶縁
層４０を形成する。ここで、基体１００は、後述するよ
うに、例えばトランジスタの形成領域を含む構造など、
強誘電体メモリ装置の種類によって異なる構造を有す
る。絶縁層４０としては、たとえば、酸化シリコンを用
いる。絶縁層４０の形成方法は、たとえば、熱ＣＶＤ
法，プラズマＣＶＤ法，常圧ＣＶＤ法，スピンコート法
などの塗布法（ＳＯＧを利用した方法），スパッタ法，
熱蒸着法などを挙げることができる。(1) Formation of Insulating Layer First, as shown in FIG. 2A, the insulating layer 40 is formed on the substrate 100. Here, the base 100 has a structure including a transistor formation region, as will be described later.
It has a different structure depending on the type of the ferroelectric memory device. As the insulating layer 40, for example, silicon oxide is used. The insulating layer 40 is formed by, for example, thermal CVD.
Method, plasma CVD method, atmospheric pressure CVD method, coating method such as spin coating method (method using SOG), sputtering method,
A thermal evaporation method etc. can be mentioned.
【００２２】ついで、絶縁層４０において、後述する第
１電極２０が形成されない領域に、レジスト層（図示せ
ず）を形成する。そして、レジスト層をマスクとして、
絶縁層４０のエッチング行なうことにより、所定のパタ
ーンを有する凹部を形成する。絶縁層４０のエッチング
は、たとえば、異方性ドライエッチングにより行ない、
エッチャントは、フッ素系ガスを含む混合ガスを用いて
行なう。Next, in the insulating layer 40, a resist layer (not shown) is formed in a region where the first electrode 20 described later is not formed. Then, using the resist layer as a mask,
By etching the insulating layer 40, a recess having a predetermined pattern is formed. The insulating layer 40 is etched by, for example, anisotropic dry etching,
The etchant is performed using a mixed gas containing a fluorine-based gas.
【００２３】（２）金属化合物層の形成
次に、図２（Ｂ）に示すように、絶縁層４０の上方、絶
縁層４０に形成された凹部の側面および底面を覆うよう
に金属化合物層３０を形成する。金属化合物層３０は、
強誘電体層に対する表面特性が第１電極２０と類似する
材質で形成する。ここで、表面特性とは、たとえば、強
誘電体層に対するぬれ性のことをいう。具体的には、チ
タン酸化膜、ジルコニウム酸化膜、タンタル酸化膜など
用いることができる。金属化合物層３０の形成方法は、
スパッタ法などを用いることができる。(2) Formation of Metal Compound Layer Next, as shown in FIG. 2 (B), the metal compound layer 30 is formed above the insulating layer 40 and so as to cover the side surface and the bottom surface of the recess formed in the insulating layer 40. To form. The metal compound layer 30 is
The surface characteristics of the ferroelectric layer are similar to those of the first electrode 20. Here, the surface characteristics mean, for example, wettability with respect to the ferroelectric layer. Specifically, a titanium oxide film, a zirconium oxide film, a tantalum oxide film, or the like can be used. The method for forming the metal compound layer 30 is
A sputtering method or the like can be used.
【００２４】（３）第１電極の形成
次に、図３（Ａ）に示すように、金属化合物層３０の上
に、第１電極２０のための第１導電層２０ａを形成す
る。このとき、第１導電層２０ａは、絶縁層３０に形成
された凹部を埋め込むように形成される。成膜方法とし
ては、特に限定されず、例えば気相法、液相法などを用
いることができる。気相法としては、スパッタリング、
真空蒸着、ＣＶＤなどを用いることができ、特にＭＯＣ
ＶＤ（Metal Organic Chemical Vapor Deposition）を
適用することが好ましい。また、液相法としては、電解
メッキ、無電解メッキなどを適用できる。(3) Formation of First Electrode Next, as shown in FIG. 3A, a first conductive layer 20a for the first electrode 20 is formed on the metal compound layer 30. At this time, the first conductive layer 20a is formed so as to fill the recess formed in the insulating layer 30. The film forming method is not particularly limited, and for example, a vapor phase method, a liquid phase method or the like can be used. As the vapor phase method, sputtering,
Vacuum deposition, CVD, etc. can be used, especially MOC
VD (Metal Organic Chemical Vapor Deposition) is preferably applied. As the liquid phase method, electrolytic plating, electroless plating, etc. can be applied.
【００２５】第１導電層２０ａを構成する材料として
は、たとえば、Ｉｒ，ＩｒＯｘ，Ｐｔ，Ｒｕ，ＲｕＯ
ｘ，ＳｒＲｕＯｘ，ＬａＳｒＣｏＯｘを挙げることがで
きる。Examples of the material forming the first conductive layer 20a include Ir, IrOx, Pt, Ru, RuO.
x, SrRuOx, LaSrCoOx can be mentioned.
【００２６】ついで、図３（Ｂ）に示すように、絶縁層
４０の上方の金属化合物層３０が露出するまで、第１導
電層２０ａを除去することにより、第１電極２０を形成
する。第１導電層２０ａの除去は、ＣＭＰ法、エッチバ
ックなどにより行なうことができる。Next, as shown in FIG. 3B, the first electrode 20 is formed by removing the first conductive layer 20a until the metal compound layer 30 above the insulating layer 40 is exposed. The removal of the first conductive layer 20a can be performed by the CMP method, etch back, or the like.
【００２７】（４）強誘電体層の形成
次に、図４に示すように、強誘電体層２２ａを形成す
る。強誘電体層２２ａの成膜方法としては、たとえば、
ゾル・ゲル材料やＭＯＤ（Metal Organic Decomposit
ion）材料を用いたスピンコート法やディッピング法、
スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法、
ミストデポジション法などを挙げることができる。(4) Formation of Ferroelectric Layer Next, as shown in FIG. 4, a ferroelectric layer 22a is formed. As a method for forming the ferroelectric layer 22a, for example,
Sol-gel materials and MOD (Metal Organic Decomposit)
ion coating) spin coating method or dipping method,
Sputtering method, MOCVD method, laser ablation method,
Examples include the mist deposition method.
【００２８】強誘電体層２２ａの材質は、特に限定され
ず、強誘電体性を示してキャパシタ絶縁膜として使用で
きればよく、その組成は任意のものを適用することがで
きる。このような強誘電体としては、たとえば、ＰＺＴ
（ＰｂＺｒZＴｉ1-ZＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ
2Ｏ9）、さらには、これらの材料にニオブ、ニッケル、
マグネシウム等の金属を添加したもの等が適用できる。The material of the ferroelectric layer 22a is not particularly limited as long as it exhibits ferroelectricity and can be used as a capacitor insulating film, and any composition can be applied. As such a ferroelectric, for example, PZT
(PbZr Z Ti 1-Z O 3), SBT (SrBi 2 Ta
2 O 9 ), in addition to these materials niobium, nickel,
Those to which a metal such as magnesium is added can be applied.
【００２９】（５）第２電極の形成
ついで、図４に示すように、強誘電体層２２ａの上に、
第２電極２４のための第２導電層２４ａを形成する。こ
の第２導電層２４ａは、前述した第１電極のための第１
導電層２２ａと同様の材質および成膜方法を用いて形成
することができる。(5) Formation of Second Electrode Next, as shown in FIG. 4, on the ferroelectric layer 22a,
A second conductive layer 24a for the second electrode 24 is formed. The second conductive layer 24a is the first conductive layer for the first electrode described above.
The conductive layer 22a can be formed by using the same material and film forming method.
【００３０】さらに、図５に示すように、第２導電層２
４ａの上に所定パターンのレジスト層Ｒ１を形成する。
このレジスト層Ｒ１をマスクとして、第２導電層２４
ａ、強誘電体層２２ａ、および絶縁層４０をたとえば、
異方性ドライエッチングによって順次パターニングす
る。Further, as shown in FIG. 5, the second conductive layer 2
A resist layer R1 having a predetermined pattern is formed on 4a.
Using the resist layer R1 as a mask, the second conductive layer 24
a, the ferroelectric layer 22a, and the insulating layer 40, for example,
Patterning is performed sequentially by anisotropic dry etching.
【００３１】ドライエッチング法としては、たとえば、
反応性イオンエッチング（ＲＩＥ）、誘導結合型（ＩＣ
Ｐ）やエレクトロンサイクロトロン（ＥＣＲ）などの高
密度プラズマエッチング、イオンミリング（イオンビー
ムエッチング）などのいずれかの方法を用いることがで
きる。As the dry etching method, for example,
Reactive ion etching (RIE), inductive coupling type (IC
P), electron cyclotron (ECR) or other high density plasma etching, ion milling (ion beam etching), or any other method can be used.
【００３２】ドライエッチングに用いられるエッチャン
トとしては、フッ素系ガスまたは塩素系ガスなどの反応
性ガスを含む。また、エッチャントは、必要に応じて、
他のガス、例えば、アルゴン、酸素を含むことができ
る。The etchant used for dry etching contains a reactive gas such as a fluorine-based gas or a chlorine-based gas. In addition, if necessary, the etchant
Other gases may be included, eg argon, oxygen.
【００３３】以上の工程によって、基体１００上に所定
パターンの強誘電体キャパシタＣ１００が形成される。Through the above steps, the ferroelectric capacitor C100 having a predetermined pattern is formed on the substrate 100.
【００３４】本実施の形態の製造方法によれば、強誘電
体層２２ａを金属化合物層３０と第１電極２０の上に形
成することができる。金属化合物層３０は、強誘電体層
２２ａに対する表面特性、たとえば、ぬれ性が第１電極
２０と類似した材質で形成されている。このため、強誘
電体層２２ａは、ぬれ性が類似した材質の上に形成する
ことができ、その成膜を良好に行なうことができる。す
なわち、この製造方法によれば、均一な膜質および膜厚
の強誘電体層２２ａを成膜できるため、強誘電体層２２
ａの薄膜化が可能になる。本実施の形態の効果の具体例
を以下に示す。According to the manufacturing method of this embodiment, the ferroelectric layer 22a can be formed on the metal compound layer 30 and the first electrode 20. The metal compound layer 30 is formed of a material having a surface characteristic of the ferroelectric layer 22 a, for example, wettability similar to that of the first electrode 20. Therefore, the ferroelectric layer 22a can be formed on a material having a similar wettability, and the film can be satisfactorily formed. That is, according to this manufacturing method, since the ferroelectric layer 22a having a uniform film quality and film thickness can be formed, the ferroelectric layer 22 can be formed.
It is possible to reduce the thickness of a. A specific example of the effect of this embodiment is shown below.
【００３５】たとえば、絶縁層（酸化シリコン膜）と、
第１電極（Ｐｔ）の上にスピンコート法により強誘電体
層（ＳＢＴ）を形成した場合、均一な膜厚の層を得るた
めには、金属化合物層３０がない場合には、強誘電体層
の膜厚が１６０ｎｍ以上であることが要求される。しか
し、本実施の形態の方法により、金属化合物層（チタン
酸化膜）と第１電極（Ｐｔ）の上に、スピンコート法に
より強誘電体層（ＳＢＴ）を形成した場合、強誘電体層
の膜厚が約１２０ｎｍで、均一な膜厚の層を得ることが
できることを確認している。For example, an insulating layer (silicon oxide film),
When the ferroelectric layer (SBT) is formed on the first electrode (Pt) by the spin coating method, in order to obtain a layer having a uniform film thickness, when the metal compound layer 30 is not provided, the ferroelectric substance is used. The layer thickness is required to be 160 nm or more. However, when the ferroelectric layer (SBT) is formed on the metal compound layer (titanium oxide film) and the first electrode (Pt) by the method of the present embodiment by the spin coating method, It has been confirmed that a film having a film thickness of about 120 nm can be obtained with a uniform film thickness.
【００３６】また、薄膜の強誘電体層を用いた場合、強
誘電体層の結晶化させるための結晶化温度を下げること
ができる。前述の具体例の場合では、強誘電体層の膜厚
が１６０ｎｍである時、結晶化のための加熱温度は、７
５０℃であるのに対して、強誘電体層の膜厚が１２０ｎ
ｍであれば、結晶化のための加熱温度を７００℃にする
ことができる。When a thin ferroelectric layer is used, the crystallization temperature for crystallizing the ferroelectric layer can be lowered. In the case of the above-described specific example, when the thickness of the ferroelectric layer is 160 nm, the heating temperature for crystallization is 7
Although the temperature is 50 ° C., the film thickness of the ferroelectric layer is 120 n
If m, the heating temperature for crystallization can be 700 ° C.
【００３７】本実施の形態によれば、品質のよい強誘電
体キャパシタを製造することができる。また、強誘電体
層を薄膜化できることは、強誘電体キャパシタの微細化
を図る場合の利点になる。According to this embodiment, a high quality ferroelectric capacitor can be manufactured. Also, the ability to thin the ferroelectric layer is an advantage when miniaturizing the ferroelectric capacitor.
【００３８】また、上述の実施の形態では、絶縁層４
０、強誘電体層２２ａおよび第２導電層２４ａを、単一
のレジスト層４０を用いたエッチングによりパターニン
グしたが、これに限定されない。例えば、絶縁層４０、
強誘電体層２２ａおよび第２導電層２４ａをそれぞれパ
ターニングしてもよい。Further, in the above-mentioned embodiment, the insulating layer 4
0, the ferroelectric layer 22a and the second conductive layer 24a are patterned by etching using a single resist layer 40, but the present invention is not limited to this. For example, the insulating layer 40,
The ferroelectric layer 22a and the second conductive layer 24a may be patterned respectively.
【００３９】［第２の実施の形態］本発明の強誘電体メ
モリ装置は、上記強誘電体キャパシタＣ１００を含んで
形成され、以下に示す各種の態様を取りうる。[Second Embodiment] A ferroelectric memory device of the present invention is formed to include the above-mentioned ferroelectric capacitor C100, and can take various aspects described below.
【００４０】（第１の強誘電体メモリ装置）図６は、第
１の強誘電体メモリ装置１０００を模式的に示す断面図
である。(First Ferroelectric Memory Device) FIG. 6 is a sectional view schematically showing the first ferroelectric memory device 1000.
【００４１】基体１００は、半導体基板１０にトランジ
スタ１２を有する。トランジスタ１２は、公知の構成を
適用でき、薄膜トランジスタ（ＴＦＴ）、あるいはＭＯ
ＳＦＥＴを用いることができる。図示の例ではＭＯＳＦ
ＥＴを用いており、トランジスタ１２は、ドレインおよ
びソース１４、１６と、ゲート電極１８とを有する。ド
レインおよびソースの一方１４には電極１５が形成さ
れ、ドレインおよびソースの他方１６にはプラグ電極２
６が形成されている。プラグ電極２６は、必要に応じて
バリア層を介して強誘電体キャパシタＣ１００に接続さ
れている。そして、各メモリセルは、ＬＯＣＯＳあるい
はトレンチアイソレーションなどの素子分離領域１７に
よって分離されている。トランジスタ１２などが形成さ
れた半導体基板１０上には、酸化シリコンなどの絶縁物
からなる層間絶縁膜１９が形成されている。The substrate 100 has a transistor 12 on a semiconductor substrate 10. A well-known structure can be applied to the transistor 12, and a thin film transistor (TFT) or an MO
An SFET can be used. In the example shown, MOSF
ET is used, and the transistor 12 has drains and sources 14 and 16 and a gate electrode 18. An electrode 15 is formed on one of the drain and the source 14 and a plug electrode 2 is formed on the other of the drain and the source 16.
6 is formed. The plug electrode 26 is connected to the ferroelectric capacitor C100 via a barrier layer as needed. Each memory cell is isolated by an element isolation region 17 such as LOCOS or trench isolation. An interlayer insulating film 19 made of an insulating material such as silicon oxide is formed on the semiconductor substrate 10 on which the transistors 12 and the like are formed.
【００４２】このような基体１００上に、第１電極２
０、強誘電体層２２および第２電極２４が積層された強
誘電体キャパシタＣ１００が形成されている。そして、
第１電極２０の側面および底面には、金属化合物層３０
が設けられている。金属化合物層３０は、導電性の材質
であることが好ましい。導電性の材質を用いる場合、第
１電極２０の下方にあるプラグ電極２６と電気的接続を
はかることができる。On such a substrate 100, the first electrode 2
0, the ferroelectric layer 22 and the second electrode 24 are laminated to form a ferroelectric capacitor C100. And
The metal compound layer 30 is formed on the side surface and the bottom surface of the first electrode 20.
Is provided. The metal compound layer 30 is preferably made of a conductive material. When a conductive material is used, it can be electrically connected to the plug electrode 26 below the first electrode 20.
【００４３】この強誘電体メモリ装置１０００は、ＤＲ
ＡＭセルと同様に、蓄積容量に情報としての電荷をため
込む構造を有する。すなわち、メモリセルは、図７およ
び図８に示すように、トランジスタと強誘電体キャパシ
タにより構成される。This ferroelectric memory device 1000 has a DR
Similar to the AM cell, it has a structure for accumulating charges as information in the storage capacitor. That is, the memory cell is composed of a transistor and a ferroelectric capacitor, as shown in FIGS.
【００４４】図７は、メモリセルが１つのトランジスタ
１２と１つの強誘電体キャパシタＣ１００とを有する、
いわゆる１Ｔ１Ｃセル方式を示す。このメモリセルは、
ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電
体キャパシタＣ１００の一端は、ビット線ＢＬとの接続
をオン・オフするトランジスタ１２を介してビット線に
接続される。また、強誘電体キャパシタＣ１００の他端
は、プレート線ＰＬと接続されている。そして、トラン
ジスタ１２のゲートはワード線ＷＬに接続されている。
ビット線ＢＬは、信号電荷を増幅するセンスアンプ２０
０に接続されている。FIG. 7 shows that the memory cell has one transistor 12 and one ferroelectric capacitor C100.
The so-called 1T1C cell system is shown. This memory cell is
Located at the intersection of the word line WL and the bit line BL, one end of the ferroelectric capacitor C100 is connected to the bit line via the transistor 12 that turns on / off the connection with the bit line BL. The other end of the ferroelectric capacitor C100 is connected to the plate line PL. The gate of the transistor 12 is connected to the word line WL.
The bit line BL is a sense amplifier 20 that amplifies the signal charge.
It is connected to 0.
【００４５】以下に、１Ｔ１Ｃセルにおける動作の例を
簡単に説明する。An example of the operation in the 1T1C cell will be briefly described below.
【００４６】読み出し動作においては、ビット線ＢＬを
０Ｖに固定した後、ワード線ＷＬに電圧を印加し、トラ
ンジスタ１２をオンする。その後、プレート線ＰＬを０
Ｖから電源電圧ＶCC程度まで印加することにより、強誘
電体キャパシタＣ１００に記憶した情報に対応した分極
電荷量がビット線ＢＬに伝達される。この分極電荷量に
よって生じた微少電位変化を差動式センスアンプ２００
で増幅することにより、記憶情報をＶCCまたは０Ｖの２
つの情報として読み出すことができる。In the read operation, after fixing the bit line BL to 0V, a voltage is applied to the word line WL to turn on the transistor 12. After that, set the plate line PL to 0
By applying from V to about the power supply voltage V CC , the polarization charge amount corresponding to the information stored in the ferroelectric capacitor C100 is transmitted to the bit line BL. The differential sense amplifier 200 detects a slight potential change caused by this polarization charge amount.
The stored information is amplified by V CC or 0V to 2V.
It can be read as one piece of information.
【００４７】書き込み動作においては、ワード線ＷＬに
電圧を印加し、トランジスタ１２をオン状態にした後、
ビット線ＢＬ−プレート線ＰＬ間に電圧を印加し、強誘
電体キャパシタＣ１００の分極状態を変更し決定する。In the write operation, after applying a voltage to the word line WL to turn on the transistor 12,
A voltage is applied between the bit line BL and the plate line PL to change and determine the polarization state of the ferroelectric capacitor C100.
【００４８】図８は、２つのトランジスタ１２と２つの
強誘電体キャパシタＣ１００とを有する、いわゆる２Ｔ
２Ｃセルを示す図である。この２Ｔ２Ｃセルは、前述し
た１Ｔ１Ｃセルを２個組み合わせて、相補型の情報を保
持する構造を有する。すなわち、２Ｔ２Ｃセルでは、セ
ンスアンプ２００への２つの差動入力として、相補型に
データを書き込んだ２つのメモリセルから相補信号を入
力し、データを検出する。このため、２Ｔ２Ｃセル内の
２つの強誘電体キャパシタＣ１００は同じ回数の書き込
みが行われるため、強誘電体キャパシタＣ１００の強誘
電体層の劣化状態が等しくなり、安定な動作が可能とな
る。FIG. 8 shows a so-called 2T having two transistors 12 and two ferroelectric capacitors C100.
It is a figure which shows a 2C cell. This 2T2C cell has a structure in which two pieces of the 1T1C cell described above are combined to hold complementary information. That is, in the 2T2C cell, complementary signals are input as two differential inputs to the sense amplifier 200 from two memory cells in which complementary data is written, and the data is detected. For this reason, since the two ferroelectric capacitors C100 in the 2T2C cell are written the same number of times, the ferroelectric layers of the ferroelectric capacitor C100 are in the same deteriorated state, and stable operation is possible.
【００４９】（第２の強誘電体メモリ装置）図９および
図１０は、ＭＩＳトランジスタ型メモリセルを有する強
誘電体メモリ装置２０００を示す。この強誘電体メモリ
装置２０００は、ゲート絶縁層１３に強誘電体キャパシ
タＣ１００を直接接続する構造を有する。具体的には、
半導体基板１０にソースおよびドレイン１４，１６が形
成され、さらに、ゲート絶縁層１３上には、フローティ
ングゲート電極（第１電極）２０、強誘電体層２２およ
びゲート電極（第２電極）２４が積層された強誘電体キ
ャパシタＣ１００が接続されている。そして、フローテ
ィングゲート電極２０の側面および底面には、金属化合
物層３０が設けられている。この強誘電体メモリ装置２
０００においては、半導体基板１０、ソース，ドレイン
１４，１６およびゲート絶縁層１３が、第１の実施の形
態で述べた基体１００に相当する。(Second Ferroelectric Memory Device) FIGS. 9 and 10 show a ferroelectric memory device 2000 having MIS transistor type memory cells. The ferroelectric memory device 2000 has a structure in which the ferroelectric capacitor C100 is directly connected to the gate insulating layer 13. In particular,
Sources and drains 14 and 16 are formed on the semiconductor substrate 10, and a floating gate electrode (first electrode) 20, a ferroelectric layer 22, and a gate electrode (second electrode) 24 are stacked on the gate insulating layer 13. The ferroelectric capacitor C100 is connected. The metal compound layer 30 is provided on the side surface and the bottom surface of the floating gate electrode 20. This ferroelectric memory device 2
In 000, the semiconductor substrate 10, the sources / drains 14, 16 and the gate insulating layer 13 correspond to the base 100 described in the first embodiment.
【００５０】また、この強誘電体メモリ装置２０００
は、図１０に示すように、ワード線ＷＬは各セルのゲー
ト電極２２に接続され、ドレインはビット線ＢＬに接続
されている。この強誘電体メモリ装置においては、デー
タの書き込み動作は、選択するセルのワード線ＷＬとウ
ェル（ソース）間に電界を印加することによって行われ
る。また、読み出し動作は、選択セルに対応するワード
線ＷＬを選択し、選択セルのビット線ＢＬに接続したセ
ンスアンプ２００によって各トランジスタを流れる電流
量を検出することで行われる。Also, this ferroelectric memory device 2000
As shown in FIG. 10, the word line WL is connected to the gate electrode 22 of each cell and the drain is connected to the bit line BL. In this ferroelectric memory device, the data write operation is performed by applying an electric field between the word line WL and the well (source) of the selected cell. The read operation is performed by selecting the word line WL corresponding to the selected cell and detecting the amount of current flowing through each transistor by the sense amplifier 200 connected to the bit line BL of the selected cell.
【００５１】［第３の実施の形態］第３の実施の形態で
は、強誘電体キャパシタからなるメモリセルがマトリク
ス状に配列されたメモリセルアレイ、および、メモリセ
ルアレイを含む強誘電体メモリ装置について説明する。[Third Embodiment] In the third embodiment, a memory cell array in which memory cells composed of ferroelectric capacitors are arranged in a matrix and a ferroelectric memory device including the memory cell array will be described. To do.
【００５２】図１１は、第３の実施の形態にかかるメモ
リセルアレイを含む強誘電体メモリ装置を模式的に示す
図である。強誘電体メモリ装置３０００は、図１１に示
すように、メモリセル１２０が単純マトリクス状に配列
されたメモリセルアレイ１００Ａと、メモリセル（強誘
電体キャパシタＣ１００）１２０に対して選択的に情報
の書き込みもしくは読み出しを行うための各種回路、例
えば、第１電極（下部電極）２０を選択的に制御するた
めの第１駆動回路１５０と、第２電極（上部電極）２２
を選択的に制御するための第２駆動回路１５２と、セン
スアンプなどの信号検出回路（図示せず）とを含む。FIG. 11 is a diagram schematically showing a ferroelectric memory device including a memory cell array according to the third embodiment. As shown in FIG. 11, the ferroelectric memory device 3000 selectively writes information to a memory cell array 100A in which memory cells 120 are arranged in a simple matrix and a memory cell (ferroelectric capacitor C100) 120. Alternatively, various circuits for reading, for example, a first drive circuit 150 for selectively controlling the first electrode (lower electrode) 20, and a second electrode (upper electrode) 22.
And a signal detection circuit (not shown) such as a sense amplifier.
【００５３】次に、図１２を参照しつつメモリセルアレ
イ１００Ａについて説明する。図１２は、メモリセルア
レイの一部を拡大して示す平面図であり、（ ）内の数
字は最上層より下の層を示す。メモリセルアレイ１００
Ａは、行選択のための第１電極（ワード線）２０と、列
選択のための第２電極（ビット線）２４とが直交するよ
うに配列されている。すなわち、Ｘ方向に沿って第１電
極２０が所定ピッチで配列され、Ｘ方向と直交するＹ方
向に沿って第２電極２４が所定ピッチで配列されてい
る。なお、第１電極２０がビット線、第２電極２４がワ
ード線でもよい。Next, the memory cell array 100A will be described with reference to FIG. FIG. 12 is an enlarged plan view showing a part of the memory cell array, and the numbers in parentheses indicate layers below the uppermost layer. Memory cell array 100
A is arranged so that the first electrode (word line) 20 for row selection and the second electrode (bit line) 24 for column selection are orthogonal to each other. That is, the first electrodes 20 are arranged at a predetermined pitch along the X direction, and the second electrodes 24 are arranged at a predetermined pitch along the Y direction orthogonal to the X direction. The first electrode 20 may be a bit line and the second electrode 24 may be a word line.
【００５４】図１３は、図１２のＡ−Ａ線に沿った断面
図である。本実施の形態に係るメモリセルアレイ１００
Ａは、図１３に示すように、基体１００上に、第１電極
２０、強誘電体層２２および第２電極２４が積層されて
いる。第１電極２０の相互間には、絶縁層４０が形成さ
れている。絶縁層４０の上方、第１電極２０の側面およ
び底面に金属化合物層３０が設けられている。そして、
強誘電体層３０は、金属化合物層３０と第１電極２０の
上に設けられ、その上に第１電極と交差する方向に、第
２電極２４が形成されている。すなわち、第１電極２０
と第２電極２２との交差領域において、それぞれ強誘電
体キャパシタＣ１００からなるメモリセル１２０が構成
されている。FIG. 13 is a sectional view taken along the line AA of FIG. Memory cell array 100 according to the present embodiment
In A, as shown in FIG. 13, a first electrode 20, a ferroelectric layer 22, and a second electrode 24 are laminated on a base 100. An insulating layer 40 is formed between the first electrodes 20. The metal compound layer 30 is provided above the insulating layer 40 and on the side surface and the bottom surface of the first electrode 20. And
The ferroelectric layer 30 is provided on the metal compound layer 30 and the first electrode 20, and the second electrode 24 is formed on the ferroelectric layer 30 in a direction intersecting with the first electrode. That is, the first electrode 20
A memory cell 120 composed of a ferroelectric capacitor C100 is formed in the intersecting region between the second electrode 22 and the second electrode 22.
【００５５】メモリセルアレイ１００Ａの製造方法につ
いて説明する。なお、図面については、第１の実施の形
態の製造方法を模式的に示す図面と重複する場合は、そ
の図面を用いて説明する。A method of manufacturing the memory cell array 100A will be described. In addition, about drawing, when it overlaps with drawing which shows the manufacturing method of 1st Embodiment typically, it demonstrates using the drawing.
【００５６】（１）絶縁層の形成
まず、図２（Ａ）に示すように、基体１００の上に、絶
縁層４０を形成する。形成方法、材質については、第１
の実施の形態で述べた製造方法と同様にすることができ
る。ついで、リソグラフィおよびエッチングにより絶縁
層４０の第１電極２０が形成される領域に凹部を形成す
る。このとき、凹部は、ライン状の溝となるように形成
される。(1) Formation of Insulating Layer First, as shown in FIG. 2A, the insulating layer 40 is formed on the substrate 100. Regarding the forming method and the material,
The manufacturing method described in the above embodiment can be applied. Then, a recess is formed in the region of the insulating layer 40 where the first electrode 20 is formed by lithography and etching. At this time, the recess is formed to be a linear groove.
【００５７】（２）金属化合物層の形成
次に 図２（Ｂ）に示すように、絶縁層４０の上方、絶
縁層４０に形成された凹部の側面および底面を覆うよう
に金属化合物層３０を形成する。金属化合物層３０は、
強誘電体層２２に対する表面特性が第１電極２０と類似
する材質で形成する。また、金属化合物層３０は、絶縁
性の材質であることが好ましい。ここで、表面特性と
は、強誘電体層３０に対するぬれ性のことである。ま
た、金属化合物層３０に絶縁性の材質を用いることで、
隣接するキャパシタ間を絶縁することができる。金属化
合物層３０は、チタン酸化膜、ジルコニウム酸化膜、タ
ンタル酸化膜などを挙げることができる。金属化合物層
３０の形成方法は、スパッタ法などを用いることができ
る。(2) Formation of Metal Compound Layer Next, as shown in FIG. 2B, a metal compound layer 30 is formed so as to cover the insulating layer 40 and the side surface and the bottom surface of the recess formed in the insulating layer 40. Form. The metal compound layer 30 is
The surface characteristics of the ferroelectric layer 22 are made of a material similar to that of the first electrode 20. The metal compound layer 30 is preferably made of an insulating material. Here, the surface characteristics are wettability with respect to the ferroelectric layer 30. In addition, by using an insulating material for the metal compound layer 30,
It is possible to insulate between adjacent capacitors. Examples of the metal compound layer 30 include a titanium oxide film, a zirconium oxide film, a tantalum oxide film, and the like. As a method of forming the metal compound layer 30, a sputtering method or the like can be used.
【００５８】（３）第１電極の形成
次に、図３（Ａ）に示すように、金属化合物層３０の上
に、第１電極２０のための第１導電層２０ａを形成す
る。ついで、図３（Ｂ）に示すように、第１導電層２０
ａは、絶縁層４０の上面が露出するまで、除去され、第
１電極２０が形成される。第１導電層２０ａの形成方
法、材質、および除去の方法は、第１の実施の形態で述
べた製造方法と同様に行なうことができる。(3) Formation of First Electrode Next, as shown in FIG. 3A, a first conductive layer 20a for the first electrode 20 is formed on the metal compound layer 30. Then, as shown in FIG. 3B, the first conductive layer 20
The a is removed until the upper surface of the insulating layer 40 is exposed, and the first electrode 20 is formed. The method of forming the first conductive layer 20a, the material, and the method of removing the first conductive layer 20a can be the same as the manufacturing method described in the first embodiment.
【００５９】（４）強誘電体層の形成
次に、図４に示すように、強誘電体層２２ａを形成す
る。強誘電体層２２ａの形成方法、材質などは、第１の
実施の形態で述べた製造方法と同様に行なうことができ
る。(4) Formation of Ferroelectric Layer Next, as shown in FIG. 4, a ferroelectric layer 22a is formed. The formation method and material of the ferroelectric layer 22a can be the same as the manufacturing method described in the first embodiment.
【００６０】（５）第２電極の形成
ついで、図４に示すように、強誘電体層２２ａの上に、
第２電極のための第２導電層２４ａを形成する。この第
２導電層２４ａは、前述した第１電極のための第１導電
層２２ａと同様の材質および成膜方法を用いて形成する
ことができる。(5) Formation of Second Electrode Next, as shown in FIG. 4, on the ferroelectric layer 22a,
A second conductive layer 24a for the second electrode is formed. The second conductive layer 24a can be formed by using the same material and film forming method as those of the first conductive layer 22a for the first electrode described above.
【００６１】次に、図１３に示すように、第２導電層２
４ａの上に所定パターンのレジスト層（図示せず）を形
成する。このレジスト層をマスクとして、強誘電体層２
２ａおよび第２導電層２４ａをエッチングする。このエ
ッチングの方法などは、第１の実施の形態で述べた方法
と同様にすることができる。Next, as shown in FIG. 13, the second conductive layer 2
A resist layer (not shown) having a predetermined pattern is formed on 4a. Using this resist layer as a mask, the ferroelectric layer 2
2a and the second conductive layer 24a are etched. The etching method and the like can be the same as the method described in the first embodiment.
【００６２】このようにして、図１３に示すように、本
実施の形態にかかるメモリセルアレイ１００Ａを形成す
ることができる。以下に、本実施の形態にかかるメモリ
セルアレイ１００Ａの製造方法の作用効果について述べ
る。Thus, as shown in FIG. 13, the memory cell array 100A according to this embodiment can be formed. The operation and effect of the method of manufacturing the memory cell array 100A according to this embodiment will be described below.
【００６３】本実施の形態にかかる製造方法によれば、
強誘電体層２２を金属化合物層３０と第１電極２０の上
に形成することができる。金属化合物層３０は、強誘電
体層２２ａの対するぬれ性が第１電極２０と類似した材
質で形成されており、強誘電体層２２ａの成膜を良好に
行なうことができる。すなわち、均一な膜質の強誘電体
層２２ａを成膜できるため、強誘電体層２２ａの薄膜化
が可能になり、強誘電体層の結晶化させるために結晶化
温度を下げることができる。これにより、品質のよい強
誘電体メモリを製造することができる。また、強誘電体
層を薄膜化できることは、微細化を図る場合の利点にな
る。According to the manufacturing method of the present embodiment,
The ferroelectric layer 22 may be formed on the metal compound layer 30 and the first electrode 20. The metal compound layer 30 is formed of a material whose wettability with respect to the ferroelectric layer 22a is similar to that of the first electrode 20, so that the ferroelectric layer 22a can be favorably formed. That is, since the ferroelectric layer 22a having a uniform film quality can be formed, the ferroelectric layer 22a can be thinned, and the crystallization temperature can be lowered to crystallize the ferroelectric layer. As a result, a high quality ferroelectric memory can be manufactured. In addition, the ability to thin the ferroelectric layer is an advantage for miniaturization.
【００６４】次に、強誘電体メモリ装置３０００におけ
る書き込み，読み出し動作の一例について述べる。Next, an example of writing and reading operations in the ferroelectric memory device 3000 will be described.
【００６５】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。さらにこのとき、非選択セルのキャパシ
タには、読み出し時のクロストークを防ぐため、所定の
電圧が印加される。First, in the read operation, the read voltage "V 0 " is applied to the capacitor of the selected cell. This also serves as a write operation of "0". At this time, the current flowing through the selected bit line or the potential when the bit line is set to high impedance is read by the sense amplifier. Further, at this time, a predetermined voltage is applied to the capacitors of the non-selected cells in order to prevent crosstalk during reading.
【００６６】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。In the write operation, in the case of writing " 1 ", the voltage "-V 0 " is applied to the capacitor of the selected cell. In the case of writing "0", a voltage that does not invert the polarization of the selected cell is applied to the capacitor of the selected cell, and the "0" state written during the read operation is held. At this time, a predetermined voltage is applied to the capacitors of the non-selected cells in order to prevent crosstalk during writing.
【００６７】本発明は、上記の実施の形態に限定され
ず、本発明の要旨の範囲内で変形することができる。た
とえば、第１の実施の形態において、強誘電体層の代わ
りに常強誘電体層を用いることができる。この場合、常
誘電体キャパシタは、たとえば、ＤＲＡＭなどのメモリ
装置に適用することができる。常誘電体層の材質として
は、Ｔａ2Ｏ5、ＳｒＴｉＯ3、ＰｂＴｉＯ3、などを適用
することができる。常強誘電体層の形成方法としては、
ＭＯＣＶＤ法、ＭＯＤ材料を用いたスピンコート法など
により行なうことができる。The present invention is not limited to the above embodiment, but can be modified within the scope of the gist of the present invention. For example, in the first embodiment, an ordinary ferroelectric layer can be used instead of the ferroelectric layer. In this case, the paraelectric capacitor can be applied to a memory device such as a DRAM. As a material for the paraelectric layer, Ta 2 O 5 , SrTiO 3 , PbTiO 3 or the like can be applied. As a method of forming the ordinary ferroelectric layer,
It can be performed by MOCVD, spin coating using a MOD material, or the like.
【図１】第１の実施の形態にかかる強誘電体キャパシタ
を模式的に示す断面図である。FIG. 1 is a sectional view schematically showing a ferroelectric capacitor according to a first embodiment.
【図２】第１の実施の形態にかかる強誘電体キャパシタ
の製造工程を模式的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing a manufacturing process of the ferroelectric capacitor according to the first embodiment.
【図３】第１の実施の形態にかかる強誘電体キャパシタ
の製造工程を模式的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing the manufacturing process of the ferroelectric capacitor according to the first embodiment.
【図４】第１の実施の形態にかかる強誘電体キャパシタ
の製造工程を模式的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing the manufacturing process of the ferroelectric capacitor according to the first embodiment.
【図５】第１の実施の形態にかかる強誘電体キャパシタ
の製造工程を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing the manufacturing process of the ferroelectric capacitor according to the first embodiment.
【図６】第２の実施の形態のかかる第１の強誘電体メモ
リ装置を模式的に示す断面図である。FIG. 6 is a sectional view schematically showing the first ferroelectric memory device according to the second embodiment.
【図７】第２の実施の形態のかかる第１の強誘電体メモ
リ装置を模式的に示す平面図である。FIG. 7 is a plan view schematically showing the first ferroelectric memory device according to the second embodiment.
【図８】第２の実施の形態のかかる第１の強誘電体メモ
リ装置を模式的に示す平面図である。FIG. 8 is a plan view schematically showing the first ferroelectric memory device according to the second embodiment.
【図９】第２の実施の形態のかかる第２の強誘電体メモ
リ装置を模式的に示す断面図である。FIG. 9 is a cross-sectional view schematically showing the second ferroelectric memory device according to the second embodiment.
【図１０】第２の実施の形態のかかる第２の強誘電体メ
モリ装置を模式的に示す断面図である。FIG. 10 is a cross-sectional view schematically showing the second ferroelectric memory device according to the second embodiment.
【図１１】第３の実施の形態にかかる強誘電体メモリ装
置を模式的に示す平面図である。FIG. 11 is a plan view schematically showing a ferroelectric memory device according to a third embodiment.
【図１２】第３の実施の形態にかかる強誘電体メモリ装
置に含まれるメモリセルアレイを模式的に示す平面図で
ある。FIG. 12 is a plan view schematically showing a memory cell array included in the ferroelectric memory device according to the third embodiment.
【図１３】第３の実施の形態にかかる強誘電体メモリ装
置に含まれるメモリセルアレイを模式的に示す断面図で
ある。FIG. 13 is a cross-sectional view schematically showing a memory cell array included in the ferroelectric memory device according to the third embodiment.
１０ 半導体基板 １２ トランジスタ １３ ゲート絶縁層 １４ ドレイン（ソース） １５ 電極 １６ ドレイン（ソース） １７ 素子分離領域 １８ ゲート電極 １９ 層間絶縁膜 ２０ａ 第１導電層 ２０ 第１電極（下部電極） ２２ 強誘電体層 ２４ａ 第２導電層 ２４ 第２電極（上部電極） ２６ プラグ電極 ３０ 金属化合物層 ４０ 絶縁層 ５０ 第１駆動回路 ５２ 第２駆動回路 １００ 基体 １００Ａ メモリセルアレイ Ｃ１００ 強誘電体キャパシタ １２０ メモリセル ２００ 周辺回路 １０００ 第１の強誘電体メモリ装置 ２０００ 第２の強誘電体メモリ装置 ３０００ 強誘電体メモリ装置 10 Semiconductor substrate 12 transistors 13 Gate insulation layer 14 Drain (source) 15 electrodes 16 Drain (source) 17 Element isolation region 18 Gate electrode 19 Interlayer insulation film 20a First conductive layer 20 First electrode (lower electrode) 22 Ferroelectric layer 24a Second conductive layer 24 Second electrode (upper electrode) 26 plug electrode 30 metal compound layer 40 insulating layer 50 First drive circuit 52 Second drive circuit 100 base 100A memory cell array C100 ferroelectric capacitor 120 memory cells 200 peripheral circuits 1000 First Ferroelectric Memory Device 2000 Second ferroelectric memory device 3000 ferroelectric memory device
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 27/10 ４４４Ｚ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/792 H01L 27/10 444Z
Claims (21)
積層された強誘電体キャパシタの製造方法であって、以
下の工程（ａ）〜（ｅ）を含む、強誘電体キャパシタの
製造方法。 （ａ） 基体の上に、前記第１電極を形成する領域に凹
部を有する絶縁層を形成する工程と、 （ｂ） 前記絶縁層の上面、前記凹部の側面および底面
を覆うように、金属化合物層を形成する工程と、 （ｃ） 前記凹部を埋め込むように、前記第１電極を形
成する工程と、 （ｄ） 前記第１電極および前記金属化合物層の上に、
前記強誘電体層を形成する工程と、 （ｅ） 前記強誘電体層の上に、前記第２電極を形成す
る工程。1. A method of manufacturing a ferroelectric capacitor in which a first electrode, a ferroelectric layer and a second electrode are laminated, the method including the steps (a) to (e) below: Production method. (A) a step of forming an insulating layer having a recess in a region where the first electrode is to be formed, on a substrate; (b) a metal compound so as to cover an upper surface of the insulating layer, a side surface and a bottom surface of the recess. A step of forming a layer, (c) a step of forming the first electrode so as to fill the concave portion, and (d) a step of forming the first electrode and the metal compound layer,
Forming the ferroelectric layer, and (e) forming the second electrode on the ferroelectric layer.
が前記第１電極と類似する材質で形成される、強誘電体
キャパシタの製造方法。2. The method of manufacturing a ferroelectric capacitor according to claim 1, wherein the metal compound layer is formed of a material having surface characteristics similar to those of the first electrode with respect to the ferroelectric layer.
覆うように形成され、前記第１電極を前記金属化合物層
の上面が露出するまで、除去する工程を含む、強誘電体
キャパシタの製造方法。3. The method according to claim 1 or 2, wherein in the step (c), the first electrode is formed so as to cover the base, and the first electrode is exposed until an upper surface of the metal compound layer is exposed. A method of manufacturing a ferroelectric capacitor, which comprises a step of removing.
電体キャパシタの製造方法。4. The method of manufacturing a ferroelectric capacitor according to claim 1, wherein the metal compound layer is formed of a conductive material.
状に形成される、強誘電体キャパシタの製造方法。5. The strong electrode according to claim 1, wherein the first electrode is formed in a line shape, and the second electrode is formed in a line shape in a direction intersecting with the first electrode. Manufacturing method of dielectric capacitor.
電体キャパシタの製造方法。6. The method of manufacturing a ferroelectric capacitor according to claim 1, wherein the metal compound layer is formed of an insulating material.
て、 前記工程（ｅ）において、前記強誘電体層は、前記第２
電極と同じパターンに形成される工程を含む、強誘電体
キャパシタの製造方法。7. The ferroelectric layer according to claim 1, wherein in the step (e), the ferroelectric layer is the second layer.
A method of manufacturing a ferroelectric capacitor, including the step of forming the same pattern as an electrode.
法によって形成された、強誘電体キャパシタ。8. A ferroelectric capacitor formed by the manufacturing method according to claim 1.
該第２電極との間に設けられた強誘電体層と、を含む強
誘電体キャパシタであって、 少なくとも、前記第１電極の側面および底面の上に、金
属化合物層が設けられている、強誘電体キャパシタ。9. A ferroelectric capacitor including a first electrode, a second electrode, and a ferroelectric layer provided between the first electrode and the second electrode, wherein at least the ferroelectric capacitor A ferroelectric capacitor in which a metal compound layer is provided on the side surface and the bottom surface of the first electrode.
が前記第１電極と類似する材質である、強誘電体キャパ
シタ。10. The ferroelectric capacitor according to claim 9, wherein the metal compound layer is made of a material having surface characteristics similar to those of the first electrode with respect to the ferroelectric layer.
ャパシタ。11. The ferroelectric capacitor according to claim 9, wherein the metal compound layer is a conductive material.
方法によって形成された前記強誘電体キャパシタからな
るメモリセルが、マトリクス状に配列された、メモリセ
ルアレイ。12. A memory cell array in which memory cells formed of the ferroelectric capacitor formed by the manufacturing method according to claim 5 are arranged in a matrix.
ルがマトリクス状に配列されたメモリセルアレイであっ
て、 前記強誘電体キャパシタは、第１電極と、第２電極と、
該第１電極と該第２電極との間に設けられた強誘電体層
とを含み、 前記第１電極の相互間には、絶縁層が設けられ、 前記絶縁層の上面と、前記第１電極の側面および底面に
は、金属化合物層が設けられている、メモリセルアレ
イ。13. A memory cell array in which memory cells each composed of a ferroelectric capacitor are arranged in a matrix, wherein the ferroelectric capacitor includes a first electrode, a second electrode, and
A ferroelectric layer provided between the first electrode and the second electrode; an insulating layer is provided between the first electrodes; and an upper surface of the insulating layer and the first electrode. A memory cell array in which a metal compound layer is provided on a side surface and a bottom surface of the electrode.
記第１電極とほぼ類似する材質である、メモリセルアレ
イ。14. The memory cell array according to claim 13, wherein the metal compound layer is made of a material having substantially the same surface characteristics as that of the first electrode with respect to a ferroelectric layer.
アレイ。15. The memory cell array according to claim 13, wherein the metal compound layer is made of an insulating material.
誘電体キャパシタを含む、メモリ装置。16. A memory device including the ferroelectric capacitor according to claim 9.
所定パターンで配置された前記強誘電体キャパシタを有
する、蓄積容量型の強誘電体メモリ装置。17. The storage capacitor type ferroelectric memory device according to claim 16, further comprising a base having a transistor formation region, and the ferroelectric capacitors arranged in a predetermined pattern on the base.
タ構造が接続された、ＭＩＳトランジスタ型の強誘電体
メモリ装置。18. The MIS transistor type ferroelectric memory device according to claim 16, wherein the capacitor structure is connected to a gate insulating layer formed on a semiconductor substrate.
メモリセルアレイを含む、強誘電体メモリ装置。19. A ferroelectric memory device including the memory cell array according to claim 13.
ャパシタの製造方法。20. The method of manufacturing a dielectric capacitor according to claim 1, wherein a dielectric layer is used instead of the ferroelectric layer.
を有する、ＤＲＡＭ。21. A DRAM having the dielectric capacitor according to claim 20.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123361A (en) * | 2003-10-16 | 2005-05-12 | Sony Corp | Resistance change type nonvolatile memory and its manufacturing method, and method of forming resistance change layer |
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| KR100673116B1 (en) | 2005-10-13 | 2007-01-22 | 주식회사 하이닉스반도체 | Non-volatile ferroelectric memory device |
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2002
- 2002-03-27 JP JP2002087826A patent/JP2003282838A/en active Pending
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