JP2004295874A

JP2004295874A - マイコン応用システムおよびマイコン、並びに、信号処理システムおよび信号処理ｌｓｉ

Info

Publication number: JP2004295874A
Application number: JP2004062914A
Authority: JP
Inventors: Noriyuki Saijo; 徳行西條; Koji Kitamura; 浩二北村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-03-07
Filing date: 2004-03-05
Publication date: 2004-10-21

Abstract

【課題】マイコン応用システムにおいて、簡易な構成によって、部分的な高速動作を実現可能にする。
【解決手段】外付けＲＯＭ２０はマイコン１０の制御プログラムＰＧを格納している。ＭＰＵ１１はコピー処理部ＰＧＩ１を実行することによって、高速動作必要処理部ＰＧＭ１を内蔵ＲＡＭ１２の高速処理領域ＰＡＲにコピーする。アドレス変換部１４は、ＭＰＵが指定する取込アドレスＡＺ１が外付けＲＯＭ２０における高速動作必要処理部ＰＧＭ１の格納範囲内を指すとき、これを内蔵ＲＡＭ１２の対応箇所のアドレスＡＦに変換する。
【選択図】図１

Description

本発明は、メモリに格納されたプログラムを実行するマイコン応用システム、および信号処理システムに関する技術に属する。

近年、機器組込みマイコンシステムに代表されるマイコン応用システムにおいて、マイコン動作の高速化に伴い、必要とされる動作速度が、益々上昇している。その一方で、メモリ等の周辺回路やインターフェイスの動作速度は、マイコンの動作速度に追いついていない。また、ソフトウェアの大規模化、開発期間短縮化に伴い、ソフトウェアを格納するためのメモリは、リスク回避のために、書換可能型メモリが利用されることが増えている。また、ソフトウェアは大規模化とともに複雑化しており、このことが、ソフト開発者への負担を大きくしている。

以下、従来のマイコン応用システムについて簡単に説明する。

図８は高速動作を実現する第１の従来例を示すブロック図である。図８において、ＭＰＵ５１はバス５３を介して、内蔵ＲＯＭ５４内の制御プログラムＰＧのデータを取り出し、実行する。通常、マイコン５０内のメモリは、内蔵バス５３経由でのデータ取り出しに対してアクセス速度が最適化されており、図８の構成では、マイコン５０を制御するプログラムＰＧを高速取出しによって高速実行できる。内蔵ＲＯＭ５４は例えばマスクＲＯＭによって構成されたり、リスク回避を目的として書換可能なフラッシュＲＯＭ等によって構成されたりする。

図９は大規模メモリを備えた第２の従来例を示すブロック図である。図９の構成では、バス５３に外付けＲＯＭ６０が接続されており、この外付けＲＯＭ６０に制御プログラムＰＧが格納されている。ＭＰＵ５１はバス５３を介して、外付けＲＯＭ６０内の制御プログラムＰＧを取り出し、実行する。外付けＲＯＭ６０は、通常汎用ＲＯＭであるため、内蔵ＲＯＭに比べて非常に低速なアクセスしかできないものが多く、例えば、書換可能型の汎用のフラッシュＲＯＭ等によって構成される。

図１０は高速動作を実現する第３の従来例を示すブロック図である。図１０の構成では、マイコン５０ＢはキャッシュＲＡＭ５４およびキャッシュ回路５５を備えており、いわゆるキャッシュ型マイコンの構成になっている。ＭＰＵ５１はバス５３を介して外付けＲＯＭ６０の制御プログラムＰＧを取り出し、実行する。しかし、外付けＲＯＭ６０のアクセス速度は低いので、頻繁にアクセスされるアドレスについては、そのデータはキャッシュＲＡＭ５４に動的に登録される。そしてキャッシュ回路５５が、外付けＲＯＭ６０をアクセスするか、またはキャッシュＲＡＭ５４をアクセスするかを切り替える。
特開平７−２１９７６６号公報特開平１１−３９２１２号公報

ところが、従来の構成では、次のような問題があった。

第１の従来例のように、ＲＯＭを内蔵したシステムでは、内蔵ＲＯＭとしてマスクＲＯＭを用いた場合には、近年高まっているプログラム不具合等のリスク回避の要求に対して、対応が非常に困難である。また、内蔵ＲＯＭとして書換可能ＲＯＭを用いた場合には、マイコンの製造工程が、ロジック回路と書換可能型ＲＯＭとで異なるプロセスを要する、いわゆる混載プロセスとなり、コストが非常に高くなる、という問題があった。

また、第２の従来例のように、外付けＲＯＭを用いるシステムでは、アクセス速度が、内蔵メモリを利用する場合に比べて格段に遅くなり、高速動作を要する制御の場合、安定動作がきわめて困難になる。

また、第３の従来例のように、キャッシュ型マイコンを利用する場合には、高速動作は可能になるものの、キャッシュに関わる機構が非常に大規模で複雑な構成であるため、例えば機器組み込みマイコンとしては、ともすれば機能が過剰になりすぎてしまい、コストも高くなる。

前記の問題に鑑み、本発明は、マイコン応用システムおよび信号処理システムにおいて、簡易な構成によって、プログラムの中で高速動作が必要な部分について、高速動作を実現可能にすることを課題とする。

前記の課題を解決するために、本発明は、マイコン応用システムにおいて、ＲＯＭに格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、ＲＯＭから、ＭＰＵからのアクセス速度がより速いＲＡＭに移し、ＭＰＵがプログラムデータを取り込むために指定する取込アドレスが、ＲＯＭにおいて高速動作必要処理部が格納された範囲内を指すとき、この取込アドレスを、ＲＡＭにおける高速動作必要処理部の対応箇所のアドレスに変換する。すなわち、ＲＯＭに格納された高速動作必要処理部は、アクセス速度が速いＲＡＭに移された後、ＭＰＵからアクセスされて、実行される。しかも、キャッシュ機構のような複雑な構成は必要とせず、プログラムを移す機能と、アドレスを変換する機能とによって実現できるので、部分的な高速動作を、簡易な構成によって実現することができる。

しかも、高速動作必要処理部は、低速で実行されてもよい他のプログラムと併せてＲＯＭに格納しておけばよいので、ソフトウェアの書き換えを柔軟に行うことができ、ソフトウェアの開発も容易となる。

また本発明は、上述したものと同様の技術的特徴を有する、ＤＳＰ等のような演算処理部によってプログラムを実行する信号処理ＬＳＩを含む信号処理システムを提供する。すなわち、演算処理部が、第１の記憶部、および第１の記憶部よりもアクセス速度が遅い第２の記憶部とアクセス可能な構成において、第２の記憶部に格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、第２の記憶部から第１の記憶部に移し、演算処理部がプログラムデータを取り込むために指定する取込アドレスが、第２の記憶部において高速動作必要処理部が格納された範囲内を指すとき、この取込アドレスを、第１の記憶部における高速動作必要処理部の対応箇所のアドレスに変換する。すなわち、第２の記憶部に格納された高速動作必要処理部は、アクセス速度が速い第１の記憶部に移された後、演算処理部からアクセスされて、実行される。しかも、キャッシュ機構のような複雑な構成は必要とせず、プログラムを移す機能と、アドレスを変換する機能とによって実現できるので、部分的な高速動作を、簡易な構成によって実現することができる。

本発明によると、ＲＯＭまたは第２の記憶部に格納された高速動作必要処理部は、アクセス速度が速いＲＡＭまたは第１の記憶部に移された後、ＭＰＵまたは演算処理部からアクセスされて実行される。しかも、この動作は、プログラムを移す機能と、アドレスを変換する機能とによって実現できるので、部分的な高速動作を、簡易な構成によって実現することができる。しかも、高速動作必要処理部は、低速で実行されてもよい他のプログラムと併せて第２の記憶部に格納しておけばよいので、ソフトウェアの書き換えを柔軟に行うことができ、ソフトウェアの開発も容易となる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係るマイコン応用システムを示すブロック図である。図１において、マイコン１０はＭＰＵ１１、内蔵ＲＡＭ１２、並びにＭＰＵ１１および内蔵ＲＡＭ１２を接続するバス１３を備えている。また、２０はマイコン１０のバス１３と接続された外付けＲＯＭである。

外付けＲＯＭ２０には、マイコン１０制御用のプログラムＰＧが格納されている。プログラムＰＧは、リセット解除後に実行されるイニシャル処理部ＰＧＩと、通常時に実行される通常処理部ＰＧＭとに分かれて構成されている。通常処理部ＰＧＭは高速動作が必要となる高速動作必要処理部ＰＧＭ１を含み、イニシャル処理部ＰＧＩは高速動作必要処理部ＰＧＭ１を内蔵ＲＡＭ１２の高速処理領域ＰＡＲにコピーするためのコピー処理部ＰＧＩ１を含んでいる。

マイコン１０は、ＭＰＵ１１がプログラムデータを取り込むために指定する取込アドレスＡＺ１を、必要に応じて変換するアドレス変換部１４を備えている。すなわち第２の手段としてのアドレス変換部１４は、取込アドレスＡＺ１が外付けＲＯＭ２０において高速動作必要処理部ＰＧＭ１が格納された範囲内を指すとき、この取込アドレスＡＺ１を、内蔵ＲＡＭ１２における高速動作必要処理部ＰＧＭ１の対応箇所のアドレスＡＦに変換する。アドレス変換部１４は例えばハードウェアによって構成される。

図２を参照して、本実施形態におけるアドレス変換について説明する。いま、外付けＲＯＭ２０に格納された高速動作必要処理部ＰＧＭ１の先頭アドレスをＡＯ１、そのサイズをＳＯ１とし、内蔵ＲＡＭ１２における高速処理領域ＰＡＲの先頭アドレスＡＡ１とする。ここで、次式によって、取込アドレスＡＺ１が、外付けＲＯＭ２０に格納された高速動作必要処理部ＰＧＭ１を指しているか否かを判断する。
ＡＯ１≦ＡＺ１＜ＡＯ１＋ＳＯ１ …（１）
式（１）が真のときは、取込アドレスＡＺ１は高速動作必要処理部ＰＧＭ１を指しており、そうでないときは、取込アドレスＡＺ１は高速動作必要処理部ＰＧＭ１を指していない、と判断できる。そして、式（１）が真のときは、次式によって、アドレス変換を行う。
ＡＦ←ＡＡ１＋（ＡＺ１−ＡＯ１） …（２）
そうでないときは、取込アドレスＡＺ１を変換しないでそのまま用いる。すなわち、
ＡＦ←ＡＺ１ …（３）
このようなアドレス変換によって、取込アドレスＡＺ１が外付けＲＯＭ２０において高速動作必要処理部ＰＧＭ１が格納された範囲内を指すとき、内蔵ＲＡＭ１２に移された高速動作必要処理部ＰＧＭ１をアクセスすることができ、したがって、部分的な高速動作を確実に実現することができる。

以下、図１のマイコン応用システムの動作について説明する。まずリセット解除後、ＭＰＵ１１はバス１３を介して外付けＲＯＭ２０を順にアクセスしながら、イニシャル処理部ＰＧＩを実行する。このとき、ＭＰＵ１１がコピー処理部ＰＧＩ１を実行することによって、外付けＲＯＭ２０に格納されたプログラムＰＧのうちの高速動作必要処理部ＰＧＭ１が、内蔵ＲＡＭ１２の高速処理領域ＰＡＲにコピーされる。すなわち、本発明の第１の手段が、ＭＰＵ１１およびコピー処理部ＰＧＩ１によって実現される。

以後、ＭＰＵ１１は通常処理部ＰＧＭを実行する。ここで、ＭＰＵ１１が要求するプログラムデータの取込アドレスＡＺ１が高速動作必要処理部ＰＧＭ１以外の部分を指すときは、式（１）は偽となるので、アドレス変換部１４は取込アドレスＡＺ１をそのままアドレスＡＦとして出力する。よって、外付けＲＯＭ２０のアドレス空間が指定され、マイコン１０は通常処理部ＰＧＭに応じて動作する。

次に、マイコン１０の制御が高速動作必要処理部ＰＧＭ１に及んだ場合、ＭＰＵ１１が出力する取込アドレスＡＺ１は高速動作必要処理部ＰＧＭ１を指す。このとき、式（１）は真となるので、アドレス変換部１４は式（２）に従って取込アドレスＡＺ１をアドレスＡＦに変換する。よって、内蔵ＲＡＭ１２のアドレス空間が指定され、マイコン１０は高速処理領域ＰＡＲにコピーされた高速動作必要処理部ＰＧＭ１に応じて動作する。

以上のように本実施形態によると、外付けＲＯＭ２０に格納された高速動作必要処理部ＰＧＭ１が内蔵ＲＡＭ１２にコピーされ、ＭＰＵ１１が高速動作必要処理部ＰＧＭ１をアクセスするとき、アドレス変換部１４によって、プログラムデータの取込先が外付けＲＯＭ２０から内蔵ＲＡＭ１２に切り替えられる。これにより、高速動作必要処理部ＰＧＭ１を、低速処理で十分なその他の通常処理部ＰＧＭとともに外付けＲＯＭ２０に保存しておいても、高速に処理することができる。

例えば、松下製マイクロコンピュータＭＮ１０３シリーズおよびＭＮ１０２シリーズでは、データバス８ｂｉｔ、アクセスタイム１２５ｎｓの外付けＲＯＭのプログラムは４ＭＩＰＳ程度で動作するのに対して、内蔵ＲＡＭ１２のプログラムは、ＭＮ１０３シリーズでは２０ＭＩＰＳ、ＭＮ１０２シリーズでは１０ＭＩＰＳ程度で動作可能である。したがって、本実施形態による効果は顕著に得られる。

本実施形態に対する比較例として、マイコンにアドレス変換機能を設けないで、高速動作が必要なプログラムを内蔵ＲＡＭにコピーするような構成も考えられる。この構成では、外付けＲＯＭに、内蔵ＲＡＭにコピーされてはじめて実行可能なプログラムとなるようなデータイメージを格納しておき、これを外付けＲＯＭから内蔵ＲＡＭにコピーして動作させる。いわば、ソフトウェアによって考慮されたシステム構成となる。

ところが、この比較例に係る構成では、次のような問題が生じる。すなわち、高速動作必要処理部は内蔵ＲＡＭから取り出されるプログラムとして作成されているため、外付けＲＯＭに格納されているときには単なるデータイメージでしかなく、このため、このデータイメージをプログラムとして取り出した場合、マイコンが暴走してしまう可能性がある。また、高速動作必要処理部について、外付けＲＯＭとは異なるアドレス領域の内蔵ＲＡＭ上で動作することを考慮して、プログラム開発を行わなければならず、開発者に大きな負担を強いることになる。

これに対して本実施形態では、取込アドレスＡＺ１がマイコン１０内で変換されるため、ソフト開発者は、マイコン１０内部の構造を意識する必要がなく、従来の外付けＲＯＭ２０上で動作するプログラムを開発する場合と同様に、開発を行えばよい。ただし、プログラムＰＧの中で高速動作が必要な部分を特定することは必要であるが、これはシステム開発者にとってさほど難しいことではない。さらに、近年のコンパイラ技術によって、高速を必要とする処理モジュールを特定のブロックに集めることも可能である。よって、ソフト開発負担も軽減できる。

なお、高速動作必要処理部ＰＧＭ１をコピーするためのプログラムは、マイコン１０の内部、例えば内蔵ＲＡＭ１２に格納しておいてもよい。

（第２の実施形態）
図３は本発明の第２の実施形態に係るマイコン応用システムの構成を示すブロック図である。図３では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。図３の構成において、図１と異なるのは、マイコン１０Ａが、第１の手段としてのＤＭＡ回路１６と、アドレス変換の要否を判断するための条件を設定可能なレジスタ１５とを備えた点である。アドレス変換部１４およびレジスタ１５によって、第２の手段が構成されている。

まず本実施形態では、ＤＭＡ回路１６が、外付けＲＯＭ２０に格納された高速動作必要処理部ＰＧＭ１を内蔵ＲＡＭ１２に転送する。このため、イニシャル処理部ＰＧＩはコピー処理部ＰＧＩ１を含む必要がない。そして、ＤＭＡ回路１６を設けたことによって、高速動作必要処理部ＰＧＭ１が内蔵ＲＡＭ１２に転送されている間に、ＭＰＵ１１は並列に他の処理を実行することができる。これにより、リセット解除後から通常処理部ＰＧＭに移行するまでの時間が、第１の実施形態と比較して、
削減時間＝高速化ブロック数×ＲＯＭサイズ×（ＲＯＭリードサイクル＋マイコン処理時間）
だけ短縮される。

また、レジスタ１５は、高速動作必要処理部ＰＧＭ１の先頭アドレスＡＯ１およびサイズＳＯ１をそれぞれ格納する第１および第２の領域１５１，１５２と、内蔵ＲＡＭ１２における高速処理領域ＰＡＲの先頭アドレスＡＡ１を格納する第３の領域１５３と、高速動作必要処理部ＰＧＭ１の転送が済んだか否かを示すフラグＦＬを格納する第４の領域１５４を有している。レジスタ１５は、ＤＭＡ回路１６が高速動作必要処理部ＰＧＭ１を内蔵ＲＡＭ１２に転送する際に参照され、また、アドレス変換部１４が取込アドレスＡＺ１を変換する際にも参照される。

ここで、内蔵ＲＡＭ１２における高速処理領域ＰＡＲの先頭アドレスＡＡ１をレジスタ１５に設定することによって、高速動作必要処理部ＰＧＭ１を移す位置の自由度を高めることができる。すなわち、内蔵ＲＡＭ１２のどの位置に高速動作必要処理部ＰＧＭ１を配置しても、その先頭アドレスをレジスタ１５の第３の領域１５３に格納しておけば、取込アドレスＡＺ１の変換は的確に実行できる。また、高速アクセス可能なメモリが他にも設けられている場合には、そのメモリに高速動作必要処理部ＰＧＭ１を配置してもかまわない。なお、レジスタ１５に格納するのは必ずしも高速処理領域ＰＡＲの先頭アドレスである必要はなく、高速処理領域ＰＡＲが配置された位置を示すデータであればどのようなものであってもよい。

また、高速動作必要処理部ＰＧＭ１の先頭アドレスＡＯ１をレジスタ１５に設定することによって、高速動作必要処理部ＰＧＭ１は、外付けＲＯＭ２０のどこに配置してもよくなる。すなわち、開発者に優しい、自由度の高いソフト開発が可能になる。なお、レジスタ１５に格納するのは必ずしも高速動作必要処理部ＰＧＭ１の先頭アドレスである必要はなく、外付けＲＯＭ２０において高速動作必要処理部ＰＧＭ１が格納された位置を示すデータであればどのようなものであってもよい。

また、高速動作必要処理部ＰＧＭ１のサイズＳＯ１をレジスタ１５に設定可能にすることによって、高速動作必要処理部ＰＧＭ１の転送処理を必要最小限に最適化することができるので、無駄な処理時間を削減でき、通常処理と並行に実行する処理のオーバーヘッドを軽減することができる。また、高速処理領域ＰＡＲの容量も最適化できるので、ＲＡＭを他の用途に効率的に利用することができる。

なお、レジスタ１５に格納する高速動作必要処理部ＰＧＭ１の先頭アドレスおよびサイズは、機能単位である１モジュールを基準とする必要はなく、モジュール内の一部、または機能モジュールをまたいだ形での設定も可能である。高速動作必要処理部ＰＧＭ１は、あくまでも高速に動作させたい部分を指すものである。

さらに、フラグＦＬをレジスタ１５に格納することによって、アドレス変換部１４は、高速動作必要処理部ＰＧＭ１の転送が済んだか否かを容易に認識することができる。すなわち、本実施形態では、アドレス変換部１４は、次式によって、取込アドレスＡＺ１を変換するか否かを判断する。
ＡＯ１≦ＡＺ１＜ＡＯ１＋ＳＯ１＆＆ＦＬ＝転送済み …（４）
すなわち、高速動作必要処理部ＰＧＭ１が転送済みのときは、アドレス変換部１４は第１の実施形態と同様に動作する。ところが、高速動作必要処理部ＰＧＭ１のコピーがまだ完了していないときは、レジスタ１５の第４の領域１５４に格納されたフラグＦＬは未転送状態を示すことになり、これにより、式（４）の条件は偽となる。このとき、アドレス変換部１４は式（３）に従って、取込アドレスＡＺ１を変換しないでそのままアドレスＡＦとして出力する。よって、外付けＲＯＭ２０のアドレス空間が選択され、マイコン１０は外付けＲＯＭ２０に格納された高速動作必要処理ＰＧＭ１を実行する。このような動作によって、通常動作において、マイコン１０Ａが高速動作必要処理部ＰＧＭ１の実行を開始したときに、ＤＭＡ回路１６による高速動作必要処理部ＰＧＭ１の転送が未だ完了していなくても、その完了を待たずに、誤動作を起こすことなく、高速動作必要処理部ＰＧＭ１を実行することができる。

（第３の実施形態）
図４は本発明の第３の実施形態に係るマイコン応用システムの構成を示すブロック図である。図４では、図１または図３と共通の構成要素には図１または図３と同一の符号を付している。図４の構成において、図３と異なるのは、アドレス変換の要否を判断するための条件を設定可能なレジスタを複数個（図４では２個）設けた点である。アドレス変換部１４並びに第１および第２のレジスタ１５Ａ，１５Ｂによって、第２の手段が構成されている。

本実施形態における動作は、基本的には第２の実施形態と同様である。ただし、複数の高速動作必要処理部ＰＧＭ１，ＰＧＭ２について、それぞれ、判断条件が設定可能である。すなわち、第１のレジスタ１５ＡはプログラムＰＧ内の第１の高速動作必要処理部ＰＧＭ１に対応して設けられ、第２のレジスタ１５Ｂは第２の高速動作必要処理部ＰＧＭ２に対応して設けられている。ＤＭＡ回路１６は、第１および第２の高速動作必要処理部ＰＧＭ１，ＰＧＭ２を内蔵ＲＡＭ１２内の高速処理領域ＰＡＲ１，ＰＡＲ２にそれぞれコピーする。

このように、判断条件を設定するためのレジスタを複数個設けることによって、分散した複数の高速動作必要処理部に対応することができる。例えば光ディスク装置の制御には、割り込み系の処理や時間制約のある処理など、高速化が必要な複数の処理がある。この制御をマイコンによって実現する場合には、本実施形態は特に有効である。また、高速動作必要処理部として、マイコン１０Ｂの動作状態に依存しない共通部分と、マイコン１０Ｂの動作状態に依存して切り替わる個別部分とがある場合でも、複数のレジスタをそれぞれの個別部分に対応させておき、個別部分の切り替わりに応じてレジスタを切り替えることによって、容易に対応することができる。これにより、開発者にとってさらに優しい、自由度の高いソフト開発が可能となる。

なお、上記の各実施形態では、マイコンと外付けＲＯＭとを組み合わせたマイコン応用システムを例にとって説明したが、本発明はこれに限られるものではない。例えば、マイコンと外付けＲＯＭとが単一のパッケージ内に収められた構成でもかまわないし、ＲＯＭがマイコン内部に設けられた構成であってもよい。すなわち、内蔵ＲＡＭと比べてアクセス速度の遅いメモリにプログラムが格納されている場合であれば、本発明による効果は得られる。図５は本発明に係るマイコン応用システムの他の例であり、マイコン１０Ｃが、ＭＰＵ１１からのアクセス速度が内蔵ＲＡＭ１２よりも遅い内蔵ＲＯＭ２１を備えた構成である。

なお、上記の各実施形態では、ＲＯＭに格納された高速動作必要処理部を、内蔵ＲＡＭに取り込んで高速実行するものとしたが、本発明はこれに限られるものではなく、外付けＲＡＭに取り込むようにしてもかまわない。すなわち、ＭＰＵによって処理を行う際に、プログラムが格納されたメモリよりもアクセス速度が速いＲＡＭであれば、外付けであっても、本発明による効果は得られる。図６は本発明に係るマイコン応用システムの他の例であり、マイコン１０Ｄが、外付けＲＯＭ２０に加えて外付けＲＡＭ２２にも接続可能に構成されている。また図７も本発明に係るマイコン応用システムの他の例であり、外付けＲＡＭ２２が接続可能に構成されたマイコン１０Ｅが、ＭＰＵ１１からのアクセス速度が外付けＲＡＭ２２よりも遅いＲＯＭ２１を内蔵している。

また、上述の各実施形態では、ＭＰＵによってプログラムを実行するマイコンを含むマイコン応用システムを例にとって説明を行ったが、本発明はこれに限られるものではない。例えば、各実施形態におけるマイコンを、ＤＳＰ（Digital Signal Processor）等のような演算処理部によってプログラムを実行する信号処理ＬＳＩに置き換えた、信号処理システムにおいても、各実施形態と同様の効果を得ることができる。また、各実施形態におけるＲＡＭやＲＯＭも、アクセス速度が異なる記憶部に置き換えてもよい。すなわち、演算処理部が、第１の記憶部、およびこの第１の記憶部よりもアクセス速度が遅い第２の記憶部とアクセス可能な構成を有する信号処理システムであれば、本発明に係る、プログラムの高速処理が可能である。

図１１〜図１４は本発明に係る信号処理システムの構成例であり、上述した図１、図５〜図７の構成と同様に動作する。図１１〜図１４において、信号処理ＬＳＩ３０，３０Ａ，３０Ｂ，３０Ｃは、プログラムを実行する演算処理部としてのＤＳＰ３１を有している。図１１の構成では、第１の記憶部としてのＲＡＭ３２が信号処理ＬＳＩ３０に内蔵され、第２の記憶部としてのＲＯＭ４０が外付けされている。図１２の構成では、第１の記憶部としてのＲＡＭ３２、および第２の記憶部としてのＲＯＭ４１が信号処理ＬＳＩ３０Ａに内蔵されている。図１３の構成では、第１の記憶部としてのＲＡＭ４２、および第２の記憶部としてのＲＯＭ４０が、信号処理ＬＳＩ３０Ｂに外付けされている。図１４では、第１の記憶部としてのＲＡＭ４２が信号処理ＬＳＩ３０Ｃに外付けされ、第２の記憶部としてのＲＯＭ４１が内蔵されている。

本発明は、マイコンや信号処理ＬＳＩを含むシステムにおいて、部分的な高速動作を、簡易な構成によって実現できるので、例えば、高速動作が要求される機器組込みマイコンシステムなどに有効である。

本発明の第１の実施形態に係るマイコン応用システムの構成を示すブロック図である。本発明の実施形態におけるアドレス変換を示す図である。本発明の第２の実施形態に係るマイコン応用システムの構成を示すブロック図である。本発明の第３の実施形態に係るマイコン応用システムの構成を示すブロック図である。本発明に係るマイコン応用システムの構成の他の例を示すブロック図である。本発明に係るマイコン応用システムの構成の他の例を示すブロック図である。本発明に係るマイコン応用システムの構成の他の例を示すブロック図である。第１の従来例を示すブロック図である。第２の従来例を示すブロック図である。第３の従来例を示すブロック図である。本発明に係る信号処理システムの構成例である。本発明に係る信号処理システムの構成例である。本発明に係る信号処理システムの構成例である。本発明に係る信号処理システムの構成例である。

符号の説明

１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅマイコン
１１ＭＰＵ
１２内蔵ＲＡＭ
１３バス
１５，１５Ａ，１５Ｂレジスタ
１６ＤＭＡ回路
２０外付けＲＯＭ
２１内蔵ＲＯＭ
２２外付けＲＡＭ
ＡＺ１取込アドレス
ＰＧプログラム
ＰＧＭ１，ＰＧＭ２高速動作必要処理部
３０，３０Ａ，３０Ｂ，３０Ｃ信号処理ＬＳＩ
３１ＤＳＰ（演算処理部）
３２，４２ＲＡＭ（第１の記憶部）
４０，４１ＲＯＭ（第２の記憶部）

Claims

ＭＰＵ、内蔵ＲＡＭ、並びに前記ＭＰＵおよび内蔵ＲＡＭを接続するバスを有するマイコンと、前記バスと接続された外付けＲＯＭとを備えたマイコン応用システムであって、
前記外付けＲＯＭに格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記外付けＲＯＭから前記内蔵ＲＡＭに移す第１の手段と、
前記ＭＰＵがプログラムデータを取り込むために指定する取込アドレスが、前記外付けＲＯＭにおいて前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記内蔵ＲＡＭにおける前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とするマイコン応用システム。
請求項１において、
前記第１の手段は、前記外付けＲＯＭに格納されたプログラムを、前記ＭＰＵが実行することによって、実現される
ことを特徴とするマイコン応用システム。
請求項１において、
前記第１の手段は、前記高速動作必要処理部を、前記外付けＲＯＭから前記内蔵ＲＡＭに転送するＤＭＡ回路を有している
ことを特徴とするマイコン応用システム。
請求項１において、
前記第２の手段は、
前記取込アドレスの変換の要否を判断するための条件を設定可能なレジスタを備え、
前記レジスタは、前記条件として、少なくとも、前記外付けＲＯＭにおいて前記高速動作必要処理部が格納された位置を示すデータが、設定可能に構成されている
ことを特徴とするマイコン応用システム。
請求項４において、
前記レジスタは、前記条件として、前記内蔵ＲＡＭにおいて前記高速動作必要処理部が配置された位置を示すデータが、設定可能に構成されている
ことを特徴とするマイコン応用システム。
請求項４において、
前記レジスタは、前記条件として、前記高速動作必要処理部が前記内蔵ＲＡＭに移されたか否かを示すフラグが、設定可能に構成されている
ことを特徴とするマイコン応用システム。
請求項４において、
前記レジスタを、複数個、備えている
ことを特徴とするマイコン応用システム。
ＭＰＵ、内蔵ＲＡＭ、並びに前記ＭＰＵおよび内蔵ＲＡＭを接続するバスを有し、外付けＲＯＭが前記バスに接続可能に構成されたマイコンであって、
前記外付けＲＯＭに格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記外付けＲＯＭから前記内蔵ＲＡＭに移す第１の手段と、
前記ＭＰＵがプログラムデータを取り込むために指定する取込アドレスが、前記外付けＲＯＭにおいて前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記内蔵ＲＡＭにおける前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とするマイコン。
ＭＰＵ、内蔵ＲＡＭ、並びに前記ＭＰＵおよび内蔵ＲＡＭを接続するバスを有するマイコンであって、
前記バスに接続されており、前記ＭＰＵからのアクセス速度が前記内蔵ＲＡＭよりも遅いＲＯＭと、
前記ＲＯＭに格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記ＲＯＭから前記内蔵ＲＡＭに移す第１の手段と、
前記ＭＰＵがプログラムデータを取り込むために指定する取込アドレスが、前記ＲＯＭにおいて前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記内蔵ＲＡＭにおける前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とするマイコン。
ＭＰＵを有し、かつ、外付けＲＯＭおよび外付けＲＡＭが接続可能に構成されたマイコンであって、
前記外付けＲＯＭに格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記外付けＲＯＭから前記外付けＲＡＭに移す第１の手段と、
前記ＭＰＵがプログラムデータを取り込むために指定する取込アドレスが、前記外付けＲＯＭにおいて前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記外付けＲＡＭにおける前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とするマイコン。
ＭＰＵを有し、外付けＲＡＭが接続可能に構成されたマイコンであって、
前記ＭＰＵからのアクセス速度が前記外付けＲＡＭよりも遅いＲＯＭと、
前記ＲＯＭに格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記ＲＯＭから前記外付けＲＡＭに移す第１の手段と、
前記ＭＰＵがプログラムデータを取り込むために指定する取込アドレスが、前記ＲＯＭにおいて前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記外付けＲＡＭにおける前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とするマイコン。
演算処理部、内蔵の第１の記憶部、並びに前記演算処理部および第１の記憶部を接続するバスを有する信号処理ＬＳＩと、前記バスと接続されており、前記演算処理部からのアクセス速度が前記第１の記憶部よりも遅い、外付けの第２の記憶部とを備えた信号処理システムであって、
前記第２の記憶部に格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記第２の記憶部から前記第１の記憶部に移す第１の手段と、
前記演算処理部がプログラムデータを取り込むために指定する取込アドレスが、前記第２の記憶部において前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記第１の記憶部における前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とする信号処理システム。
請求項１２において、
前記第１の手段は、前記第２の記憶部に格納されたプログラムを、前記演算処理部が実行することによって、実現される
ことを特徴とする信号処理システム。
請求項１２において、
前記第１の手段は、前記高速動作必要処理部を、前記第２の記憶部から前記第１の記憶部に転送するＤＭＡ回路を有している
ことを特徴とする信号処理システム。
請求項１２において、
前記第２の手段は、
前記取込アドレスの変換の要否を判断するための条件を設定可能なレジスタを備え、
前記レジスタは、前記条件として、少なくとも、前記第２の記憶部において前記高速動作必要処理部が格納された位置を示すデータが、設定可能に構成されている
ことを特徴とする信号処理システム。
請求項１５において、
前記レジスタは、前記条件として、前記第１の記憶部において前記高速動作必要処理部が配置された位置を示すデータが、設定可能に構成されている
ことを特徴とする信号処理システム。
請求項１５において、
前記レジスタは、前記条件として、前記高速動作必要処理部が前記第１の記憶部に移されたか否かを示すフラグが、設定可能に構成されている
ことを特徴とする信号処理システム。
請求項１５において、
前記レジスタを、複数個、備えている
ことを特徴とする信号処理システム。
演算処理部、内蔵の第１の記憶部、並びに前記演算処理部および第１の記憶部を接続するバスを有し、かつ、前記演算処理部からのアクセス速度が前記第１の記憶部よりも遅い、外付けの第２の記憶部が前記バスに接続可能に構成された信号処理ＬＳＩであって、
前記第２の記憶部に格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記第２の記憶部から前記第１の記憶部に移す第１の手段と、
前記演算処理部がプログラムデータを取り込むために指定する取込アドレスが、前記第２の記憶部において前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記第１の記憶部における前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とする信号処理ＬＳＩ。
演算処理部、内蔵の第１の記憶部、並びに前記演算処理部および第１の記憶部を接続するバスを有する信号処理ＬＳＩであって、
前記バスに接続されており、前記演算処理部からのアクセス速度が前記第１の記憶部よりも遅い第２の記憶部と、
前記第２の記憶部に格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記第２の記憶部から前記第１の記憶部に移す第１の手段と、
前記演算処理部がプログラムデータを取り込むために指定する取込アドレスが、前記第２の記憶部において前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記第１の記憶部における前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とする信号処理ＬＳＩ。
演算処理部を有し、かつ、外付けの第１の記憶部、および前記演算処理部からのアクセス速度が前記第１の記憶部よりも遅い外付けの第２の記憶部が接続可能に構成された、信号処理ＬＳＩであって、
前記第２の記憶部に格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記第２の記憶部から前記第１の記憶部に移す第１の手段と、
前記演算処理部がプログラムデータを取り込むために指定する取込アドレスが、前記第２の記憶部において前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記第１の記憶部における前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とする信号処理ＬＳＩ。
演算処理部を有し、外付けの第１の記憶部が接続可能に構成された信号処理ＬＳＩであって、
前記演算部からのアクセス速度が前記第１の記憶部よりも遅い第２の記憶部と、
前記第２の記憶部に格納されたプログラムのうち、高速動作が必要となる高速動作必要処理部を、前記第２の記憶部から前記第１の記憶部に移す第１の手段と、
前記演算処理部がプログラムデータを取り込むために指定する取込アドレスが、前記第２の記憶部において前記高速動作必要処理部が格納された範囲内を指すとき、前記取込アドレスを、前記第１の記憶部における前記高速動作必要処理部の対応箇所のアドレスに変換する第２の手段とを備えた
ことを特徴とする信号処理ＬＳＩ。