【０００１】
【発明の属する技術分野】
本発明はチップ状固体電解コンデンサに関するものである。
【０００２】
【従来の技術】
従来のチップ状コンデンサは、図２のように、陽極導出リードと陽極導電板とを柱状の金属条材で電気的に接続し、貫通孔を有する絶縁層と、該貫通孔の一方を覆うように配置した導電板と貫通孔内を埋めて形成した電極層と、上記金属条材および陰極引出層を導電性接着剤にて接続する製造方法が提案されている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１１０４５８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記の構成では、陽極導出リード１と金属条材５、金属条材５と導電性接着剤８、導電性接着剤８と陽極導電板３ａのメッキ層６ｃで界面抵抗が生じ、コンデンサのＥＳＲ特性が悪化するという問題があった。
また、陽極導出リード１、金属条材５、陽極導電板３ａを覆う外装樹脂の分だけ、体積効率が低下するという問題もあった。
【０００５】
【問題を解決するための手段】
本発明は、上記課題を解決するもので、コンデンサ素子２の陽極導出リード１に電気的接続した金属条材５と、該コンデンサ素子の陰極引出層とを導電性接着剤８にてそれぞれ、陽極側電極基板３ａおよび陰極側電極基板３ｂへ接続し、該コンデンサ素子２を外装樹脂９で被覆するチップ状固体電解コンデンサにおいて、陽極導出リード１および金属条材５の端面の一部または全部を外装樹脂９より露出させ、該露出面および陽極導電板３ａにメッキ等の外部電極を形成することで、ＥＳＲを低減し、体積効率を改善しようとするものである。
【０００６】
すなわち、本発明は、陽極導出リード１を具備し、誘電体酸化皮膜、固体電解質層、陰極引出層を形成したコンデンサ素子２と、コンデンサの電極となる電極基板７と、外装樹脂９とを有し、上記電極基板７が複数の貫通孔または切欠き部を有する絶縁層４と、該貫通孔または切欠き部に配置される陽極導電板３ａおよび陰極導電板３ｂと、該導電板３ａ、３ｂが接続される外部電極１０ａ、１０ｂとからなり、陽極導出リード１が金属条材５を介して陽極導電板３ａに接続され、陰極引出層の１箇所以上が陰極導電板３ｂに接続されるチップ状固体電解コンデンサにおいて、
陽極導出リード１および金属条材５の端面の一部または全部を外装樹脂９より露出させ、該露出部および陽極導電板３ａを外部電極１０ａに接続してなることを特徴とするチップ状固体電解コンデンサである。
【０００７】
また、上記の電極基板７の陽極導電板３ａおよび陰極導電板３ｂのコンデンサ素子２側と外部電極１０ａ、１０ｂ側に各々、メッキ層６ａ〜６ｄを設けたことを特徴とするチップ状固体電解コンデンサである。
【０００８】
さらに、上記の電極基板７の絶縁層４が樹脂からなり、陽極導電板３ａおよび陰極導電板３ｂに設けたメッキ層６ａ〜６ｄが錫メッキまたははんだメッキからなり、該メッキ層６ａ〜６ｄを介して上記導電板３ａ、３ｂがコンデンサ素子２および外部電極層１０ａ、１０ｂと接続されることを特徴とするチップ状固体電解コンデンサである。
【０００９】
そして、上記の樹脂がポリイミド系であることを特徴とするチップ状固体電解コンデンサである。
【００１０】
また、上記の電極基板７の厚さが、２５〜９０μｍであることを特徴とするチップ状固体電解コンデンサである。
【００１１】
さらに、上記の金属条材５がニッケルまたはニッケル合金を母材とし、錫メッキまたははんだメッキを施してなることを特徴とするチップ状固体電解コンデンサである。
【００１２】
【発明の実施の形態】
上記のように、陽極導出リード１および金属条材５の端面の一部または全部を外装樹脂９より露出させ、該露出部および陽極導電板３ａを、メッキ等で形成した外部電極に電気的接続する。本構成により外部電極１０ａで、陽極導電板３ａ−金属条材５−陽極導出リード１が一括接続されるので、これらの間の界面抵抗が低減され、低ＥＳＲを実現できる。
また、陽極導出リード１および金属条材５、陽極導電板３ａを覆っていた外装樹脂がなくなるため、その分だけ、素子収容容量を改善したチップ状固体電解コンデンサを提供することができる。
【００１３】
【実施例】
以下に本発明の実施例について図１を参照しつつ説明する。
図１は、本発明の実施例によるチップ状固体電解コンデンサの断面図である。
【００１４】
陽極導出リード１を具備したタンタル焼結体に、公知の方法で誘電体酸化皮膜、固体電解質層、陰極引出層を形成し、コンデンサ素子２とした。
陽極導電板３ａ、陰極導電板３ｂとして厚さ１８μｍの圧延銅板を配置し、ポリイミド樹脂を塗布、硬化して絶縁層４を形成した後、導電板上のポリイミド樹脂の一部を除去して絶縁層４に貫通孔（切欠き部）を形成し、無光沢はんだメッキでメッキ層６ａ〜６ｄを形成し、厚さ８０μｍの電極基板７を形成した。
次に、鉄−ニッケル合金を母材とし、表面に無光沢錫メッキを施した金属条材５と、陽極導出リード１とを抵抗溶接し、該金属条材５を導電性接着剤８にて陽極導電板３ａのメッキ層６ｃに接続し、また、陰極引出層を導電性接着剤８にて陰極導電板３ｂのメッキ層６ｄに接続した後、コンデンサ素子２を外装樹脂で被覆し、１．６×０．８×０．８ｍｍ（１６０８サイズ）のチップ状固体電解コンデンサを作製した。
【００１５】
陽極導出リード１、金属条材５、導電性接着剤８、メッキ層６ｃ、陽極導電板３ａ、メッキ層６ａに到る部分、および陰極側のメッキ層６ｄ、陰極導電板３ｂ、メッキ層６ｂに到る部分を外装樹脂より露出させ、該露出部の表面にはんだメッキを施し、外部電極１０ａ、１０ｂを形成した。
【００１６】
本発明の実施例によるチップ状固体電解コンデンサ（図１）と、従来例によるもの（図２）とで、周波数特性（ＥＳＲ）および素子収容容積比率を比較した結果を表１に示す。
【００１７】
【表１】
【００１８】
表１より明らかなように、実施例は従来例より周波数特性（ＥＳＲ）が優れている。
これは、陽極導出リード１、金属条材５、導電性接着剤８、メッキ層６ｃ、陽極導電板３ａ、メッキ層６ａを外装樹脂９より露出させ、外部電極１０ａで一括接続したことでこれらの間の界面抵抗が低減され、その結果、ＥＳＲが低減したことによるものであり、この傾向は高周波になるほど、顕著になる。
また、陽極側の外装樹脂が除去された分だけ、素子収容容積比率も改善されている。
【００１９】
なお、上記実施例では、外部電極１０ａ、１０ｂの形成にはんだメッキを用いたが、はんだペーストおよび／または銀ペーストによる印刷、はんだ浴へのディッピング、はんだボール接続で構成してもよい。
【００２０】
また、上記実施例では、電極基板厚みを８０μｍとしたが、より薄い材料を用いた方が体積有効活用率が向上することはいうまでもない。現在のリードフレーム材料として広く使用されているものが厚さ１２０μｍを中心に８０〜１５０μｍであり、いわゆるフレキシブル基板ではより薄くすることが可能である。
しかしながら、基板厚みが２５μｍ未満では、基板の剛性が弱く、コンデンサの組立工程でのハンドリング性が著しく劣化し、生産性が極めて悪くなる。一方、９０μｍを超える基板厚みでは、固体電解コンデンサに占める体積比が大になり、体積効率が低下する。よって、体積有効活用性、材料の入手性、さらにチップ状固体電解コンデンサの生産性から電極基板厚さは２５〜９０μｍの範囲が好ましい。
【００２１】
【発明の効果】
上記したとおり、本発明のチップ状固体電解コンデンサの構成によれば、陽極側の導出リードから陽極導電板に到る界面抵抗が除かれるので、ＥＳＲが低減し、また、体積効率も向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例による、チップ状固体電解コンデンサの断面図である。
【図２】従来例による、チップ状固体電解コンデンサの断面図である。
【符号の説明】
１ 陽極導出リード
２ コンデンサ素子
３ａ 陽極導電板
３ｂ 陰極導電板
４ 絶縁層
５ 金属条材
６ａ メッキ層（陽極側外部電極）
６ｂ メッキ層（陰極側外部電極）
６ｃ メッキ層（陽極側内部電極）
６ｄ メッキ層（陰極側内部電極）
７ 電極基板
８ 導電性接着剤
９ 外装樹脂
１０ａ 外部電極（陽極）
１０ｂ 外部電極（陰極）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a chip solid electrolytic capacitor.
[0002]
[Prior art]
In a conventional chip-shaped capacitor, as shown in FIG. 2, an anode lead-out electrode and an anode conductive plate are electrically connected by a columnar metal strip, and an insulating layer having a through hole and one of the through holes are covered. There has been proposed a manufacturing method in which a conductive plate disposed in a substrate and an electrode layer formed by filling the inside of the through hole, the metal strip and the cathode extraction layer are connected by a conductive adhesive (for example, see Patent Document 1).
[0003]
[Patent Document 1]
JP-A-2002-110458
[Problems to be solved by the invention]
However, in the above-described configuration, an interface resistance is generated between the anode lead-out lead 1 and the metal strip 5, the metal strip 5 and the conductive adhesive 8, the conductive adhesive 8 and the plating layer 6c of the anode conductive plate 3a, and the capacitance of the capacitor is reduced. There was a problem that the ESR characteristics deteriorated.
In addition, there is a problem that the volume efficiency is reduced by the amount of the exterior resin covering the anode lead-out lead 1, the metal strip 5, and the anode conductive plate 3a.
[0005]
[Means to solve the problem]
The present invention solves the above-mentioned problem, and a metal strip 5 electrically connected to an anode lead-out lead 1 of a capacitor element 2 and a cathode extraction layer of the capacitor element 2 are electrically connected to each other by a conductive adhesive 8. In a chip-shaped solid electrolytic capacitor connected to the side electrode substrate 3a and the cathode side electrode substrate 3b and covering the capacitor element 2 with an exterior resin 9, part or all of the end surfaces of the anode lead-out lead 1 and the metal strip 5 are exteriorly covered. By exposing from the resin 9 and forming external electrodes such as plating on the exposed surface and the anode conductive plate 3a, the ESR is reduced and the volume efficiency is improved.
[0006]
That is, the present invention includes a capacitor element 2 having an anode lead-out lead 1 and having a dielectric oxide film, a solid electrolyte layer, and a cathode extraction layer formed thereon, an electrode substrate 7 serving as a capacitor electrode, and an exterior resin 9. The electrode substrate 7 has an insulating layer 4 having a plurality of through holes or notches, an anode conductive plate 3a and a cathode conductive plate 3b disposed in the through holes or notches, and the conductive plates 3a, 3b. Are connected to the anode conductive plate 3a via the metal strip 5, and at least one portion of the cathode extraction layer is connected to the cathode conductive plate 3b. In a solid electrolytic capacitor,
A chip-shaped solid electrolytic device characterized in that part or all of the end surfaces of the anode lead-out lead 1 and the metal strip 5 are exposed from the exterior resin 9, and the exposed portion and the anode conductive plate 3a are connected to the external electrode 10a. It is a capacitor.
[0007]
A chip-shaped solid electrolytic capacitor characterized in that plated layers 6a to 6d are provided on the side of the capacitor element 2 and the side of the external electrodes 10a and 10b of the anode conductive plate 3a and the cathode conductive plate 3b of the electrode substrate 7, respectively. It is.
[0008]
Further, the insulating layer 4 of the electrode substrate 7 is made of a resin, and the plating layers 6a to 6d provided on the anode conductive plate 3a and the cathode conductive plate 3b are made of tin plating or solder plating. Wherein the conductive plates 3a and 3b are connected to the capacitor element 2 and the external electrode layers 10a and 10b.
[0009]
And the said resin is a polyimide type, It is a chip-shaped solid electrolytic capacitor characterized by the above-mentioned.
[0010]
The chip-shaped solid electrolytic capacitor is characterized in that the thickness of the electrode substrate 7 is 25 to 90 μm.
[0011]
Further, the chip-shaped solid electrolytic capacitor is characterized in that the metal strip 5 is made of nickel or a nickel alloy as a base material and is plated with tin or solder.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
As described above, part or all of the end surfaces of the anode lead-out lead 1 and the metal strip 5 are exposed from the exterior resin 9, and the exposed portion and the anode conductive plate 3a are electrically connected to external electrodes formed by plating or the like. I do. With this configuration, since the anode conductive plate 3a, the metal strip material 5, and the anode lead 1 are connected collectively by the external electrode 10a, the interface resistance therebetween is reduced, and low ESR can be realized.
Further, since the exterior resin covering the anode lead-out lead 1, the metal strip material 5, and the anode conductive plate 3a is eliminated, it is possible to provide a chip-shaped solid electrolytic capacitor with an improved element accommodating capacity.
[0013]
【Example】
Hereinafter, an embodiment of the present invention will be described with reference to FIG.
FIG. 1 is a sectional view of a chip-shaped solid electrolytic capacitor according to an embodiment of the present invention.
[0014]
A dielectric oxide film, a solid electrolyte layer, and a cathode extraction layer were formed on a tantalum sintered body provided with the anode lead-out lead 1 by a known method to obtain a capacitor element 2.
A rolled copper plate having a thickness of 18 μm is disposed as the anode conductive plate 3a and the cathode conductive plate 3b, and a polyimide resin is applied and cured to form an insulating layer 4. Then, a part of the polyimide resin on the conductive plate is removed to perform insulation. A through hole (notch) was formed in the layer 4, plating layers 6 a to 6 d were formed by matte solder plating, and an electrode substrate 7 having a thickness of 80 μm was formed.
Next, a metal strip 5 having an iron-nickel alloy as a base material and a matte tin plating on the surface and an anode lead-out lead 1 are resistance-welded, and the metal strip 5 is connected with a conductive adhesive 8. After connecting to the plating layer 6c of the anode conductive plate 3a and connecting the cathode lead layer to the plating layer 6d of the cathode conductive plate 3b with the conductive adhesive 8, the capacitor element 2 is covered with an exterior resin. A chip-shaped solid electrolytic capacitor of 6 × 0.8 × 0.8 mm (1608 size) was produced.
[0015]
Anode leading lead 1, metal strip 5, conductive adhesive 8, plating layer 6c, anode conductive plate 3a, portion reaching plating layer 6a, and cathode side plating layer 6d, cathode conductive plate 3b, plating layer 6b. The exposed portions were exposed from the exterior resin, and the surfaces of the exposed portions were plated with solder to form external electrodes 10a and 10b.
[0016]
Table 1 shows the results of comparing the frequency characteristics (ESR) and the element accommodation volume ratio between the chip-shaped solid electrolytic capacitor according to the embodiment of the present invention (FIG. 1) and the conventional example (FIG. 2).
[0017]
[Table 1]
[0018]
As is clear from Table 1, the embodiment has better frequency characteristics (ESR) than the conventional example.
This is because the anode lead 1, the metal strip 5, the conductive adhesive 8, the plating layer 6 c, the anode conductive plate 3 a, and the plating layer 6 a are exposed from the exterior resin 9 and connected collectively by the external electrode 10 a. This is because the interface resistance between them is reduced, and as a result, the ESR is reduced, and this tendency becomes more pronounced at higher frequencies.
In addition, the element housing volume ratio is also improved by the removal of the exterior resin on the anode side.
[0019]
In the above embodiment, the external electrodes 10a and 10b are formed by solder plating. However, the external electrodes 10a and 10b may be formed by printing with a solder paste and / or silver paste, dipping in a solder bath, and connecting with solder balls.
[0020]
Further, in the above embodiment, the thickness of the electrode substrate is set to 80 μm, but it goes without saying that the use of a thinner material improves the effective volume utilization. What is widely used as a current lead frame material is 80 to 150 μm centering on a thickness of 120 μm, and a so-called flexible substrate can be made thinner.
However, when the thickness of the substrate is less than 25 μm, the rigidity of the substrate is weak, the handling property in the capacitor assembling process is significantly deteriorated, and the productivity becomes extremely poor. On the other hand, when the substrate thickness exceeds 90 μm, the volume ratio occupying the solid electrolytic capacitor becomes large, and the volume efficiency decreases. Therefore, the electrode substrate thickness is preferably in the range of 25 to 90 μm from the viewpoint of effective volume utilization, availability of materials, and productivity of the chip-shaped solid electrolytic capacitor.
[0021]
【The invention's effect】
As described above, according to the configuration of the chip-shaped solid electrolytic capacitor of the present invention, since the interface resistance from the lead-out lead on the anode side to the anode conductive plate is eliminated, the ESR is reduced and the volume efficiency is improved. Can be.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a chip-shaped solid electrolytic capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a chip-shaped solid electrolytic capacitor according to a conventional example.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 anode lead 2 capacitor element 3 a anode conductive plate 3 b cathode conductive plate 4 insulating layer 5 metal strip 6 a plating layer (anode-side external electrode)
6b plating layer (cathode side external electrode)
6c plating layer (anode side internal electrode)
6d plating layer (cathode side internal electrode)
7 electrode substrate 8 conductive adhesive 9 exterior resin 10a external electrode (anode)
10b External electrode (cathode)
