JP2004281524A - Semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置に係り、特にオン抵抗を低減し、基板電位の安定性を向上してドレイン−ソース間のリーク電流を低減する半導体装置に関する。
【0002】
【従来の技術】
従来、スイッチング素子としての半導体装置では、プレーナ構造よりもチップ単位面積あたりのセル数を増加でき、オン抵抗の低減を図れるトレンチ構造が広く知られている。
【0003】
図4に従来のトレンチ型パワーMOSFETの平面図を示す。尚、ソース電極は省略する。トレンチ型パワーMOSFETの平面形状におけるトレンチパターンは、図4(A)に示す格子状または図4(B)に示すストライプ状が一般的である。しかし、かかる従来のトレンチの形状では次のような問題があった。
【0004】
まず、図4(A)の如くトレンチを格子状に形成するパターンでは、1つのセル18がトレンチ7に囲まれて島状になり、高集積化を図るためにボディコンタクト領域15は微小な面積に形成される。
【0005】
例えばNチャネル型MOSFETの場合、ボディコンタクト領域15はボロン(B)のイオン注入により形成される。ボロン(B)はヒ素(As)またはリン(P)と比較して注入ダメージが小さいため、自然酸化膜の成長が少ない。つまり、ボロン(B)が注入された部分にはソース電極(Al)をスパッタするときに混入させるシリコンの粒が凝集しシリコンノジュールが成長しやすくなる。そしてこのシリコンノジュールが微小な面積のボディコンタクト領域15を塞いでしまうことがある。その結果、島状の1つのセル18でチャネル領域の電位が浮き、そのセル18から電流がリークし、それがドレイン−ソース間のリーク電流の原因となると考えられる。
【0006】
一方、図4(B)の如くトレンチ7をストライプ状に形成するパターンでは、1つのセル18でボディコンタクト領域15がコンタクト不良となっても複数のセル18間でチャネル領域は連続している。そのため、シリコンノジュールの影響を受けず、基板の電位はトレンチ7を格子状に形成した場合よりも安定する。その結果、ドレイン−ソース間のリーク電流は発生しないと考えられる。
【0007】
しかし、ストライプ状に形成するパターンでは各トレンチ7の間隔をボディコンタクト領域15の大きさ(幅約2μm程度)に合わせて設計するので、格子状のトレンチに比べて単位面積あたりのチャネル領域を多くできない。従ってオン抵抗に関しては、格子状に形成した場合よりも不利となり、低オン抵抗化には不向きであった。
【0008】
そこで、図4(C)に示すような曲折したトレンチパターンも開発されている。このトレンチ型MOSFETは、破線で示した部分がトレンチ型MOSFETの1つのセル18である。
【0009】
トレンチ7は、半導体基板表面にストライプ状に複数本形成される。このとき隣接するトレンチ7で挟まれる基板表面に幅広部Pbと幅狭部Pnができるようにトレンチ7を曲折させる。例えば、幅狭部Pnはボディコンタクト領域15よりも幅を狭め、幅広部Pbはボディコンタクト領域15よりも幅が充分広くなるように曲折させる。さらに隣接する幅狭部Pnと幅広部Pbを交互に配置する。
【0010】
このパターンにおいてソース領域13はトレンチ7に隣接して半導体基板表面に設けられる。曲折したストライプ状のトレンチ7の形状に沿って設けられるので、ソース領域13は複数のセル間で連続しており、また幅狭部Pnにはソース領域13のみを設けるので、単位面積あたりのソース領域13の周辺長が従来の格子状のパターンよりも増加する。つまり電流経路となる単位面積あたりのチャネル領域の幅(チャネル幅)を増やすことができるので、オン抵抗が低減できる。
【0011】
このようなトレンチ型MOSFETでは、ストライプ状のパターンの利点である基板電位の安定化と、格子状のパターンの利点である単位面積あたりのチャネル領域の幅(チャネル幅)の増加による低オン抵抗化が実現できるものである(例えば、特許文献1参照。)。
【0012】
【特許文献1】
特開2002―50760号公報
【0013】
【発明が解決しようとする課題】
ところで、図5に、図4(C)に示した曲折パターンの、チップコーナー部分の平面図(図5(A))およびその拡大図(図5(B))を示す。
【0014】
図5(A)の如く、多数のセル18が配置される実動作領域31は、ボディコンタクト領域15を中心として線対称に曲折パターンのトレンチ7が配置される。チップ周辺部には、ゲートパッド電極(不図示)に接続するゲート連結電極32が設けられる。トレンチ7は一部がゲート連結電極32まで引き出されておりこれにより、トレンチ7内のゲート電極12がゲート連結電極32に接続する。
【0015】
図5(B)の如く、例えばチップのコーナー部分に於いては、トレンチ7は直接ゲート連結電極32に連結しない。つまりトレンチ7は隣り合うトレンチ7に連結して終端し、この連結を繰り返してゲート連結電極32に接続する。しかし、曲折した形状のため、破線丸印で示すように、一部のトレンチ7は幅狭部Pnで終端するものがある。そしてこのトレンチ内に設けられるゲート電極12は、細く尖った形状になるため、この部分で電界集中を起こす問題があった。
【0016】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第1に、一導電型の半導体基板と、該基板の平面形状において曲折し前記基板周辺領域まで延在する複数のストライプ状のトレンチと、該トレンチ表面に設けた絶縁膜と、前記トレンチに埋め込まれた導電材料と、前記トレンチに隣接し前記基板表面に設けた一導電型領域と、隣り合う前記トレンチで挟まれる基板表面に設けられた幅広部および幅狭部とを具備し、前記周辺領域付近で隣り合う前記トレンチに連結する前記トレンチの終端部には全て幅広部を配置することにより解決するものである。
【0017】
第2に、ドレイン領域となる一導電型の半導体基板と、該基板の平面形状において曲折し前記基板周辺領域まで延在する複数のストライプ状のトレンチと、前記基板表面に設けた逆導電型のチャネル層と、前記トレンチ表面に設けたゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極と、前記トレンチに隣接し前記基板表面に設けた一導電型のソース領域と、隣り合う前記トレンチで挟まれる基板表面に設けられた幅広部および幅狭部と、前記幅広部に設けた逆導電型のボディコンタクト領域とを具備し、前記トレンチは、前記ゲート電極を引き出すゲート連結電極まで延在する第1のトレンチと、隣り合う前記トレンチに連結して終端する第2のトレンチからなり、該第2のトレンチの終端部は全て幅広部を配置することにより解決するものである。
【0018】
また、前記第2のトレンチ内の前記ゲート電極は、隣り合う前記ゲート電極と連結して、前記ゲート連結電極に接続することを特徴とするものである。
【0019】
また、前記トレンチの終端部に配置される前記幅広部は、他の幅広部よりも幅が広いことを特徴とするものである。
【0020】
また、前記トレンチの延在方向の前記幅広部および幅狭部の前記ソース領域に連続してコンタクトするソース電極を設けることを特徴とするものである。
【0021】
また、前記トレンチは平面形状において矩形波形状に曲折することを特徴とするものである。
【0022】
【発明の実施の形態】
本発明の実施の形態を、トレンチ構造の半導体装置としてNチャネル型パワーMOSFETを例に、図1から図3を参照して詳細に説明する。
【0023】
図1はトレンチ型パワーMOSFETの平面図を示す。図1(A)はチップ周辺領域の平面図であり、図1(B)は図1(A)のA−A線断面図である。尚、図1(A)においては層間絶縁膜およびソース電極は省略してある。
【0024】
トレンチ型MOSFETは、ドレイン領域2と、チャネル層4と、ストライプ状で曲折した複数のトレンチ7と、トレンチ7に埋め込まれたゲート電極12と、トレンチ7に隣接し基板表面に設けたソース領域13と、ソース領域13に隣接して設けられたボディコンタクト領域15とから構成される。
【0025】
トレンチ7は、ストライプ状のパターンを半導体基板の平面形状において、矩形波形状に曲折したものであり、基板周辺領域まで延在して複数本形成される。このとき隣接するトレンチ7で挟まれる基板表面には曲折したトレンチのパターンにより幅広部Pbと幅狭部Pnが設けられる。ここで、後述するが、幅広部Pbには、終端幅広部Pb1とそれ以外の幅広部Pb2とがある。
【0026】
幅狭部Pnはボディコンタクト領域15よりも幅を狭めて例えば約1μmとし、幅広部Pbはボディコンタクト領域15よりも幅が充分広くなるように曲折させて約6μmとする。さらに隣接する幅狭部Pnと幅広部Pbを交互に配置する。トレンチ7内にはポリシリコンを埋設し、不純物を導入して低抵抗化を図ったゲート電極12が設けられる。
【0027】
ソース領域13はトレンチ7に隣接して半導体基板表面に設けられる。曲折したストライプ状のトレンチ7の形状に沿って設けられるので、ソース領域13は複数のセル間で連続している。また幅狭部Pnにはソース領域13のみを設けるため、この部分でソース領域を稼ぐことができ、単位面積あたりのソース領域13の周辺長が従来の格子状のパターンよりも増加する。つまり電流経路となる単位面積あたりのチャネル領域の幅(チャネル幅)を増やすことができ、オン抵抗が低減できる。
【0028】
ボディコンタクト領域15は、基板の電位安定化のために曲折したトレンチ7の幅広部でソース領域13に隣接して2μm四方程度の正方形またはそれに準じる形状に形成される。
【0029】
図1(A)の如く、チップ周辺には、実動作領域31を囲んでゲートパッド電極に接続するゲート連結電極32が設けられ、トレンチ7の一部をゲート連結電極32まで延在してゲート電極12が接続する(図3参照)。
【0030】
つまり、チップのコーナー部を除く周辺領域では、トレンチ7の延在方向およびそれに直交する方向にトレンチ7が引き出され、チップの4辺でそれぞれゲート連結電極32に連結する。一方、チップのコーナー部分に向って延在するトレンチ7はチップ周辺領域で終端し、直接ゲート連結電極32に連結しない。
【0031】
このように、トレンチ7は、延在方向に於いて直接ゲート連結電極に連結する第1のトレンチ7aと、隣り合うトレンチに連結して終端する第2のトレンチ7bとからなる。第1のトレンチ7aは、実動作領域31外では曲折せず、平行なストライプパターンでゲート連結電極32に直接連結する。第2のトレンチ7bは、例えばチップのコーナー部分では、隣り合う第1のトレンチ7aまたは第2のトレンチ7bに連結して終端し、ゲート連結電極32には直接連結しない。第2のトレンチ7b内のゲート電極12は、隣り合う第2のトレンチ7b同士が連結を繰り返して第1のトレンチ7aに接続することにより、ゲート連結電極32と接続する。
【0032】
また、トレンチ7延在方向に直交する方向でも、曲折したトレンチパターンから一部を引き出し、ゲート連結電極32に連結させる。
【0033】
図1(B)は、図1(A)のA−A線断面図を示す。半導体基板は、N+型のシリコン半導体基板1の上にN−型のエピタキシャル層を積層したドレイン領域2からなる。チャネル層4は、半導体基板表面にP型のイオンを注入して設けられる。トレンチ7は、チャネル層4を貫通し、ドレイン領域2まで到達している。トレンチ7は曲折しており、隣接するトレンチ7により半導体基板表面には幅広部Pbと幅狭部Pnが設けられる。幅広部Pbのチャネル層4表面にはトレンチ7に隣接してソース領域13を設け、さらにソース領域13に隣接してボディコンタクト領域15を設ける。幅狭部Pnのチャネル層4表面にはソース領域13のみを設ける。さらに隣接する幅広部Pbと幅狭部Pnを交互に配置する。
【0034】
ゲート酸化膜8は、トレンチ7内壁を熱酸化して駆動電圧に応じて数百Åの厚みに形成される。ゲート電極12は、トレンチ7にポリシリコンを埋設して形成され、不純物を導入して低抵抗化を図る。
【0035】
ソース領域13はトレンチ7に隣接したチャネル層4表面にN+型のイオンを注入して設けられる。また、図1(A)の如く曲折したストライプ状のトレンチ7に沿って形成されるので、ソース領域13は複数のセル18間で連続しており、また幅狭部Pnのソース領域13により、従来のパターンに比べて単位面積あたりのソース領域13の周辺長を稼ぐことができる。ソース領域13の周辺長の増加は、電流経路であるチャネル幅を増加させることになる。
【0036】
チャネル領域14はソース領域13からトレンチ7の深さ方向に、ゲート酸化膜8を介してゲート電極12に隣接して形成される。ソース領域13に沿って形成されるので、チャネル領域14は複数のセル18間で連続しており、1つのセル18でボディコンタクト領域15がコンタクト不良になる場合でもチャネル領域14の電位が浮かず、ドレイン−ソース間のリーク電流を防げる。
【0037】
ボディコンタクト領域15は、トレンチ7によって設けられた幅広部のチャネル層4表面で隣接するソース領域13の間にP+型イオンを導入して幅2μm程度に形成され、基板の電位安定化のために用いられる。
【0038】
ソース電極17は全面にAl−Siなどの金属膜をスパッタして形成する。層間絶縁膜16は、各トレンチ毎に少なくともゲート電極12上を覆うように酸化膜を堆積する。すなわち、隣り合うトレンチ間には層間絶縁膜16が設けられず、ソース電極17は、トレンチの延在方向の幅広部Pbおよび幅狭部Pnで連続して、ソース領域13とコンタクトする。幅狭部Pnにもソース領域13は設けれらているため、ソース領域13とソース電極17とのコンタクト面積を稼ぐことができる。
【0039】
一例をあげて比較すると、従来ではセル面積が格子状およびストライプ状ともに25μm2で、トレンチ幅が1μmであり、チャネル幅が格子状で16μm、ストライプ状で10μmとなるので、単位面積あたりのチャネル幅は格子状の場合0.64(16/25)μm、従来のストライプ状の場合が0.4(10/25)μmとなる。本発明の実施の形態では、同一セルパターンが繰り返される実動作領域31内では隣接する幅狭部Pnのトレンチの間隔が1μm、セル面積30μm2、トレンチ幅1μm、チャネル幅が24μmとなるので、単位面積あたりのチャネル幅は0.8(24/30)μmとなる。
【0040】
従って、本発明の実施の形態ではオン抵抗で有利であった格子状のパターンに比べて単位面積あたりのチャネル幅が25%増加する。オン抵抗は単位面積あたりのチャネル幅に比例して低減するので、オン抵抗が25%低減できることになる。
【0041】
図2には、チップコーナー付近の拡大図および断面図を示す。図2(A)はコーナー付近の平面図であり、図2(B)は、図2(A)のB−B線断面図である。尚、実動作領域31内の拡大図は、図4(C)と同様である。
【0042】
図1(A)、図2(A)の如く、本実施形態においては、第2のトレンチ7bの終端部は全て幅広部Pb1が配置されるパターンとし、この終端部の幅広部Pb1を以下、終端幅広部と称する。この終端幅広部Pb1は、実動作領域31内ではボディコンタクト領域15を中心に線対称に配置されるトレンチ7bの曲折パターンを、終端部で変則的に変形させることにより設けられる。
【0043】
つまり、従来隣り合う2本のトレンチにより形成されていた幅狭部Pnは、この2本のトレンチ7bを1本に集束することで、終端幅広部Pb1の一部となる。すなわちこの終端幅広部Pb1の幅w1は、実動作領域31内の他の幅広部Pb2の幅w2よりも、少なくとも幅狭部Pnの分だけ広くなる。
【0044】
この終端処理の方法として、例えば、従来の図5(B)のパターンにおいて単純に幅狭部Pnを形成せずに幅広部Pb1で終端させ、終端の幅狭部Pnがない構造にすることにより電界集中を緩和することができる。しかし、幅狭部Pnを設けない部分では、トレンチ7の幅がその分広くなってしまい、この部分でゲート電極12となるポリシリコンの埋設が不十分となり、ゲート−ドレイン間のショート等を引き起こす恐れがある。
【0045】
そこで、本実施形態では幅狭部Pnを含んだ終端幅広部Pb1を形成することで第2のトレンチ7bを終端させ、電界集中を緩和するものである。
【0046】
このように、第2のトレンチ7bは全て終端幅広部Pb1を形成するように終端するので、従来の如く終端部に設けられる幅狭部Pnがなくなる。これにより、ゲート電極の電界集中を抑制し、信頼性の高い半導体装置を提供できる。
【0047】
図2(B)の如く、終端幅広部Pb1は、実動作領域31内では、ボディコンタクト領域15を中心に線対称に曲折していたトレンチ7のパターンを終端部のみ変則的に幅狭部Pnを含むように設け、終端幅広部Pb1を形成する。すなわち終端幅広部Pb1の幅w2は、実動作領域内の他の幅広部Pb2の幅w1よりも大きいものとなる。ここで、ボディコンタクト領域15の位置は、終端幅広部Pb1の中心に配置してもよい。
【0048】
終端幅広部Pb1は、従来幅狭部Pnとトレンチ7が形成されていた領域がソース領域13となる。つまり、従来トレンチ7が設けられていた部分をソース領域13として利用でき、ソース領域13の面積を稼ぐことができる。
【0049】
また、この部分のボディコンタクト領域15の面積を大きくしても良い。ボディコンタクト領域15の面積を大きくすることにより、アバランシェ耐量の劣化を防止できる。
【0050】
ここで、図3(A)にはチップの全体図を示し、図3(B)には実線の丸印部分の拡大図を示す。本実施形態のトレンチ7は、図の破線丸印で示すチップコーナー部分を除いて、チップの上下左右の4辺からゲート連結電極32に接続する。このゲート連結電極32は更にボンディングワイヤが圧着されるゲートパッド電極20に接続する。上記の終端幅広部Pb1を設ける個所については、本実施形態では、チップコーナー部分を例に説明したが、パターンによってはこれ以外の個所にも設けられる。例えば、実線の丸印で示すゲートパッド電極20が設けられるコーナー部等、ゲート連結電極32に直接接続せずに終端するトレンチ7bには、終端幅広部Pb1を設けることとする。尚、終端幅広部Pb1を設けるのは、終端となる1つのセルのみでよい。
【0051】
また、上述の如く、本発明の実施の形態ではNチャネル型パワーMOSFETを例に説明したが、導電型を逆にしたMOSトランジスタにも適用できる。またバイポーラトランジスタとパワーMOSFETを1チップ内にモノシリックで複合化したIGBTやU字型絶縁ゲートを利用した縦型パワー素子であるGTBTであっても同様に実施できる。
【0052】
【発明の効果】
本発明に依れば、第1に、チップコーナー部を全て幅広部で終端させることにより、ゲート電極が細く尖ったパターンで配置されることがなくなるので、電界集中を抑制でき、信頼性の高い半導体装置を提供できる。
【0053】
第2に、ソース電極は、トレンチに沿って幅広部、幅狭部のソース領域に連続してコンタクトするので、ソース領域とソース電極とのコンタクト面積を十分確保することができる。
【0054】
第3に、トレンチを曲折させて幅広部と幅狭部を設けることにより、幅広部にソース領域とボディコンタクト領域を形成し、幅狭部にはソース領域のみを形成できる。つまり隣接するトレンチの間隔を幅狭部で従来より大幅に狭めることができ、総トレンチ長が増加する。
【0055】
この結果、従来のパターンに比べて単位面積あたりのチャネル幅が増加し、オン抵抗が低減できる。具体的にはオン抵抗で有利であった従来の格子状のパターンに比べて単位面積あたりのチャネル幅が25%増加するので、オン抵抗は25%と大幅に低減できることになる。
【0056】
第4に、曲折したストライプ状なのでソース領域およびチャネル領域は複数のセル間で連続しており、1つのセルでボディコンタクト領域がシリコンノジュールなどで塞がれた場合でもそのセルのチャネル領域の電位が浮かず、基板電位の安定性が向上する。従ってドレイン−ソース間のリーク電流を防ぐことができる。
【0057】
第5に、本実施形態の曲折パターンであれば、同じデザインルールで単位面積あたりのチャネル幅を増やすことができる。
【0058】
従って、基板の電位安定化と低オン抵抗化を兼ね備え、単位面積あたりのチャネル幅を向上させてもルール上有利となる絶縁ゲート型電界効果半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を説明する(A)平面図、(B)断面図である。
【図2】本発明の半導体装置を説明する(A)平面図、(B)断面図である。
【図3】本発明の半導体装置を説明する平面図である。
【図4】従来の半導体装置を説明する平面図である。
【図5】従来の半導体装置を説明する平面図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device that reduces on-resistance, improves stability of a substrate potential, and reduces leakage current between a drain and a source.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a semiconductor device as a switching element, a trench structure that can increase the number of cells per unit area of a chip as compared with a planar structure and reduce on-resistance is widely known.
[0003]
FIG. 4 shows a plan view of a conventional trench power MOSFET. The source electrode is omitted. The trench pattern in the planar shape of the trench type power MOSFET is generally a lattice shape shown in FIG. 4A or a stripe shape shown in FIG. However, the conventional trench has the following problems.
[0004]
First, in a pattern in which trenches are formed in a lattice shape as shown in FIG. 4A, one
[0005]
For example, in the case of an N-channel MOSFET, the
[0006]
On the other hand, in the pattern in which the
[0007]
However, in the pattern formed in a stripe shape, the spacing between the
[0008]
Therefore, a bent trench pattern as shown in FIG. 4C has been developed. In this trench MOSFET, a portion shown by a broken line is one
[0009]
A plurality of
[0010]
In this pattern, the
[0011]
In such a trench MOSFET, stabilization of the substrate potential, which is an advantage of the stripe pattern, and reduction of on-resistance due to an increase in the width of the channel region per unit area (channel width), which is an advantage of the lattice pattern, Can be realized (for example, see Patent Document 1).
[0012]
[Patent Document 1]
JP 2002-50760 A
[Problems to be solved by the invention]
FIG. 5 shows a plan view (FIG. 5A) of a chip corner portion of the bent pattern shown in FIG. 4C and an enlarged view thereof (FIG. 5B).
[0014]
As shown in FIG. 5A, in the
[0015]
As shown in FIG. 5B, for example, at the corner of the chip, the
[0016]
[Means for Solving the Problems]
The present invention has been made in view of the above problems, and firstly, a semiconductor substrate of one conductivity type, a plurality of stripe-shaped trenches that bend in a planar shape of the substrate and extend to the peripheral region of the substrate, An insulating film provided, a conductive material embedded in the trench, a one conductivity type region provided on the substrate surface adjacent to the trench, and a wide portion and a width provided on the substrate surface sandwiched between the adjacent trenches The problem is solved by arranging a wide portion at the end of the trench connected to the adjacent trench near the peripheral region.
[0017]
Secondly, a semiconductor substrate of one conductivity type serving as a drain region, a plurality of stripe-shaped trenches bent in the planar shape of the substrate and extending to the peripheral region of the substrate, and a reverse conductivity type provided on the surface of the substrate. A channel layer, a gate insulating film provided on the surface of the trench, a gate electrode embedded in the trench, a source region of one conductivity type provided on the surface of the substrate adjacent to the trench, and sandwiched by the adjacent trench. A wide portion and a narrow portion provided on the substrate surface to be provided, and a body contact region of the opposite conductivity type provided in the wide portion, wherein the trench extends to a gate connection electrode extending from the gate electrode. A first trench and a second trench which is connected to and terminates with the adjacent trench, and the end portion of the second trench is entirely disposed by disposing a wide portion. Is shall.
[0018]
Further, the gate electrode in the second trench is connected to the adjacent gate electrode and connected to the gate connection electrode.
[0019]
The wide portion disposed at the terminal end of the trench is wider than other wide portions.
[0020]
Further, a source electrode is provided, which is in continuous contact with the source regions in the wide portion and the narrow portion in the extending direction of the trench.
[0021]
Further, the trench is bent in a rectangular wave shape in a planar shape.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3 by taking an N-channel type power MOSFET as an example of a semiconductor device having a trench structure.
[0023]
FIG. 1 shows a plan view of a trench type power MOSFET. 1A is a plan view of a chip peripheral region, and FIG. 1B is a cross-sectional view taken along line AA of FIG. 1A. Note that an interlayer insulating film and a source electrode are omitted in FIG.
[0024]
The trench MOSFET includes a
[0025]
The
[0026]
The narrow portion Pn is narrower than the
[0027]
[0028]
The
[0029]
As shown in FIG. 1A, a
[0030]
That is, in the peripheral region excluding the corners of the chip, the
[0031]
As described above, the
[0032]
In the direction orthogonal to the direction in which the
[0033]
FIG. 1B is a cross-sectional view taken along the line AA of FIG. The semiconductor substrate includes a
[0034]
The
[0035]
The
[0036]
The
[0037]
The
[0038]
The
[0039]
By way of example, the cell area is 25 μm 2 for both the lattice and the stripe, the trench width is 1 μm, and the channel width is 16 μm for the lattice and 10 μm for the stripe. The width is 0.64 (16/25) μm in the case of a lattice, and 0.4 (10/25) μm in the case of a conventional stripe. In the embodiment of the present invention, in the
[0040]
Therefore, in the embodiment of the present invention, the channel width per unit area is increased by 25% as compared with the lattice pattern which is advantageous in the on-resistance. Since the on-resistance decreases in proportion to the channel width per unit area, the on-resistance can be reduced by 25%.
[0041]
FIG. 2 shows an enlarged view and a cross-sectional view near the chip corner. FIG. 2A is a plan view near a corner, and FIG. 2B is a cross-sectional view taken along line BB of FIG. 2A. The enlarged view in the
[0042]
As shown in FIG. 1A and FIG. 2A, in the present embodiment, the end portions of the
[0043]
In other words, the narrow portion Pn conventionally formed by two adjacent trenches becomes a part of the wide end portion Pb1 by converging the two
[0044]
As a method of the termination processing, for example, in the conventional pattern shown in FIG. 5B, by terminating at the wide portion Pb1 without simply forming the narrow portion Pn, a structure without the narrow portion Pn at the termination is provided. Electric field concentration can be reduced. However, in a portion where the narrow portion Pn is not provided, the width of the
[0045]
Therefore, in the present embodiment, the
[0046]
As described above, all of the
[0047]
As shown in FIG. 2B, in the
[0048]
In the wide end portion Pb1, the region where the narrow portion Pn and the
[0049]
Further, the area of
[0050]
Here, FIG. 3A shows an overall view of the chip, and FIG. 3B shows an enlarged view of a solid circle portion. The
[0051]
Further, as described above, in the embodiment of the present invention, an N-channel power MOSFET has been described as an example, but the present invention can also be applied to a MOS transistor having an inverted conductivity type. Further, the present invention can be similarly applied to an IGBT in which a bipolar transistor and a power MOSFET are monolithically combined in one chip or a GTBT which is a vertical power element using a U-shaped insulated gate.
[0052]
【The invention's effect】
According to the present invention, firstly, by terminating all the chip corners with the wide portions, the gate electrodes are not arranged in a thin and sharp pattern, so that the electric field concentration can be suppressed and the reliability is high. A semiconductor device can be provided.
[0053]
Second, since the source electrode is in continuous contact with the wide and narrow source regions along the trench, a sufficient contact area between the source region and the source electrode can be ensured.
[0054]
Third, by forming a wide portion and a narrow portion by bending the trench, a source region and a body contact region can be formed in the wide portion, and only the source region can be formed in the narrow portion. That is, the interval between adjacent trenches can be significantly reduced in the narrow portion compared with the conventional case, and the total trench length increases.
[0055]
As a result, the channel width per unit area increases as compared with the conventional pattern, and the on-resistance can be reduced. Specifically, the channel width per unit area is increased by 25% as compared with the conventional lattice-shaped pattern which is advantageous in the on-resistance, so that the on-resistance can be greatly reduced to 25%.
[0056]
Fourth, because of the bent stripe shape, the source region and the channel region are continuous between a plurality of cells, and even when the body contact region is closed by a silicon nodule or the like in one cell, the potential of the channel region of that cell is reduced. Does not float, and the stability of the substrate potential is improved. Therefore, leakage current between the drain and the source can be prevented.
[0057]
Fifth, with the bent pattern of the present embodiment, the channel width per unit area can be increased with the same design rule.
[0058]
Therefore, it is possible to provide an insulated gate field effect semiconductor device which has both the potential stabilization of the substrate and the low on-resistance and is advantageous in terms of rules even if the channel width per unit area is improved.
[Brief description of the drawings]
FIGS. 1A and 1B are a plan view and a cross-sectional view illustrating a semiconductor device of the present invention.
2A and 2B are a plan view and a cross-sectional view illustrating a semiconductor device of the present invention.
FIG. 3 is a plan view illustrating a semiconductor device of the present invention.
FIG. 4 is a plan view illustrating a conventional semiconductor device.
FIG. 5 is a plan view illustrating a conventional semiconductor device.
Claims (6)
該基板の平面形状において曲折し前記基板周辺領域まで延在する複数のストライプ状のトレンチと、
該トレンチ表面に設けた絶縁膜と、
前記トレンチに埋め込まれた導電材料と、
前記トレンチに隣接し前記基板表面に設けた一導電型領域と、
隣り合う前記トレンチで挟まれる基板表面に設けられた幅広部および幅狭部とを具備し、
前記周辺領域付近で隣り合う前記トレンチに連結する前記トレンチの終端部には全て幅広部が配置されることを特徴とする半導体装置。A semiconductor substrate of one conductivity type;
A plurality of stripe-shaped trenches that bend in the planar shape of the substrate and extend to the substrate peripheral region;
An insulating film provided on the trench surface;
A conductive material embedded in the trench,
One conductivity type region provided on the substrate surface adjacent to the trench,
A wide portion and a narrow portion provided on the substrate surface sandwiched between the adjacent trenches,
The semiconductor device according to claim 1, wherein a wide portion is entirely disposed at an end portion of the trench connected to the trench adjacent to the peripheral region.
該基板の平面形状において曲折し前記基板周辺領域まで延在する複数のストライプ状のトレンチと、
前記基板表面に設けた逆導電型のチャネル層と、
前記トレンチ表面に設けたゲート絶縁膜と、
前記トレンチに埋め込まれたゲート電極と、
前記トレンチに隣接し前記基板表面に設けた一導電型のソース領域と、
隣り合う前記トレンチで挟まれる基板表面に設けられた幅広部および幅狭部と、
前記幅広部に設けた逆導電型のボディコンタクト領域とを具備し、
前記トレンチは、前記ゲート電極を引き出すゲート連結電極まで延在する第1のトレンチと、隣り合う前記トレンチに連結して終端する第2のトレンチからなり、該第2のトレンチの終端部は全て幅広部が配置されることを特徴とする半導体装置。A semiconductor substrate of one conductivity type serving as a drain region,
A plurality of stripe-shaped trenches that bend in the planar shape of the substrate and extend to the substrate peripheral region;
A channel layer of a reverse conductivity type provided on the surface of the substrate,
A gate insulating film provided on the trench surface;
A gate electrode embedded in the trench;
A source region of one conductivity type provided on the substrate surface adjacent to the trench;
A wide portion and a narrow portion provided on the substrate surface sandwiched between the adjacent trenches,
A body contact region of the opposite conductivity type provided in the wide portion,
The trench includes a first trench that extends to a gate connection electrode from which the gate electrode is drawn, and a second trench that is connected to and terminates with the adjacent trench, and all the terminations of the second trench are wide. A semiconductor device, wherein a portion is disposed.
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- 2003-03-13 JP JP2003068102A patent/JP2004281524A/en not_active Withdrawn
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