【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に複数のチップを１つのパッケージに封入する技術に関するものである。
【０００２】
【従来の技術】
複数のチップを１つのパッケージに封入したＭＣＰ（マルチチップパッケージ）においては、複数のチップの入出力信号のピンをチップ間で共通とすることで、パッケージのピン数を削減し、パッケージの小型化を図ることが可能である。
【０００３】
ＭＣＰの一例として、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭを１パッケージ化する場合、例えば、各チップにあるアドレス入力信号およびデータ入力信号の各入出力パッドを、パッケージの共通ピンに接続することで入出力ピンを共通化している。
【０００４】
その場合、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭの各チップの入出力パッドには、パッケージ側の端子とチップ側の入出力パッドとが正しく接続されているかを試験するために、例えば入出力パッド以降の信号線とＧＮＤとの間に、接続回路が接続されており、入力端子に負の電圧を印加した時に、ＧＮＤより入力端子に流れる電流を測定して、入出力パッドとパッケージ側の端子とを接続しているワイヤの断線やショートをチェックしている。
【０００５】
しかしながら、各チップのＧＮＤをパッケージ側の共通ＧＮＤ端子に接続した構造のＭＣＰでは、ワイヤ断線が発生しても、測定電流からでは、いずれのチップで発生したものかを判別できなかった。
【０００６】
マルチチップ半導体のオープンテストに関するものとして、共通ピンに接続させた各チップのパッド部にスイッチングトランジスタを設け、個々のチップのオープンテストを行うものがある（例えば特許文献１参照）。
【０００７】
チップ識別のために、入力端にＰＭＯＳまたはＮＭＯＳを接続し、識別時に入力端を電源より高くまたはＧＮＤより低くして電流を流す識別回路がある（例えば特許文献２）。
【０００８】
チップ位置の識別に関し、入力パッド部にＭＯＳまたはＰＭＯＳ＋ヒューズを設け、電流特性により識別するものがある（特許文献３）。
【０００９】
【特許文献１】
特開平６−３３１７０６号公報「マルチチップ半導体装置」（［００１４］、図１）
【特許文献２】
特開昭６０−２５７５５５号公報「半導体集積回路」（請求の範囲１、第１図）
【特許文献３】
特開平１０−２０９３８４号公報「半導体集積回路およびその識別方法」（［００３２］、図１）
【００１０】
【発明が解決しようとする課題】
上述した従来技術や上記特許文献では、ＧＮＤ端子や電源端子を共通化した構造のＭＣＰでは、ワイヤ断線が発生しても、いずれのチップで発生したものかを判別できなかった。
【００１１】
ＭＣＰでは３チップから４チップ又はそれ以上の多数のチップを搭載して実装面積の向上が図られており、搭載チップの増加に伴い、施工されるワイヤの本数も増加するため、ワイヤ断線のチェックがますます重要となっている。それゆえ、この発明は、チップとパッケージ端子との接続状態の試験を容易にする半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
複数のチップを１パッケージ化したＭＣＰにおいても各チップに、ワイヤ断線のチェックのための接続回路が設けられている。本発明では、その接続回路を構成するトランジスタのサイズ（ゲート幅長）を各チップ毎に異ならせている。これにより、ＧＮＤ端子や電源端子を共通化した構造のＭＣＰであっても、テスト時に接続回路に流れた電流の大きさから、いずれのチップにワイヤ接続の不良があるのかを判別できる。
【００１３】
【発明の実施の形態】
実施の形態１．
図１において（Ａ）図は、フラッシュメモリ１０、ＳＲＡＭ２０およびＤＲＡＭ３０の３つのチップを１つのパッケージに積層したＭＣＰの一例を示した断面図であり、その平面図を（Ｂ）図に示す。各チップ側の入出力パッド３は、ボンディング用のワイヤ１により、パッケージ側の共通の端子２に接続されている。
【００１４】
上記フラッシュメモリ１０、ＳＲＡＭ２０およびＤＲＡＭ３０の入力回路部１０ａ、２０ａ、３０ａを図２に示す。各チップにおいては、入出力パッド３と入力バッファ５とを結ぶラインに、Ｎチャンネル型トランジスタを用いた接続回路４（４ａ、４ｂ、４ｃ）の一端を接続し、それらの他端を、各チップ共通のＧＮＤに接続している。そしてそれぞれの接続回路のサイズの相対値を、例えばフラッシュメモリ１０のものを“１”とすると、ＳＲＡＭ２０およびＤＲＡＭ３０のものをそれぞれ“１０”、“１００”となるように、それぞれ互いに異ならせている。但し、例えばチップが３つのとき、いずれか２つのチップのサイズ合計が残りのチップのサイズと等しくならないようにする。パッケージ側の電源端子およびＧＮＤ端子は各チップで共通である。
【００１５】
接続試験時に、パッケージ側の共通の端子２に負の電圧を印加して、３つのチップにおいて、それぞれ、ＧＮＤから接続回路４、入出力パッド３、ワイヤ１を通じて端子２に流れる電流を測定する。接続回路４ａに流れる電流の大きさを“ｉ”とすると、接続回路４ｂ、４ｃに流れる電流の大きさは、“１０・ｉ”、“１００・ｉ”となり、端子２に流れる電流は“１１１・ｉ”となる。ここで、測定した電流が“１１０・ｉ”であったなら、フラッシュメモリ１０におれるワイヤ１の断線であると判定できる。このように、接続回路４ａ〜４ｃのサイズを互いに異ならせたために、測定した電流の値から、いずれのチップでワイヤ断線があつたかを判別することができ、製造工程における異常発見を容易にし、製造管理、品質管理に役立つ。
【００１６】
実施の形態２．
サージ破壊からチップを保護するための保護ダイオードが、入出力パッド３からバッファ５へのラインとＧＮＤとの間に接続されていることがあり、その場合には、接続試験時に、接続回路４ａ〜４ｃだけでなく前記ダイオードにも流れるため、電流値の大きさによる判定が困難となる。
【００１７】
そこで実施の形態１にて、Ｎチャンネル型トランジスタを用いた接続回路４ａ、４ｂ、４ｃの他端をＧＮＤに接続していたのに替えて、実施の形態２では、図３に示した各チップの入力回路部１１ａ、２１ａ、３１ａに示すように、各チップで共通の電源Ｖｃｃに接続している。
【００１８】
図３の構成では、前記電源Ｖｃｃから接続回路４ａ〜４ｃに流れる電流を測定するため、ダイオードに流れる電流は含まれず、よっていずれのチップでワイヤが断線したかを判別することが可能となる。
【００１９】
実施の形態３．
実施の形態３では、図４に示した各チップの入力回路部１２ａ、２２ａ、３２ａに示すように、フラッシュメモリ１０の入力回路部１２ａでは、接続回路４ａの他端を共通のＧＮＤに接続し、ＳＲＡＭ２０の接続回路２２ａでは、接続回路４ｂの他端を、当該ＳＲＡＭ専用の電源Ｓ−Ｖｃｃに接続し、ＤＲＡＭ３０の接続回路４ｃの他端を、電源Ｖｃｃに接続して、フラッシュメモリ１０およびＤＲＡＭ３０の電源を共通としている。
【００２０】
この実施の形態３では、ＧＮＤ、Ｓ−Ｖｃｃ、Ｖｃｃのいずれの端子に電流が流れているかを知ることができるため、各々のチップのワイヤ状態をチェックできる。この場合、各接続回路４ａ、４ｂ、４ｃのサイズは互いに同一であってもよい。
【００２１】
実施の形態４．
実施の形態４では、図５に示した各チップの入力回路部１３ａ、２３ａ、３３ａに示すように、各接続回路４ａ、４ｂ、４ｃの他端を、パッケージ側にチップ別に設けた個別のＧＮＤ（Ｆ−Ｖｓｓ、Ｓ−Ｖｓｓ、Ｄ−Ｓｓｓ）の端子に接続している。
【００２２】
この実施の形態４では、パッケージ側にチップ別に独立したＧＮＤ端子を設けたため、各チップのＧＮＤに流れる電流を個別に測定でき、そのため各々のチップのワイヤ状態をチェックできる。この場合も各接続回路４ａ、４ｂ、４ｃのサイズは互いに同一サイズでなくてもよい。
【００２３】
実施の形態５．
実施の形態５では、図６に示した各チップの入力回路部１４ａ、２４ａ、３４ａに示すように、各接続回路４ａ、４ｂ、４ｃの他端を、パッケージ側にチップ別に設けた個別の電源Ｆ−Ｖｃｃ、Ｓ−Ｖｃｃ、Ｄ−Ｖｓｓの端子にそれぞれ接続している。
【００２４】
この実施の形態５では、電源Ｆ−Ｖｃｃ、Ｓ−Ｖｃｃ、Ｄ−Ｖｃｃの各端子に流れる電流を個別に測定できるため、各々のチップのワイヤ状態を個別にチェックできる。この場合も各接続回路４ａ、４ｂ、４ｃのサイズは互いに同一サイズでなくてもよい。
【００２５】
実施の形態４および５では、各接続回路の他端を、パッケージ側にチップ別に設けたＧＮＤ端子および電源端子に接続したが、端子を介さずにチップ別のＧＮＤおよびチップ別の電源に直接接続しても同じ効果が得られる。
【００２６】
実施の形態６．
実施の形態６では、図７に示すように、各チップで共通の入力回路を備える。この入力回路においては、他端をＧＮＤに接続した接続回路４に対して別のトランジスタ４１が直列に挿入され、そのトランジスタ４１をオンオフ制御するためにそのゲートにテストモード信号Φａを供給するテストモード回路７が備えられる。そのテストモード回路７にそれぞれ入力端子８を備える。テストモード回路７の出力部に設けたインバータＩＮＶには、チップ内部で発生される負の電圧Ｖｂｂが給電される。
【００２７】
前記入力端子８に電源電圧以上の電圧を印加すると、テストモード信号Φａは“Ｈ”レベルから“Ｌ”レベルに切り替り、トランジスタ４１がオフとなることにより、接続回路４がラインから切り離される。
【００２８】
このような構成とすることにより、例えば、ＲＡＭ２０およびＤＲＡＭ３０におけるトランジスタ４１をオフにしてそれぞれの接続回路４をラインから切り離しておき、フラッシュメモリ１０におけるトランジスタ４１をのみをオンにすることにより、フラッシュメモリ１０に対して選択的に接続試験を行うことができる。
【００２９】
実施の形態７．
ＭＣＰとして例えば同じフラッシュメモリ１０を二つを含み、入出力ピンを共通とした場合、両チップで電気的特性が同一のためワイヤ断線の識別が困難となる。そこで実施の形態７では、それぞれのチップに対して、図８に示したような同一回路構成の入力回路部１０ａ−１、１０ａ−２を設ける。同回路は、他端をＧＮＤに接続した二組みの接続回路４ｘ、４ｙを備え、それらの試験回路にそれぞれヒューズ６ｘ、６ｙが直列に挿入される。接続回路４ｘ、４ｙのサイズは互いに異ならせておく。
【００３０】
そして入力回路部１０ａ−１ではヒューズ６ｘのみをレーザでブローし、入力回路部１０ａ−２ではヒューズ６ｙのみをレーザでブローすると、同じ二つのチップであっても、サイズの異なる接続回路を持たせることができ、それぞれでのワイヤ断線を判別することが可能となる。
【００３１】
実施の形態８．
図８に示した入力回路部１０ａ−１、１０ａ−２の変形例を図９に示している。図９の入力回路部１０ａ−１、１０ａ−２ＭＣＰでは、他端をＧＮＤに接続していたトランジスタ４ｙおよびヒューズ回路６ｙを電源電圧Ｖｃｃに接続している。
【００３２】
この回路構成においても、入力回路部１０ａ−３ではヒューズ６ｘのみをレーザでブローし、入力回路部１０ａ−４ではヒューズ６ｙのみをレーザでブローすると、同じ二つのチップであっても、接続試験時の電流の流れ先から、いずれのチップでワイヤ断線が生じたかを識別できる。この実施の形態８では、両接続回路４ｘ、４ｙのサイズは同一でなくてもよい。
【００３３】
実施の形態９．
前述した図８の回路構成では、共通端子の多いＭＣＰの場合に組み込みのヒューズ本数が増加し、エリアペナルティの増加となる。また、多くのヒューズをブローする必要があるため、レーザトリマ工程の負荷が増大する。
【００３４】
そこで図１０に示した実施の形態９では、図８のヒューズ６ｘ、６ｙに替えて、トランジスタ４１ｘ、４１ｙを用い、これらのトランジスタをオンオフするために、各ゲートにテストモード信号Φａ、Φｂを送出するテストモード回路７１を備えている。
【００３５】
テストモード回路７１側のヒューズ９ｘまたは９ｙをレーザにより溶断させることにより、試験回路選択信号ΦａまたはΦｂを“Ｌ”レベルとし、トランジスタ４１ｘまたは４１ｙをオフとすることにより、接続回路４ｘまたは４ｙがラインから切り離される。接続回路４ｘと４ｙとでサイズを異ならせておくことにより、ＭＣＰに組み込むチップが同一のものであっても、いずれのチップでワイヤ断線が生じたかを識別できる。この実施の形態９では、入力回路部にヒューズを組み込む必要がないため、上述したような課題を解消できる。
【００３６】
以上述べた実施の形態では、２種類もしくは３種類の接続回路を用いて説明したが、チップ数に応じてこれ以上の接続回路を設けることもできる。
【００３７】
【発明の効果】
この発明によれば、各チップの入力回路部に設けた接続回路のサイズを互いに異ならせたので、電源端子やＧＮＤ端子が共通端子になっていても、テスト時に接続回路に流した電流の大きさから、いずれのチップにワイヤ接続の不良があるか識別することができる。
【図面の簡単な説明】
【図１】３つのチップを１つのパッケージに積層したＭＣＰの一例を示した断面図およびその平面図
【図２】積層化された３つのチップに対する実施の形態１による入力回路部の回路図
【図３】積層化された３つのチップに対する実施の形態２による入力回路部の回路図
【図４】積層化された３つのチップに対する実施の形態３による入力回路部の回路図
【図５】積層化された３つのチップに対する実施の形態４による入力回路部の回路図
【図６】積層化された３つのチップに対する実施の形態５による入力回路部の回路図
【図７】各チップに対する実施の形態６による共通の入力回路部の回路図
【図８】積層化された２つのチップに対する実施の形態７による入力回路部の回路図
【図９】積層化された２つのチップに対する実施の形態８による入力回路部の回路図
【図１０】各チップに対する実施の形態９による共通の入力回路部の回路図
【符号の説明】
２ 端子、３ 入出力パッド、４ 接続回路、５ 入力バッファ、６ ヒューズ、７ テストモード回路、８ 入力端子、１０ フラッシュメモリ、１０ａ 入力回路部、２０ ＳＲＡＭ、２０ａ 入力回路部、３０ ＤＲＡＭ、３０ａ 入力回路部、４１ トランジスタ、７１ テストモード回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a technique for enclosing a plurality of chips in one package.
[0002]
[Prior art]
In an MCP (multi-chip package) in which a plurality of chips are sealed in one package, the pins of input / output signals of the plurality of chips are shared between the chips, thereby reducing the number of pins of the package and reducing the size of the package. It is possible to achieve.
[0003]
As an example of the MCP, when a flash memory, an SRAM, and a DRAM are packaged into one package, for example, each input / output pad for an address input signal and a data input signal on each chip is connected to a common pin of the package, so that input / output pins are connected. Is common.
[0004]
In such a case, for example, in order to test whether the terminal on the package side and the input / output pad on the chip side are correctly connected to the input / output pad of each chip of the flash memory, the SRAM, and the DRAM, for example, a signal after the input / output pad is used. A connection circuit is connected between the line and GND. When a negative voltage is applied to the input terminal, a current flowing from the GND to the input terminal is measured, and the input / output pad is connected to the package-side terminal. Check for broken or shorted wires.
[0005]
However, in the MCP having the structure in which the GND of each chip is connected to the common GND terminal on the package side, even if a wire break occurs, it is not possible to determine which chip has generated the wire from the measured current.
[0006]
As a test related to an open test of a multichip semiconductor, there is a test in which a switching transistor is provided in a pad portion of each chip connected to a common pin and an open test of each chip is performed (for example, see Patent Document 1).
[0007]
There is an identification circuit in which a PMOS or NMOS is connected to an input terminal for chip identification, and a current flows when the input terminal is higher than a power supply or lower than GND at the time of identification (for example, Patent Document 2).
[0008]
With respect to the identification of the chip position, there is one in which a MOS or a PMOS + fuse is provided in an input pad portion and is identified by current characteristics (Patent Document 3).
[0009]
[Patent Document 1]
JP-A-6-331706, "Multi-chip semiconductor device" ([0014], FIG. 1)
[Patent Document 2]
Japanese Patent Application Laid-Open No. 60-257555, "Semiconductor integrated circuit" (Claim 1, FIG. 1)
[Patent Document 3]
JP-A-10-209384, "Semiconductor integrated circuit and identification method thereof" ([0032], FIG. 1)
[0010]
[Problems to be solved by the invention]
According to the above-described related art and the above-mentioned patent document, in the MCP having the structure in which the GND terminal and the power supply terminal are shared, it is not possible to determine which chip has occurred even if a wire break occurs.
[0011]
The MCP mounts a large number of chips from 3 chips to 4 chips or more to increase the mounting area. As the number of mounted chips increases, the number of wires to be installed also increases, so check for wire breakage. Is becoming increasingly important. Therefore, an object of the present invention is to provide a semiconductor memory device that facilitates a test of a connection state between a chip and a package terminal.
[0012]
[Means for Solving the Problems]
Even in an MCP in which a plurality of chips are packaged in one, each chip is provided with a connection circuit for checking a wire disconnection. In the present invention, the sizes (gate widths) of the transistors constituting the connection circuit are different for each chip. As a result, even in the case of the MCP having the structure in which the GND terminal and the power supply terminal are shared, it is possible to determine which chip has the wire connection failure from the magnitude of the current flowing in the connection circuit at the time of the test.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1A is a cross-sectional view showing an example of an MCP in which three chips of a flash memory 10, an SRAM 20, and a DRAM 30 are stacked in one package, and a plan view thereof is shown in FIG. The input / output pads 3 on each chip side are connected to the common terminals 2 on the package side by bonding wires 1.
[0014]
FIG. 2 shows the input circuit units 10a, 20a, and 30a of the flash memory 10, the SRAM 20, and the DRAM 30. In each chip, one end of a connection circuit 4 (4a, 4b, 4c) using an N-channel transistor is connected to a line connecting the input / output pad 3 and the input buffer 5, and the other end is connected to each chip. Connected to common GND. The relative values of the sizes of the respective connection circuits are different from each other such that the SRAM 20 and the DRAM 30 have a relative value of "10" and "100", respectively, assuming that the value of the flash memory 10 is "1". . However, for example, when there are three chips, the total size of any two chips should not be equal to the size of the remaining chips. The power supply terminal and the GND terminal on the package side are common to each chip.
[0015]
During the connection test, a negative voltage is applied to the common terminal 2 on the package side, and a current flowing from the GND to the terminal 2 through the connection circuit 4, the input / output pad 3, and the wire 1 is measured in each of the three chips. Assuming that the magnitude of the current flowing through the connection circuit 4a is “i”, the magnitude of the current flowing through the connection circuits 4b and 4c is “10 · i” and “100 · i”, and the current flowing through the terminal 2 is “111”. I ". Here, if the measured current is “110 · i”, it can be determined that the wire 1 in the flash memory 10 is broken. As described above, since the sizes of the connection circuits 4a to 4c are different from each other, it is possible to determine which of the chips has the wire breakage from the measured current value, thereby facilitating abnormality detection in the manufacturing process. Useful for production control and quality control.
[0016]
Embodiment 2 FIG.
In some cases, a protection diode for protecting the chip from surge breakdown is connected between the line from the input / output pad 3 to the buffer 5 and GND. Since the current flows not only to the diode 4c but also to the diode, it is difficult to make a determination based on the magnitude of the current value.
[0017]
Therefore, instead of connecting the other ends of the connection circuits 4a, 4b, and 4c using N-channel transistors to GND in the first embodiment, in the second embodiment, the respective chips shown in FIG. Are connected to a common power supply Vcc for each chip, as shown in the input circuit sections 11a, 21a and 31a.
[0018]
In the configuration shown in FIG. 3, since the current flowing from the power supply Vcc to the connection circuits 4a to 4c is measured, the current flowing to the diode is not included, so that it is possible to determine which chip has broken the wire.
[0019]
Embodiment 3 FIG.
In the third embodiment, as shown in the input circuit sections 12a, 22a, and 32a of the respective chips shown in FIG. 4, in the input circuit section 12a of the flash memory 10, the other end of the connection circuit 4a is connected to a common GND. , The connection circuit 22a of the SRAM 20, the other end of the connection circuit 4b is connected to a power supply S-Vcc dedicated to the SRAM, and the other end of the connection circuit 4c of the DRAM 30 is connected to the power supply Vcc, so that the flash memory 10 and the DRAM 30 Power supply is common.
[0020]
In the third embodiment, since it is possible to know which terminal of GND, S-Vcc, or Vcc is flowing, the wire state of each chip can be checked. In this case, the size of each connection circuit 4a, 4b, 4c may be the same as each other.
[0021]
Embodiment 4 FIG.
In the fourth embodiment, as shown in the input circuit sections 13a, 23a, and 33a of the respective chips shown in FIG. 5, the other ends of the connection circuits 4a, 4b, and 4c are individually provided on the package side by separate GNDs. (F-Vss, S-Vss, D-Sss).
[0022]
In the fourth embodiment, since an independent GND terminal is provided for each chip on the package side, the current flowing to the GND of each chip can be measured individually, so that the wire state of each chip can be checked. Also in this case, the sizes of the connection circuits 4a, 4b, and 4c do not have to be the same.
[0023]
Embodiment 5 FIG.
In the fifth embodiment, as shown in the input circuit sections 14a, 24a, and 34a of each chip shown in FIG. 6, the other end of each of the connection circuits 4a, 4b, and 4c is connected to a separate power supply provided for each chip on the package side. They are connected to the terminals of F-Vcc, S-Vcc and D-Vss, respectively.
[0024]
In the fifth embodiment, the current flowing to each terminal of the power supplies F-Vcc, S-Vcc, and D-Vcc can be measured individually, so that the wire state of each chip can be individually checked. Also in this case, the sizes of the connection circuits 4a, 4b, and 4c do not have to be the same.
[0025]
In the fourth and fifth embodiments, the other end of each connection circuit is connected to the GND terminal and the power supply terminal provided for each chip on the package side, but is directly connected to the GND for each chip and the power supply for each chip without using a terminal. The same effect can be obtained.
[0026]
Embodiment 6 FIG.
In the sixth embodiment, as shown in FIG. 7, each chip has a common input circuit. In this input circuit, another transistor 41 is inserted in series with the connection circuit 4 having the other end connected to GND, and a test mode signal Φa is supplied to its gate to control the transistor 41 to turn on and off. A circuit 7 is provided. Each of the test mode circuits 7 has an input terminal 8. The inverter INV provided at the output of the test mode circuit 7 is supplied with a negative voltage Vbb generated inside the chip.
[0027]
When a voltage equal to or higher than the power supply voltage is applied to the input terminal 8, the test mode signal Φa switches from “H” level to “L” level, and the connection circuit 4 is disconnected from the line by turning off the transistor 41.
[0028]
With such a configuration, for example, the transistor 41 in the RAM 20 and the DRAM 30 is turned off to disconnect the respective connection circuits 4 from the line, and only the transistor 41 in the flash memory 10 is turned on. 10 can be selectively tested for connection.
[0029]
Embodiment 7 FIG.
If the MCP includes, for example, two identical flash memories 10 and a common input / output pin, the two chips have the same electrical characteristics, making it difficult to identify a broken wire. Therefore, in the seventh embodiment, input circuits 10a-1 and 10a-2 having the same circuit configuration as shown in FIG. 8 are provided for each chip. This circuit includes two sets of connection circuits 4x and 4y each having the other end connected to GND, and fuses 6x and 6y are inserted in series in these test circuits, respectively. The sizes of the connection circuits 4x and 4y are different from each other.
[0030]
When only the fuse 6x is blown by the laser in the input circuit section 10a-1 and only the fuse 6y is blown by the laser in the input circuit section 10a-2, connection circuits having different sizes are provided even for the same two chips. It is possible to determine the disconnection of each wire.
[0031]
Embodiment 8 FIG.
FIG. 9 shows a modification of the input circuit units 10a-1 and 10a-2 shown in FIG. In the input circuit units 10a-1 and 10a-2MCP of FIG. 9, the other end of the transistor 4y and the fuse circuit 6y connected to GND are connected to the power supply voltage Vcc.
[0032]
Also in this circuit configuration, only the fuse 6x is blown by the laser in the input circuit portion 10a-3, and only the fuse 6y is blown by the laser in the input circuit portion 10a-4. It is possible to identify which chip has a broken wire from the current flow destination. In the eighth embodiment, the sizes of both connection circuits 4x and 4y may not be the same.
[0033]
Embodiment 9 FIG.
In the circuit configuration of FIG. 8 described above, the number of built-in fuses increases in the case of the MCP having many common terminals, and the area penalty increases. Further, since it is necessary to blow many fuses, the load of the laser trimmer process increases.
[0034]
Therefore, in the ninth embodiment shown in FIG. 10, transistors 41x and 41y are used in place of the fuses 6x and 6y in FIG. 8, and test mode signals Φa and Φb are sent to each gate to turn on and off these transistors. The test mode circuit 71 is provided.
[0035]
By blowing the fuse 9x or 9y on the test mode circuit 71 side with a laser, the test circuit selection signal Φa or Φb is set to the “L” level, and the transistor 41x or 41y is turned off, so that the connection circuit 4x or 4y Disconnected from By making the sizes different between the connection circuits 4x and 4y, it is possible to identify which chip has a broken wire even if the chip incorporated in the MCP is the same. In the ninth embodiment, since it is not necessary to incorporate a fuse in the input circuit section, the above-described problem can be solved.
[0036]
In the above embodiment, two or three types of connection circuits have been described. However, more connection circuits can be provided according to the number of chips.
[0037]
【The invention's effect】
According to the present invention, the sizes of the connection circuits provided in the input circuit section of each chip are different from each other, so that even if the power supply terminal and the GND terminal are common terminals, the magnitude of the current flowing through the connection circuit during the test is large. Thus, it is possible to identify which chip has a defective wire connection.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an example of an MCP in which three chips are stacked in one package and a plan view thereof. FIG. 2 is a circuit diagram of an input circuit unit according to a first embodiment for the three stacked chips. FIG. 3 is a circuit diagram of an input circuit unit according to a second embodiment for three stacked chips; FIG. 4 is a circuit diagram of an input circuit unit according to a third embodiment for three stacked chips; FIG. 6 is a circuit diagram of an input circuit unit according to a fourth embodiment for three integrated chips. FIG. 6 is a circuit diagram of an input circuit unit according to a fifth embodiment for three stacked chips. FIG. 7 is an implementation diagram for each chip. FIG. 8 is a circuit diagram of a common input circuit unit according to the sixth embodiment. FIG. 8 is a circuit diagram of an input circuit unit according to the seventh embodiment for two stacked chips. FIG. 9 is an eighth embodiment for two stacked chips. To Circuit diagram of a common input circuit according to the circuit diagram Figure 10 a ninth embodiment for each chip of that input circuit portion [Description of symbols]
2 terminal, 3 input / output pad, 4 connection circuit, 5 input buffer, 6 fuse, 7 test mode circuit, 8 input terminal, 10 flash memory, 10a input circuit section, 20 SRAM, 20a input circuit section, 30 DRAM, 30a input Circuit part, 41 transistor, 71 test mode circuit
