JP2004273706A - Electronic circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic circuit device wherein miniaturization and high function are realized by superposing at least two electronic elements without being restricted by sizes. <P>SOLUTION: Since a semiconductor chip 2 is electrically connected with a semiconductor chip 1 via a bump 7, the electrical connection between the semiconductor chip 2 and the semiconductor chip 1 is not hindered due to the existence of a semiconductor chip 3 existing on the semiconductor chip 2. As for the semiconductor chip 3 mounted on the semiconductor chip 2, the surface on the side opposite to a mounting surface where the semiconductor chip 2 is mounted is electrically connected with the semiconductor chip 1 via a wire 9. Consequently, the semiconductor chip 3 can be superposed on the semiconductor chip 2 without hindering the electrical connection of the semiconductor chip 1 and the semiconductor chip 2 whichever the size of the semiconductor chip 3 may be smaller or larger than the semiconductor chip 2. In addition, the electrical connection between the semiconductor chip 1 and the semiconductor chip 3 is secured by the wire 9. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路装置に関し、特に、半導体チップ等の複数の電子素子を一つのパッケージに集積化するいわゆるシステムインパッケージ技術を適用した電子回路装置に関する。
【０００２】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術が注目を集めている。
【０００３】
システムインパッケージとは、複数の半導体チップを単一のパッケージに封止してシステム化を実現したものである。システムインパッケージでは、基板に実装される各半導体チップにはワイヤ接続用のパッドが配置されており、各半導体チップ間あるいはチップと基板間の電気的な接続は、基板に形成された配線と半導体チップのパッドとをボンディングワイヤにより接続することにより行われている。
【０００４】
従来のシステムインパッケージ技術として、インターポーザ上に２次元方向に平面的に半導体チップを搭載する技術がある（特許文献１参照）。しかしながら、平面的な半導体チップの配置では、広い実装面積を必要とするため、さらなる素子の集積化および高密度化の要求に対応することが困難となっている。
【０００５】
従って、上記のさらなる要求に対応すべく、半導体チップを積み上げて、３次元方向に搭載したスタック構造のシステムインパッケージが考えられる。スタック構造のシステムインパッケージは、２次元のシステムインパッケージに比べて、平面方向の実装面積を縮小できることから、さらなる素子の高集積化および高密度化の要求に応えることができる。
【０００６】
【特許文献１】
特開平５−１９０７５８号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体チップを積み上げるスタック構造のシステムインパッケージ技術において、複数の半導体チップと基板とを接続する場合は、ワイヤ接続用のパッドが隠れないように半導体チップを搭載する必要がある。
【０００８】
従って、それぞれのチップサイズを違うサイズにする必要がある。具体的には、下層のチップの方が上層のチップよりも大きいサイズとなるようにする必要がある。このため、たとえ搭載する半導体チップの機能が同じものでも、スタック構造を採用する場合には、異なるチップサイズのものを製造し用意しなければならなかった。また、半導体チップを搭載するため、下層の半導体チップのパッドの配置には制限がある。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、少なくとも２つの電子素子をサイズに制限されることなく積み重ねることができ、小型化および高機能化を図ることができる電子回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、前記基体上に搭載され、前記基体にバンプを介して電気的に接続された第１の電子素子と、前記第１の電子素子上に搭載され、前記第１の電子素子への搭載面の反対側の面と前記基体とがワイヤを介して電気的に接続された第２の電子素子とを有する。
【００１１】
上記の本発明の電子回路装置では、第１の電子素子が基体にバンプを介して電気的に接続されていることから、第１の電子素子上に存在する第２の電子素子の存在によって、第１の電子素子と基体との電気的接続が妨げられることはない。また、第１の電子素子上に搭載された第２の電子素子は、第１の電子素子に搭載された搭載面の反対側の面と基体とがワイヤにより電気的に接続されている。
従って、第２の電子素子のサイズは、第１の電子素子よりも小さくても大きくても基体と第１の電子素子との電気的接続を妨げることなく第１の電子素子上に積み重ねることができ、さらに、ワイヤにより基体と第２の電子素子との電気的接続が確保される。
【００１２】
【発明の実施の形態】
以下に、本発明の電子回路装置の実施の形態について、図面を参照して説明する。
【００１３】
第１実施形態
図１は、本実施形態に係る電子回路装置の一例を示す断面図である。図２は、本実施形態に係る電子回路装置の一例を示す平面図である。
図１に示すように、本実施形態に係る電子回路装置では、半導体チップ１上に２つの半導体チップ２，３が搭載されている。半導体チップ１が本発明の基体に相当し、半導体チップ２が本発明の第１の電子素子に相当し、半導体チップ３が本発明の第２の電子素子に相当する。
【００１４】
半導体チップ１には、内蔵された電子回路に接続された接続用のパッド５ａ，５ｃが複数配置されている。パッド５ａ，５ｃと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【００１５】
半導体チップ２には、内蔵された電子回路に接続されたバンプ接続用のパッド６ａが複数配置されている。パッド６ａと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ２のパッド６ａには金スタッドバンプ等のバンプ７が形成されており、半導体チップ１の図示しないパッドとバンプ７とが、異方性導電膜８を介して電気的に接続されている。すなわち、半導体チップ２は、電子回路形成面を半導体チップ１に向けた、いわゆるフリップチップ実装されている。
【００１６】
異方性導電膜８は、例えばエポキシ樹脂等の熱硬化性樹脂からなる樹脂バインダ中に導電性ボールを分散して、フィルム状に加工したものである。異方性導電膜８をバンプ７と半導体チップ１側のパッドにより押しつぶすと、導電性ボールがバンプ７および不図示のパッドの表面に接触して、電極間が電気的に接続される。そして、半導体チップ１側のパッドとバンプ７間の電気的接続が得られた状態で、樹脂バインダが固化されることにより、半導体チップ１上に半導体チップ２が固着される。
【００１７】
なお、半導体チップ１への半導体チップ２の搭載方法として、半導体チップ１，２ともにバンプをメッキで作製し、熱圧着することにより搭載してもよい。
バンプを電気メッキで作製する場合には、例えば、パッドを開口する保護膜を形成し、下地メタルをスパッタリングにより成膜し、下地メタル上にバンプメッキ用の開口を有するレジストを形成し、下地メタルを電極にして電気メッキで金バンプを形成した後、レジストを剥離し露出している下地メタルをエッチングにより除去すればよい。なお、保護膜を形成した後に、保護膜の開口内に露出したパッドに各種の表面処理を行った後、無電解メッキをすることによりバンプを形成してもよい。
【００１８】
半導体チップ３は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ２に固着されている。半導体チップ３には、半導体チップ２に固着された面とは反対側の面に、内蔵された電子回路に接続されたワイヤ接続用のパッド６ｂが複数配置されている。パッド６ｂと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【００１９】
半導体チップ３のパッド６ｂと半導体チップ１のパッド５ａとが、例えば金線等からなるワイヤにより接続されている。半導体チップ１上には、半導体チップ２，３を被覆して、半導体チップ２，３を保護するための封止樹脂１１が形成されている。封止樹脂から露出した半導体チップ１のパッド５ｃと外部の電子回路あるいは配線基板とが、ワイヤ９により接続されて使用される。
【００２０】
上記構成の本実施形態に係る電子回路装置の効果について、図３および図４に示す比較例を参照して説明する。
図３は、比較例に係る電子回路装置の一例を示す断面図である。図４は、図３に示す比較例の電子回路装置の平面図である。
【００２１】
比較例に示す電子回路装置では、半導体チップ１０１上に半導体チップ１０２が搭載されており、半導体チップ１０１のパッド１０５ａと半導体チップ１０２のパッド１０６ａとがワイヤ１０９により接続されている。
【００２２】
半導体チップ１０２上には、半導体チップ１０３が搭載されており、半導体チップ１０１のパッド１０５ｂと半導体チップ１０３のパッド１０６ｂとがワイヤ１０９により接続されている。半導体チップ１０１のパッド１０５ｃと外部の電子回路あるいは配線基板とが、ワイヤ１０９により接続されて使用される。
【００２３】
上記の比較例では、中間の半導体チップ１０２のワイヤ接続用のパッド１０６ａが上層の半導体チップ１０３により隠れないようにする必要があることから、少なくとも半導体チップ１０３を半導体チップ１０２より小さくしなければならない。なお、当然、半導体チップ１０２，１０３を半導体チップ１０１より小さくする必要がある。
【００２４】
このため、例えば、半導体チップ１０２，１０３が同一の機能をもったチップの場合に、同じチップを２つ積み重ねて使用することができず、必ずそれぞれのチップの開発が必要となり、開発期間の増大と、開発コストの増加を招く。例えば、半導体チップ１０１をＣＰＵとし、半導体チップ１０２，１０３をメモリとし、メモリの容量を増大させる場合等において、機能的には半導体チップ１０２，１０３には同じチップを流用可能であるが、比較例の構造では一つのサイズのチップの適用が不可能である。
【００２５】
これに対し、本実施形態に係る電子回路装置では、図１および図２に示すように、半導体チップ１と半導体チップ２とをバンプ７で接続し、半導体チップ１と半導体チップ３とをワイヤ９で接続することにより、半導体チップ２のパッド６ａが半導体チップ３により隠れることがないことから、半導体チップ１上に積層する半導体チップ２，３のサイズに制限はない。すなわち、実装の自由度を向上させることができる。
【００２６】
このため、たとえ半導体チップ２，３が同一機能で同一サイズのチップであっても何ら問題なく、積層させることが可能となる。なお、積層させる半導体チップ２，３は同一のチップも可能であるだけで、当然ながら異なる機能およびサイズのチップでも適用可能である。すなわち、図５に示すように、半導体チップ２の上に搭載する半導体チップ３のサイズが、半導体チップ２に比べて大きい場合においても、２つの半導体チップ２，３を積層させることができる。
【００２７】
また、実装面積という観点では、比較例では、図４に示すようにワイヤ１０９が干渉しないように、半導体チップ１０１にパッド１０５ａ，１０５ｂを設ける必要がある。これに対して、本実施形態では、図２に示すように半導体チップ３への接続用のパッド５ａを設けるのみで足りることから、パッド一列分の実装面積の削減が可能となり、小型化を図ることができる。
【００２８】
また、本実施形態では、双方の電気的な接続を行うための半導体チップ２側のパッド６ａおよび半導体チップ１側の図示しないパッドは、半導体チップ２の面積分に相当する領域に自由に配置可能であることから、パッドのレイアウト配置の自由度を向上させることができる。また、パッド数を増やすことも可能となる。
【００２９】
さらに、異なる周波数帯で用いられる２つのチップを積層させる場合に、上層の半導体チップ３よりも下層の半導体チップ２に高周波動作用のチップを配置することにより、半導体チップ２と半導体チップ１とはワイヤではなくバンプ７により近距離で接続されていることから、高周波信号の劣化を抑え、電子回路装置の高機能化を図ることができる。
【００３０】
第２実施形態
図６は、本実施形態に係る電子回路装置の一例を示す断面図である。図７は、本実施形態に係る電子回路装置の一例を示す平面図である。なお、第１実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００３１】
本実施形態では、半導体チップ２，３の双方ともに、バンプ接続用のパッド６ａと、ワイヤ接続用のパッド６ｂとが配置されている。半導体チップ２では、バンプ接続用のパッド６ａが使用されて、バンプ７を介して半導体チップ１と電気的に接続されている。半導体チップ３では、ワイヤ接続用のパッド６ｂが使用されて、ワイヤ９を介して半導体チップ１と電気的に接続されている。
【００３２】
図８は、半導体チップ２，３に配置されたパッド６ａ，６ｂの詳細な配置を示す拡大平面図である。
図８に示すように、各半導体チップ２，３の周囲には、バンプ接続用のパッド６ａが複数配置されており、パッド６ａの外側にはワイヤ接続用のパッド６ｂが複数配置されており、各バンプ接続用のパッド６ａとワイヤ接続用のパッド６ｂとが接続配線６ｃにより電気的に接続されている。例えば、バンプ接続用のパッド６ａが図示しないインターフェース回路を介して内蔵された電子回路に接続される。表面張力により半球形のバンプが形成されるようにバンプ接続用のパッド６ａは円形に形成され、例えば６０μｍ径である。ワイヤ接続用のパッド６ｂは、矩形形状となっており、例えば７０μｍ×７０μｍのサイズをもつ。
【００３３】
本実施形態では、半導体チップ２，３の双方ともにバンプ接続用のパッド６ａとワイヤ接続用のパッド６ｂとが形成されていることから、例えば各半導体チップ２，３はワイヤボンド接続、バンプ接続のどちらにも対応可能となっている。
【００３４】
従って、第１実施形態に係る効果に加え、例えば同一の機能をもつチップを積層することで足りる場合に、半導体チップ２，３として同一のチップを使用することができ、その結果新たなチップ開発期間やそのためのコストを節約することができる。
【００３５】
あるいは、異なる周波数帯で用いられる２つのチップを積層させる場合に、相対的に高周波動作用のチップを下層の半導体チップ２とし、相対的に低周波動作用のチップを上層の半導体チップ３として自由に配置することができ、高周波信号の劣化を抑えた高機能な電子回路装置を簡易に実現することができる。
【００３６】
第３実施形態
図９は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第１実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００３７】
図９に示すように、本実施形態に係る電子回路装置では、半導体チップ３の上にさらに半導体チップ４が搭載されており、合計して半導体チップ１上に３つの半導体チップ２，３，４が搭載されている。
【００３８】
半導体チップ１には、内蔵された電子回路に接続された接続用のパッド５ａ，５ｃに加えてパッド５ｂが複数配置されている。パッド５ａ，５ｂ，５ｃと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【００３９】
半導体チップ４は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ３に固着されている。半導体チップ４は、半導体チップ３に形成されたパッド６ａ，６ｂが隠れないように、半導体チップ３よりも小さいサイズで形成されている。なお、本実施形態では、半導体チップ３に２種類のパッド６ａ，６ｂが配置されている例について図示しているが、第１実施形態と同様にワイヤ接続用のパッド６ｂのみを配置してもよい。
【００４０】
半導体チップ４は、半導体チップ３に固着された面とは反対側の面に、内蔵された電子回路に接続されたワイヤ接続用のパッド６ｄが複数配置されている。パッド６ｄと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ４のパッド６ｄと半導体チップ１のパッド５ｂとが、例えば金線等からなるワイヤ９により接続されている。
【００４１】
本実施形態に係る電子回路装置によれば、半導体チップ２はバンプ７を介して半導体チップ１に電気的に接続されていることから、その分のパッドを半導体チップ１に設けて、半導体チップ４とワイヤ９により接続することにより、図３および図４に示す比較例と同等の実装面積で半導体チップ１上に３つの半導体チップ２〜３を積層することができる。
【００４２】
第４実施形態
図１０は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第１実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００４３】
本実施形態に係る電子回路装置は、２つの半導体チップ２，３がインターポーザ１０上に実装されているものである。なお、インターポーザ１０は本発明における基体に相当する。
【００４４】
インターポーザ１０は、例えばガラスエポキシ基板等からなり、半導体チップ２，３を搭載する面に配線１０ａが形成されており、半導体チップ３と接続する箇所における配線１０ａ上にはワイヤ接続用のパッド５ａが形成されている。なお、インターポーザ１０は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。インターポーザとは、半導体チップを搭載し、半導体チップとマザーボード（配線基板）との間に介在する中間実装基板をいう。
【００４５】
第１実施形態と同様に、半導体チップ２に形成されたバンプ接続用のパッド６ａとインターポーザ１０の配線１０ａとがバンプ７および異方性導電膜８を介して電気的に接続されている。すなわち、半導体チップ２は、電子回路形成面をインターポーザ１０に向けた、いわゆるフリップチップ実装されている。
【００４６】
半導体チップ３は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ２に固着されている。半導体チップ３に形成されたワイヤ接続用のパッド６ｂとインターポーザ１０のパッド５ａとが、例えば金線等からなるワイヤ９により接続されている。インターポーザ１０上には、半導体チップ２，３を被覆して、半導体チップ２，３を保護するための封止樹脂１１が形成されている。
【００４７】
上記のインターポーザ１０上に半導体チップ２，３が搭載された電子回路装置は、図示しない配線基板に搭載されて、封止樹脂１１から露出したインターポーザ１０上のパッド５ｃと外部の電子回路あるいは配線基板とが、ワイヤ９により接続されて使用される。
【００４８】
なお、本実施形態では、半導体チップ２，３の双方に、バンプ接続用のパッド６ａと、ワイヤ接続用のパッド６ｂとが配置されている例について図示しているが、第１実施形態と同様に、半導体チップ２にはバンプ接続用のパッド６ａのみを形成し、半導体チップ３にはワイヤ接続用のパッド６ｂのみを形成してもよい。なお、双方の半導体チップ２，３に２種類のパッド６ａ，６ｂを形成することについての効果は、第２実施形態で説明した通りである。
【００４９】
また、第３実施形態と同様に、半導体チップ３上にスペースが存在すれば、さらに半導体チップを半導体チップ３上に搭載することも可能である。
【００５０】
上記の本実施形態に係る電子回路装置では、インターポーザ１０と半導体チップ２とをバンプ７で接続し、インターポーザ１０と半導体チップ３とをワイヤ９で接続することにより、半導体チップ２のパッド６ａが半導体チップ３により隠れることがないことから、インターポーザ１０上に積層する半導体チップ２，３のサイズに制限はない。すなわち、実装の自由度を向上させることができる。
【００５１】
このため、たとえ半導体チップ２，３が同一機能で同一サイズのチップであっても何ら問題なく、積層させることが可能となる。なお、積層させる半導体チップ２，３は同一のチップも可能であるだけで、当然ながら異なる機能およびサイズのチップでも適用可能である。
【００５２】
また、第１実施形態と同様に、インターポーザ１０上に２つの半導体チップを搭載する場合の実装面積の削減が可能となり、小型化を図ることができる。
【００５３】
また、第１実施形態と同様に、双方の電気的な接続を行うための半導体チップ２側のパッド６ａおよびインターポーザの配線１０ａは、半導体チップ２の面積分に相当する領域に自由に配置可能であることから、配線のレイアウト配置の自由度を向上させることができる。
【００５４】
さらに、第１実施形態と同様に、異なる周波数帯で用いられる２つのチップを積層させる場合に、上層の半導体チップ３よりも下層の半導体チップ２に高周波動作用のチップを配置することにより、半導体チップ２とインターポーザ１０とはワイヤではなくバンプ７により近距離で接続されていることから、高周波信号の劣化を抑え、電子回路装置の高機能化を図ることができる。
【００５５】
第５実施形態
図１１は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第４実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００５６】
本実施形態に係る電子回路装置は、一方の面に半導体チップ２，３が搭載されたインターポーザ１０の裏面に、さらに二つの半導体チップ２ａ，３ａが搭載されているものである。なお、半導体チップ２ａが本発明の第３の電子素子に相当し、半導体チップ３ａが本発明の第４の電子素子に相当する。一方の面に搭載された半導体チップ２，３の構成については第４実施形態と同様である。
【００５７】
インターポーザ１０には、半導体チップ２ａ，３ａを搭載する面にも配線１０ａが形成されており、半導体チップ３ａと接続する箇所における配線１０ａ上にはワイヤ接続用のパッド５ａが形成されている。なお、インターポーザ１０は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。
【００５８】
半導体チップ２ａには、内蔵された電子回路に接続されたバンプ接続用のパッド６ａが複数配置されている。パッド６ａと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ２ａのパッド６ａには金スタッドバンプ等のバンプ７が形成されており、インターポーザ１０の配線１０ａとバンプ７とが、異方性導電膜８を介して電気的に接続されている。すなわち、半導体チップ２ａは、電子回路形成面をインターポーザ１０に向けた、いわゆるフリップチップ実装されている。
【００５９】
半導体チップ３ａは、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ２ａに固着されている。半導体チップ３ａに形成されたワイヤ接続用のパッド６ｂとインターポーザ１０のパッド５ａとが、例えば金線等からなるワイヤ９により接続されている。インターポーザ１０上には、半導体チップ２ａ，３ａを被覆して、半導体チップ２ａ，３ａを保護するための封止樹脂１１が形成されている。
【００６０】
上記のインターポーザ１０上に半導体チップ２，２ａ，３，３ａが搭載された電子回路装置は、図示しない配線基板に搭載されて、封止樹脂１１から露出したインターポーザ１０上のパッド５ｃと外部の電子回路あるいは配線基板とが、ワイヤ９により接続されて使用される。
【００６１】
なお、本実施形態では、各半導体チップ２，２ａ，３，３ａに、バンプ接続用のパッド６ａと、ワイヤ接続用のパッド６ｂとが配置されている例について図示しているが、第１実施形態と同様に、半導体チップ２，２ａにはバンプ接続用のパッド６ａのみを形成し、半導体チップ３，３ａにはワイヤ接続用のパッド６ｂのみを形成してもよい。なお、各半導体チップに２種類のパッド６ａ，６ｂを形成することについての効果は、第２実施形態で説明した通りである。
【００６２】
上記の本実施形態に係る電子回路装置では、第４実施形態の効果に加え、同一の実装面積でさらに二つの半導体チップ２ａ，３ａをインターポーザ１０の裏面に搭載することができることから、小型化および高機能化を実現することができる。
【００６３】
なお、第３実施形態と同様に、半導体チップ３，３ａ上にスペースが存在すれば、さらに２つの半導体チップを半導体チップ３，３ａ上に搭載することも可能である。
【００６４】
本発明は、上記の実施形態の説明に限定されない。
例えば、インターポーザ１０としては、半導体チップ２，３を搭載する裏面に複数のバンプが配置されたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型を採用してもよく、また、例えばはんだ等からなる球状の外部端子は存在せずチップ搭載面の裏面にはパッドしか形成されていないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型を採用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６５】
【発明の効果】
本発明の電子回路装置によれば、少なくとも２つの電子素子をサイズに制限されることなく積み重ねることができ、小型化および高機能化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る電子回路装置の一例を示す断面図である。
【図２】第１実施形態に係る電子回路装置の一例を示す平面図である。
【図３】比較例に係る電子回路装置の一例を示す断面図である。
【図４】比較例に係る電子回路装置の平面図である。
【図５】第１実施形態に係る電子回路装置の効果を説明するための断面図である。
【図６】第２実施形態に係る電子回路装置の一例を示す断面図である。
【図７】第２実施形態に係る電子回路装置の一例を示す平面図である。
【図８】第２実施形態に係る電子回路装置に使用される各半導体チップに配置された２種類のパッドの詳細な配置を示す拡大平面図である。
【図９】第３実施形態に係る電子回路装置の一例を示す断面図である。
【図１０】第４実施形態に係る電子回路装置の一例を示す断面図である。
【図１１】第５実施形態に係る電子回路装置の一例を示す断面図である。
【符号の説明】
１…半導体チップ（基体）、２，２ａ，３，３ａ，４…半導体チップ（電子素子）、５ａ，５ｂ，５ｃ…ワイヤ接続用のパッド、６ａ…バンプ接続用のパッド、６ｂ…ワイヤ接続用のパッド、６ｃ…接続配線、６ｄ…ワイヤ接続用のパッド、７…バンプ、８…異方性導電膜、９…ワイヤ、１０…インターポーザ（基体）、１０ａ…配線、１１…封止樹脂、１０１，１０２，１０３…半導体チップ、１０５ａ，１０５ｂ，１０５ｃ…ワイヤ接続用のパッド、１０６ａ，１０６ｂ…ワイヤ接続用のパッド、１０９…ワイヤ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic circuit device, and more particularly to an electronic circuit device to which a so-called system-in-package technique for integrating a plurality of electronic elements such as a semiconductor chip into one package is applied.
[0002]
[Prior art]
2. Description of the Related Art In response to the evolution of the digital network information society, digital home appliances such as multimedia devices and electronic devices such as portable information terminals have been remarkably developed. As a result, demands for multi-functionality and high performance of semiconductors are increasing, and system in package (SIP: System In Package) technology is receiving attention.
[0003]
The system-in-package is a system in which a plurality of semiconductor chips are sealed in a single package to realize a system. In the system-in-package, pads for wire connection are arranged on each semiconductor chip mounted on the board, and electrical connection between each semiconductor chip or between the chip and the board is determined by the wiring formed on the board and the semiconductor. This is performed by connecting the pads of the chip with bonding wires.
[0004]
As a conventional system-in-package technology, there is a technology in which a semiconductor chip is mounted two-dimensionally on an interposer in a planar manner (see Patent Document 1). However, a planar arrangement of semiconductor chips requires a large mounting area, which makes it difficult to respond to demands for further element integration and higher density.
[0005]
Therefore, a system-in-package having a stack structure in which semiconductor chips are stacked and mounted in a three-dimensional direction in order to meet the above-mentioned further requirements is conceivable. Since the system-in-package having the stack structure can reduce the mounting area in the planar direction as compared with the two-dimensional system-in-package, it can meet the demand for higher integration and higher density of elements.
[0006]
[Patent Document 1]
JP-A-5-190758
[Problems to be solved by the invention]
However, when connecting a plurality of semiconductor chips to a substrate in a system-in-package technology of a stack structure in which semiconductor chips are stacked, it is necessary to mount the semiconductor chips so that pads for wire connection are not hidden.
[0008]
Therefore, it is necessary to make each chip size different. Specifically, it is necessary to make the size of the lower layer chip larger than that of the upper layer chip. For this reason, even if the functions of the semiconductor chips to be mounted are the same, if a stack structure is adopted, it is necessary to manufacture and prepare chips of different chip sizes. In addition, since the semiconductor chip is mounted, there is a limitation on the arrangement of the pads of the lower semiconductor chip.
[0009]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electronic circuit in which at least two electronic elements can be stacked without being limited in size, and miniaturization and high functionality can be achieved. It is to provide a device.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, an electronic circuit device of the present invention includes a first electronic element mounted on the base and electrically connected to the base via a bump, and a first electronic element on the first electronic element. And a second electronic element in which a surface opposite to a surface on which the first electronic element is mounted and the base are electrically connected via a wire.
[0011]
In the above electronic circuit device of the present invention, since the first electronic element is electrically connected to the base via the bump, the presence of the second electronic element present on the first electronic element allows The electrical connection between the first electronic element and the base is not hindered. In the second electronic element mounted on the first electronic element, the surface opposite to the mounting surface mounted on the first electronic element and the base are electrically connected by wires.
Therefore, the size of the second electronic element, whether smaller or larger than the first electronic element, can be stacked on the first electronic element without hindering the electrical connection between the base and the first electronic element. The electric connection between the base and the second electronic element can be ensured by the wire.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of an electronic circuit device of the present invention will be described with reference to the drawings.
[0013]
First Embodiment FIG. 1 is a sectional view showing an example of an electronic circuit device according to the present embodiment. FIG. 2 is a plan view illustrating an example of the electronic circuit device according to the present embodiment.
As shown in FIG. 1, in the electronic circuit device according to the present embodiment, two semiconductor chips 2 and 3 are mounted on a semiconductor chip 1. The semiconductor chip 1 corresponds to the base of the present invention, the semiconductor chip 2 corresponds to the first electronic element of the present invention, and the semiconductor chip 3 corresponds to the second electronic element of the present invention.
[0014]
On the semiconductor chip 1, a plurality of connection pads 5a and 5c connected to a built-in electronic circuit are arranged. An input / output interface circuit (not shown) is provided between the pads 5a and 5c and the electronic circuit.
[0015]
The semiconductor chip 2 has a plurality of bump connection pads 6a connected to a built-in electronic circuit. An input / output interface circuit (not shown) is provided between the pad 6a and the electronic circuit. A bump 7 such as a gold stud bump is formed on a pad 6 a of the semiconductor chip 2, and a pad (not shown) of the semiconductor chip 1 is electrically connected to the bump 7 via an anisotropic conductive film 8. . That is, the semiconductor chip 2 is so-called flip-chip mounted with the electronic circuit formation surface facing the semiconductor chip 1.
[0016]
The anisotropic conductive film 8 is formed by dispersing conductive balls in a resin binder made of a thermosetting resin such as an epoxy resin and processing the film into a film shape. When the anisotropic conductive film 8 is crushed by the bump 7 and the pad on the side of the semiconductor chip 1, the conductive ball contacts the bump 7 and the surface of the pad (not shown), and the electrodes are electrically connected. The semiconductor chip 2 is fixed on the semiconductor chip 1 by solidifying the resin binder in a state where the electrical connection between the pad on the semiconductor chip 1 side and the bump 7 is obtained.
[0017]
As a method for mounting the semiconductor chip 2 on the semiconductor chip 1, bumps may be formed on both the semiconductor chips 1 and 2 by plating and mounted by thermocompression bonding.
When a bump is formed by electroplating, for example, a protective film for opening a pad is formed, a base metal is formed by sputtering, a resist having an opening for bump plating is formed on the base metal, and a base metal is formed. After forming a gold bump by electroplating using the as an electrode, the resist may be stripped and the exposed underlying metal may be removed by etching. After the protective film is formed, the bumps may be formed by performing various surface treatments on the pads exposed in the openings of the protective film, and then performing electroless plating.
[0018]
One surface of the semiconductor chip 3 is fixed to the semiconductor chip 2 by a bonding material (not shown) such as a thermosetting resin or an ultraviolet curable resin. The semiconductor chip 3 has a plurality of wire connection pads 6b connected to a built-in electronic circuit on a surface opposite to a surface fixed to the semiconductor chip 2. An input / output interface circuit (not shown) is provided between the pad 6b and the electronic circuit.
[0019]
The pad 6b of the semiconductor chip 3 and the pad 5a of the semiconductor chip 1 are connected by a wire such as a gold wire. A sealing resin 11 for covering the semiconductor chips 2 and 3 and protecting the semiconductor chips 2 and 3 is formed on the semiconductor chip 1. The pad 5c of the semiconductor chip 1 exposed from the sealing resin and an external electronic circuit or wiring board are used by being connected by a wire 9.
[0020]
The effects of the electronic circuit device according to the present embodiment having the above configuration will be described with reference to comparative examples shown in FIGS.
FIG. 3 is a cross-sectional view illustrating an example of an electronic circuit device according to a comparative example. FIG. 4 is a plan view of the electronic circuit device of the comparative example shown in FIG.
[0021]
In the electronic circuit device shown in the comparative example, a semiconductor chip 102 is mounted on a semiconductor chip 101, and a pad 105 a of the semiconductor chip 101 and a pad 106 a of the semiconductor chip 102 are connected by a wire 109.
[0022]
The semiconductor chip 103 is mounted on the semiconductor chip 102, and the pads 105 b of the semiconductor chip 101 and the pads 106 b of the semiconductor chip 103 are connected by wires 109. The pads 105c of the semiconductor chip 101 and external electronic circuits or wiring boards are connected by wires 109 for use.
[0023]
In the comparative example described above, it is necessary to prevent the wire connecting pad 106a of the intermediate semiconductor chip 102 from being hidden by the upper semiconductor chip 103. Therefore, at least the semiconductor chip 103 must be smaller than the semiconductor chip 102. . It is needless to say that the semiconductor chips 102 and 103 need to be smaller than the semiconductor chip 101.
[0024]
For this reason, for example, when the semiconductor chips 102 and 103 have the same function, two identical chips cannot be stacked and used, so that the development of each chip is necessarily required, and the development period is increased. This leads to an increase in development costs. For example, when the semiconductor chip 101 is used as a CPU and the semiconductor chips 102 and 103 are used as memories and the memory capacity is increased, the same chips can be used as the semiconductor chips 102 and 103 functionally. With the above structure, it is impossible to apply a chip of one size.
[0025]
On the other hand, in the electronic circuit device according to the present embodiment, as shown in FIGS. 1 and 2, the semiconductor chip 1 and the semiconductor chip 2 are connected by bumps 7 and the semiconductor chip 1 and the semiconductor chip 3 are connected by wires 9. By the connection, the pad 6a of the semiconductor chip 2 is not hidden by the semiconductor chip 3, so that the size of the semiconductor chips 2 and 3 stacked on the semiconductor chip 1 is not limited. That is, the degree of freedom of mounting can be improved.
[0026]
For this reason, even if the semiconductor chips 2 and 3 have the same function and the same size, they can be stacked without any problem. Note that the semiconductor chips 2 and 3 to be stacked can be the same chip only, but chips of different functions and sizes can be applied as a matter of course. That is, as shown in FIG. 5, even when the size of the semiconductor chip 3 mounted on the semiconductor chip 2 is larger than that of the semiconductor chip 2, the two semiconductor chips 2 and 3 can be stacked.
[0027]
Further, from the viewpoint of the mounting area, in the comparative example, it is necessary to provide the pads 105a and 105b on the semiconductor chip 101 so that the wires 109 do not interfere as shown in FIG. On the other hand, in the present embodiment, it is sufficient to provide only the pads 5a for connection to the semiconductor chip 3 as shown in FIG. 2, so that the mounting area for one row of pads can be reduced and the size can be reduced. be able to.
[0028]
Further, in the present embodiment, the pad 6a on the semiconductor chip 2 side and the pad (not shown) on the semiconductor chip 1 side for making electrical connection therebetween can be freely arranged in a region corresponding to the area of the semiconductor chip 2. Therefore, the degree of freedom in the layout of the pads can be improved. Further, the number of pads can be increased.
[0029]
Further, when two chips used in different frequency bands are stacked, the semiconductor chip 2 and the semiconductor chip 1 are separated by arranging a chip for high-frequency operation on the semiconductor chip 2 lower than the semiconductor chip 3 on the upper layer. Since the connection is made by the bump 7 instead of the wire at a short distance, the deterioration of the high-frequency signal can be suppressed, and the function of the electronic circuit device can be enhanced.
[0030]
Second embodiment FIG. 6 is a sectional view showing an example of an electronic circuit device according to the present embodiment. FIG. 7 is a plan view illustrating an example of the electronic circuit device according to the present embodiment. Note that the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0031]
In the present embodiment, both the semiconductor chips 2 and 3 are provided with a bump connection pad 6a and a wire connection pad 6b. The semiconductor chip 2 is electrically connected to the semiconductor chip 1 via the bumps 7 using bump connection pads 6a. The semiconductor chip 3 is electrically connected to the semiconductor chip 1 via the wire 9 by using a wire connection pad 6b.
[0032]
FIG. 8 is an enlarged plan view showing a detailed arrangement of pads 6a and 6b arranged on semiconductor chips 2 and 3.
As shown in FIG. 8, a plurality of pads 6a for bump connection are arranged around each of the semiconductor chips 2 and 3, and a plurality of pads 6b for wire connection are arranged outside the pads 6a. The pads 6a for connecting bumps and the pads 6b for connecting wires are electrically connected by connection wiring 6c. For example, the pad 6a for bump connection is connected to a built-in electronic circuit via an interface circuit (not shown). The bump connection pad 6a is formed in a circular shape so that a hemispherical bump is formed by surface tension, and has a diameter of, for example, 60 μm. The pad 6b for wire connection has a rectangular shape, and has a size of, for example, 70 μm × 70 μm.
[0033]
In the present embodiment, since both the semiconductor chips 2 and 3 have the pad 6a for bump connection and the pad 6b for wire connection, for example, each of the semiconductor chips 2 and 3 has a wire bonding connection and a bump connection pad. Both can be supported.
[0034]
Therefore, in addition to the effects according to the first embodiment, for example, when it is sufficient to stack chips having the same function, the same chip can be used as the semiconductor chips 2 and 3, and as a result, new chip development The period and the cost for it can be saved.
[0035]
Alternatively, when two chips used in different frequency bands are stacked, a chip for relatively high frequency operation is used as a lower semiconductor chip 2 and a chip for relatively low frequency operation is used as an upper semiconductor chip 3. , And it is possible to easily realize a high-performance electronic circuit device in which deterioration of a high-frequency signal is suppressed.
[0036]
Third Embodiment FIG. 9 is a cross-sectional view illustrating an example of an electronic circuit device according to the present embodiment. Note that the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0037]
As shown in FIG. 9, in the electronic circuit device according to the present embodiment, a semiconductor chip 4 is further mounted on a semiconductor chip 3, and a total of three semiconductor chips 2, 3, 4 Is installed.
[0038]
The semiconductor chip 1 has a plurality of pads 5b in addition to the connection pads 5a and 5c connected to the built-in electronic circuit. An input / output interface circuit (not shown) is provided between the pads 5a, 5b, 5c and the electronic circuit.
[0039]
One surface of the semiconductor chip 4 is fixed to the semiconductor chip 3 by a bonding material (not shown) such as a thermosetting resin or an ultraviolet curable resin. The semiconductor chip 4 is formed in a smaller size than the semiconductor chip 3 so that the pads 6a and 6b formed on the semiconductor chip 3 are not hidden. In the present embodiment, an example in which two types of pads 6a and 6b are arranged on the semiconductor chip 3 is shown. However, similarly to the first embodiment, only the pads 6b for wire connection are arranged. Good.
[0040]
The semiconductor chip 4 has a plurality of wire connection pads 6d connected to a built-in electronic circuit on a surface opposite to a surface fixed to the semiconductor chip 3. An input / output interface circuit (not shown) is provided between the pad 6d and the electronic circuit. The pad 6d of the semiconductor chip 4 and the pad 5b of the semiconductor chip 1 are connected by a wire 9 made of, for example, a gold wire.
[0041]
According to the electronic circuit device according to the present embodiment, since the semiconductor chip 2 is electrically connected to the semiconductor chip 1 via the bumps 7, the semiconductor chip 1 is provided with corresponding pads. By connecting to the semiconductor chip 1 with the wire 9, three semiconductor chips 2 to 3 can be stacked on the semiconductor chip 1 with a mounting area equivalent to that of the comparative example shown in FIGS.
[0042]
Fourth embodiment FIG. 10 is a sectional view showing an example of an electronic circuit device according to the present embodiment. Note that the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0043]
The electronic circuit device according to the present embodiment has two semiconductor chips 2 and 3 mounted on an interposer 10. Note that the interposer 10 corresponds to the base in the present invention.
[0044]
The interposer 10 is made of, for example, a glass epoxy substrate, and has a wiring 10a formed on a surface on which the semiconductor chips 2 and 3 are mounted. A pad 5a for wire connection is formed on the wiring 10a at a place where the interposer 10 is connected to the semiconductor chip 3. Is formed. Note that the interposer 10 may be a so-called silicon interposer made of a silicon substrate. The interposer is an intermediate mounting board on which a semiconductor chip is mounted and which is interposed between the semiconductor chip and a motherboard (wiring board).
[0045]
As in the first embodiment, the bump connection pad 6a formed on the semiconductor chip 2 and the wiring 10a of the interposer 10 are electrically connected via the bump 7 and the anisotropic conductive film 8. That is, the semiconductor chip 2 is so-called flip-chip mounted with the electronic circuit formation surface facing the interposer 10.
[0046]
One surface of the semiconductor chip 3 is fixed to the semiconductor chip 2 by a bonding material (not shown) such as a thermosetting resin or an ultraviolet curable resin. The pad 6b for wire connection formed on the semiconductor chip 3 and the pad 5a of the interposer 10 are connected by a wire 9 made of, for example, a gold wire. A sealing resin 11 for covering the semiconductor chips 2 and 3 and protecting the semiconductor chips 2 and 3 is formed on the interposer 10.
[0047]
The electronic circuit device in which the semiconductor chips 2 and 3 are mounted on the interposer 10 is mounted on a wiring board (not shown), and the pad 5c on the interposer 10 exposed from the sealing resin 11 and an external electronic circuit or wiring board Are used by being connected by a wire 9.
[0048]
Note that, in the present embodiment, an example is shown in which both the semiconductor chip 2 and the semiconductor chip 3 are provided with a bump connection pad 6a and a wire connection pad 6b, but are similar to the first embodiment. Alternatively, only the pads 6a for bump connection may be formed on the semiconductor chip 2, and only the pads 6b for wire connection may be formed on the semiconductor chip 3. The effect of forming the two types of pads 6a and 6b on both semiconductor chips 2 and 3 is as described in the second embodiment.
[0049]
Further, as in the third embodiment, if there is a space on the semiconductor chip 3, it is possible to further mount the semiconductor chip on the semiconductor chip 3.
[0050]
In the electronic circuit device according to the present embodiment, the interposer 10 and the semiconductor chip 2 are connected by the bumps 7, and the interposer 10 and the semiconductor chip 3 are connected by the wires 9, so that the pad 6 a of the semiconductor chip 2 There is no limitation on the size of the semiconductor chips 2 and 3 stacked on the interposer 10 because they are not hidden by the chip 3. That is, the degree of freedom of mounting can be improved.
[0051]
For this reason, even if the semiconductor chips 2 and 3 have the same function and the same size, they can be stacked without any problem. Note that the semiconductor chips 2 and 3 to be stacked can be the same chip only, but chips of different functions and sizes can be applied as a matter of course.
[0052]
Further, similarly to the first embodiment, the mounting area when mounting two semiconductor chips on the interposer 10 can be reduced, and the size can be reduced.
[0053]
Further, similarly to the first embodiment, the pad 6a on the semiconductor chip 2 side and the wiring 10a of the interposer for making both electrical connections can be freely arranged in a region corresponding to the area of the semiconductor chip 2. As a result, the degree of freedom in the wiring layout can be improved.
[0054]
Further, as in the first embodiment, when two chips used in different frequency bands are stacked, a semiconductor chip for high-frequency operation is arranged on the semiconductor chip 2 lower than the semiconductor chip 3 on the upper layer. Since the chip 2 and the interposer 10 are connected at a short distance by the bump 7 instead of the wire, the deterioration of the high-frequency signal can be suppressed and the function of the electronic circuit device can be enhanced.
[0055]
Fifth embodiment FIG. 11 is a sectional view showing an example of an electronic circuit device according to the present embodiment. Note that the same components as those of the fourth embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0056]
In the electronic circuit device according to the present embodiment, two semiconductor chips 2a and 3a are further mounted on the back surface of the interposer 10 having the semiconductor chips 2 and 3 mounted on one surface. Note that the semiconductor chip 2a corresponds to a third electronic element of the present invention, and the semiconductor chip 3a corresponds to a fourth electronic element of the present invention. The configuration of the semiconductor chips 2 and 3 mounted on one surface is the same as in the fourth embodiment.
[0057]
In the interposer 10, a wiring 10a is also formed on the surface on which the semiconductor chips 2a and 3a are mounted, and a pad 5a for wire connection is formed on the wiring 10a at a place where the wiring is connected to the semiconductor chip 3a. Note that the interposer 10 may be a so-called silicon interposer made of a silicon substrate.
[0058]
On the semiconductor chip 2a, a plurality of pads 6a for bump connection connected to a built-in electronic circuit are arranged. An input / output interface circuit (not shown) is provided between the pad 6a and the electronic circuit. A bump 7 such as a gold stud bump is formed on a pad 6a of the semiconductor chip 2a, and a wiring 10a of the interposer 10 and the bump 7 are electrically connected via an anisotropic conductive film 8. That is, the semiconductor chip 2a is mounted in a so-called flip-chip manner with the electronic circuit forming surface facing the interposer 10.
[0059]
One surface of the semiconductor chip 3a is fixed to the semiconductor chip 2a by a bonding material (not shown) such as a thermosetting resin or an ultraviolet curable resin. The pad 6b for wire connection formed on the semiconductor chip 3a and the pad 5a of the interposer 10 are connected by a wire 9 made of, for example, a gold wire. On the interposer 10, a sealing resin 11 for covering the semiconductor chips 2a and 3a and protecting the semiconductor chips 2a and 3a is formed.
[0060]
The electronic circuit device in which the semiconductor chips 2, 2a, 3, 3a are mounted on the interposer 10 is mounted on a wiring board (not shown), and the pads 5c on the interposer 10 exposed from the sealing resin 11 and external electronic devices. A circuit or a wiring board is used by being connected by a wire 9.
[0061]
In the present embodiment, an example in which pads 6a for bump connection and pads 6b for wire connection are arranged on each of the semiconductor chips 2, 2a, 3, 3a is shown in the first embodiment. As in the embodiment, only the pads 6a for bump connection may be formed on the semiconductor chips 2 and 2a, and only the pads 6b for wire connection may be formed on the semiconductor chips 3 and 3a. The effect of forming the two types of pads 6a and 6b on each semiconductor chip is as described in the second embodiment.
[0062]
In the electronic circuit device according to the present embodiment described above, in addition to the effects of the fourth embodiment, two more semiconductor chips 2a and 3a can be mounted on the back surface of the interposer 10 with the same mounting area. High functionality can be realized.
[0063]
Note that, as in the third embodiment, if there is a space on the semiconductor chips 3 and 3a, two more semiconductor chips can be mounted on the semiconductor chips 3 and 3a.
[0064]
The present invention is not limited to the above embodiments.
For example, as the interposer 10, a BGA (Ball Grid Array) type in which a plurality of bumps are arranged on the back surface on which the semiconductor chips 2 and 3 are mounted may be used. It is also possible to adopt an LGA (Land Grid Array) type in which only pads are formed on the back surface of the chip mounting surface without being present.
In addition, various changes can be made without departing from the spirit of the present invention.
[0065]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the electronic circuit device of this invention, at least 2 electronic elements can be piled up without being restricted by size, and miniaturization and high functionality can be achieved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating an example of an electronic circuit device according to a first embodiment.
FIG. 2 is a plan view illustrating an example of the electronic circuit device according to the first embodiment.
FIG. 3 is a cross-sectional view illustrating an example of an electronic circuit device according to a comparative example.
FIG. 4 is a plan view of an electronic circuit device according to a comparative example.
FIG. 5 is a cross-sectional view for explaining effects of the electronic circuit device according to the first embodiment.
FIG. 6 is a cross-sectional view illustrating an example of an electronic circuit device according to a second embodiment.
FIG. 7 is a plan view illustrating an example of an electronic circuit device according to a second embodiment.
FIG. 8 is an enlarged plan view showing a detailed arrangement of two types of pads arranged on each semiconductor chip used in the electronic circuit device according to the second embodiment.
FIG. 9 is a cross-sectional view illustrating an example of an electronic circuit device according to a third embodiment.
FIG. 10 is a cross-sectional view illustrating an example of an electronic circuit device according to a fourth embodiment.
FIG. 11 is a sectional view illustrating an example of an electronic circuit device according to a fifth embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip (base), 2, 2a, 3, 3a, 4 ... Semiconductor chip (electronic element), 5a, 5b, 5c ... Pad for wire connection, 6a ... Pad for bump connection, 6b ... Wire connection 6c: connection wiring, 6d: wire connection pad, 7: bump, 8: anisotropic conductive film, 9: wire, 10: interposer (base), 10a: wiring, 11: sealing resin, 101 , 102, 103: semiconductor chip, 105a, 105b, 105c: pad for wire connection, 106a, 106b: pad for wire connection, 109: wire.

Claims (6)

基体と、
前記基体上に搭載され、前記基体にバンプを介して電気的に接続された第１の電子素子と、
前記第１の電子素子上に搭載され、前記第１の電子素子への搭載面の反対側の面と前記基体とがワイヤを介して電気的に接続された第２の電子素子と
を有する電子回路装置。A substrate;
A first electronic element mounted on the base and electrically connected to the base via a bump;
An electron mounted on the first electronic element and having a second electronic element in which a surface opposite to a mounting surface on the first electronic element and the base are electrically connected via wires; Circuit device. 前記第１の電子素子および前記第２の電子素子の双方に、バンプ接続用のパッドとワイヤ接続用のパッドが形成されている
請求項１記載の電子回路装置。2. The electronic circuit device according to claim 1, wherein a pad for bump connection and a pad for wire connection are formed on both the first electronic element and the second electronic element. 前記基体は、電子素子である
請求項１記載の電子回路装置。The electronic circuit device according to claim 1, wherein the base is an electronic element. 前記基体は、インターポーザである
請求項１記載の電子回路装置。The electronic circuit device according to claim 1, wherein the base is an interposer. 前記第１の電子素子を搭載する面の反対側の面における前記インターポーザ上に搭載され、前記インターポーザにバンプを介して電気的に接続された第３の電子素子と、
前記第３の電子素子上に搭載され、前記第３の電子素子への搭載面の反対側の面と前記インターポーザとがワイヤを介して電気的に接続された第４の電子素子と
をさらに有する請求項４記載の電子回路装置。A third electronic element mounted on the interposer on a surface opposite to the surface on which the first electronic element is mounted, and electrically connected to the interposer via bumps;
A fourth electronic element mounted on the third electronic element and having a surface opposite to a surface mounted on the third electronic element and the interposer electrically connected to each other via a wire; The electronic circuit device according to claim 4. 前記第１の電子素子は、前記第２の電子素子に比べて高周波帯で使用される
請求項１記載の電子回路装置。The electronic circuit device according to claim 1, wherein the first electronic element is used in a higher frequency band than the second electronic element.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227596A (en) * 2006-02-23 2007-09-06 Shinko Electric Ind Co Ltd Semiconductor module and its manufacturing method
US7911064B2 (en) 2005-03-07 2011-03-22 Panasonic Corporation Mounted body and method for manufacturing the same
JP2012531061A (en) * 2009-06-26 2012-12-06 インテル コーポレイション Package-on-package device layered chip package, assembly method thereof, and system including the same
US8344490B2 (en) 2005-02-18 2013-01-01 Fujitsu Semiconductor Limited Semiconductor device having a high frequency electrode positioned with a via hole

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8344490B2 (en) 2005-02-18 2013-01-01 Fujitsu Semiconductor Limited Semiconductor device having a high frequency electrode positioned with a via hole
US9076789B2 (en) 2005-02-18 2015-07-07 Socionext Inc. Semiconductor device having a high frequency external connection electrode positioned within a via hole
US7911064B2 (en) 2005-03-07 2011-03-22 Panasonic Corporation Mounted body and method for manufacturing the same
JP2007227596A (en) * 2006-02-23 2007-09-06 Shinko Electric Ind Co Ltd Semiconductor module and its manufacturing method
JP2012531061A (en) * 2009-06-26 2012-12-06 インテル コーポレイション Package-on-package device layered chip package, assembly method thereof, and system including the same
US10186480B2 (en) 2009-06-26 2019-01-22 Intel Corporation Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US11217516B2 (en) 2009-06-26 2022-01-04 Intel Corporation Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same

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