JP2004273706A - Electronic circuit device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、電子回路装置に関し、特に、半導体チップ等の複数の電子素子を一つのパッケージに集積化するいわゆるシステムインパッケージ技術を適用した電子回路装置に関する。
【0002】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、システムインパッケージ(SIP:System In Package)技術が注目を集めている。
【0003】
システムインパッケージとは、複数の半導体チップを単一のパッケージに封止してシステム化を実現したものである。システムインパッケージでは、基板に実装される各半導体チップにはワイヤ接続用のパッドが配置されており、各半導体チップ間あるいはチップと基板間の電気的な接続は、基板に形成された配線と半導体チップのパッドとをボンディングワイヤにより接続することにより行われている。
【0004】
従来のシステムインパッケージ技術として、インターポーザ上に2次元方向に平面的に半導体チップを搭載する技術がある(特許文献1参照)。しかしながら、平面的な半導体チップの配置では、広い実装面積を必要とするため、さらなる素子の集積化および高密度化の要求に対応することが困難となっている。
【0005】
従って、上記のさらなる要求に対応すべく、半導体チップを積み上げて、3次元方向に搭載したスタック構造のシステムインパッケージが考えられる。スタック構造のシステムインパッケージは、2次元のシステムインパッケージに比べて、平面方向の実装面積を縮小できることから、さらなる素子の高集積化および高密度化の要求に応えることができる。
【0006】
【特許文献1】
特開平5−190758号公報
【0007】
【発明が解決しようとする課題】
しかしながら、半導体チップを積み上げるスタック構造のシステムインパッケージ技術において、複数の半導体チップと基板とを接続する場合は、ワイヤ接続用のパッドが隠れないように半導体チップを搭載する必要がある。
【0008】
従って、それぞれのチップサイズを違うサイズにする必要がある。具体的には、下層のチップの方が上層のチップよりも大きいサイズとなるようにする必要がある。このため、たとえ搭載する半導体チップの機能が同じものでも、スタック構造を採用する場合には、異なるチップサイズのものを製造し用意しなければならなかった。また、半導体チップを搭載するため、下層の半導体チップのパッドの配置には制限がある。
【0009】
本発明は上記の事情に鑑みてなされたものであり、その目的は、少なくとも2つの電子素子をサイズに制限されることなく積み重ねることができ、小型化および高機能化を図ることができる電子回路装置を提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、前記基体上に搭載され、前記基体にバンプを介して電気的に接続された第1の電子素子と、前記第1の電子素子上に搭載され、前記第1の電子素子への搭載面の反対側の面と前記基体とがワイヤを介して電気的に接続された第2の電子素子とを有する。
【0011】
上記の本発明の電子回路装置では、第1の電子素子が基体にバンプを介して電気的に接続されていることから、第1の電子素子上に存在する第2の電子素子の存在によって、第1の電子素子と基体との電気的接続が妨げられることはない。また、第1の電子素子上に搭載された第2の電子素子は、第1の電子素子に搭載された搭載面の反対側の面と基体とがワイヤにより電気的に接続されている。
従って、第2の電子素子のサイズは、第1の電子素子よりも小さくても大きくても基体と第1の電子素子との電気的接続を妨げることなく第1の電子素子上に積み重ねることができ、さらに、ワイヤにより基体と第2の電子素子との電気的接続が確保される。
【0012】
【発明の実施の形態】
以下に、本発明の電子回路装置の実施の形態について、図面を参照して説明する。
【0013】
第1実施形態
図1は、本実施形態に係る電子回路装置の一例を示す断面図である。図2は、本実施形態に係る電子回路装置の一例を示す平面図である。
図1に示すように、本実施形態に係る電子回路装置では、半導体チップ1上に2つの半導体チップ2,3が搭載されている。半導体チップ1が本発明の基体に相当し、半導体チップ2が本発明の第1の電子素子に相当し、半導体チップ3が本発明の第2の電子素子に相当する。
【0014】
半導体チップ1には、内蔵された電子回路に接続された接続用のパッド5a,5cが複数配置されている。パッド5a,5cと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【0015】
半導体チップ2には、内蔵された電子回路に接続されたバンプ接続用のパッド6aが複数配置されている。パッド6aと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ2のパッド6aには金スタッドバンプ等のバンプ7が形成されており、半導体チップ1の図示しないパッドとバンプ7とが、異方性導電膜8を介して電気的に接続されている。すなわち、半導体チップ2は、電子回路形成面を半導体チップ1に向けた、いわゆるフリップチップ実装されている。
【0016】
異方性導電膜8は、例えばエポキシ樹脂等の熱硬化性樹脂からなる樹脂バインダ中に導電性ボールを分散して、フィルム状に加工したものである。異方性導電膜8をバンプ7と半導体チップ1側のパッドにより押しつぶすと、導電性ボールがバンプ7および不図示のパッドの表面に接触して、電極間が電気的に接続される。そして、半導体チップ1側のパッドとバンプ7間の電気的接続が得られた状態で、樹脂バインダが固化されることにより、半導体チップ1上に半導体チップ2が固着される。
【0017】
なお、半導体チップ1への半導体チップ2の搭載方法として、半導体チップ1,2ともにバンプをメッキで作製し、熱圧着することにより搭載してもよい。
バンプを電気メッキで作製する場合には、例えば、パッドを開口する保護膜を形成し、下地メタルをスパッタリングにより成膜し、下地メタル上にバンプメッキ用の開口を有するレジストを形成し、下地メタルを電極にして電気メッキで金バンプを形成した後、レジストを剥離し露出している下地メタルをエッチングにより除去すればよい。なお、保護膜を形成した後に、保護膜の開口内に露出したパッドに各種の表面処理を行った後、無電解メッキをすることによりバンプを形成してもよい。
【0018】
半導体チップ3は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ2に固着されている。半導体チップ3には、半導体チップ2に固着された面とは反対側の面に、内蔵された電子回路に接続されたワイヤ接続用のパッド6bが複数配置されている。パッド6bと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【0019】
半導体チップ3のパッド6bと半導体チップ1のパッド5aとが、例えば金線等からなるワイヤにより接続されている。半導体チップ1上には、半導体チップ2,3を被覆して、半導体チップ2,3を保護するための封止樹脂11が形成されている。封止樹脂から露出した半導体チップ1のパッド5cと外部の電子回路あるいは配線基板とが、ワイヤ9により接続されて使用される。
【0020】
上記構成の本実施形態に係る電子回路装置の効果について、図3および図4に示す比較例を参照して説明する。
図3は、比較例に係る電子回路装置の一例を示す断面図である。図4は、図3に示す比較例の電子回路装置の平面図である。
【0021】
比較例に示す電子回路装置では、半導体チップ101上に半導体チップ102が搭載されており、半導体チップ101のパッド105aと半導体チップ102のパッド106aとがワイヤ109により接続されている。
【0022】
半導体チップ102上には、半導体チップ103が搭載されており、半導体チップ101のパッド105bと半導体チップ103のパッド106bとがワイヤ109により接続されている。半導体チップ101のパッド105cと外部の電子回路あるいは配線基板とが、ワイヤ109により接続されて使用される。
【0023】
上記の比較例では、中間の半導体チップ102のワイヤ接続用のパッド106aが上層の半導体チップ103により隠れないようにする必要があることから、少なくとも半導体チップ103を半導体チップ102より小さくしなければならない。なお、当然、半導体チップ102,103を半導体チップ101より小さくする必要がある。
【0024】
このため、例えば、半導体チップ102,103が同一の機能をもったチップの場合に、同じチップを2つ積み重ねて使用することができず、必ずそれぞれのチップの開発が必要となり、開発期間の増大と、開発コストの増加を招く。例えば、半導体チップ101をCPUとし、半導体チップ102,103をメモリとし、メモリの容量を増大させる場合等において、機能的には半導体チップ102,103には同じチップを流用可能であるが、比較例の構造では一つのサイズのチップの適用が不可能である。
【0025】
これに対し、本実施形態に係る電子回路装置では、図1および図2に示すように、半導体チップ1と半導体チップ2とをバンプ7で接続し、半導体チップ1と半導体チップ3とをワイヤ9で接続することにより、半導体チップ2のパッド6aが半導体チップ3により隠れることがないことから、半導体チップ1上に積層する半導体チップ2,3のサイズに制限はない。すなわち、実装の自由度を向上させることができる。
【0026】
このため、たとえ半導体チップ2,3が同一機能で同一サイズのチップであっても何ら問題なく、積層させることが可能となる。なお、積層させる半導体チップ2,3は同一のチップも可能であるだけで、当然ながら異なる機能およびサイズのチップでも適用可能である。すなわち、図5に示すように、半導体チップ2の上に搭載する半導体チップ3のサイズが、半導体チップ2に比べて大きい場合においても、2つの半導体チップ2,3を積層させることができる。
【0027】
また、実装面積という観点では、比較例では、図4に示すようにワイヤ109が干渉しないように、半導体チップ101にパッド105a,105bを設ける必要がある。これに対して、本実施形態では、図2に示すように半導体チップ3への接続用のパッド5aを設けるのみで足りることから、パッド一列分の実装面積の削減が可能となり、小型化を図ることができる。
【0028】
また、本実施形態では、双方の電気的な接続を行うための半導体チップ2側のパッド6aおよび半導体チップ1側の図示しないパッドは、半導体チップ2の面積分に相当する領域に自由に配置可能であることから、パッドのレイアウト配置の自由度を向上させることができる。また、パッド数を増やすことも可能となる。
【0029】
さらに、異なる周波数帯で用いられる2つのチップを積層させる場合に、上層の半導体チップ3よりも下層の半導体チップ2に高周波動作用のチップを配置することにより、半導体チップ2と半導体チップ1とはワイヤではなくバンプ7により近距離で接続されていることから、高周波信号の劣化を抑え、電子回路装置の高機能化を図ることができる。
【0030】
第2実施形態
図6は、本実施形態に係る電子回路装置の一例を示す断面図である。図7は、本実施形態に係る電子回路装置の一例を示す平面図である。なお、第1実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【0031】
本実施形態では、半導体チップ2,3の双方ともに、バンプ接続用のパッド6aと、ワイヤ接続用のパッド6bとが配置されている。半導体チップ2では、バンプ接続用のパッド6aが使用されて、バンプ7を介して半導体チップ1と電気的に接続されている。半導体チップ3では、ワイヤ接続用のパッド6bが使用されて、ワイヤ9を介して半導体チップ1と電気的に接続されている。
【0032】
図8は、半導体チップ2,3に配置されたパッド6a,6bの詳細な配置を示す拡大平面図である。
図8に示すように、各半導体チップ2,3の周囲には、バンプ接続用のパッド6aが複数配置されており、パッド6aの外側にはワイヤ接続用のパッド6bが複数配置されており、各バンプ接続用のパッド6aとワイヤ接続用のパッド6bとが接続配線6cにより電気的に接続されている。例えば、バンプ接続用のパッド6aが図示しないインターフェース回路を介して内蔵された電子回路に接続される。表面張力により半球形のバンプが形成されるようにバンプ接続用のパッド6aは円形に形成され、例えば60μm径である。ワイヤ接続用のパッド6bは、矩形形状となっており、例えば70μm×70μmのサイズをもつ。
【0033】
本実施形態では、半導体チップ2,3の双方ともにバンプ接続用のパッド6aとワイヤ接続用のパッド6bとが形成されていることから、例えば各半導体チップ2,3はワイヤボンド接続、バンプ接続のどちらにも対応可能となっている。
【0034】
従って、第1実施形態に係る効果に加え、例えば同一の機能をもつチップを積層することで足りる場合に、半導体チップ2,3として同一のチップを使用することができ、その結果新たなチップ開発期間やそのためのコストを節約することができる。
【0035】
あるいは、異なる周波数帯で用いられる2つのチップを積層させる場合に、相対的に高周波動作用のチップを下層の半導体チップ2とし、相対的に低周波動作用のチップを上層の半導体チップ3として自由に配置することができ、高周波信号の劣化を抑えた高機能な電子回路装置を簡易に実現することができる。
【0036】
第3実施形態
図9は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第1実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【0037】
図9に示すように、本実施形態に係る電子回路装置では、半導体チップ3の上にさらに半導体チップ4が搭載されており、合計して半導体チップ1上に3つの半導体チップ2,3,4が搭載されている。
【0038】
半導体チップ1には、内蔵された電子回路に接続された接続用のパッド5a,5cに加えてパッド5bが複数配置されている。パッド5a,5b,5cと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【0039】
半導体チップ4は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ3に固着されている。半導体チップ4は、半導体チップ3に形成されたパッド6a,6bが隠れないように、半導体チップ3よりも小さいサイズで形成されている。なお、本実施形態では、半導体チップ3に2種類のパッド6a,6bが配置されている例について図示しているが、第1実施形態と同様にワイヤ接続用のパッド6bのみを配置してもよい。
【0040】
半導体チップ4は、半導体チップ3に固着された面とは反対側の面に、内蔵された電子回路に接続されたワイヤ接続用のパッド6dが複数配置されている。パッド6dと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ4のパッド6dと半導体チップ1のパッド5bとが、例えば金線等からなるワイヤ9により接続されている。
【0041】
本実施形態に係る電子回路装置によれば、半導体チップ2はバンプ7を介して半導体チップ1に電気的に接続されていることから、その分のパッドを半導体チップ1に設けて、半導体チップ4とワイヤ9により接続することにより、図3および図4に示す比較例と同等の実装面積で半導体チップ1上に3つの半導体チップ2〜3を積層することができる。
【0042】
第4実施形態
図10は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第1実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【0043】
本実施形態に係る電子回路装置は、2つの半導体チップ2,3がインターポーザ10上に実装されているものである。なお、インターポーザ10は本発明における基体に相当する。
【0044】
インターポーザ10は、例えばガラスエポキシ基板等からなり、半導体チップ2,3を搭載する面に配線10aが形成されており、半導体チップ3と接続する箇所における配線10a上にはワイヤ接続用のパッド5aが形成されている。なお、インターポーザ10は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。インターポーザとは、半導体チップを搭載し、半導体チップとマザーボード(配線基板)との間に介在する中間実装基板をいう。
【0045】
第1実施形態と同様に、半導体チップ2に形成されたバンプ接続用のパッド6aとインターポーザ10の配線10aとがバンプ7および異方性導電膜8を介して電気的に接続されている。すなわち、半導体チップ2は、電子回路形成面をインターポーザ10に向けた、いわゆるフリップチップ実装されている。
【0046】
半導体チップ3は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ2に固着されている。半導体チップ3に形成されたワイヤ接続用のパッド6bとインターポーザ10のパッド5aとが、例えば金線等からなるワイヤ9により接続されている。インターポーザ10上には、半導体チップ2,3を被覆して、半導体チップ2,3を保護するための封止樹脂11が形成されている。
【0047】
上記のインターポーザ10上に半導体チップ2,3が搭載された電子回路装置は、図示しない配線基板に搭載されて、封止樹脂11から露出したインターポーザ10上のパッド5cと外部の電子回路あるいは配線基板とが、ワイヤ9により接続されて使用される。
【0048】
なお、本実施形態では、半導体チップ2,3の双方に、バンプ接続用のパッド6aと、ワイヤ接続用のパッド6bとが配置されている例について図示しているが、第1実施形態と同様に、半導体チップ2にはバンプ接続用のパッド6aのみを形成し、半導体チップ3にはワイヤ接続用のパッド6bのみを形成してもよい。なお、双方の半導体チップ2,3に2種類のパッド6a,6bを形成することについての効果は、第2実施形態で説明した通りである。
【0049】
また、第3実施形態と同様に、半導体チップ3上にスペースが存在すれば、さらに半導体チップを半導体チップ3上に搭載することも可能である。
【0050】
上記の本実施形態に係る電子回路装置では、インターポーザ10と半導体チップ2とをバンプ7で接続し、インターポーザ10と半導体チップ3とをワイヤ9で接続することにより、半導体チップ2のパッド6aが半導体チップ3により隠れることがないことから、インターポーザ10上に積層する半導体チップ2,3のサイズに制限はない。すなわち、実装の自由度を向上させることができる。
【0051】
このため、たとえ半導体チップ2,3が同一機能で同一サイズのチップであっても何ら問題なく、積層させることが可能となる。なお、積層させる半導体チップ2,3は同一のチップも可能であるだけで、当然ながら異なる機能およびサイズのチップでも適用可能である。
【0052】
また、第1実施形態と同様に、インターポーザ10上に2つの半導体チップを搭載する場合の実装面積の削減が可能となり、小型化を図ることができる。
【0053】
また、第1実施形態と同様に、双方の電気的な接続を行うための半導体チップ2側のパッド6aおよびインターポーザの配線10aは、半導体チップ2の面積分に相当する領域に自由に配置可能であることから、配線のレイアウト配置の自由度を向上させることができる。
【0054】
さらに、第1実施形態と同様に、異なる周波数帯で用いられる2つのチップを積層させる場合に、上層の半導体チップ3よりも下層の半導体チップ2に高周波動作用のチップを配置することにより、半導体チップ2とインターポーザ10とはワイヤではなくバンプ7により近距離で接続されていることから、高周波信号の劣化を抑え、電子回路装置の高機能化を図ることができる。
【0055】
第5実施形態
図11は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第4実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【0056】
本実施形態に係る電子回路装置は、一方の面に半導体チップ2,3が搭載されたインターポーザ10の裏面に、さらに二つの半導体チップ2a,3aが搭載されているものである。なお、半導体チップ2aが本発明の第3の電子素子に相当し、半導体チップ3aが本発明の第4の電子素子に相当する。一方の面に搭載された半導体チップ2,3の構成については第4実施形態と同様である。
【0057】
インターポーザ10には、半導体チップ2a,3aを搭載する面にも配線10aが形成されており、半導体チップ3aと接続する箇所における配線10a上にはワイヤ接続用のパッド5aが形成されている。なお、インターポーザ10は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。
【0058】
半導体チップ2aには、内蔵された電子回路に接続されたバンプ接続用のパッド6aが複数配置されている。パッド6aと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ2aのパッド6aには金スタッドバンプ等のバンプ7が形成されており、インターポーザ10の配線10aとバンプ7とが、異方性導電膜8を介して電気的に接続されている。すなわち、半導体チップ2aは、電子回路形成面をインターポーザ10に向けた、いわゆるフリップチップ実装されている。
【0059】
半導体チップ3aは、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ2aに固着されている。半導体チップ3aに形成されたワイヤ接続用のパッド6bとインターポーザ10のパッド5aとが、例えば金線等からなるワイヤ9により接続されている。インターポーザ10上には、半導体チップ2a,3aを被覆して、半導体チップ2a,3aを保護するための封止樹脂11が形成されている。
【0060】
上記のインターポーザ10上に半導体チップ2,2a,3,3aが搭載された電子回路装置は、図示しない配線基板に搭載されて、封止樹脂11から露出したインターポーザ10上のパッド5cと外部の電子回路あるいは配線基板とが、ワイヤ9により接続されて使用される。
【0061】
なお、本実施形態では、各半導体チップ2,2a,3,3aに、バンプ接続用のパッド6aと、ワイヤ接続用のパッド6bとが配置されている例について図示しているが、第1実施形態と同様に、半導体チップ2,2aにはバンプ接続用のパッド6aのみを形成し、半導体チップ3,3aにはワイヤ接続用のパッド6bのみを形成してもよい。なお、各半導体チップに2種類のパッド6a,6bを形成することについての効果は、第2実施形態で説明した通りである。
【0062】
上記の本実施形態に係る電子回路装置では、第4実施形態の効果に加え、同一の実装面積でさらに二つの半導体チップ2a,3aをインターポーザ10の裏面に搭載することができることから、小型化および高機能化を実現することができる。
【0063】
なお、第3実施形態と同様に、半導体チップ3,3a上にスペースが存在すれば、さらに2つの半導体チップを半導体チップ3,3a上に搭載することも可能である。
【0064】
本発明は、上記の実施形態の説明に限定されない。
例えば、インターポーザ10としては、半導体チップ2,3を搭載する裏面に複数のバンプが配置されたBGA(Ball Grid Array)型を採用してもよく、また、例えばはんだ等からなる球状の外部端子は存在せずチップ搭載面の裏面にはパッドしか形成されていないLGA(Land Grid Array)型を採用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0065】
【発明の効果】
本発明の電子回路装置によれば、少なくとも2つの電子素子をサイズに制限されることなく積み重ねることができ、小型化および高機能化を図ることができる。
【図面の簡単な説明】
【図1】第1実施形態に係る電子回路装置の一例を示す断面図である。
【図2】第1実施形態に係る電子回路装置の一例を示す平面図である。
【図3】比較例に係る電子回路装置の一例を示す断面図である。
【図4】比較例に係る電子回路装置の平面図である。
【図5】第1実施形態に係る電子回路装置の効果を説明するための断面図である。
【図6】第2実施形態に係る電子回路装置の一例を示す断面図である。
【図7】第2実施形態に係る電子回路装置の一例を示す平面図である。
【図8】第2実施形態に係る電子回路装置に使用される各半導体チップに配置された2種類のパッドの詳細な配置を示す拡大平面図である。
【図9】第3実施形態に係る電子回路装置の一例を示す断面図である。
【図10】第4実施形態に係る電子回路装置の一例を示す断面図である。
【図11】第5実施形態に係る電子回路装置の一例を示す断面図である。
【符号の説明】
1…半導体チップ(基体)、2,2a,3,3a,4…半導体チップ(電子素子)、5a,5b,5c…ワイヤ接続用のパッド、6a…バンプ接続用のパッド、6b…ワイヤ接続用のパッド、6c…接続配線、6d…ワイヤ接続用のパッド、7…バンプ、8…異方性導電膜、9…ワイヤ、10…インターポーザ(基体)、10a…配線、11…封止樹脂、101,102,103…半導体チップ、105a,105b,105c…ワイヤ接続用のパッド、106a,106b…ワイヤ接続用のパッド、109…ワイヤ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic circuit device, and more particularly to an electronic circuit device to which a so-called system-in-package technique for integrating a plurality of electronic elements such as a semiconductor chip into one package is applied.
[0002]
[Prior art]
2. Description of the Related Art In response to the evolution of the digital network information society, digital home appliances such as multimedia devices and electronic devices such as portable information terminals have been remarkably developed. As a result, demands for multi-functionality and high performance of semiconductors are increasing, and system in package (SIP: System In Package) technology is receiving attention.
[0003]
The system-in-package is a system in which a plurality of semiconductor chips are sealed in a single package to realize a system. In the system-in-package, pads for wire connection are arranged on each semiconductor chip mounted on the board, and electrical connection between each semiconductor chip or between the chip and the board is determined by the wiring formed on the board and the semiconductor. This is performed by connecting the pads of the chip with bonding wires.
[0004]
As a conventional system-in-package technology, there is a technology in which a semiconductor chip is mounted two-dimensionally on an interposer in a planar manner (see Patent Document 1). However, a planar arrangement of semiconductor chips requires a large mounting area, which makes it difficult to respond to demands for further element integration and higher density.
[0005]
Therefore, a system-in-package having a stack structure in which semiconductor chips are stacked and mounted in a three-dimensional direction in order to meet the above-mentioned further requirements is conceivable. Since the system-in-package having the stack structure can reduce the mounting area in the planar direction as compared with the two-dimensional system-in-package, it can meet the demand for higher integration and higher density of elements.
[0006]
[Patent Document 1]
JP-A-5-190758
[Problems to be solved by the invention]
However, when connecting a plurality of semiconductor chips to a substrate in a system-in-package technology of a stack structure in which semiconductor chips are stacked, it is necessary to mount the semiconductor chips so that pads for wire connection are not hidden.
[0008]
Therefore, it is necessary to make each chip size different. Specifically, it is necessary to make the size of the lower layer chip larger than that of the upper layer chip. For this reason, even if the functions of the semiconductor chips to be mounted are the same, if a stack structure is adopted, it is necessary to manufacture and prepare chips of different chip sizes. In addition, since the semiconductor chip is mounted, there is a limitation on the arrangement of the pads of the lower semiconductor chip.
[0009]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electronic circuit in which at least two electronic elements can be stacked without being limited in size, and miniaturization and high functionality can be achieved. It is to provide a device.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, an electronic circuit device of the present invention includes a first electronic element mounted on the base and electrically connected to the base via a bump, and a first electronic element on the first electronic element. And a second electronic element in which a surface opposite to a surface on which the first electronic element is mounted and the base are electrically connected via a wire.
[0011]
In the above electronic circuit device of the present invention, since the first electronic element is electrically connected to the base via the bump, the presence of the second electronic element present on the first electronic element allows The electrical connection between the first electronic element and the base is not hindered. In the second electronic element mounted on the first electronic element, the surface opposite to the mounting surface mounted on the first electronic element and the base are electrically connected by wires.
Therefore, the size of the second electronic element, whether smaller or larger than the first electronic element, can be stacked on the first electronic element without hindering the electrical connection between the base and the first electronic element. The electric connection between the base and the second electronic element can be ensured by the wire.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of an electronic circuit device of the present invention will be described with reference to the drawings.
[0013]
First Embodiment FIG. 1 is a sectional view showing an example of an electronic circuit device according to the present embodiment. FIG. 2 is a plan view illustrating an example of the electronic circuit device according to the present embodiment.
As shown in FIG. 1, in the electronic circuit device according to the present embodiment, two
[0014]
On the semiconductor chip 1, a plurality of
[0015]
The
[0016]
The anisotropic
[0017]
As a method for mounting the
When a bump is formed by electroplating, for example, a protective film for opening a pad is formed, a base metal is formed by sputtering, a resist having an opening for bump plating is formed on the base metal, and a base metal is formed. After forming a gold bump by electroplating using the as an electrode, the resist may be stripped and the exposed underlying metal may be removed by etching. After the protective film is formed, the bumps may be formed by performing various surface treatments on the pads exposed in the openings of the protective film, and then performing electroless plating.
[0018]
One surface of the
[0019]
The
[0020]
The effects of the electronic circuit device according to the present embodiment having the above configuration will be described with reference to comparative examples shown in FIGS.
FIG. 3 is a cross-sectional view illustrating an example of an electronic circuit device according to a comparative example. FIG. 4 is a plan view of the electronic circuit device of the comparative example shown in FIG.
[0021]
In the electronic circuit device shown in the comparative example, a
[0022]
The
[0023]
In the comparative example described above, it is necessary to prevent the
[0024]
For this reason, for example, when the
[0025]
On the other hand, in the electronic circuit device according to the present embodiment, as shown in FIGS. 1 and 2, the semiconductor chip 1 and the
[0026]
For this reason, even if the
[0027]
Further, from the viewpoint of the mounting area, in the comparative example, it is necessary to provide the
[0028]
Further, in the present embodiment, the
[0029]
Further, when two chips used in different frequency bands are stacked, the
[0030]
Second embodiment FIG. 6 is a sectional view showing an example of an electronic circuit device according to the present embodiment. FIG. 7 is a plan view illustrating an example of the electronic circuit device according to the present embodiment. Note that the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0031]
In the present embodiment, both the
[0032]
FIG. 8 is an enlarged plan view showing a detailed arrangement of
As shown in FIG. 8, a plurality of
[0033]
In the present embodiment, since both the
[0034]
Therefore, in addition to the effects according to the first embodiment, for example, when it is sufficient to stack chips having the same function, the same chip can be used as the
[0035]
Alternatively, when two chips used in different frequency bands are stacked, a chip for relatively high frequency operation is used as a
[0036]
Third Embodiment FIG. 9 is a cross-sectional view illustrating an example of an electronic circuit device according to the present embodiment. Note that the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0037]
As shown in FIG. 9, in the electronic circuit device according to the present embodiment, a semiconductor chip 4 is further mounted on a
[0038]
The semiconductor chip 1 has a plurality of
[0039]
One surface of the semiconductor chip 4 is fixed to the
[0040]
The semiconductor chip 4 has a plurality of wire connection pads 6d connected to a built-in electronic circuit on a surface opposite to a surface fixed to the
[0041]
According to the electronic circuit device according to the present embodiment, since the
[0042]
Fourth embodiment FIG. 10 is a sectional view showing an example of an electronic circuit device according to the present embodiment. Note that the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0043]
The electronic circuit device according to the present embodiment has two
[0044]
The
[0045]
As in the first embodiment, the
[0046]
One surface of the
[0047]
The electronic circuit device in which the
[0048]
Note that, in the present embodiment, an example is shown in which both the
[0049]
Further, as in the third embodiment, if there is a space on the
[0050]
In the electronic circuit device according to the present embodiment, the
[0051]
For this reason, even if the
[0052]
Further, similarly to the first embodiment, the mounting area when mounting two semiconductor chips on the
[0053]
Further, similarly to the first embodiment, the
[0054]
Further, as in the first embodiment, when two chips used in different frequency bands are stacked, a semiconductor chip for high-frequency operation is arranged on the
[0055]
Fifth embodiment FIG. 11 is a sectional view showing an example of an electronic circuit device according to the present embodiment. Note that the same components as those of the fourth embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0056]
In the electronic circuit device according to the present embodiment, two semiconductor chips 2a and 3a are further mounted on the back surface of the
[0057]
In the
[0058]
On the semiconductor chip 2a, a plurality of
[0059]
One surface of the semiconductor chip 3a is fixed to the semiconductor chip 2a by a bonding material (not shown) such as a thermosetting resin or an ultraviolet curable resin. The
[0060]
The electronic circuit device in which the
[0061]
In the present embodiment, an example in which
[0062]
In the electronic circuit device according to the present embodiment described above, in addition to the effects of the fourth embodiment, two more semiconductor chips 2a and 3a can be mounted on the back surface of the
[0063]
Note that, as in the third embodiment, if there is a space on the
[0064]
The present invention is not limited to the above embodiments.
For example, as the
In addition, various changes can be made without departing from the spirit of the present invention.
[0065]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the electronic circuit device of this invention, at least 2 electronic elements can be piled up without being restricted by size, and miniaturization and high functionality can be achieved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating an example of an electronic circuit device according to a first embodiment.
FIG. 2 is a plan view illustrating an example of the electronic circuit device according to the first embodiment.
FIG. 3 is a cross-sectional view illustrating an example of an electronic circuit device according to a comparative example.
FIG. 4 is a plan view of an electronic circuit device according to a comparative example.
FIG. 5 is a cross-sectional view for explaining effects of the electronic circuit device according to the first embodiment.
FIG. 6 is a cross-sectional view illustrating an example of an electronic circuit device according to a second embodiment.
FIG. 7 is a plan view illustrating an example of an electronic circuit device according to a second embodiment.
FIG. 8 is an enlarged plan view showing a detailed arrangement of two types of pads arranged on each semiconductor chip used in the electronic circuit device according to the second embodiment.
FIG. 9 is a cross-sectional view illustrating an example of an electronic circuit device according to a third embodiment.
FIG. 10 is a cross-sectional view illustrating an example of an electronic circuit device according to a fourth embodiment.
FIG. 11 is a sectional view illustrating an example of an electronic circuit device according to a fifth embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip (base), 2, 2a, 3, 3a, 4 ... Semiconductor chip (electronic element), 5a, 5b, 5c ... Pad for wire connection, 6a ... Pad for bump connection, 6b ... Wire connection 6c: connection wiring, 6d: wire connection pad, 7: bump, 8: anisotropic conductive film, 9: wire, 10: interposer (base), 10a: wiring, 11: sealing resin, 101 , 102, 103: semiconductor chip, 105a, 105b, 105c: pad for wire connection, 106a, 106b: pad for wire connection, 109: wire.
Claims (6)
前記基体上に搭載され、前記基体にバンプを介して電気的に接続された第1の電子素子と、
前記第1の電子素子上に搭載され、前記第1の電子素子への搭載面の反対側の面と前記基体とがワイヤを介して電気的に接続された第2の電子素子と
を有する電子回路装置。A substrate;
A first electronic element mounted on the base and electrically connected to the base via a bump;
An electron mounted on the first electronic element and having a second electronic element in which a surface opposite to a mounting surface on the first electronic element and the base are electrically connected via wires; Circuit device.
請求項1記載の電子回路装置。2. The electronic circuit device according to claim 1, wherein a pad for bump connection and a pad for wire connection are formed on both the first electronic element and the second electronic element.
請求項1記載の電子回路装置。The electronic circuit device according to claim 1, wherein the base is an electronic element.
請求項1記載の電子回路装置。The electronic circuit device according to claim 1, wherein the base is an interposer.
前記第3の電子素子上に搭載され、前記第3の電子素子への搭載面の反対側の面と前記インターポーザとがワイヤを介して電気的に接続された第4の電子素子と
をさらに有する請求項4記載の電子回路装置。A third electronic element mounted on the interposer on a surface opposite to the surface on which the first electronic element is mounted, and electrically connected to the interposer via bumps;
A fourth electronic element mounted on the third electronic element and having a surface opposite to a surface mounted on the third electronic element and the interposer electrically connected to each other via a wire; The electronic circuit device according to claim 4.
請求項1記載の電子回路装置。The electronic circuit device according to claim 1, wherein the first electronic element is used in a higher frequency band than the second electronic element.
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