JP2002343930A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に係り、
特に、複数の半導体素子をフリップチップ接合により積
層したマルチチップ・パッケージ型の半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
In particular, the present invention relates to a multi-chip package type semiconductor device in which a plurality of semiconductor elements are stacked by flip chip bonding.
【０００２】[0002]
【従来の技術】電子機器の小型化に伴ない、半導体装置
に対する小型化への要求も一層強くなっている。従来の
リードフレーム型の半導体装置ではこのような小型化へ
の要求には対応しきれなくなり、チップサイズパッケー
ジ（ＣＳＰ）構造の半導体装置が主流になっている。2. Description of the Related Art With the miniaturization of electronic equipment, the demand for miniaturization of semiconductor devices has become stronger. A conventional lead frame type semiconductor device cannot meet such a demand for miniaturization, and a semiconductor device having a chip size package (CSP) structure has become mainstream.
【０００３】ＣＳＰ構造の半導体装置は、インターポー
ザ上に半導体素子を固定し、ワイヤボンディング等によ
り半導体素子とインターポーザを固定し、外部端子とし
てハンダボール等をインターポーザの下側面に設けるこ
とにより、パッケージサイズをリードフレーム型より大
幅に縮小することが可能である。また、ＣＳＰ構造の半
導体装置は、複数の半導体素子を一つのパッケージ内に
積層状態で配置することにより実装密度を向上し、さら
に小型化することができる。In a semiconductor device having a CSP structure, a package size is reduced by fixing a semiconductor element on an interposer, fixing the semiconductor element and the interposer by wire bonding or the like, and providing solder balls or the like as external terminals on a lower surface of the interposer. It is possible to greatly reduce the size compared to the lead frame type. Further, in a semiconductor device having a CSP structure, a plurality of semiconductor elements are arranged in a stacked state in one package, so that the mounting density can be improved and the size can be further reduced.
【０００４】また、最近では、実装面積の低減だけでな
く、システムの高機能化に伴い、データの大容量化及び
高速処理化をより少ない実装面積で実現するとういう要
求が高まっている。そのため、複数の半導体素子を一つ
のパッケージ内に収めたマルチチップ・パッケージ（Ｍ
ＣＰ）型の半導体装置が注目されている。なかでも、各
半導体素子をワイヤボンディングではなくフリップチッ
プ接合により積層するチップ・オン・チップ構造のＭＣ
Ｐ型の半導体装置が注目されている。Recently, not only the mounting area has been reduced, but also the demand for realizing a large data capacity and a high-speed processing with a smaller mounting area has been increasing in accordance with the sophistication of the system. Therefore, a multi-chip package (M) in which a plurality of semiconductor elements are contained in one package
Attention has been focused on CP) type semiconductor devices. Among them, MC of chip-on-chip structure where each semiconductor element is stacked by flip chip bonding instead of wire bonding
Attention has been paid to P-type semiconductor devices.
【０００５】チップ・オン・チップ構造を有するＭＣＰ
型の半導体装置は、チップとチップとの間の接続はフリ
ップチップ接合である。このため、接合距離を短くする
ことができる。また、接続部分の電気抵抗を小さくで
き、静電容量も小さくできるため、高速動作を達成する
ことができる。MCP having chip-on-chip structure
In the semiconductor device of the type, the connection between the chips is flip-chip bonding. For this reason, the joining distance can be shortened. Further, since the electrical resistance of the connection portion can be reduced and the capacitance can be reduced, high-speed operation can be achieved.
【０００６】図１は従来のチップ・オン・チップ構造を
有するＭＣＰ型半導体装置の一部を示す断面図である。
再配線基板としてのインターポーザ１上に、下側の半導
体素子（ＬＳＩ）２Ａがダイボンディング材３により固
定され、半導体素子２Ａの上に上側の半導体素子（ＬＳ
Ｉ）２Ｂがバンプ４を介して接続されている。下側の半
導体素子２Ａには、バンプ４を接続するための端子（パ
ッド）が形成され、その周囲には、インターポーザ１に
接続するためのボンディングワイヤ５を接続するための
端子が形成されている。なお、半導体素子２Ａ，２Ｂは
封止樹脂７により封止されており、インターポーザ１の
下面には外部接続端子としてハンダボール６が設けられ
ている。FIG. 1 is a sectional view showing a part of a conventional MCP type semiconductor device having a chip-on-chip structure.
A lower semiconductor element (LSI) 2A is fixed on an interposer 1 as a rewiring substrate by a die bonding material 3, and an upper semiconductor element (LSI) is mounted on the semiconductor element 2A.
I) 2B is connected via bump 4. A terminal (pad) for connecting the bump 4 is formed on the lower semiconductor element 2A, and a terminal for connecting a bonding wire 5 for connecting to the interposer 1 is formed around the terminal (pad). . The semiconductor elements 2A and 2B are sealed with a sealing resin 7, and solder balls 6 are provided on the lower surface of the interposer 1 as external connection terminals.
【０００７】通常、半導体素子の配線接続及び端子形成
は半導体素子の内部配線にて行われる。しかし、既存の
半導体素子の場合、端子を最適な位置に再配置する目的
で再配線処理を施して接続することとなる。図１に示す
半導体装置では、半導体素子２Ａ上に形成された再配線
８により端子間を接続している。また、半導体素子２
Ａ，２Ｂは封止樹脂７により封止されている。Normally, wiring connection and terminal formation of a semiconductor element are performed by internal wiring of the semiconductor element. However, in the case of an existing semiconductor element, connection is performed by performing rewiring processing for the purpose of rearranging terminals at an optimum position. In the semiconductor device shown in FIG. 1, terminals are connected by a rewiring 8 formed on the semiconductor element 2A. In addition, the semiconductor element 2
A and 2B are sealed with a sealing resin 7.
【０００８】[0008]
【発明が解決しようとする課題】上述のようなチップ・
オン・チップ構造の場合、チップとチップの間の接合距
離が短くなるので、例えば半導体装置２Ａと２Ｂとの間
でクロストークノイズが発生するおそれがある。例え
ば、ロジックＤＲＡＭをＭＣＰ型半導体装置とした場
合、ロジック素子からＤＲＡＭ素子へとノイズが侵入す
るおそれがある。SUMMARY OF THE INVENTION A chip as described above
In the case of the on-chip structure, the junction distance between the chips becomes short, so that, for example, crosstalk noise may occur between the semiconductor devices 2A and 2B. For example, when the logic DRAM is an MCP semiconductor device, noise may enter the DRAM element from the logic element.
【０００９】また、再配線８は半導体素子内部の配線と
は異なり、カバー膜上に形成されるため、半導体素子内
部の配線と比較すると、基板電位（電源）との接続箇所
が少なく、再配線における電源線の電位が安定しないお
それがある。したがって、クロストークノイズの問題だ
けでなく、電源線及びグランド線に現れるノイズの影響
の問題もある。すなわち、再配線処理による電気的特性
の劣化という問題がある。Also, since the rewiring 8 is formed on the cover film, unlike the wiring inside the semiconductor element, the number of connection points with the substrate potential (power supply) is smaller than the wiring inside the semiconductor element, and May not be stable. Therefore, there is not only a problem of crosstalk noise but also a problem of influence of noise appearing on the power supply line and the ground line. That is, there is a problem that the electrical characteristics are deteriorated by the rewiring process.
【００１０】本発明は上記の点に鑑みてなされたもので
あり、チップ・オン・チップ構造を有するＭＣＰ型の半
導体装置において、各半導体素子間においてクロストー
クノイズの影響無しで高速信号を伝送することができ、
半導体素子の高機能化を実現することができるＭＣＰ型
の半導体装置を提供することを目的とする。The present invention has been made in view of the above points, and in a MCP type semiconductor device having a chip-on-chip structure, a high-speed signal is transmitted between semiconductor elements without being affected by crosstalk noise. It is possible,
An object of the present invention is to provide an MCP-type semiconductor device capable of realizing a high-performance semiconductor element.
【００１１】[0011]
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。Means for Solving the Problems In order to solve the above problems, the present invention is characterized by taking the following means.
【００１２】請求項１記載の発明は、フリップチップ接
合により積層した複数の半導体素子を有する半導体装置
であって、対向する半導体素子の間に導電性材料より形
成された平面ベタ層よりなる配線層を配置し、該配線層
を前記半導体素子の接地端子又は電源端子に接続したこ
とを特徴とするものである。According to a first aspect of the present invention, there is provided a semiconductor device having a plurality of semiconductor elements stacked by flip-chip bonding, wherein a wiring layer comprising a plane solid layer formed of a conductive material between opposing semiconductor elements. And the wiring layer is connected to a ground terminal or a power supply terminal of the semiconductor element.
【００１３】請求項１記載の発明によれば、平面ベタ層
よりなる配線層が半導体素子の間に配置されることとな
り、電源インピーダンスを十分に低くすることができ
る。このため、信号遅延、同時切り換えノイズ、クロス
トークノイズの発生を抑制することができ、高周波特性
が改善される。According to the first aspect of the present invention, the wiring layer composed of a plane solid layer is disposed between the semiconductor elements, and the power source impedance can be sufficiently reduced. Therefore, the occurrence of signal delay, simultaneous switching noise, and crosstalk noise can be suppressed, and high-frequency characteristics are improved.
【００１４】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記配線層は、対向する半導体素子
の一方に形成されたことを特徴とするものである。According to a second aspect of the present invention, in the semiconductor device of the first aspect, the wiring layer is formed on one of the opposing semiconductor elements.
【００１５】請求項２記載の発明によれば、半導体素子
に形成する再配線上に平面ベタ層を形成するため、再配
線を施す工程と同様な工程にて容易に配線層を設けるこ
とができる。According to the second aspect of the present invention, since the flat solid layer is formed on the rewiring formed on the semiconductor element, the wiring layer can be easily provided in the same step as the step of performing the rewiring. .
【００１６】請求項３記載の発明は、請求項２記載の半
導体装置であって、前記配線層は、半導体素子上に形成
された信号配線を覆うように形成されたことを特徴とす
るものである。According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the wiring layer is formed so as to cover a signal wiring formed on a semiconductor element. is there.
【００１７】請求項３記載の発明によれば、平面ベタ層
よりなる配線層により信号配線が覆われるため、半導体
素子間でのクロストークノイズを配線層により遮断する
ことができる。According to the third aspect of the present invention, since the signal wiring is covered by the wiring layer made of a plane solid layer, crosstalk noise between semiconductor elements can be cut off by the wiring layer.
【００１８】請求項４記載の発明は、請求項１記載の半
導体装置であって、前記配線層は、対向する半導体素子
の間に配置されたインターポーザに形成されたことを特
徴とするものである。According to a fourth aspect of the present invention, in the semiconductor device according to the first aspect, the wiring layer is formed on an interposer disposed between opposing semiconductor elements. .
【００１９】請求項４記載の発明によれば、配線層を有
するインターポーザを別個に作製し、半導体素子同士を
フリップチップ接合する際にインターポーザを間に挟ん
でせつごうすることにより容易に配線層を半導体素子の
間に配置することができる。According to the fourth aspect of the present invention, the interposer having the wiring layer is separately manufactured, and when the semiconductor elements are flip-chip bonded to each other, the interposer is interposed therebetween so that the wiring layer can be easily formed. It can be arranged between semiconductor elements.
【００２０】請求項５記載の発明は、請求項４記載の半
導体装置であって、前記インターポーザは、絶縁性シー
トの中に前記配線層が形成され、該絶縁性シートを貫通
して設けられたバンプにより対向する半導体素子の信号
端子が接続されたことを特徴とするものである。According to a fifth aspect of the present invention, in the semiconductor device according to the fourth aspect, the interposer is provided with the wiring layer formed in an insulating sheet and penetrating the insulating sheet. The semiconductor device is characterized in that opposing signal terminals of semiconductor elements are connected by bumps.
【００２１】請求項５記載の発明によれば、対向する半
導体素子の信号端子同士をバンプにより容易に接続する
ことができる。According to the fifth aspect of the present invention, the signal terminals of the opposing semiconductor elements can be easily connected by bumps.
【００２２】請求項６記載の発明は、請求項４記載の半
導体装置であって、前記インターポーザは絶縁性シート
よりなり、前記配線層は前記絶縁性シートの片面に形成
されたことを特徴とするものである。According to a sixth aspect of the present invention, in the semiconductor device according to the fourth aspect, the interposer is formed of an insulating sheet, and the wiring layer is formed on one surface of the insulating sheet. Things.
【００２３】請求項６記載の発明によれば、ポリイミド
テープのような絶縁性シートに銅箔のような導電性シー
トを貼りつけるだけで容易にインターポーザを作製する
ことができる。According to the sixth aspect of the present invention, an interposer can be easily manufactured simply by attaching a conductive sheet such as a copper foil to an insulating sheet such as a polyimide tape.
【００２４】請求項７記載の発明は、請求項６記載の半
導体装置であって、前記インターポーザの絶縁性シート
は、半導体素子の端子に対応する位置に開口を有し、前
記端子は該開口に充填された導電性材料により前記配線
層と電気的に接続されたことを特徴とするものである。According to a seventh aspect of the present invention, in the semiconductor device according to the sixth aspect, the insulating sheet of the interposer has an opening at a position corresponding to a terminal of the semiconductor element, and the terminal is connected to the opening. The semiconductor device is characterized by being electrically connected to the wiring layer by the filled conductive material.
【００２５】請求項７記載の発明によれば、対向する半
導体素子の信号端子同士を絶縁性シートの開口に充填さ
れた導電性材料により容易に電気的に接続することがで
きる。According to the present invention, the signal terminals of the opposing semiconductor elements can be easily electrically connected to each other by the conductive material filled in the openings of the insulating sheet.
【００２６】請求項８記載の発明は、請求項１記載の半
導体装置であって、前記半導体装置の端子に突起電極が
形成され、信号端子においては対応する半導体素子の突
起電極同士が前記配線層に形成された開口を通じて接続
され、接地端子又は電源端子は前記配線層に接続された
ことを特徴とするものである。According to an eighth aspect of the present invention, in the semiconductor device according to the first aspect, a protruding electrode is formed on a terminal of the semiconductor device, and a protruding electrode of a corresponding semiconductor element is connected to the wiring layer at a signal terminal. The ground terminal or the power supply terminal is connected to the wiring layer.
【００２７】請求項８記載の発明によれば、信号端子同
士を容易に接続することができ、且つ接地端子又は電源
端子を容易に配線層に接続することができる。According to the present invention, the signal terminals can be easily connected to each other, and the ground terminal or the power supply terminal can be easily connected to the wiring layer.
【００２８】請求項９記載の発明は、請求項８記載の半
導体装置であって、対向する半導体装置は異方性導電接
着材料又は非導電性接着材料よりなるシート材により互
いに固定され、該シート中に前記配線層が設けられたこ
とを特徴とするものである。According to a ninth aspect of the present invention, in the semiconductor device according to the eighth aspect, the opposing semiconductor devices are fixed to each other by a sheet material made of an anisotropic conductive adhesive material or a non-conductive adhesive material. The wiring layer is provided therein.
【００２９】請求項９記載の発明によれば、異方性導電
接着材料又は非導電性接着材料よりなるシート材の中
に、配線層となるシート材を埋め込むだけで容易に配線
層を半導体素子の間に配置することができる。According to the ninth aspect of the present invention, the wiring layer can be easily formed by simply embedding a sheet material to be a wiring layer in a sheet material made of an anisotropic conductive adhesive material or a non-conductive adhesive material. Can be placed between them.
【００３０】請求項１０記載の発明は、請求項１乃至９
記載の半導体装置であって、前記配線層は半導体素子の
信号端子に対応する位置に所定の開口を有する銅箔より
なることを特徴とするものである。The invention according to claim 10 is the invention according to claims 1 to 9
2. The semiconductor device according to claim 1, wherein the wiring layer is made of a copper foil having a predetermined opening at a position corresponding to a signal terminal of a semiconductor element.
【００３１】請求項１０記載の発明によれば、銅箔に所
定の開口を形成するだけで容易に配線層を形成すること
ができる。According to the tenth aspect of the present invention, a wiring layer can be easily formed only by forming a predetermined opening in a copper foil.
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図２は本発明の第１の実施の形
態による半導体装置の一部を示す断面図である。図２に
示す半導体装置１０は、チップ・オン・チップ構造のＭ
ＣＰ型半導体装置である。図２において、図１に示す部
品と同等な部品には同じ符号を付す。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 2 is a sectional view showing a part of the semiconductor device according to the first embodiment of the present invention. The semiconductor device 10 shown in FIG. 2 has a chip-on-chip structure M
It is a CP type semiconductor device. 2, parts that are the same as the parts shown in FIG. 1 are given the same reference numerals.
【００３２】本発明の第１の実施の形態による半導体装
置１０は、インターポーザ１上に固定された半導体素子
２Ａ上に半導体素子２Ｂがバンプ４を介してフリップチ
ップ接合され、封止樹脂７により封止されたものであ
る。下側の半導体素子２Ａには、接地電位とされるＧＮ
Ｄ端子（接地端子）８Ｃ及び信号を伝送するための信号
端子８Ｄが形成されている。また、半導体素子２Ａの外
周部には、インターポーザ１のパッド１Ａにボンディン
グワイヤ５により接続される端子８Ｆが形成されてい
る。In the semiconductor device 10 according to the first embodiment of the present invention, the semiconductor element 2B is flip-chip bonded to the semiconductor element 2A fixed on the interposer 1 via the bump 4 and sealed by the sealing resin 7. It has been stopped. The lower semiconductor element 2A has a ground potential GN.
A D terminal (ground terminal) 8C and a signal terminal 8D for transmitting a signal are formed. A terminal 8F connected to the pad 1A of the interposer 1 by the bonding wire 5 is formed on the outer peripheral portion of the semiconductor element 2A.
【００３３】ＧＮＤ端子８Ｃ及び信号端子８Ｄは再配線
８Ａにより端子８Ｆに適宜接続されており、再配線８Ａ
は絶縁層９により覆われている。ここで、本実施の形態
では、絶縁層９の中に、導電性材料により形成された平
面ベタ層よりなる配線層８Ｂが設けられている。The GND terminal 8C and the signal terminal 8D are appropriately connected to the terminal 8F by the rewiring 8A.
Are covered with an insulating layer 9. Here, in the present embodiment, in the insulating layer 9, a wiring layer 8B made of a plane solid layer formed of a conductive material is provided.
【００３４】図３は絶縁層の内部を示す平面図であり、
（ａ）は再配線８Ａを示し、（ｂ）は配線層８Ｂを示
す。なお、図面の簡略化のため、図３において、最配線
８Ａ及び配線層８Ｂは、絶縁層９の４分の１のみについ
て示している。FIG. 3 is a plan view showing the inside of the insulating layer.
(A) shows the rewiring 8A, and (b) shows the wiring layer 8B. Note that, for simplification of the drawing, FIG. 3 shows only the fourth wiring 8A and the wiring layer 8B of the insulating layer 9.
【００３５】図３（ａ）に示すように、再配線８ＡはＧ
ＮＤ端子８Ｃ及び信号端子８Ｄと半導体素子２Ａの周囲
部に形成された端子８Ｆとを接続するようにパターン化
されて形成されている。As shown in FIG. 3A, the rewiring 8A is
It is formed in a pattern so as to connect the ND terminal 8C and the signal terminal 8D to the terminal 8F formed around the semiconductor element 2A.
【００３６】一方、図３（ｂ）に示すように、配線層８
Ｂは半導体素子２Ａの端子８Ｆが設けられる領域以外の
ほぼ全域を覆うように形成されている。ここで、配線層
８Ｂは接地電位となるようにＧＮＤ端子８Ｃに接続され
るが、信号端子８Ｄに相当する部分には、所定のクリア
ランスを有して開口が設けられている。すなわち、図２
に示すように、信号端子８Ｄは配線層８Ｂの開口を貫通
して延在しており、信号端子８Ｄと配線層８Ｂとは接続
されない。そして、配線層８Ｂは絶縁層９中に埋め込ま
れている。したがって、配線層８Ｂは再配線８Ａを覆う
状態で半導体素子２Ａと半導体装素子２Ｂとの間に配置
されている。On the other hand, as shown in FIG.
B is formed so as to cover almost the entire area other than the area where the terminal 8F of the semiconductor element 2A is provided. Here, the wiring layer 8B is connected to the GND terminal 8C so as to be at the ground potential, and an opening is provided at a portion corresponding to the signal terminal 8D with a predetermined clearance. That is, FIG.
As shown in the figure, the signal terminal 8D extends through the opening of the wiring layer 8B, and the signal terminal 8D and the wiring layer 8B are not connected. The wiring layer 8B is embedded in the insulating layer 9. Therefore, the wiring layer 8B is disposed between the semiconductor element 2A and the semiconductor device 2B so as to cover the rewiring 8A.
【００３７】なお、上述の例では配線層８ＢをＧＮＤ端
子８Ｃに接続することとしたが、ＧＮＤ端子８Ｃではな
く電源端子に接続するととしてもよい。この場合、配線
層８Ｂは電源電位に維持される。Although the wiring layer 8B is connected to the GND terminal 8C in the above-described example, it may be connected to a power supply terminal instead of the GND terminal 8C. In this case, the wiring layer 8B is maintained at the power supply potential.
【００３８】以上のように、平面ベタ層よりなる配線層
８Ｂを半導体素子２Ａ，２Ｂの間に配置することによ
り、電源インピーダンスを十分に低くすることができ
る。このため、信号遅延、同時切り換えノイズ、クロス
トークノイズの発生を抑制することができ、高周波特性
が改善される。したがって、本実施の形態による半導体
装置１０は、信号伝送上の問題を解消し、高速信号伝送
に十分対応することができる。As described above, the power supply impedance can be sufficiently reduced by disposing the wiring layer 8B made of a plane solid layer between the semiconductor elements 2A and 2B. Therefore, the occurrence of signal delay, simultaneous switching noise, and crosstalk noise can be suppressed, and high-frequency characteristics are improved. Therefore, the semiconductor device 10 according to the present embodiment can solve the problem of signal transmission and can sufficiently cope with high-speed signal transmission.
【００３９】次に、本発明の第２の実施の形態について
説明する。図４は本発明の第２の実施の形態による半導
体装置の一部を示す断面図である。図４において図１に
示す構成部品と同等な部品には同じ符号を付し、その説
明は適宜省略する。Next, a second embodiment of the present invention will be described. FIG. 4 is a sectional view showing a part of the semiconductor device according to the second embodiment of the present invention. 4, parts that are the same as the parts shown in FIG. 1 are given the same reference numerals, and descriptions thereof will be omitted as appropriate.
【００４０】図４に示す半導体装置２０は、図１に示す
半導体装置と同様に、半導体素子２Ａに対して半導体素
子２Ｂがバンプ４を介してフリップチップ接合されてい
る。ここで、本実施の形態では、上述の第１の実施の形
態における平面ベタ層よりなる配線層８Ｂの代わりに、
銅箔等の導電性材料により形成された平面ベタ層よりな
る配線層１２Ａが設けられたインターポーザ１２がバン
プ４に接続されている。In the semiconductor device 20 shown in FIG. 4, the semiconductor element 2B is flip-chip bonded to the semiconductor element 2A via the bumps 4, similarly to the semiconductor device shown in FIG. Here, in the present embodiment, instead of the wiring layer 8B made of a plane solid layer in the above-described first embodiment,
An interposer 12 provided with a wiring layer 12 </ b> A made of a plane solid layer formed of a conductive material such as a copper foil is connected to the bump 4.
【００４１】図５は図４に示すインターポーザ１２を説
明するための図であり、（ａ）はインターポーザ１２を
半導体素子２Ａ，２Ｂの間に取り付けた状態を示し、
（ｂ）はインターポーザ１２単体を示す。FIG. 5 is a view for explaining the interposer 12 shown in FIG. 4. FIG. 5A shows a state in which the interposer 12 is mounted between the semiconductor elements 2A and 2B.
(B) shows the interposer 12 alone.
【００４２】インターポーザ１２は、半導体素子２Ａ，
２Ｂの間に配置されるため、極めて薄く構成する必要が
ある。そこで、銅箔（Ｃｕ）にポリイミド樹脂（ＰＩ）
１２Ｂをコーティングすることによりインターポーザ１
２を作製することが好ましい。この場合、銅箔が配線層
１２Ａに相当する。図５に示す例では、インターポーザ
１２に接合用のバンプが形成されており、半導体素子２
Ａ，２Ｂの端子が両側から接合されてバンプ４となる。
バンプ４としては、ハンダバンプもしくは金（Ａｕ）バ
ンプなどが好ましい。接合用のバンプを設けるために、
銅箔には予め開口が形成される。上述の第１の実施の形
態と同様に、配線層１２Ａは、バンプ４のうちＧＮＤ端
子又は電源端子が続されるバンプ４には接続されるが、
信号端子を接続するバンプには接続されない。The interposer 12 includes a semiconductor element 2A,
Since it is arranged between 2B, it is necessary to make it extremely thin. Therefore, polyimide resin (PI) is added to copper foil (Cu).
Interposer 1 by coating 12B
It is preferable to prepare No. 2. In this case, the copper foil corresponds to the wiring layer 12A. In the example shown in FIG. 5, a bump for bonding is formed on the interposer 12, and the semiconductor element 2
The terminals A and 2B are joined from both sides to form a bump 4.
The bump 4 is preferably a solder bump or a gold (Au) bump. In order to provide bumps for bonding,
An opening is previously formed in the copper foil. Similarly to the first embodiment, the wiring layer 12A is connected to the bump 4 to which the GND terminal or the power supply terminal is connected among the bumps 4,
It is not connected to the bump connecting the signal terminal.
【００４３】上述の構成よりなる半導体装置２０におい
ても、平面ベタ層よりなる配線層１２Ｂが半導体素子２
Ａ，２Ｂの間に配置されることとなり、電源インピーダ
ンスを十分に低くすることができる。このため、信号遅
延、同時切り換えノイズ、クロストークノイズの発生を
抑制することができ、高周波特性が改善される。したが
って、本実施の形態による半導体装置２０は、信号伝送
上の問題を解消し、高速信号伝送に十分対応することが
できる。In the semiconductor device 20 having the above-described structure, the wiring layer 12B made of a planar solid layer is
Since the power supply impedance is arranged between A and 2B, the power supply impedance can be sufficiently reduced. Therefore, the occurrence of signal delay, simultaneous switching noise, and crosstalk noise can be suppressed, and high-frequency characteristics are improved. Therefore, the semiconductor device 20 according to the present embodiment can solve the problem of signal transmission and can sufficiently cope with high-speed signal transmission.
【００４４】図６は図４に示す半導体装置２０の変形例
である半導体装置３０の一部を示す断面図である。図６
において図４に示す構成部品と同等な部品には同じ符号
を付し、その説明は省略する。FIG. 6 is a sectional view showing a part of a semiconductor device 30 which is a modification of the semiconductor device 20 shown in FIG. FIG.
In FIG. 7, the same components as those shown in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted.
【００４５】図６に示す半導体装置３０には、図４に示
す半導体装置２０と同様に、インターポーザ１２が設け
られており、これにより半導体装置４０と同様な効果を
奏することができる。ただし、図６に示す半導体装置３
０では、インターポーザ１２と半導体素子２Ａ，２Ｂの
各々との間にアンダーフィル材１３を充填して、バンプ
４の接合をより確実なものとしている。The semiconductor device 30 shown in FIG. 6 is provided with the interposer 12 similarly to the semiconductor device 20 shown in FIG. 4, whereby the same effect as the semiconductor device 40 can be obtained. However, the semiconductor device 3 shown in FIG.
In the case of 0, the underfill material 13 is filled between the interposer 12 and each of the semiconductor elements 2A and 2B to make the bonding of the bumps 4 more reliable.
【００４６】次に、図４に示すインターポーザ１２の他
の実施例について図７乃至図９を参照しながら説明す
る。Next, another embodiment of the interposer 12 shown in FIG. 4 will be described with reference to FIGS.
【００４７】図７に示すインターポーザ１４は、ファイ
ンピッチ・ボール・グリッド・アレイ型の半導体装置
（ＦＢＧＡ）に使用されるような、片面配線構造を有し
ている。すなわち、インターポーザ１４は、約２５μｍ
の厚さを有するポリイミドテープ１４Ｂの片面に厚さ約
１０μｍの銅箔を貼り付けて配線層１４Ａとしたもので
ある。ポリイミドテープ１４Ｂには、半導体素子２Ａの
端子に対応する位置に予め開口が設けられており、図７
に示すように、開口の中にハンダ１５が充填されてい
る。The interposer 14 shown in FIG. 7 has a single-sided wiring structure as used in a fine pitch ball grid array type semiconductor device (FBGA). That is, the interposer 14 is about 25 μm
A copper foil having a thickness of about 10 μm is attached to one surface of a polyimide tape 14B having a thickness of 1 mm to form a wiring layer 14A. In the polyimide tape 14B, openings are provided in advance at positions corresponding to the terminals of the semiconductor element 2A.
As shown in FIG. 7, solder 15 is filled in the opening.
【００４８】また、ポリイミドテープ１４Ｂの開口が設
けられる位置における配線層１４Ａの部分は、半導体素
子２Ｂの端子に対応した形状に周囲から孤立するようパ
ターン化されている。そして、この孤立した部分１４Ａ
ａが半導体素子２Ｂの信号端子にハンダを介して接続さ
れる。したがって、孤立した部分１４Ａａ及び両側のハ
ンダにより、半導体素子２Ａ，２Ｂの信号端子は接続さ
れる。The portion of the wiring layer 14A at the position where the opening of the polyimide tape 14B is provided is patterned so as to be isolated from the periphery in a shape corresponding to the terminal of the semiconductor element 2B. And this isolated part 14A
a is connected to the signal terminal of the semiconductor element 2B via solder. Therefore, the signal terminals of the semiconductor elements 2A and 2B are connected by the isolated portion 14Aa and the solder on both sides.
【００４９】図８に示すインターポーザ１６は、図７に
示すインターポーザ１４と同様に片面配線構造を有して
いる。すなわち、インターポーザ１６は、ポリイミドテ
ープ１６Ｂに配線層１６Ａとして銅箔を貼り付けて構成
される。そして、ポリイミドテープ１６Ｂの開口にハン
ダを充填する代わりに、銅メッキにより開口を埋めてい
る。インターポーザ１６と半導体素子２Ａ，２Ｂとの接
続は、インターポーザ１４と同様にハンダ接合により行
う。この場合、半導体素子２Ａ，２Ｂの端子に予めハン
ダボールを形成しておくことが好ましい。The interposer 16 shown in FIG. 8 has a single-sided wiring structure like the interposer 14 shown in FIG. That is, the interposer 16 is configured by attaching a copper foil as the wiring layer 16A to the polyimide tape 16B. Then, instead of filling the opening of the polyimide tape 16B with solder, the opening is filled with copper plating. The connection between the interposer 16 and the semiconductor elements 2A and 2B is performed by soldering, similarly to the interposer 14. In this case, it is preferable to form solder balls in advance on the terminals of the semiconductor elements 2A and 2B.
【００５０】図９に示す構成は、インターポーザをハン
ダ接合する代わりにバンプ接合を行う例である。すなわ
ち、図９に示す例では、図８に示すインターポーザ１６
を用いるが、半導体素子２Ａ，２Ｂの端子にスタッドバ
ンプ１８を形成しておき、このスタッドバンプ１８を直
接インターポーザ１６の配線層１６Ａ及び開口部に埋め
込まれた銅メッキ部分に接合する。この場合、半導体装
置２Ａ，２Ｂをインターポーザ１６に実装した後にアン
ダーフィル材を注入するのではなく、異方性導電フィル
ム（ＡＣＦ）あるいは非導電性フィルム（ＮＣＦ）等の
シート状絶縁性接着材料１９を用いることが好ましい。The configuration shown in FIG. 9 is an example in which bump bonding is performed instead of soldering the interposer. That is, in the example shown in FIG. 9, the interposer 16 shown in FIG.
However, stud bumps 18 are formed on the terminals of the semiconductor elements 2A and 2B, and the stud bumps 18 are directly joined to the wiring layer 16A of the interposer 16 and the copper plating portion embedded in the openings. In this case, instead of injecting an underfill material after mounting the semiconductor devices 2A and 2B on the interposer 16, a sheet-like insulating adhesive material 19 such as an anisotropic conductive film (ACF) or a non-conductive film (NCF) is used. It is preferable to use
【００５１】上述の説明では、インターポーザ１２，１
４，１６に配線層１２Ａ，１４Ｂ，１６Ｂを設ける構成
であるが、配線層１２Ａ，１４Ｂ，１６Ｂ以外に信号配
線を設けることにより、半導体素子２Ａ，２Ｂの端子を
再は位置することもできる。In the above description, the interposers 12, 1
Although the wiring layers 12A, 14B, and 16B are provided on the wiring layers 4 and 16, the terminals of the semiconductor elements 2A and 2B can be relocated by providing signal wiring other than the wiring layers 12A, 14B, and 16B.
【００５２】次に本発明の第３の実施の形態について、
図１０を参照しながら説明する。図１０は本発明の第３
の実施の形態による半導体装置３０の一部を示す断面図
である。図１０において、図１に示す構成部品と同じ部
品には同じ符号を付し、その説明は適宜省略する。Next, a third embodiment of the present invention will be described.
This will be described with reference to FIG. FIG. 10 shows a third embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a part of a semiconductor device 30 according to the embodiment. 10, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
【００５３】図１０に示す半導体装置３０において、半
導体素子２Ａ，２Ｂの端子には金（Ａｕ）バンプ等のス
タッドバンプ３２が形成されており、半導体素子２Ａ，
２Ｂはバンプ３２を介してフリップチップ接合されてい
る。フリップチップ接合には、異方性導電フィルム（Ａ
ＣＦ）あるいは非導電性フィルム（ＮＣＦ）等のシート
状絶縁性接着材料３４が用いられるが、本実施の形態の
場合、シート状絶縁性接着材料３４の中に銅箔等の導電
性材料のシート材を埋め込むことにより平面ベタ層より
なる配線層３６を形成している。In the semiconductor device 30 shown in FIG. 10, stud bumps 32 such as gold (Au) bumps are formed on the terminals of the semiconductor elements 2A and 2B.
2B is flip-chip bonded via the bump 32. For flip chip bonding, anisotropic conductive film (A
A sheet-like insulating adhesive material 34 such as CF) or a non-conductive film (NCF) is used. In the case of the present embodiment, a sheet of a conductive material such as copper foil is included in the sheet-like insulating adhesive material 34. By embedding the material, the wiring layer 36 made of a plane solid layer is formed.
【００５４】配線層３６を形成するシート材には、予め
所定の位置に開口が設けられており、開口を通じて半導
体素子２Ａ，２Ｂの信号端子に形成されたバンプ３２が
接合される。ＧＮＤ端子又は電源端子に形成されたバン
プ３２は、配線層３６を形成するシート材を介して接合
されるため、配線層３６は接地電位又は電源電位に維持
される。The sheet material forming the wiring layer 36 is provided with an opening at a predetermined position in advance, and the bump 32 formed on the signal terminal of the semiconductor element 2A, 2B is joined through the opening. Since the bumps 32 formed on the GND terminal or the power supply terminal are joined via the sheet material forming the wiring layer 36, the wiring layer 36 is maintained at the ground potential or the power supply potential.
【００５５】上述の構成よりなる半導体装置３０におい
ても、平面ベタ層よりなる配線層３６が半導体素子２
Ａ，２Ｂの間に配置されることとなり、電源インピーダ
ンスを十分に低くすることができる。このため、信号遅
延、同時切り換えノイズ、クロストークノイズの発生を
抑制することができ、高周波特性が改善される。したが
って、本実施の形態による半導体装置３０は、信号伝送
上の問題を解消し、高速信号伝送に十分対応することが
できる。In the semiconductor device 30 having the above-described structure, the wiring layer 36 formed of a flat solid layer is
Since the power supply impedance is arranged between A and 2B, the power supply impedance can be sufficiently reduced. Therefore, the occurrence of signal delay, simultaneous switching noise, and crosstalk noise can be suppressed, and high-frequency characteristics are improved. Therefore, the semiconductor device 30 according to the present embodiment can solve the problem of signal transmission and can sufficiently cope with high-speed signal transmission.
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。According to the present invention as described above, the following various effects can be realized.
【００５６】請求項１記載の発明によれば、平面ベタ層
よりなる配線層が半導体素子の間に配置されることとな
り、電源インピーダンスを十分に低くすることができ
る。このため、信号遅延、同時切り換えノイズ、クロス
トークノイズの発生を抑制することができ、高周波特性
が改善される。According to the first aspect of the present invention, the wiring layer composed of a plane solid layer is disposed between the semiconductor elements, and the power supply impedance can be sufficiently reduced. Therefore, the occurrence of signal delay, simultaneous switching noise, and crosstalk noise can be suppressed, and high-frequency characteristics are improved.
【００５７】請求項２記載の発明によれば、半導体素子
に形成する再配線上に平面ベタ層を形成するため、再配
線を施す工程と同様な工程にて容易に配線層を設けるこ
とができる。According to the second aspect of the present invention, since the flat solid layer is formed on the rewiring formed on the semiconductor element, the wiring layer can be easily provided in the same step as the step of performing the rewiring. .
【００５８】請求項３記載の発明によれば、平面ベタ層
よりなる配線層により信号配線が覆われるため、半導体
素子間でのクロストークノイズを配線層により遮断する
ことができる。According to the third aspect of the present invention, since the signal wiring is covered by the wiring layer made of a plane solid layer, crosstalk noise between semiconductor elements can be cut off by the wiring layer.
【００５９】請求項４記載の発明によれば、配線層を有
するインターポーザを別個に作製し、半導体素子同士を
フリップチップ接合する際にインターポーザを間に挟ん
でせつごうすることにより容易に配線層を半導体素子の
間に配置することができる。According to the fourth aspect of the present invention, the interposer having the wiring layer is separately manufactured, and when the semiconductor elements are flip-chip bonded to each other, the interposer is sandwiched between the interposers to easily form the wiring layer. It can be arranged between semiconductor elements.
【００６０】請求項５記載の発明によれば、対向する半
導体素子の信号端子同士をバンプにより容易に接続する
ことができる。According to the fifth aspect of the present invention, the signal terminals of the opposing semiconductor elements can be easily connected by bumps.
【００６１】請求項６記載の発明によれば、ポリイミド
テープのような絶縁性シートに銅箔のような導電性シー
トを貼りつけるだけで容易にインターポーザを作製する
ことができる。According to the sixth aspect of the present invention, an interposer can be easily manufactured simply by attaching a conductive sheet such as a copper foil to an insulating sheet such as a polyimide tape.
【００６２】請求項７記載の発明によれば、対向する半
導体素子の信号端子同士を絶縁性シートの開口に充填さ
れた導電性材料により容易に電気的に接続することがで
きる。According to the seventh aspect of the present invention, the signal terminals of the opposing semiconductor elements can be easily electrically connected to each other by the conductive material filled in the openings of the insulating sheet.
【００６３】請求項８記載の発明によれば、信号端子同
士を容易に接続することができ、且つ接地端子又は電源
端子を容易に配線層に接続することができる。According to the invention, the signal terminals can be easily connected to each other, and the ground terminal or the power supply terminal can be easily connected to the wiring layer.
【００６４】請求項９記載の発明によれば、異方性導電
接着材料又は非導電性接着材料よりなるシート材の中
に、配線層となるシート材を埋め込むだけで容易に配線
層を半導体素子の間に配置することができる。According to the ninth aspect of the present invention, the wiring layer can be easily formed by simply embedding a sheet material to be a wiring layer in a sheet material made of an anisotropic conductive adhesive material or a non-conductive adhesive material. Can be placed between them.
【００６５】請求項１０記載の発明によれば、銅箔に所
定の開口を形成するだけで容易に配線層を形成すること
ができる。According to the tenth aspect, the wiring layer can be easily formed only by forming the predetermined opening in the copper foil.
【図面の簡単な説明】[Brief description of the drawings]
【図１】従来のチップ・オン・チップ構造を有するＭＣ
Ｐ型半導体装置の一部を示す断面図である。FIG. 1 shows a conventional MC having a chip-on-chip structure.
FIG. 3 is a cross-sectional view showing a part of a P-type semiconductor device.
【図２】本発明の第１の実施の形態による半導体装置の
一部を示す断面図である。FIG. 2 is a sectional view showing a part of the semiconductor device according to the first embodiment of the present invention;
【図３】絶縁層の内部を示す平面図であり、（ａ）は再
配線を示し、（ｂ）は配線層を示す。3A and 3B are plan views showing the inside of an insulating layer, where FIG. 3A shows a rewiring, and FIG. 3B shows a wiring layer.
【図４】本発明の第２の実施の形態による半導体装置の
一部を示す断面図である。FIG. 4 is a sectional view showing a part of a semiconductor device according to a second embodiment of the present invention;
【図５】図４に示すインターポーザを説明するための図
であり、（ａ）はインターポーザを半導体素子の間に取
り付けた状態を示し、（ｂ）はインターポーザ単体を示
す。5A and 5B are views for explaining the interposer shown in FIG. 4, wherein FIG. 5A shows a state in which the interposer is mounted between semiconductor elements, and FIG. 5B shows a single interposer.
【図６】図４に示す半導体装置の変形例である半導体装
置の一部を示す断面図である。6 is a cross-sectional view showing a part of a semiconductor device which is a modification of the semiconductor device shown in FIG.
【図７】片面配線構造のインターポーザを用いた構成を
説明するための図である。FIG. 7 is a diagram illustrating a configuration using an interposer having a single-sided wiring structure.
【図８】片面配線構造のインターポーザを用いた他の構
成を説明するための図である。FIG. 8 is a diagram for explaining another configuration using an interposer having a single-sided wiring structure.
【図９】インターポーザをバンプ接合した構成を説明す
るための図である。FIG. 9 is a diagram for explaining a configuration in which an interposer is bump-bonded.
【図１０】本発明の第３の実施の形態による半導体装置
３０の一部を示す断面図である。FIG. 10 is a sectional view showing a part of a semiconductor device 30 according to a third embodiment of the present invention.
１ インターポーザ ２Ａ，２Ｂ 半導体素子 ３ ダイボンディング材 ４ バンプ ５ ボンディングワイヤ ６ ハンダボール ７ 封止樹脂 ８Ａ 再配線 ８Ｂ 配線層 ８Ｃ ＧＮＤ端子 ８Ｄ 信号端子 ９ 絶縁層 １０，２０，３０ 半導体装置 １２，１４，１６ インターポーザ １２Ａ，１４Ａ，１６Ａ 配線層 １２Ｂ，１４Ｂ，１６Ｂ ポリイミドテープ １８，３２ スタッドバンプ １９，３４ シート状絶縁性接着材料 REFERENCE SIGNS LIST 1 interposer 2A, 2B semiconductor element 3 die bonding material 4 bump 5 bonding wire 6 solder ball 7 sealing resin 8A rewiring 8B wiring layer 8C GND terminal 8D signal terminal 9 insulating layer 10, 20, 30 semiconductor device 12, 14, 16 Interposer 12A, 14A, 16A Wiring layer 12B, 14B, 16B Polyimide tape 18, 32 Stud bump 19, 34 Sheet-shaped insulating adhesive material
Claims (10)
の半導体素子を有する半導体装置であって、 対向する半導体素子の間に導電性材料より形成された平
面ベタ層よりなる配線層を配置し、該配線層を前記半導
体素子の接地端子又は電源端子に接続したことを特徴と
する半導体装置。1. A semiconductor device having a plurality of semiconductor elements stacked by flip-chip bonding, wherein a wiring layer composed of a plane solid layer made of a conductive material is arranged between opposing semiconductor elements, and A semiconductor device, wherein a layer is connected to a ground terminal or a power terminal of the semiconductor element.
ことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the wiring layer is formed on one of the opposing semiconductor elements.
うように形成されたことを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein said wiring layer is formed so as to cover a signal wiring formed on a semiconductor element.
ンターポーザに形成されたことを特徴とする半導体装
置。4. The semiconductor device according to claim 1, wherein said wiring layer is formed on an interposer disposed between opposing semiconductor elements.
が形成され、該絶縁性シートを貫通して設けられたバン
プにより対向する半導体素子の信号端子が接続されたこ
とを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein the interposer has the wiring layer formed in an insulating sheet, and the interposer is opposed by bumps provided through the insulating sheet. Wherein the signal terminals are connected.
層は前記絶縁性シートの片面に形成されたことを特徴と
する半導体装置。6. The semiconductor device according to claim 4, wherein said interposer is made of an insulating sheet, and said wiring layer is formed on one surface of said insulating sheet.
子に対応する位置に開口を有し、前記端子は該開口に充
填された導電性材料により前記配線層と電気的に接続さ
れたことを特徴とする半導体装置。7. The semiconductor device according to claim 6, wherein the insulating sheet of the interposer has an opening at a position corresponding to a terminal of the semiconductor element, and the terminal is a conductive material filled in the opening. Wherein the semiconductor device is electrically connected to the wiring layer.
においては対応する半導体素子の突起電極同士が前記配
線層に形成された開口を通じて接続され、接地端子又は
電源端子は前記配線層に接続されたことを特徴とする半
導体装置。8. The semiconductor device according to claim 1, wherein a protruding electrode is formed on a terminal of the semiconductor device, and a protruding electrode of a corresponding semiconductor element is connected to a signal terminal through an opening formed in the wiring layer. And a ground terminal or a power supply terminal connected to the wiring layer.
接着材料よりなるシート材により互いに固定され、該シ
ート中に前記配線層が設けられたことを特徴とする半導
体半装置。9. The semiconductor device according to claim 8, wherein the opposing semiconductor devices are fixed to each other by a sheet material made of an anisotropic conductive adhesive material or a non-conductive adhesive material, and the wiring layer is formed in the sheet. A semiconductor semi-device characterized by being provided.
って、 前記配線層は半導体素子の信号端子に対応する位置に所
定の開口を有する銅箔よりなることを特徴とする半導体
装置。10. The semiconductor device according to claim 1, wherein the wiring layer is made of a copper foil having a predetermined opening at a position corresponding to a signal terminal of a semiconductor element.
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