JP2004260363A - データ処理回路 - Google Patents
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Abstract
【課題】画素間補間演算処理等のデータ処理を、連続的でかつ効率的にまた精度良く実行することができ、容易に、データ処理の性能向上および高速化を図ることができるデータ処理回路を提供する。
【解決手段】データ処理として画素間補間演算処理を行う際に、データリクエスト信号制御部１５により、ソースデータ格納メモリ７のリードアドレスとその格納データ量を示す９ｂｉｔカウンタ１６のカウンタ値１８とが一致して、ソースデータ格納メモリ７から全データの読み出しが終了したことを検出した場合に、直ちに外部メモリ１へデータリクエスト信号１９を発行することにより、１ＭＢを超えるデータ量の画素データに対しても、連続的に画素間補間演算処理を行うことを可能にする。
【選択図】 図１
【解決手段】データ処理として画素間補間演算処理を行う際に、データリクエスト信号制御部１５により、ソースデータ格納メモリ７のリードアドレスとその格納データ量を示す９ｂｉｔカウンタ１６のカウンタ値１８とが一致して、ソースデータ格納メモリ７から全データの読み出しが終了したことを検出した場合に、直ちに外部メモリ１へデータリクエスト信号１９を発行することにより、１ＭＢを超えるデータ量の画素データに対しても、連続的に画素間補間演算処理を行うことを可能にする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、情報家電製品やコンピュータなどの情報機器におけるディジタルデータに対して演算処理するデータ処理回路に関するものである。
【０００２】
【従来の技術】
近年、ＤＶＤプレーヤを初め、ＤＴＶ（ディジタルテレビ）やディジタル衛星用ＳＴＢ（セットトップボックス）等のマルチメディア分野における情報家電製品及びコンピュータの需要が急伸している。これらの製品では、蓄積メディアにデータを格納して蓄積したり、伝送網を使用して効率よくデータ送信するためにデータ圧縮伸長の国際標準方式であるＭＰＥＧ２に代表されるデータ圧縮伸長技術が利用されている。
【０００３】
このようなデータ圧縮伸長技術では、圧縮したデータから高品質のデータを復元させるために、水平方向、垂直方向に隣接する画素間あるいは時間的に前に位置する画像データ間でデータ補間演算処理等のデータ処理を行っている。こうした画素間の補間演算処理を初めとするデータ処理では、半導体の処理スピードの高速化および処理するデータ量の増大にともない、データ処理回路の高速化が求められている。
【０００４】
以上のような従来のデータ処理回路（例えば、特許文献１あるいは特許文献２を参照）について以下に説明する。
図２は従来のデータ処理回路の構成を示すブロック図である。図２において、４４は外部メモリであり、復元される前の圧縮された画素データが格納されている。この圧縮された画素データに対して画素間補間演算処理を実行する。４５は外部メモリ４４に対して、復元前の圧縮画素データをリードライトするための外部メモリリードライトアドレス４６及び制御信号４７を生成して発行する外部メモリ制御部である。４８は外部メモリ４４より読み出された画素データである。画素データ４８は、外部メモリリードライトアドレス４６及び外部メモリリードライト制御信号４７に応じて、外部メモリ４４より読み出される。４９は画素データ４８を格納するソースデータ格納メモリである。
【０００５】
矢印５０は回路外部より与えられる水平・垂直補間モードフラグであり、ソースデータ格納メモリ４９に格納された画素データに対して、水平方向または垂直方向に隣接する画素間で補間処理演算を行うか否かを示す。また、矢印５１は外部より与えられるＹ／Ｃ識別フラグであり、ソースデータ格納メモリ４９の格納データがＹ（輝度）信号であるかＣ（色差）信号であるかを示す。矢印５２は双方向補間フラグであり、時間的に前後（隣接）する画素データ間で双方向補間演算を行うか否かを示す。
【０００６】
矢印５３は、外部より与えられる動きベクトルであり、演算に必要なデータが含まれている外部メモリ４４内アドレスを示している。５４はソースデータ格納メモリアドレスジェネレータであり、ソースデータ格納メモリ４９から画素データ４８をリードライトするためのリードライトアドレス５５及び制御信号５６を生成する。５５はソースデータ格納メモリリードライトアドレスであり、５６はソースデータ格納メモリリードライト制御信号である。
【０００７】
画像データ４８は、ソースデータ格納メモリリードライトアドレス５５及びソースデータ格納メモリリードライト制御信号５６に応じて、ソースデータ格納メモリ４９に格納される。ソースデータ格納メモリ４９に格納された画素データは、ソースデータ格納メモリアドレスジェネレータ５４から出力されるソースデータ格納メモリリードライトアドレス５５及びソースデータ格納メモリリードライト制御信号５６に応じて、読み出される。５７はソースデータ格納メモリ４９から読み出された入力データである。入力データ５７に対して、画素間補間演算を行う。
【０００８】
５８は水平補間演算部であり、水平・垂直補間モードフラグ５０に応じて入力データ５７に対し水平方向に隣接する画素間で水平補間演算を行う。５９は水平補間演算部５８で実行された水平補間演算結果から必要なデータのみを抽出するデータアライン部である。データアライン部５９は、水平・垂直補間モードフラグ５０、Ｙ／Ｃ識別フラグ５１及び動きベクトル５３より、水平補間演算結果のうち、どのデータが有効かを判断し、有効データのみを抽出する。
【０００９】
６０は水平補間演算部５８より出力されるデータアライン前の水平補間演算結果である。６１は水平・垂直補間モードフラグ５０により垂直補間演算を行う場合に、２ライン（１ライン＝１６〜１７画素）分の水平補間演算結果を格納する水平補間演算結果格納メモリである。６２は、水平補間演算結果格納メモリ６１にデータをリードライトするためのメモリリードライトアドレス及びメモリリードライト制御信号を生成する水平補間演算結果格納メモリアドレスジェネレータである。６３、６４はそれぞれ水平補間演算結果格納メモリリードライトアドレス及び水平補間演算結果格納メモリリードライト制御信号である。
【００１０】
データアライン部５９によりデータアラインされた水平補間演算結果は、水平補間演算結果格納メモリリードライトアドレス６３及び水平補間演算結果格納メモリリードライト制御信号６４に従って、水平補間演算結果格納メモリ６１に格納される。６５は水平補間演算結果格納メモリ６１に格納されるアラインデータ（１）である。アラインデータ（１）６５は、水平・垂直補間モードフラグ５０により、垂直補間演算を行う場合のみ水平補間演算結果格納メモリ６１へ送られる。
【００１１】
６６は垂直補間演算部であり、水平・垂直補間モードフラグ５０に応じて、データアライン部５９及び水平補間演算結果格納メモリ６１より出力されるデータに対し、垂直方向に隣接する画素間で補間演算を行う。６７はデータアライン部５９より出力されるアラインデータ（２）である。また、６８は水平補間演算結果格納メモリ６１より出力される水平補間演算結果格納メモリ出力データである。
【００１２】
垂直補間演算を行う場合、アラインデータ（２）６７の１ライン分のデータと水平補間演算結果格納メモリ出力データ６８の１ライン分のデータの２ライン分のデータ間で垂直補間演算を行う。垂直補間を行わない場合は、垂直補間演算部６６では、特に補間処理は実行しない。６９は垂直補間演算部６６より出力される垂直補間演算部出力データである。
【００１３】
７０は双方向補間フラグ５２により双方向補間を行う場合、垂直補間演算部出力データ６９を格納する水平・垂直補間演算結果格納メモリである。７１は、水平・垂直補間演算結果格納メモリ７０にデータをリードライトするためのメモリアドレス及びメモリリードライト制御信号を生成する水平・垂直補間演算結果格納メモリアドレスジェネレータである。７２、７３は、それぞれ水平・垂直補間演算結果格納メモリリードライトアドレス及び水平・垂直補間演算結果格納メモリリードライト制御信号である。
【００１４】
７４は水平・垂直補間演算結果格納メモリ７０から出力される水平・垂直補間演算結果格納メモリ出力データである。７５は双方向補間演算部であり、双方向補間フラグ５２に応じて、垂直補間演算部６６から出力される垂直補間演算部出力データ６９と水平・垂直補間演算結果格納メモリ７０より出力される時間的に前に位置する水平・垂直補間演算結果格納メモリ出力データ７５との間で、双方向補間演算を行う。双方向補間演算を行わない場合、双方向補間演算部７５は、特に補間処理は行わない。
【００１５】
７６は双方向補間演算部７５より出力される双方向補間演算部出力データである。７７は水平・垂直・双方向補間演算結果を格納する水平・垂直・双方向補間演算結果格納メモリであり、２５６バイトのデータ容量をもつ。７８は水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータであり、水平・垂直・双方向補間演算結果格納メモリ７７に、水平・垂直・双方向補間演算結果を格納するための水平・垂直・双方向補間演算結果格納メモリリードライトアドレス７９及び水平・垂直・双方向補間演算結果格納メモリリードライト制御信号８０を生成する。
【００１６】
７９及び８０は、水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８で生成された水平・垂直・双方向補間演算結果格納メモリリードライトアドレス、及び水平・垂直・双方向補間演算結果格納メモリリードライト制御信号である。また、水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８は、Ｙ／Ｃ識別フラグ５１により水平・垂直・双方向補間演算結果格納メモリ７７に格納されるべきデータ量を算出するとともに、水平・垂直・双方向補間演算結果格納メモリ７７に格納された水平・垂直・双方向補間演算結果のデータ量をカウントし、１マクロブロック（１ＭＢ）分の全ての水平・垂直・双方向補間演算結果（最大２５６バイト）が、水平・垂直・双方向補間演算結果格納メモリ７７に格納されると、演算終了を示すフラグをソースデータ格納メモリアドレスジェネレータ５４に送付する。ここで、１ＭＢ分のデータとは、Ｙ（輝度）信号の場合は１６〜１７画素×１６〜１７画素、Ｃ（色差信号）の場合は８〜９画素×８〜９画素分のデータ量である。
【００１７】
具体的には、演算したデータがＹ（輝度）データである場合、水平・垂直・双方向補間演算結果格納メモリ７７には、常に２５６バイトのデータが格納され、Ｃ（色差）データの場合、常に１２８バイトのデータが格納される。
【００１８】
８１は水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８から出力される演算結果格納終了フラグである。演算結果格納終了フラグ８１は、演算したデータがＹ（輝度）データである場合は２５６バイト、Ｃ（色差）データの場合は１２８バイトのデータが、水平・垂直・双方向補間演算結果格納メモリ７７に格納された時、出力される。ソースデータ格納メモリアドレスジェネレータ５４は、水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８から演算結果格納終了フラグ８１を受け取ると、画素間補間演算に必要な次の画素データを外部メモリ４４より受け取るために、データリクエスト信号８２を外部メモリ制御部４５に出力する。８２はソースデータ格納メモリアドレスジェネレータ５４から外部メモリ制御部４５へ出力されるデータ要求信号を示すデータリクエスト信号である。
【００１９】
外部メモリ制御部４５は、ソースデータ格納メモリアドレスジェネレータ５４よりデータリクエスト信号８２を受け取ると、外部メモリアドレス４６及び外部メモリ制御信号４７を外部メモリ４４へ送り、画素間補間演算に必要な次データをソースデータ格納メモリ４９へ送る。ソースデータ格納メモリ４９に画素間補間演算に必要なデータが蓄積されると、水平補間演算部５８は引き続き画素間補間演算を行う。
【００２０】
以上のように構成された従来のデータ処理回路について、その動作を以下に説明する。
まず、ソースデータ格納メモリアドレスジェネレータ５４からデータリクエスト信号８２が外部メモリ制御部４５へ送られると、外部メモリ４４から画素間補間演算の対象となる画素データがソースデータ格納メモリ４９へ入力される。ソースデータ格納メモリ４９は、ダブルバッファ構成となっており、ソースデータ格納メモリ４９へ格納されるデータ量は、水平・垂直補間モードフラグ５０、Ｙ／Ｃ識別フラグ５１及び双方向補間フラグ５２の状態により変化する。
【００２１】
ソースデータ格納メモリ４９に画素データが格納されると、水平補間演算部５８は、水平・垂直補間モードフラグ５０に従って、ソースデータ格納メモリ４９より順次入力データ５７を読み出し、水平方向に隣接する画素間で補間演算を行う。水平補間演算されたデータは、データアライン部５９により、次段以降の演算で必要なデータのみ選択される。そして、次段以降の演算で必要なデータのみのアラインデータ（１）６５は、水平・垂直補間モードフラグ５０に従って垂直補間演算を行う場合、水平方向の補間演算結果１ライン分が、一旦、水平補間演算結果格納メモリ６１に格納され、連続してソースデータ格納メモリ４９から送られてくる入力データ５７の１ライン分との間で垂直補間演算を行う。
【００２２】
垂直補間演算された垂直補間演算部出力データ６９は、双方向補間フラグ５２に従って、双方向補間演算を行う場合、一旦、水平・垂直補間演算結果格納メモリ７０に格納される。そして、双方向補間演算部７５により、垂直補間演算部６６から連続的に送られてくる次の垂直補間演算部出力データ６９の出力タイミングにあわせ、水平・垂直補間演算結果格納メモリ７０からデータを読み出し、垂直補間演算部出力データ６９と水平・垂直補間演算結果格納メモリ出力データ７４との間で双方向補間演算を行う。双方向補間演算を行わない場合には、垂直補間演算部出力データ６９は、水平・垂直補間演算結果格納メモリ７０に格納されることなく、双方向補間演算部７５に送られる。双方向補間演算部７５でも、特に補間処理は実行されない。
【００２３】
双方向補間演算部７５からの双方向補間演算部出力データ（つまり水平・垂直・双方向補間演算結果）７６は、水平・垂直・双方向補間演算結果格納メモリ７７へ順次格納される。水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８は、Ｙ（輝度）信号の場合は２５６バイト、Ｃ（色差）信号の場合は１２８バイトの水平・垂直・双方向補間演算結果が、水平・垂直・双方向補間演算結果格納メモリ７７へ格納されると、演算結果格納終了フラグ８１をソースデータ格納メモリアドレスジェネレータ５４に出力する。
【００２４】
ソースデータ格納メモリアドレスジェネレータ５４は、演算結果格納終了フラグ８１を受け取ると、外部メモリ４４から次の画素データ１ＭＢ分をソースデータ格納メモリ４９へ出力する。つまり、演算したデータがＹ（輝度）信号の場合は２５６バイト、Ｃ（色差）データの場合は１２８バイトのデータが水平・垂直・双方向補間演算結果格納メモリ７７に格納された後、次の画素データ１ＭＢ分を外部メモリ４４からソースデータ格納メモリ４９へ出力する。水平補間演算部５８は、ソースデータ格納メモリ４９へ次の画素データが格納され終えると、水平・垂直補間モードフラグ５０に応じて水平補間演算を開始する。
【００２５】
【特許文献１】
特開昭６１−１３９８８１号公報
【００２６】
【特許文献２】
特開昭６２−２１７７６９号公報
【００２７】
【発明が解決しようとする課題】
しかしながら上記のような従来のデータ処理回路においては、画素間補間演算を行う場合、補間演算に必要な１ＭＢ分の画素データを、一旦、外部メモリ４４よりソースデータ格納メモリ４９に格納してから画素間補間演算を実行し、常に、１ＭＢ分の画素間補間演算が終了し、さらに演算結果格納メモリへ画素間補間演算結果の格納が終了した後、次の画素間補間演算に必要な画素データを外部メモリ４４から受け取るべきデータリクエスト信号を外部メモリ４４へ送付するようにしている。
【００２８】
このように、ソースデータ格納メモリ４９に格納された全データを水平・垂直・双方向補間演算部へ出力し終えているにも関わらず、常に、双方向補間演算部７５が画素間補間演算結果を水平・垂直・双方向補間演算結果格納メモリ７７へ格納し終えてから、外部メモリ４４に対して画素間補間演算に必要な次データを要求するため、水平、垂直及び双方向補間演算部は、１ＭＢ単位の間欠的な画素間補間演算処理となり、１ピクチャ分のデータに対する連続的な処理を行うことができず、画素間補間演算処理時の効率や精度等の処理性能および処理速度が低下するという問題点を有していた。
【００２９】
本発明は、上記従来の問題点を解決するもので、画素間の補間演算処理を、連続的でかつ効率的にまた精度良く実行することができ、容易に、画素間補間演算処理を初めとするデータ処理の性能向上および高速化を図ることができるデータ処理回路を提供する。
【００３０】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１記載のデータ処理回路は、外部メモリから入力されて内部メモリに蓄積される画像データに対して、その画素間の補間を演算処理するデータ処理回路であって、前記画像データに対して、前記演算処理時の処理条件により変化する内部メモリへの蓄積データ量を動的に管理し、その蓄積データ量に応じて、前記外部メモリへデータ出力をリクエストするためのデータリクエスト信号の生成を制御するデータリクエスト信号制御手段を備え、前記データリクエスト信号制御手段を、前記演算処理のために前記内部メモリからデータのリードが終了すると、直ちに前記データリクエスト信号を前記外部メモリへ発行し、前記演算処理を行う次の画素データを前記外部メモリから前記内部メモリへ読み込むように、前記外部メモリからのデータ出力を制御するよう構成したことを特徴とする。
【００３１】
また、本発明の請求項２記載のデータ処理回路は、請求項１に記載のデータ処理回路であって、データリクエスト信号制御手段を、外部から与えられるフラグの状態により、水平および垂直方向の画素間補間の演算処理を行うか否かと、前記演算処理の対象データが画像の輝度信号であるか色差信号であるかにより変化する内部メモリへの蓄積データ量とを管理するとともに、その管理状況に応じて、外部メモリへのデータリクエスト信号の出力タイミングを動的に制御するよう構成したことを特徴とする。
【００３２】
また、本発明の請求項３記載のデータ処理回路は、請求項１または請求項２に記載のデータ処理回路であって、データリクエスト信号制御手段に、内部メモリに蓄積されるデータ量をカウントするカウンタと、外部からのフラグの状態に従って、前記カウンタがカウントした前記内部メモリ内のデータ量を基に、データリクエスト信号を出力するカウンタデコーダとを設けたことを特徴とする。
【００３３】
以上により、画素間補間演算を行う際に、データリクエスト信号制御部が、内部メモリのリードアドレスと格納データ量の一致によって、内部メモリから全データの読み出しが終了したことを検出した場合に、直ちに外部メモリへデータリクエスト信号を発行することにより、外部メモリから画素間補間用の画素データを連続的に内部メモリに格納することができる。
【００３４】
また、本発明の請求項４記載のデータ処理回路は、請求項１から請求項３のいずれかに記載のデータ処理回路であって、画素間補間の演算処理によりその結果データとして得られた補間処理データを格納するためのメモリを設け、前記補間処理データ格納メモリを、その容量として、画像データの輝度信号および色差信号の１マクロブロック分を超えるデータ容量としたことを特徴とする。
【００３５】
以上により、画素間の補間処理データを格納するメモリの容量として、輝度信号および色差信号の１マクロブロック分を超えるデータ容量をもたせることにより、画素間補間の連続的な演算処理時に対しても必要かつ充分量のメモリ容量として、連続的に画素データを補間処理する場合に発生する補間処理データのメモリ上での書き潰しを防ぐことができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を示すデータ処理回路について、図面を参照しながら具体的に説明する。
【００３７】
図１は本実施の形態のデータ処理回路の構成を示すブロック図である。図１において、１は外部メモリであり、復元される前の圧縮された画素データが格納されている。この圧縮画素データに対して画素間補間演算をする。２は復元される前の圧縮画素データを外部メモリ１に対してリードライトするための外部メモリアドレス及び制御信号を生成する外部メモリ制御部である。３は外部メモリリードライトアドレスであり、４は外部メモリリードライト制御信号である。５はデータ処理回路である。６は外部メモリ１より読み出された画素データである。画素データ６は、外部メモリリードライトアドレス３及び外部メモリリードライト制御信号４に応じて、外部メモリ１から読み出される。７は画素データ６を格納するソースデータ格納メモリである。
【００３８】
矢印８は、回路外部より与えられる水平・垂直補間モードフラグであり、ソースデータ格納メモリ７に格納された画素データに対して、水平方向または垂直方向に隣接する画素間で補間処理演算を行うか否かを示す。また、矢印９は、外部より与えられるＹ／Ｃ識別フラグであり、ソースデータ格納メモリ７へ格納されるデータが、Ｙ（輝度）信号であるかＣ（色差）信号であるかを示す。矢印１０は、双方向補間フラグであり、時間的に前後（隣接）する画素データ間で双方向補間演算を行うか否かを示す。矢印１１は、外部より与えられる動きベクトルであり、演算に必要なデータが含まれている外部メモリ１内のアドレスを示している。ソースデータ格納メモリ７に格納されるデータ量は、水平・垂直補間モードフラグ８、Ｙ／Ｃ識別フラグ９、双方向補間フラグ１０及び動きベクトル１１に応じて変化する。
【００３９】
１２はソースデータ格納メモリアドレスジェネレータであり、ソースデータ格納メモリ７から画素データ６をリードライトするためのソースデータ格納メモリリードライトアドレス１３及びソースデータ格納メモリリードライト制御信号１４を生成する。画素データ６は、ソースデータ格納メモリリードライトアドレス１３及びソースデータ格納メモリリードライト制御信号１４に応じたアドレスとタイミングで、外部メモリ１からソースデータ格納メモリ７に格納される。１５はデータリクエスト信号制御部であり、９ｂｉｔカウンタ１６及びカウンタデコーダ１７から構成される。９ｂｉｔカウンタ１６は、ソースデータ格納メモリアドレスジェネレータ１２からソースデータ格納メモリ７へ出力されるソースデータ格納メモリリードライト制御信号１４上のリード制御信号のタイミングに連動してカウントアップする。そのカウンタ値１８をカウンタデコーダ１７に送付する。従って、９ｂｉｔカウンタ１６のカウンタ値１８は、ソースデータ格納メモリ７から次段の水平補間演算部２１へ読み出されたデータ量を示す。
【００４０】
カウンタデコーダ１７は、９ｂｉｔカウンタ１６のカウンタ値１８をデコードし、そのカウンタ値１８と、水平・垂直補間モードフラグ８及び双方向補間フラグ１０に応じたソースデータ格納メモリ７に格納されたデータ量とが一致した場合、つまり、ソースデータ格納メモリ７に格納された演算に必要な全データが読み出された場合に、データリクエスト信号１９を外部メモリ制御部２へ送付する。例えば、ソースデータ格納メモリ７に２５６バイトのデータが格納された場合は、２５６バイトのデータが水平補間演算部２１に出力されると直ちに、つまり、カウンタ値１８が０ｘＦＦになると直ちにデータリクエスト信号１９を外部メモリ制御部２へ送付する。
【００４１】
また、同様にソースデータ格納メモリ７に１２８バイトのデータが格納された場合は、１２８バイトのデータが水平補間演算部２１に出力されると直ちに、つまり、カウンタ値１８が０ｘ７Ｆになると直ちに、データリクエスト信号１９を外部メモリ制御部２へ送付する。
【００４２】
このように、カウンタデコーダ１７から出力されるデータリクエスト信号１９の出力タイミングを、ソースデータ格納メモリ７に格納されているデータ量に応じて動的に制御する。外部メモリ制御部２は、データリクエスト信号制御部１５からデータリクエスト信号１９を受け取ると、画素間補間演算用の次の１ＭＢ分の画素データ６を外部メモリ１からソースデータ格納メモリ７へ出力する。ソースデータ格納メモリ７に格納された画素データは、ソースデータ格納メモリアドレスジェネレータ１２から出力されるソースデータ格納メモリリードライトアドレス１３及びソースデータ格納メモリリードライト制御信号１４に応じて、読み出される。
【００４３】
２０はソースデータ格納メモリ７から読み出された入力データである。２１は水平補間演算部であり、水平・垂直補間モードフラグ８に応じて、入力データ２０に対して水平方向に隣接する画素間で水平補間演算を行う。２２は水平補間演算部２１より出力される水平補間演算結果２３から必要なデータのみを抽出するデータアライン部である。水平補間演算結果２３はデータアライン前の水平補間演算結果であり、水平・垂直補間モードフラグ８、Ｙ／Ｃ識別フラグ９及び動きベクトル１１により、水平補間演算結果２３のうち、どのデータが有効かを判断し、有効データのみを選択する。２４は水平・垂直補間モードフラグ８により垂直補間演算を行う場合に、２ライン（１ライン＝１６〜１７画素）分の水平補間演算結果２３を格納する水平補間演算結果格納メモリである。２５はデータアライン部２２から水平補間演算結果格納メモリ２４にアラインデータ（１）２８をリードライトするための水平補間演算結果格納メモリリードライトアドレス２６及び水平補間演算結果格納メモリリードライト制御信号２７を生成する水平補間演算結果格納メモリアドレスジェネレータである。
【００４４】
データアライン部２２よりデータアラインされた水平補間演算結果（アラインデータ（１））２８は、水平補間演算結果格納メモリリードライトアドレス２６及び水平補間演算結果格納メモリリードライト制御信号２７に従って、水平補間演算結果格納メモリ２４に格納される。アラインデータ（１）２８は、水平・垂直補間モードフラグ８により、垂直補間演算を行う場合のみ水平補間演算結果格納メモリ２４へ送られる。２９は垂直補間演算部であり、水平・垂直補間モードフラグ８に応じて、データアライン部２２及び水平補間演算結果格納メモリ２４より出力されるデータ３０、３１に対し、垂直方向に隣接する画素間で補間演算を行う。３０はデータアライン部２２より出力されるアラインデータ（２）である。また、３１は水平補間演算結果格納メモリ２４より出力される水平補間演算結果格納メモリ出力データである。
【００４５】
垂直補間演算部２９で垂直補間演算を行う場合、アラインデータ（２）３０の１ライン分のデータと水平補間演算結果格納メモリ出力データ３１の１ライン分のデータとの２ライン分のデータ間で、垂直補間演算を行う。垂直補間を行わない場合は、垂直補間演算部２９では、特に補間処理は実行しない。３２は垂直補間演算部２９より出力される垂直補間演算部出力データである。３３は双方向補間フラグ１０により双方向補間を行う場合に、垂直補間演算部出力データ３２を格納する水平・垂直補間演算結果格納メモリである。
【００４６】
３４は水平・垂直補間演算結果格納メモリ３３にデータをリードライトするための水平・垂直補間演算結果格納メモリリードライトアドレス３５及び水平・垂直補間演算結果格納メモリリードライト制御信号３６を生成する水平・垂直補間演算結果格納メモリアドレスジェネレータである。３７は水平・垂直補間演算結果格納メモリ３３から出力される水平・垂直補間演算結果格納メモリ出力データである。
【００４７】
３８は双方向補間演算部であり、双方向補間フラグ１０に応じて、垂直補間演算部２９から出力される垂直補間演算部出力データ３２と、水平・垂直補間演算結果格納メモリ３３より出力される時間的に前に位置する（隣接する）水平・垂直補間演算結果格納メモリ出力データ３７との間で、双方向補間演算を行う。双方向補間演算を行わない場合、双方向補間演算部３８は、特に補間処理は行わない。３９は双方向補間演算部３８より出力される双方向補間演算部出力データである。
【００４８】
４０は双方向補間演算部３８からの双方向補間演算部出力データ３９である水平・垂直・双方向補間演算結果を格納する水平・垂直・双方向補間演算結果格納メモリであり、ここでは３８４バイトのデータ容量をもつ。水平・垂直・双方向補間演算結果格納メモリ４０には、通常、３８４バイトのデータが格納される。４１は水平・垂直・双方向補間演算結果格納メモリ４０に双方向補間演算部出力データ３９をリードライトするための水平・垂直・双方向補間演算結果格納メモリリードライトアドレス４２及び水平・垂直・双方向補間演算結果格納メモリリードライト制御信号４３を生成する水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータである。水平・垂直・双方向補間演算結果格納メモリ４０に格納されたデータは、３８４バイトのデータが格納されるたびに、次段の回路へ格納データを出力する。
【００４９】
従って、９ｂｉｔカウンタ及びカウンタデコーダからなるデータリクエスト信号制御部を設け、ソースデータ格納メモリに格納されるデータ量に応じて、外部メモリへのデータリクエスト信号の出力タイミングを動的に制御することにより、水平・垂直・双方向補間演算部が１ピクチャ分データを連続処理することが可能となり、画素間補間演算処理を行うデータ処理回路の演算性能の向上および処理速度の高速化を実現することができる。
【００５０】
また、画素間補間演算結果を格納する水平・垂直・双方向補間演算結果格納メモリの容量をＹ，Ｃ信号の１ＭＢ分を超える３８４バイトの容量をもたせることにより、水平・垂直・双方向補間演算部の１ピクチャ分データを連続処理することによる画素間補間演算結果のデータ書き潰しを防ぐとともに、データ書き潰し防止のための制御回路を付加することなく、簡単な回路構成で容易に、画素間補間演算処理を行うデータ処理回路の演算性能の向上および処理速度の高速化を実現することができる。
【００５１】
【発明の効果】
以上のように本発明によれば、画素間補間演算を行う際に、データリクエスト信号制御部が、内部メモリのリードアドレスと格納データ量の一致によって、内部メモリから全データの読み出しが終了したことを検出した場合に、直ちに外部メモリへデータリクエスト信号を発行することにより、外部メモリから画素間補間用の画素データを連続的に内部メモリに格納することができる。
【００５２】
また、画素間の補間処理データを格納するメモリの容量として、輝度信号および色差信号の１マクロブロック分を超えるデータ容量をもたせることにより、画素間補間の連続的な演算処理時に対しても必要かつ充分量のメモリ容量として、連続的に画素データを補間処理する場合に発生する補間処理データのメモリ上での書き潰しを防ぐことができる。
【００５３】
以上により、画素間の補間演算処理を、連続的でかつ効率的にまた精度良く実行することができ、容易に、画素間補間演算処理を初めとするデータ処理の性能向上および高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデータ処理回路の構成を示すブロック図
【図２】従来のデータ処理回路の構成を示すブロック図
【符号の説明】
１ 外部メモリ
２ 外部メモリ制御部
３ 外部メモリリードライトアドレス
４ 外部メモリリードライト制御信号
５ データ処理回路
６ 画素データ
７ ソースデータ格納メモリ
８ 水平・垂直補間モードフラグ
９ Ｙ／Ｃ識別フラグ
１０ 双方向補間フラグ
１１ 動きベクトル
１２ ソースデータ格納メモリアドレスジェネレータ
１３ ソースデータ格納メモリリードライトアドレス
１４ ソースデータ格納メモリリードライト制御信号
１５ データリクエスト信号制御部
１６ ９ｂｉｔカウンタ
１７ カウンタデコーダ
１８ カウンタ値
１９ データリクエスト信号
２０ 入力データ
２１ 水平補間演算部
２２ データアライン部
２３ 水平補間演算結果
２４ 水平補間演算結果格納メモリ
２５ 水平補間演算結果格納メモリアドレスジェネレータ
２６ 水平補間演算結果格納メモリリードライトアドレス
２７ 水平補間演算結果格納メモリリードライト制御信号
２８ アラインデータ（１）
２９ 垂直補間演算部
３０ アラインデータ（２）
３１ 水平補間演算結果格納メモリ出力データ
３２ 垂直補間演算部出力データ
３３ 水平・垂直補間演算結果格納メモリ
３４ 水平・垂直補間演算結果格納メモリアドレスジェネレータ
３５ 水平・垂直補間演算結果格納メモリリードライトアドレス
３６ 水平・垂直補間演算結果格納メモリリードライト制御信号
３７ 水平・垂直補間演算結果格納メモリ出力データ
３８ 双方向補間演算部
３９ 双方向補間演算部出力データ
４０ 水平・垂直・双方向補間演算結果格納メモリ
４１ 水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ
４２ 水平・垂直・双方向補間演算結果格納メモリリードライトアドレス
４３ 水平・垂直・双方向補間演算結果格納メモリリードライト制御信号
４４ 外部メモリ
４５ 外部メモリ制御部
４６ 外部メモリリードライトアドレス
４７ 外部メモリリードライト制御信号
４８ 画素データ
４９ ソースデータ格納メモリ
５０ 水平・垂直補間モードフラグ
５１ Ｙ／Ｃ識別フラグ
５２ 双方向補間フラグ
５３ 動きベクトル
５４ ソースデータ格納メモリアドレスジェネレータ
５５ ソースデータ格納メモリリードライトアドレス
５６ ソースデータ格納メモリリードライト制御信号
５７ 入力データ
５８ 水平補間演算部
５９ データアライン部
６０ 水平補間演算結果
６１ 水平補間演算結果格納メモリ
６２ 水平補間演算結果格納メモリアドレスジェネレータ
６３ 水平補間演算結果格納メモリリードライトアドレス
６４ 水平補間演算結果格納メモリリードライト制御信号
６５ アラインデータ（１）
６６ 垂直補間演算部
６７ アラインデータ（２）
６８ 水平補間演算結果格納メモリ出力データ
６９ 垂直補間演算部出力データ
７０ 水平・垂直補間演算結果格納メモリ
７１ 水平・垂直補間演算結果格納メモリアドレスジェネレータ
７２ 水平・垂直補間演算結果格納メモリリードライトアドレス
７３ 水平・垂直補間演算結果格納メモリリードライト制御信号
７４ 水平・垂直補間演算結果格納メモリ出力データ
７５ 双方向補間演算部
７６ 双方向補間演算部出力データ
７７ 水平・垂直・双方向補間演算結果格納メモリ
７８ 水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ
７９ 水平・垂直・双方向補間演算結果格納メモリリードライトアドレス
８０ 水平・垂直・双方向補間演算結果格納メモリリードライト制御信号
８１ 演算結果格納終了フラグ
８２ データリクエスト信号
【発明の属する技術分野】
本発明は、情報家電製品やコンピュータなどの情報機器におけるディジタルデータに対して演算処理するデータ処理回路に関するものである。
【０００２】
【従来の技術】
近年、ＤＶＤプレーヤを初め、ＤＴＶ（ディジタルテレビ）やディジタル衛星用ＳＴＢ（セットトップボックス）等のマルチメディア分野における情報家電製品及びコンピュータの需要が急伸している。これらの製品では、蓄積メディアにデータを格納して蓄積したり、伝送網を使用して効率よくデータ送信するためにデータ圧縮伸長の国際標準方式であるＭＰＥＧ２に代表されるデータ圧縮伸長技術が利用されている。
【０００３】
このようなデータ圧縮伸長技術では、圧縮したデータから高品質のデータを復元させるために、水平方向、垂直方向に隣接する画素間あるいは時間的に前に位置する画像データ間でデータ補間演算処理等のデータ処理を行っている。こうした画素間の補間演算処理を初めとするデータ処理では、半導体の処理スピードの高速化および処理するデータ量の増大にともない、データ処理回路の高速化が求められている。
【０００４】
以上のような従来のデータ処理回路（例えば、特許文献１あるいは特許文献２を参照）について以下に説明する。
図２は従来のデータ処理回路の構成を示すブロック図である。図２において、４４は外部メモリであり、復元される前の圧縮された画素データが格納されている。この圧縮された画素データに対して画素間補間演算処理を実行する。４５は外部メモリ４４に対して、復元前の圧縮画素データをリードライトするための外部メモリリードライトアドレス４６及び制御信号４７を生成して発行する外部メモリ制御部である。４８は外部メモリ４４より読み出された画素データである。画素データ４８は、外部メモリリードライトアドレス４６及び外部メモリリードライト制御信号４７に応じて、外部メモリ４４より読み出される。４９は画素データ４８を格納するソースデータ格納メモリである。
【０００５】
矢印５０は回路外部より与えられる水平・垂直補間モードフラグであり、ソースデータ格納メモリ４９に格納された画素データに対して、水平方向または垂直方向に隣接する画素間で補間処理演算を行うか否かを示す。また、矢印５１は外部より与えられるＹ／Ｃ識別フラグであり、ソースデータ格納メモリ４９の格納データがＹ（輝度）信号であるかＣ（色差）信号であるかを示す。矢印５２は双方向補間フラグであり、時間的に前後（隣接）する画素データ間で双方向補間演算を行うか否かを示す。
【０００６】
矢印５３は、外部より与えられる動きベクトルであり、演算に必要なデータが含まれている外部メモリ４４内アドレスを示している。５４はソースデータ格納メモリアドレスジェネレータであり、ソースデータ格納メモリ４９から画素データ４８をリードライトするためのリードライトアドレス５５及び制御信号５６を生成する。５５はソースデータ格納メモリリードライトアドレスであり、５６はソースデータ格納メモリリードライト制御信号である。
【０００７】
画像データ４８は、ソースデータ格納メモリリードライトアドレス５５及びソースデータ格納メモリリードライト制御信号５６に応じて、ソースデータ格納メモリ４９に格納される。ソースデータ格納メモリ４９に格納された画素データは、ソースデータ格納メモリアドレスジェネレータ５４から出力されるソースデータ格納メモリリードライトアドレス５５及びソースデータ格納メモリリードライト制御信号５６に応じて、読み出される。５７はソースデータ格納メモリ４９から読み出された入力データである。入力データ５７に対して、画素間補間演算を行う。
【０００８】
５８は水平補間演算部であり、水平・垂直補間モードフラグ５０に応じて入力データ５７に対し水平方向に隣接する画素間で水平補間演算を行う。５９は水平補間演算部５８で実行された水平補間演算結果から必要なデータのみを抽出するデータアライン部である。データアライン部５９は、水平・垂直補間モードフラグ５０、Ｙ／Ｃ識別フラグ５１及び動きベクトル５３より、水平補間演算結果のうち、どのデータが有効かを判断し、有効データのみを抽出する。
【０００９】
６０は水平補間演算部５８より出力されるデータアライン前の水平補間演算結果である。６１は水平・垂直補間モードフラグ５０により垂直補間演算を行う場合に、２ライン（１ライン＝１６〜１７画素）分の水平補間演算結果を格納する水平補間演算結果格納メモリである。６２は、水平補間演算結果格納メモリ６１にデータをリードライトするためのメモリリードライトアドレス及びメモリリードライト制御信号を生成する水平補間演算結果格納メモリアドレスジェネレータである。６３、６４はそれぞれ水平補間演算結果格納メモリリードライトアドレス及び水平補間演算結果格納メモリリードライト制御信号である。
【００１０】
データアライン部５９によりデータアラインされた水平補間演算結果は、水平補間演算結果格納メモリリードライトアドレス６３及び水平補間演算結果格納メモリリードライト制御信号６４に従って、水平補間演算結果格納メモリ６１に格納される。６５は水平補間演算結果格納メモリ６１に格納されるアラインデータ（１）である。アラインデータ（１）６５は、水平・垂直補間モードフラグ５０により、垂直補間演算を行う場合のみ水平補間演算結果格納メモリ６１へ送られる。
【００１１】
６６は垂直補間演算部であり、水平・垂直補間モードフラグ５０に応じて、データアライン部５９及び水平補間演算結果格納メモリ６１より出力されるデータに対し、垂直方向に隣接する画素間で補間演算を行う。６７はデータアライン部５９より出力されるアラインデータ（２）である。また、６８は水平補間演算結果格納メモリ６１より出力される水平補間演算結果格納メモリ出力データである。
【００１２】
垂直補間演算を行う場合、アラインデータ（２）６７の１ライン分のデータと水平補間演算結果格納メモリ出力データ６８の１ライン分のデータの２ライン分のデータ間で垂直補間演算を行う。垂直補間を行わない場合は、垂直補間演算部６６では、特に補間処理は実行しない。６９は垂直補間演算部６６より出力される垂直補間演算部出力データである。
【００１３】
７０は双方向補間フラグ５２により双方向補間を行う場合、垂直補間演算部出力データ６９を格納する水平・垂直補間演算結果格納メモリである。７１は、水平・垂直補間演算結果格納メモリ７０にデータをリードライトするためのメモリアドレス及びメモリリードライト制御信号を生成する水平・垂直補間演算結果格納メモリアドレスジェネレータである。７２、７３は、それぞれ水平・垂直補間演算結果格納メモリリードライトアドレス及び水平・垂直補間演算結果格納メモリリードライト制御信号である。
【００１４】
７４は水平・垂直補間演算結果格納メモリ７０から出力される水平・垂直補間演算結果格納メモリ出力データである。７５は双方向補間演算部であり、双方向補間フラグ５２に応じて、垂直補間演算部６６から出力される垂直補間演算部出力データ６９と水平・垂直補間演算結果格納メモリ７０より出力される時間的に前に位置する水平・垂直補間演算結果格納メモリ出力データ７５との間で、双方向補間演算を行う。双方向補間演算を行わない場合、双方向補間演算部７５は、特に補間処理は行わない。
【００１５】
７６は双方向補間演算部７５より出力される双方向補間演算部出力データである。７７は水平・垂直・双方向補間演算結果を格納する水平・垂直・双方向補間演算結果格納メモリであり、２５６バイトのデータ容量をもつ。７８は水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータであり、水平・垂直・双方向補間演算結果格納メモリ７７に、水平・垂直・双方向補間演算結果を格納するための水平・垂直・双方向補間演算結果格納メモリリードライトアドレス７９及び水平・垂直・双方向補間演算結果格納メモリリードライト制御信号８０を生成する。
【００１６】
７９及び８０は、水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８で生成された水平・垂直・双方向補間演算結果格納メモリリードライトアドレス、及び水平・垂直・双方向補間演算結果格納メモリリードライト制御信号である。また、水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８は、Ｙ／Ｃ識別フラグ５１により水平・垂直・双方向補間演算結果格納メモリ７７に格納されるべきデータ量を算出するとともに、水平・垂直・双方向補間演算結果格納メモリ７７に格納された水平・垂直・双方向補間演算結果のデータ量をカウントし、１マクロブロック（１ＭＢ）分の全ての水平・垂直・双方向補間演算結果（最大２５６バイト）が、水平・垂直・双方向補間演算結果格納メモリ７７に格納されると、演算終了を示すフラグをソースデータ格納メモリアドレスジェネレータ５４に送付する。ここで、１ＭＢ分のデータとは、Ｙ（輝度）信号の場合は１６〜１７画素×１６〜１７画素、Ｃ（色差信号）の場合は８〜９画素×８〜９画素分のデータ量である。
【００１７】
具体的には、演算したデータがＹ（輝度）データである場合、水平・垂直・双方向補間演算結果格納メモリ７７には、常に２５６バイトのデータが格納され、Ｃ（色差）データの場合、常に１２８バイトのデータが格納される。
【００１８】
８１は水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８から出力される演算結果格納終了フラグである。演算結果格納終了フラグ８１は、演算したデータがＹ（輝度）データである場合は２５６バイト、Ｃ（色差）データの場合は１２８バイトのデータが、水平・垂直・双方向補間演算結果格納メモリ７７に格納された時、出力される。ソースデータ格納メモリアドレスジェネレータ５４は、水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８から演算結果格納終了フラグ８１を受け取ると、画素間補間演算に必要な次の画素データを外部メモリ４４より受け取るために、データリクエスト信号８２を外部メモリ制御部４５に出力する。８２はソースデータ格納メモリアドレスジェネレータ５４から外部メモリ制御部４５へ出力されるデータ要求信号を示すデータリクエスト信号である。
【００１９】
外部メモリ制御部４５は、ソースデータ格納メモリアドレスジェネレータ５４よりデータリクエスト信号８２を受け取ると、外部メモリアドレス４６及び外部メモリ制御信号４７を外部メモリ４４へ送り、画素間補間演算に必要な次データをソースデータ格納メモリ４９へ送る。ソースデータ格納メモリ４９に画素間補間演算に必要なデータが蓄積されると、水平補間演算部５８は引き続き画素間補間演算を行う。
【００２０】
以上のように構成された従来のデータ処理回路について、その動作を以下に説明する。
まず、ソースデータ格納メモリアドレスジェネレータ５４からデータリクエスト信号８２が外部メモリ制御部４５へ送られると、外部メモリ４４から画素間補間演算の対象となる画素データがソースデータ格納メモリ４９へ入力される。ソースデータ格納メモリ４９は、ダブルバッファ構成となっており、ソースデータ格納メモリ４９へ格納されるデータ量は、水平・垂直補間モードフラグ５０、Ｙ／Ｃ識別フラグ５１及び双方向補間フラグ５２の状態により変化する。
【００２１】
ソースデータ格納メモリ４９に画素データが格納されると、水平補間演算部５８は、水平・垂直補間モードフラグ５０に従って、ソースデータ格納メモリ４９より順次入力データ５７を読み出し、水平方向に隣接する画素間で補間演算を行う。水平補間演算されたデータは、データアライン部５９により、次段以降の演算で必要なデータのみ選択される。そして、次段以降の演算で必要なデータのみのアラインデータ（１）６５は、水平・垂直補間モードフラグ５０に従って垂直補間演算を行う場合、水平方向の補間演算結果１ライン分が、一旦、水平補間演算結果格納メモリ６１に格納され、連続してソースデータ格納メモリ４９から送られてくる入力データ５７の１ライン分との間で垂直補間演算を行う。
【００２２】
垂直補間演算された垂直補間演算部出力データ６９は、双方向補間フラグ５２に従って、双方向補間演算を行う場合、一旦、水平・垂直補間演算結果格納メモリ７０に格納される。そして、双方向補間演算部７５により、垂直補間演算部６６から連続的に送られてくる次の垂直補間演算部出力データ６９の出力タイミングにあわせ、水平・垂直補間演算結果格納メモリ７０からデータを読み出し、垂直補間演算部出力データ６９と水平・垂直補間演算結果格納メモリ出力データ７４との間で双方向補間演算を行う。双方向補間演算を行わない場合には、垂直補間演算部出力データ６９は、水平・垂直補間演算結果格納メモリ７０に格納されることなく、双方向補間演算部７５に送られる。双方向補間演算部７５でも、特に補間処理は実行されない。
【００２３】
双方向補間演算部７５からの双方向補間演算部出力データ（つまり水平・垂直・双方向補間演算結果）７６は、水平・垂直・双方向補間演算結果格納メモリ７７へ順次格納される。水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ７８は、Ｙ（輝度）信号の場合は２５６バイト、Ｃ（色差）信号の場合は１２８バイトの水平・垂直・双方向補間演算結果が、水平・垂直・双方向補間演算結果格納メモリ７７へ格納されると、演算結果格納終了フラグ８１をソースデータ格納メモリアドレスジェネレータ５４に出力する。
【００２４】
ソースデータ格納メモリアドレスジェネレータ５４は、演算結果格納終了フラグ８１を受け取ると、外部メモリ４４から次の画素データ１ＭＢ分をソースデータ格納メモリ４９へ出力する。つまり、演算したデータがＹ（輝度）信号の場合は２５６バイト、Ｃ（色差）データの場合は１２８バイトのデータが水平・垂直・双方向補間演算結果格納メモリ７７に格納された後、次の画素データ１ＭＢ分を外部メモリ４４からソースデータ格納メモリ４９へ出力する。水平補間演算部５８は、ソースデータ格納メモリ４９へ次の画素データが格納され終えると、水平・垂直補間モードフラグ５０に応じて水平補間演算を開始する。
【００２５】
【特許文献１】
特開昭６１−１３９８８１号公報
【００２６】
【特許文献２】
特開昭６２−２１７７６９号公報
【００２７】
【発明が解決しようとする課題】
しかしながら上記のような従来のデータ処理回路においては、画素間補間演算を行う場合、補間演算に必要な１ＭＢ分の画素データを、一旦、外部メモリ４４よりソースデータ格納メモリ４９に格納してから画素間補間演算を実行し、常に、１ＭＢ分の画素間補間演算が終了し、さらに演算結果格納メモリへ画素間補間演算結果の格納が終了した後、次の画素間補間演算に必要な画素データを外部メモリ４４から受け取るべきデータリクエスト信号を外部メモリ４４へ送付するようにしている。
【００２８】
このように、ソースデータ格納メモリ４９に格納された全データを水平・垂直・双方向補間演算部へ出力し終えているにも関わらず、常に、双方向補間演算部７５が画素間補間演算結果を水平・垂直・双方向補間演算結果格納メモリ７７へ格納し終えてから、外部メモリ４４に対して画素間補間演算に必要な次データを要求するため、水平、垂直及び双方向補間演算部は、１ＭＢ単位の間欠的な画素間補間演算処理となり、１ピクチャ分のデータに対する連続的な処理を行うことができず、画素間補間演算処理時の効率や精度等の処理性能および処理速度が低下するという問題点を有していた。
【００２９】
本発明は、上記従来の問題点を解決するもので、画素間の補間演算処理を、連続的でかつ効率的にまた精度良く実行することができ、容易に、画素間補間演算処理を初めとするデータ処理の性能向上および高速化を図ることができるデータ処理回路を提供する。
【００３０】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１記載のデータ処理回路は、外部メモリから入力されて内部メモリに蓄積される画像データに対して、その画素間の補間を演算処理するデータ処理回路であって、前記画像データに対して、前記演算処理時の処理条件により変化する内部メモリへの蓄積データ量を動的に管理し、その蓄積データ量に応じて、前記外部メモリへデータ出力をリクエストするためのデータリクエスト信号の生成を制御するデータリクエスト信号制御手段を備え、前記データリクエスト信号制御手段を、前記演算処理のために前記内部メモリからデータのリードが終了すると、直ちに前記データリクエスト信号を前記外部メモリへ発行し、前記演算処理を行う次の画素データを前記外部メモリから前記内部メモリへ読み込むように、前記外部メモリからのデータ出力を制御するよう構成したことを特徴とする。
【００３１】
また、本発明の請求項２記載のデータ処理回路は、請求項１に記載のデータ処理回路であって、データリクエスト信号制御手段を、外部から与えられるフラグの状態により、水平および垂直方向の画素間補間の演算処理を行うか否かと、前記演算処理の対象データが画像の輝度信号であるか色差信号であるかにより変化する内部メモリへの蓄積データ量とを管理するとともに、その管理状況に応じて、外部メモリへのデータリクエスト信号の出力タイミングを動的に制御するよう構成したことを特徴とする。
【００３２】
また、本発明の請求項３記載のデータ処理回路は、請求項１または請求項２に記載のデータ処理回路であって、データリクエスト信号制御手段に、内部メモリに蓄積されるデータ量をカウントするカウンタと、外部からのフラグの状態に従って、前記カウンタがカウントした前記内部メモリ内のデータ量を基に、データリクエスト信号を出力するカウンタデコーダとを設けたことを特徴とする。
【００３３】
以上により、画素間補間演算を行う際に、データリクエスト信号制御部が、内部メモリのリードアドレスと格納データ量の一致によって、内部メモリから全データの読み出しが終了したことを検出した場合に、直ちに外部メモリへデータリクエスト信号を発行することにより、外部メモリから画素間補間用の画素データを連続的に内部メモリに格納することができる。
【００３４】
また、本発明の請求項４記載のデータ処理回路は、請求項１から請求項３のいずれかに記載のデータ処理回路であって、画素間補間の演算処理によりその結果データとして得られた補間処理データを格納するためのメモリを設け、前記補間処理データ格納メモリを、その容量として、画像データの輝度信号および色差信号の１マクロブロック分を超えるデータ容量としたことを特徴とする。
【００３５】
以上により、画素間の補間処理データを格納するメモリの容量として、輝度信号および色差信号の１マクロブロック分を超えるデータ容量をもたせることにより、画素間補間の連続的な演算処理時に対しても必要かつ充分量のメモリ容量として、連続的に画素データを補間処理する場合に発生する補間処理データのメモリ上での書き潰しを防ぐことができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を示すデータ処理回路について、図面を参照しながら具体的に説明する。
【００３７】
図１は本実施の形態のデータ処理回路の構成を示すブロック図である。図１において、１は外部メモリであり、復元される前の圧縮された画素データが格納されている。この圧縮画素データに対して画素間補間演算をする。２は復元される前の圧縮画素データを外部メモリ１に対してリードライトするための外部メモリアドレス及び制御信号を生成する外部メモリ制御部である。３は外部メモリリードライトアドレスであり、４は外部メモリリードライト制御信号である。５はデータ処理回路である。６は外部メモリ１より読み出された画素データである。画素データ６は、外部メモリリードライトアドレス３及び外部メモリリードライト制御信号４に応じて、外部メモリ１から読み出される。７は画素データ６を格納するソースデータ格納メモリである。
【００３８】
矢印８は、回路外部より与えられる水平・垂直補間モードフラグであり、ソースデータ格納メモリ７に格納された画素データに対して、水平方向または垂直方向に隣接する画素間で補間処理演算を行うか否かを示す。また、矢印９は、外部より与えられるＹ／Ｃ識別フラグであり、ソースデータ格納メモリ７へ格納されるデータが、Ｙ（輝度）信号であるかＣ（色差）信号であるかを示す。矢印１０は、双方向補間フラグであり、時間的に前後（隣接）する画素データ間で双方向補間演算を行うか否かを示す。矢印１１は、外部より与えられる動きベクトルであり、演算に必要なデータが含まれている外部メモリ１内のアドレスを示している。ソースデータ格納メモリ７に格納されるデータ量は、水平・垂直補間モードフラグ８、Ｙ／Ｃ識別フラグ９、双方向補間フラグ１０及び動きベクトル１１に応じて変化する。
【００３９】
１２はソースデータ格納メモリアドレスジェネレータであり、ソースデータ格納メモリ７から画素データ６をリードライトするためのソースデータ格納メモリリードライトアドレス１３及びソースデータ格納メモリリードライト制御信号１４を生成する。画素データ６は、ソースデータ格納メモリリードライトアドレス１３及びソースデータ格納メモリリードライト制御信号１４に応じたアドレスとタイミングで、外部メモリ１からソースデータ格納メモリ７に格納される。１５はデータリクエスト信号制御部であり、９ｂｉｔカウンタ１６及びカウンタデコーダ１７から構成される。９ｂｉｔカウンタ１６は、ソースデータ格納メモリアドレスジェネレータ１２からソースデータ格納メモリ７へ出力されるソースデータ格納メモリリードライト制御信号１４上のリード制御信号のタイミングに連動してカウントアップする。そのカウンタ値１８をカウンタデコーダ１７に送付する。従って、９ｂｉｔカウンタ１６のカウンタ値１８は、ソースデータ格納メモリ７から次段の水平補間演算部２１へ読み出されたデータ量を示す。
【００４０】
カウンタデコーダ１７は、９ｂｉｔカウンタ１６のカウンタ値１８をデコードし、そのカウンタ値１８と、水平・垂直補間モードフラグ８及び双方向補間フラグ１０に応じたソースデータ格納メモリ７に格納されたデータ量とが一致した場合、つまり、ソースデータ格納メモリ７に格納された演算に必要な全データが読み出された場合に、データリクエスト信号１９を外部メモリ制御部２へ送付する。例えば、ソースデータ格納メモリ７に２５６バイトのデータが格納された場合は、２５６バイトのデータが水平補間演算部２１に出力されると直ちに、つまり、カウンタ値１８が０ｘＦＦになると直ちにデータリクエスト信号１９を外部メモリ制御部２へ送付する。
【００４１】
また、同様にソースデータ格納メモリ７に１２８バイトのデータが格納された場合は、１２８バイトのデータが水平補間演算部２１に出力されると直ちに、つまり、カウンタ値１８が０ｘ７Ｆになると直ちに、データリクエスト信号１９を外部メモリ制御部２へ送付する。
【００４２】
このように、カウンタデコーダ１７から出力されるデータリクエスト信号１９の出力タイミングを、ソースデータ格納メモリ７に格納されているデータ量に応じて動的に制御する。外部メモリ制御部２は、データリクエスト信号制御部１５からデータリクエスト信号１９を受け取ると、画素間補間演算用の次の１ＭＢ分の画素データ６を外部メモリ１からソースデータ格納メモリ７へ出力する。ソースデータ格納メモリ７に格納された画素データは、ソースデータ格納メモリアドレスジェネレータ１２から出力されるソースデータ格納メモリリードライトアドレス１３及びソースデータ格納メモリリードライト制御信号１４に応じて、読み出される。
【００４３】
２０はソースデータ格納メモリ７から読み出された入力データである。２１は水平補間演算部であり、水平・垂直補間モードフラグ８に応じて、入力データ２０に対して水平方向に隣接する画素間で水平補間演算を行う。２２は水平補間演算部２１より出力される水平補間演算結果２３から必要なデータのみを抽出するデータアライン部である。水平補間演算結果２３はデータアライン前の水平補間演算結果であり、水平・垂直補間モードフラグ８、Ｙ／Ｃ識別フラグ９及び動きベクトル１１により、水平補間演算結果２３のうち、どのデータが有効かを判断し、有効データのみを選択する。２４は水平・垂直補間モードフラグ８により垂直補間演算を行う場合に、２ライン（１ライン＝１６〜１７画素）分の水平補間演算結果２３を格納する水平補間演算結果格納メモリである。２５はデータアライン部２２から水平補間演算結果格納メモリ２４にアラインデータ（１）２８をリードライトするための水平補間演算結果格納メモリリードライトアドレス２６及び水平補間演算結果格納メモリリードライト制御信号２７を生成する水平補間演算結果格納メモリアドレスジェネレータである。
【００４４】
データアライン部２２よりデータアラインされた水平補間演算結果（アラインデータ（１））２８は、水平補間演算結果格納メモリリードライトアドレス２６及び水平補間演算結果格納メモリリードライト制御信号２７に従って、水平補間演算結果格納メモリ２４に格納される。アラインデータ（１）２８は、水平・垂直補間モードフラグ８により、垂直補間演算を行う場合のみ水平補間演算結果格納メモリ２４へ送られる。２９は垂直補間演算部であり、水平・垂直補間モードフラグ８に応じて、データアライン部２２及び水平補間演算結果格納メモリ２４より出力されるデータ３０、３１に対し、垂直方向に隣接する画素間で補間演算を行う。３０はデータアライン部２２より出力されるアラインデータ（２）である。また、３１は水平補間演算結果格納メモリ２４より出力される水平補間演算結果格納メモリ出力データである。
【００４５】
垂直補間演算部２９で垂直補間演算を行う場合、アラインデータ（２）３０の１ライン分のデータと水平補間演算結果格納メモリ出力データ３１の１ライン分のデータとの２ライン分のデータ間で、垂直補間演算を行う。垂直補間を行わない場合は、垂直補間演算部２９では、特に補間処理は実行しない。３２は垂直補間演算部２９より出力される垂直補間演算部出力データである。３３は双方向補間フラグ１０により双方向補間を行う場合に、垂直補間演算部出力データ３２を格納する水平・垂直補間演算結果格納メモリである。
【００４６】
３４は水平・垂直補間演算結果格納メモリ３３にデータをリードライトするための水平・垂直補間演算結果格納メモリリードライトアドレス３５及び水平・垂直補間演算結果格納メモリリードライト制御信号３６を生成する水平・垂直補間演算結果格納メモリアドレスジェネレータである。３７は水平・垂直補間演算結果格納メモリ３３から出力される水平・垂直補間演算結果格納メモリ出力データである。
【００４７】
３８は双方向補間演算部であり、双方向補間フラグ１０に応じて、垂直補間演算部２９から出力される垂直補間演算部出力データ３２と、水平・垂直補間演算結果格納メモリ３３より出力される時間的に前に位置する（隣接する）水平・垂直補間演算結果格納メモリ出力データ３７との間で、双方向補間演算を行う。双方向補間演算を行わない場合、双方向補間演算部３８は、特に補間処理は行わない。３９は双方向補間演算部３８より出力される双方向補間演算部出力データである。
【００４８】
４０は双方向補間演算部３８からの双方向補間演算部出力データ３９である水平・垂直・双方向補間演算結果を格納する水平・垂直・双方向補間演算結果格納メモリであり、ここでは３８４バイトのデータ容量をもつ。水平・垂直・双方向補間演算結果格納メモリ４０には、通常、３８４バイトのデータが格納される。４１は水平・垂直・双方向補間演算結果格納メモリ４０に双方向補間演算部出力データ３９をリードライトするための水平・垂直・双方向補間演算結果格納メモリリードライトアドレス４２及び水平・垂直・双方向補間演算結果格納メモリリードライト制御信号４３を生成する水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータである。水平・垂直・双方向補間演算結果格納メモリ４０に格納されたデータは、３８４バイトのデータが格納されるたびに、次段の回路へ格納データを出力する。
【００４９】
従って、９ｂｉｔカウンタ及びカウンタデコーダからなるデータリクエスト信号制御部を設け、ソースデータ格納メモリに格納されるデータ量に応じて、外部メモリへのデータリクエスト信号の出力タイミングを動的に制御することにより、水平・垂直・双方向補間演算部が１ピクチャ分データを連続処理することが可能となり、画素間補間演算処理を行うデータ処理回路の演算性能の向上および処理速度の高速化を実現することができる。
【００５０】
また、画素間補間演算結果を格納する水平・垂直・双方向補間演算結果格納メモリの容量をＹ，Ｃ信号の１ＭＢ分を超える３８４バイトの容量をもたせることにより、水平・垂直・双方向補間演算部の１ピクチャ分データを連続処理することによる画素間補間演算結果のデータ書き潰しを防ぐとともに、データ書き潰し防止のための制御回路を付加することなく、簡単な回路構成で容易に、画素間補間演算処理を行うデータ処理回路の演算性能の向上および処理速度の高速化を実現することができる。
【００５１】
【発明の効果】
以上のように本発明によれば、画素間補間演算を行う際に、データリクエスト信号制御部が、内部メモリのリードアドレスと格納データ量の一致によって、内部メモリから全データの読み出しが終了したことを検出した場合に、直ちに外部メモリへデータリクエスト信号を発行することにより、外部メモリから画素間補間用の画素データを連続的に内部メモリに格納することができる。
【００５２】
また、画素間の補間処理データを格納するメモリの容量として、輝度信号および色差信号の１マクロブロック分を超えるデータ容量をもたせることにより、画素間補間の連続的な演算処理時に対しても必要かつ充分量のメモリ容量として、連続的に画素データを補間処理する場合に発生する補間処理データのメモリ上での書き潰しを防ぐことができる。
【００５３】
以上により、画素間の補間演算処理を、連続的でかつ効率的にまた精度良く実行することができ、容易に、画素間補間演算処理を初めとするデータ処理の性能向上および高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデータ処理回路の構成を示すブロック図
【図２】従来のデータ処理回路の構成を示すブロック図
【符号の説明】
１ 外部メモリ
２ 外部メモリ制御部
３ 外部メモリリードライトアドレス
４ 外部メモリリードライト制御信号
５ データ処理回路
６ 画素データ
７ ソースデータ格納メモリ
８ 水平・垂直補間モードフラグ
９ Ｙ／Ｃ識別フラグ
１０ 双方向補間フラグ
１１ 動きベクトル
１２ ソースデータ格納メモリアドレスジェネレータ
１３ ソースデータ格納メモリリードライトアドレス
１４ ソースデータ格納メモリリードライト制御信号
１５ データリクエスト信号制御部
１６ ９ｂｉｔカウンタ
１７ カウンタデコーダ
１８ カウンタ値
１９ データリクエスト信号
２０ 入力データ
２１ 水平補間演算部
２２ データアライン部
２３ 水平補間演算結果
２４ 水平補間演算結果格納メモリ
２５ 水平補間演算結果格納メモリアドレスジェネレータ
２６ 水平補間演算結果格納メモリリードライトアドレス
２７ 水平補間演算結果格納メモリリードライト制御信号
２８ アラインデータ（１）
２９ 垂直補間演算部
３０ アラインデータ（２）
３１ 水平補間演算結果格納メモリ出力データ
３２ 垂直補間演算部出力データ
３３ 水平・垂直補間演算結果格納メモリ
３４ 水平・垂直補間演算結果格納メモリアドレスジェネレータ
３５ 水平・垂直補間演算結果格納メモリリードライトアドレス
３６ 水平・垂直補間演算結果格納メモリリードライト制御信号
３７ 水平・垂直補間演算結果格納メモリ出力データ
３８ 双方向補間演算部
３９ 双方向補間演算部出力データ
４０ 水平・垂直・双方向補間演算結果格納メモリ
４１ 水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ
４２ 水平・垂直・双方向補間演算結果格納メモリリードライトアドレス
４３ 水平・垂直・双方向補間演算結果格納メモリリードライト制御信号
４４ 外部メモリ
４５ 外部メモリ制御部
４６ 外部メモリリードライトアドレス
４７ 外部メモリリードライト制御信号
４８ 画素データ
４９ ソースデータ格納メモリ
５０ 水平・垂直補間モードフラグ
５１ Ｙ／Ｃ識別フラグ
５２ 双方向補間フラグ
５３ 動きベクトル
５４ ソースデータ格納メモリアドレスジェネレータ
５５ ソースデータ格納メモリリードライトアドレス
５６ ソースデータ格納メモリリードライト制御信号
５７ 入力データ
５８ 水平補間演算部
５９ データアライン部
６０ 水平補間演算結果
６１ 水平補間演算結果格納メモリ
６２ 水平補間演算結果格納メモリアドレスジェネレータ
６３ 水平補間演算結果格納メモリリードライトアドレス
６４ 水平補間演算結果格納メモリリードライト制御信号
６５ アラインデータ（１）
６６ 垂直補間演算部
６７ アラインデータ（２）
６８ 水平補間演算結果格納メモリ出力データ
６９ 垂直補間演算部出力データ
７０ 水平・垂直補間演算結果格納メモリ
７１ 水平・垂直補間演算結果格納メモリアドレスジェネレータ
７２ 水平・垂直補間演算結果格納メモリリードライトアドレス
７３ 水平・垂直補間演算結果格納メモリリードライト制御信号
７４ 水平・垂直補間演算結果格納メモリ出力データ
７５ 双方向補間演算部
７６ 双方向補間演算部出力データ
７７ 水平・垂直・双方向補間演算結果格納メモリ
７８ 水平・垂直・双方向補間演算結果格納メモリアドレスジェネレータ
７９ 水平・垂直・双方向補間演算結果格納メモリリードライトアドレス
８０ 水平・垂直・双方向補間演算結果格納メモリリードライト制御信号
８１ 演算結果格納終了フラグ
８２ データリクエスト信号
Claims (4)
- 外部メモリから入力されて内部メモリに蓄積される画像データに対して、その画素間の補間を演算処理するデータ処理回路であって、前記画像データに対して、前記演算処理時の処理条件により変化する内部メモリへの蓄積データ量を動的に管理し、その蓄積データ量に応じて、前記外部メモリへデータ出力をリクエストするためのデータリクエスト信号の生成を制御するデータリクエスト信号制御手段を備え、前記データリクエスト信号制御手段を、前記演算処理のために前記内部メモリからデータのリードが終了すると、直ちに前記データリクエスト信号を前記外部メモリへ発行し、前記演算処理を行う次の画素データを前記外部メモリから前記内部メモリへ読み込むように、前記外部メモリからのデータ出力を制御するよう構成したことを特徴とするデータ処理回路。
- データリクエスト信号制御手段を、外部から与えられるフラグの状態により、水平および垂直方向の画素間補間の演算処理を行うか否かと、前記演算処理の対象データが画像の輝度信号であるか色差信号であるかにより変化する内部メモリへの蓄積データ量とを管理するとともに、その管理状況に応じて、外部メモリへのデータリクエスト信号の出力タイミングを動的に制御するよう構成したことを特徴とする請求項１に記載のデータ処理回路。
- データリクエスト信号制御手段に、内部メモリに蓄積されるデータ量をカウントするカウンタと、外部からのフラグの状態に従って、前記カウンタがカウントした前記内部メモリ内のデータ量を基に、データリクエスト信号を出力するカウンタデコーダとを設けたことを特徴とする請求項１または請求項２に記載のデータ処理回路。
- 請求項１から請求項３のいずれかに記載のデータ処理回路であって、画素間補間の演算処理によりその結果データとして得られた補間処理データを格納するためのメモリを設け、前記補間処理データ格納メモリを、その容量として、画像データの輝度信号および色差信号の１マクロブロック分を超えるデータ容量としたことを特徴とするデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003046641A JP2004260363A (ja) | 2003-02-25 | 2003-02-25 | データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003046641A JP2004260363A (ja) | 2003-02-25 | 2003-02-25 | データ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004260363A true JP2004260363A (ja) | 2004-09-16 |
Family
ID=33113090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003046641A Pending JP2004260363A (ja) | 2003-02-25 | 2003-02-25 | データ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004260363A (ja) |
-
2003
- 2003-02-25 JP JP2003046641A patent/JP2004260363A/ja active Pending
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