JP2003199103A

JP2003199103A - 画素間補間演算回路

Info

Publication number: JP2003199103A
Application number: JP2001400122A
Authority: JP
Inventors: Hideki Ishii; 秀樹石井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-12-28
Filing date: 2001-12-28
Publication date: 2003-07-11

Abstract

(57)【要約】【課題】水平・垂直・双方向補間演算結果を内部メモ
リ上で書き潰すことなく、かつ容易に画素間補間演算を
連続して行う。【解決手段】ソースデータ格納メモリ７へ格納される
データ量をカウントする９bitカウンタ１５とカウンタ
デコーダ１６から構成されるデータリクエスト信号制御
部１４を設けることにより、ソースデータ格納メモリ７
のリードアドレスとソースデータ格納メモリ７に格納さ
れるデータ量を示す９bitカウンタ１５のカウンタ値１
７が一致した場合、すなわち、ソースデータ格納メモリ
７から全データの読み出しが終了すると直に、外部メモ
リ１へデータリクエスト信号１８を発行することが可能
となり、１ＭＢを超えるデータ量の画素データに対し連
続的に画素間補間演算を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＶＤプレーヤ、
ＤＶＤーＲＯＭ、ディジタル衛星放送用セットトップボ
ックス（ＳＴＢ）や受信装置のような情報家電やコンピ
ュータに於いて圧縮されたデータを伸長するデコード回
路内部における画素間補間演算回路に関するものであ
る。

【０００２】

【従来の技術】近年、ＤＶＤプレーヤを初め、ＤＶＤー
ＲＯＭやディジタルテレビ用受信機やＳＴＢ等マルチメ
ディア分野に於ける情報家電及びコンピュータの需要が
急伸している。これらの製品では、蓄積メディアにデー
タを格納したり、電送網を使用して効率よくデータ送信
するためにデータ圧縮伸長の国際標準方式であるＭＰＥ
Ｇ２に代表されるデータ圧縮伸長技術が利用されてい
る。

【０００３】データ圧縮伸長技術では、圧縮したデータ
から高品質のデータを復元させるために水平方向または
垂直方向に隣接する画素間で補間処理を行っている。こ
うした画素間補間演算では、半導体の処理スピードの高
速化、処理するデータ量の増大にともない画素間補間演
算回路の高速化が求められている。

【０００４】以下に従来の画素間補間演算回路について
説明する。図２は、従来の画素間補間演算回路のブロッ
ク図である。図中３２は外部メモリであり、復元される
前の圧縮された画素データが格納されている。画素間補
間演算回路３６は、この圧縮されたデータに対して画素
間補間演算をする。３３は、復元される前の圧縮された
画素データを外部メモリ３２にリードライトする為の外
部メモリリードライトアドレス３４及び外部メモリリー
ドライト制御信号３５を生成する外部メモリ制御部であ
る。

【０００５】３７は外部メモリ３２より読み出された画
素データで、画素データ３７は、ソースデータ格納メモ
リリードライトアドレス３４及び外部メモリリードライ
ト制御信号３５に応じて、外部メモリ３２より読み出さ
れる。３８は画素データ３７を格納するソースデータ格
納メモリで、２８９バイトのデータ容量をもつ。

【０００６】３９は、回路外部より与えられる水平・垂
直補間モードフラグであり、ソースデータ格納メモリ３
８に格納された画素データに対して、水平方向または垂
直方向に隣接する画素間で補間処理演算を行うか否かを
示す。

【０００７】また、４０は、外部より与えられるＹ／Ｃ
識別フラグであり、ソースデータ格納メモリ３８へ格納
データが、Ｙ（輝度）信号であるかＣ（色差）信号であ
るかを示す。４１は、双方向補間フラグであり、時間的
に前後（隣接）する画像データ間で双方向補間演算を行
うか否かを示す。

【０００８】４２は、ソースデータ格納メモリアドレス
ジェネレータであり、ソースデータ格納メモリ３８から
画素データ３７をリードライトする為のソースデータ格
納メモリリードライトアドレス４３及びソースデータ格
納メモリリードライト制御信号４４を生成する。画素デ
ータ３７は、ソースデータ格納メモリリードライトアド
レス４３及びソースデータ格納メモリリードライト制御
信号４４に応じて、ソースデータ格納メモリ３８に格納
される。

【０００９】ソースデータ格納メモリ３８に格納された
画素データは、ソースデータ格納メモリリードライトア
ドレス４３及びソースデータ格納メモリリードライト制
御信号４４に応じて読み出される。４５は、ソースデー
タ格納メモリ３８から読み出された入力データである。
入力データ４５に対し、水平方向または垂直方向の画素
間補間演算を行う。

【００１０】４６は、水平・垂直・双方向補間演算部で
あり、水平・垂直補間演算フラグ３９及び双方向補間演
算フラグ４１に応じて、水平、垂直及び双方向補間演算
を行う。４７は、水平・垂直方向に隣接する画素間で補
間演算を行う場合に、２ライン（１ライン＝１６〜１７
画素）分の水平補間演算結果を格納する水平方向補間演
算結果格納メモリである。水平方向補間演算結果格納メ
モリ４７に格納される２ライン分のデータ間で必要に応
じて垂直補間演算を行う。

【００１１】４８は、水平方向補間演算結果格納メモリ
４７にデータをリードライトする為の水平方向補間演算
結果格納メモリリードライトアドレス４９及び水平方向
補間演算結果格納メモリ制御信号５０を生成する水平方
向補間演算結果格納メモリアドレスジェネレータであ
る。５１は、水平補間演算結果データである。

【００１２】５２は、水平・垂直・双方向補間演算結果
を格納する水平・垂直・双方向補間演算結果格納メモリ
であり、２５６バイトのデータ容量をもつ。水平・垂直
・双方向補間演算部４６は、水平・垂直方向補間演算し
た画素データを一旦、水平・垂直・双方向補間演算結果
格納メモリ５２に格納する。

【００１３】双方向補間モードフラグ４１により双方向
補間を行う場合、水平・垂直・双方向補間演算結果格納
メモリ５２に格納された時間的に前に位置する水平・垂
直方向補間演算結果を読み出し、水平・垂直・双方向補
間演算部４６に入力される。そして、再度、ソースデー
タ格納メモリ３８から読み出された時間的に後に位置す
るデータとの間で双方向補間演算を行う。水平・垂直・
双方向補間演算部４６で双方向補間演算された結果は、
再度、水平・垂直・双方向補間演算結果格納メモリ５２
に格納される。５３は、双方向補間演算結果データであ
る。

【００１４】５４は、水平・垂直・双方向補間演算結果
格納メモリアドレスジェネレータであり、水平・垂直・
双方向補間演算結果格納メモリ５２に水平・垂直・双方
向補間演算結果を格納する為の水平・垂直・双方向補間
演算結果格納メモリリードライトアドレス５５及び水平
・垂直・双方向補間演算結果格納メモリリードライト制
御信号５６を生成する。

【００１５】また、水平・垂直・双方向補間演算結果格
納メモリアドレスジェネレータ５４は、水平・垂直・双
方向補間演算結果格納メモリ５２に格納された水平・垂
直・双方向補間演算結果のデータ量をカウントし、１Ｍ
Ｂ分の全ての水平・垂直・双方向補間演算結果（２５６
バイト）が、水平・垂直・双方向補間演算結果格納メモ
リ５２に格納されると、演算終了を示すフラグをソース
データ格納メモリアドレスジェネレータ４２に送付す
る。５７は、水平・垂直・双方向補間演算結果格納メモ
リアドレスジェネレータ５４から出力される演算結果格
納終了フラグである。

【００１６】５８は、水平・垂直・双方向補間演算結果
格納メモリ５２から出力される水平・垂直・双方向補間
演算結果データである。ソースデータ格納メモリアドレ
スジェネレータ４２は、水平・垂直・双方向補間演算結
果格納メモリアドレスジェネレータ５４から演算結果格
納終了フラグ５７を受け取ると、画素間補間演算に必要
な次の画素データを外部メモリ３２より受け取るため
に、データ要求信号を外部メモリ制御部３３に出力す
る。５９は、ソースデータ格納メモリアドレスジェネレ
ータ５４より出力される外部メモリ３２へのデータリク
エスト信号である。

【００１７】外部メモリ制御部３３は、ソースデータ格
納メモリアドレスジェネレータ４２よりデータリクエス
ト信号５９を受け取ると外部メモリアドレス３４及び外
部メモリ制御信号３５を外部メモリ３２へ送り、画素間
補間演算に必要な次データをソースデータ格納メモリ３
８へ送る。水平・垂直・双方向補間演算部４６は、ソー
スデータ格納メモリ３８に画素間補間演算に必要なデー
タが蓄積されると、画素間補間演算を行う。

【００１８】上記のように構成された従来の画素間補間
演算回路の動作について説明する。まず、ソースデータ
格納メモリアドレスジェネレータ４２からデータリクエ
スト信号５９が外部メモリ制御部３３へ送られると、外
部メモリ３２から画素間補間演算を行う画素データがソ
ースデータ格納メモリ３８へ入力される。

【００１９】ソースデータ格納メモリ３８は、２８９バ
イトの容量をもち、ダブルバッファ構成となっている。
ソースデータ格納メモリ３８へ格納されるデータ量は、
水平・垂直補間モードフラグ３９、Ｙ／Ｃ識別フラグ４
０及び双方向補間モードフラグ４１により変化する。水
平・垂直・双方向補間演算部４６は、ソースデータ格納
メモリ３８より順次入力データ４５を読み出し、画素間
補間演算を行う。水平・垂直補間モードフラグ３９によ
り垂直補間演算を行う場合、水平方向補間演算結果１ラ
イン分を一旦、水平方向補間演算結果格納メモリ４７に
格納し、連続してソースデータ格納メモリ３８から送ら
れてくる入力データ４５の１ライン分との間で垂直補間
演算を行う。

【００２０】水平・垂直・双方向補間演算結果は、水平
・垂直・双方向補間演算結果格納メモリ５２へ順次格納
される。水平・垂直・双方向補間演算結果格納メモリア
ドレスジェネレータ４８は、Ｙ（輝度）信号の場合、２
５６バイト、Ｃ（色差）信号の場合、１２８バイトの水
平・垂直・双方向補間演算結果が水平・垂直・双方向補
間演算結果格納メモリ５２へ格納されると、演算結果格
納終了フラグ５７をソースデータ格納メモリアドレスジ
ェネレータ４２に出力する。

【００２１】ソースデータ格納メモリアドレスジェネレ
ータ４２は、演算結果格納終了フラグ５７を受け取る
と、次の画素データ１ＭＢ分を外部メモリ３２からソー
スデータ格納メモリ３８へ出力する。水平・垂直・双方
向補間演算部４６は、ソースデータ格納メモリ３８へ次
の画素データが格納され終えると、水平・垂直・双方向
補間演算を開始する。

【００２２】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、画素間補間演算を行う場合、補間演算に必
要な１ＭＢ（マクロブロック）分の画素データを一旦、
外部メモリよりソースデータ格納メモリに格納してから
画素間補間演算を実施し、１ＭＢ分の画素間補間演算が
終了し、演算結果格納メモリへ画素間補間演算結果の格
納が終了してから次の画素間補間演算に必要なデータを
外部メモリから受け取るべきデータリクエスト信号を外
部メモリへ送付する。ここで、１ＭＢ分のデータとは、
Ｙ（輝度）信号の場合、１６〜１７画素ｘ１６〜１７画
素、Ｃ（色差信号）の場合、８〜９画素ｘ８〜９画素分
のデータ量である。

【００２３】このように、ソースデータ格納メモリに格
納された全データを水平・垂直・双方向補間演算部へ出
力し終えているにも関わらず、水平・垂直・双方向補間
演算部が画素間補間演算結果を水平・垂直・双方向補間
演算結果格納メモリへ格納し終えてから外部メモリへ画
素間補間演算に必要な次データを外部メモリへ要求する
ため、水平・垂直・双方向補間演算部は、１ＭＢ単位の
間欠的な画素間補間演算処理となり、１ピクチャ分のデ
ータに対する連続的な処理を行えず、画素間補間演算処
理性能が低下するという課題を有していた。

【００２４】本発明は、上記従来の課題を解決するもの
であり、高速に画素間補間演算処理することが出来る画
素間補間演算回路を得ることを目的とする。

【００２５】

【課題を解決するための手段】この目的を達成するため
に本発明は、水平・垂直補間モードフラグ、Ｙ／Ｃ識別
フラグ及び双方向補間モードフラグに応じてソースデー
タ格納メモリへ格納されるデータ量をカウントし、必要
データ量がソースデータ格納メモリからリードし終える
と、外部メモリを制御する外部メモリ制御部へデータリ
クエスト信号を出力するデータリクエスト信号制御部を
具備している。

【００２６】また、本発明は、ソースデータ格納メモリ
へ格納されるデータ量をカウントするカウンタと、この
カウンタのカウンタ値をデコードするとともに、ソース
データ格納メモリのリードアドレスと前記カウンタ値が
一致した場合、外部メモリ制御部へデータリクエスト信
号を生成するカウンタデコーダから構成されるデータリ
クエスト信号制御部を有している。

【００２７】上記のように構成された本発明は、内部メ
モリのデータ格納量に応じて、データリクエスト信号の
発行タイミングを制御することにより高速に画素間補間
演算を実行することができる。

【００２８】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を参照しながら説明する。図１は本実施の形
態である画素間補間演算回路のブロック図である。

【００２９】図１において、１は、復元される前の圧縮
された画素データを格納する外部メモリで、画素間補間
演算回路５は、この圧縮されたデータに対して画素間補
間演算をする。

【００３０】２は、復元される前の圧縮された画素デー
タを外部メモリ１にリードライトする為の外部メモリリ
ードライトアドレス４及び外部メモリリードライト制御
信号５を生成する外部メモリ制御部である。

【００３１】６は、外部メモリ１より読み出された画素
データである。画素データ６は、外部メモリリードライ
トアドレス３及び外部メモリリードライト制御信号４に
応じて、外部メモリ１より読み出される。

【００３２】７は、画素データ６を格納するソースデー
タ格納メモリであり、２８９バイトのデータ容量をも
つ。８は、回路外部より与えられる水平・垂直補間モー
ドフラグであり、ソースデータ格納メモリ７に格納され
た画素データに対して、水平方向または垂直方向に隣接
する画素間で補間処理演算を行うか否かを示す。

【００３３】また、９は、外部より与えられるＹ／Ｃ識
別フラグであり、ソースデータ格納メモリ７へ格納され
るデータが、Ｙ（輝度）信号であるかＣ（色差）信号で
あるかを示す。

【００３４】１０は、双方向補間フラグであり、時間的
に前後（隣接）する画像データ間で双方向補間演算を行
うか否かを示す。ソースデータ格納メモリ７に格納され
るデータ量は、水平・垂直補間モードフラグ８、Ｙ／Ｃ
識別フラグ９及び双方向補間フラグ１０に応じて変化す
る。

【００３５】１１は、ソースデータ格納メモリアドレス
ジェネレータであり、ソースデータ格納メモリ７から画
素データ６をリードライトする為のソースデータ格納メ
モリリードライトアドレス１２及びソースデータ格納メ
モリリードライト制御信号１３を生成する。画像データ
６は、ソースデータ格納メモリリードライトアドレス１
２及びソースデータ格納メモリリードライト制御信号１
３に応じて、ソースデータ格納メモリ７に格納される。

【００３６】１４は、データリクエスト信号制御部であ
り、９bitカウンタ１５及びカウンタデコーダ１６から
構成される。９bitカウンタ１５は、ソースデータ格納
メモリリードライト制御信号１３に連動してカウントア
ップし、カウント値１７をカウンタデコーダ１６に送付
する。この時、ソースデータ格納メモリ７のライト制御
信号に連動してカウントアップする。

【００３７】カウンタデコーダ１６は、９bitカウンタ
１５のカウンタ値１７をデコードし、水平・垂直補間モ
ードフラグ８及び双方向補間モードフラグ１０に応じた
ソースデータ格納メモリ７に格納されたデータ量とカウ
ンタ値１７が一致した場合、データリクエスト信号１８
を外部メモリ制御部２へ送付する。

【００３８】外部メモリ制御部２は、データリクエスト
信号１８を受け取ると、次の画素間補間演算用１ＭＢ分
の画素データを外部メモリ１からソースデータ格納メモ
リ７へ出力する。ソースデータ格納メモリ７に格納され
た画素データは、ソースデータ格納メモリアドレスジェ
ネレータ１１から出力されるソースデータ格納メモリリ
ードライトアドレス１２及びソースデータ格納メモリリ
ードライト制御信号１３に応じて、読み出される。

【００３９】１９は、ソースデータ格納メモリ７から読
み出された入力データである。２０は、水平・垂直・双
方向補間演算部であり、水平・垂直補間演算フラグ８及
び双方向補間演算フラグ１０に応じて、入力データ１９
に対し、水平、垂直及び双方向補間演算を行う。

【００４０】２１は、垂直方向に隣接する画素間で補間
演算を行う場合に、２ライン（１ライン＝１６〜１７画
素）分の水平補間演算結果を格納する水平方向補間演算
結果格納メモリである。垂直補間演算を行う場合に、水
平方向補間演算結果格納メモリ２１に格納される２ライ
ン分のデータ間で垂直補間演算を行う。

【００４１】２２は、水平方向補間演算結果格納メモリ
２１にデータをリードライトする為の水平方向補間演算
結果格納メモリリードライトアドレス２３及び水平方向
補間演算結果格納メモリリードライト制御信号２４を生
成する水平方向補間演算結果格納メモリアドレスジェネ
レータである。

【００４２】２５は、水平補間演算結果データである。
２６は、水平・垂直・双方向補間演算結果を格納する水
平・垂直・双方向補間演算結果格納メモリで、３８４バ
イトのデータ容量をもつ。水平・垂直・双方向補間演算
結果格納メモリ２６には、通常、３８４バイトのデータ
が格納される。

【００４３】水平・垂直・双方向補間演算部２０は、水
平・垂直方向補間演算した画素データを一旦、水平・垂
直・双方向補間演算結果格納メモリ２６に格納する。双
方向補間モードフラグ１０により双方向補間を行う場
合、水平・垂直・双方向補間演算結果格納メモリ２６に
格納された時間的に前に位置する水平・垂直方向補間演
算結果を読み出し、水平・垂直・双方向補間演算部２０
に入力する。そして、再度、ソースデータ格納メモリ７
から読み出された時間的に後に位置するデータとの間で
双方向補間演算を行う。水平・垂直・双方向補間演算部
２０で双方向補間演算された結果は、再度、水平・垂直
・双方向補間演算結果格納メモリ２６に格納される。

【００４４】２７は、双方向補間演算結果データであ
る。２８は、水平・垂直・双方向補間演算結果格納メモ
リアドレスジェネレータであり、水平・垂直・双方向補
間演算結果格納メモリ２６に水平・垂直・双方向補間演
算結果を順次格納する為の水平・垂直・双方向補間演算
結果格納メモリリードライトアドレス２９及び水平・垂
直双方向補間演算結果格納メモリリードライト制御信号
３０を生成する。

【００４５】水平・垂直・双方向補間演算結果格納メモ
リ２６に格納されたデータは、３８４バイトのデータが
格納されるたびに、次段の回路へ格納データを出力す
る。３１は、水平・垂直・双方向補間演算結果データで
ある。

【００４６】以上のように本実施の形態によれば、デー
タリクエスト信号制御部を設け、ソースデータ格納メモ
リに格納されるデータ量に応じて外部メモリへのデータ
リクエスト信号出力タイミングを制御することにより水
平・垂直・双方向補間演算部が１ピクチャ分データを連
続処理することが可能となり、画素間補間演算回路の演
算性能の向上、高速化を実現できる。

【００４７】また、画素間補間演算結果を格納する水平
・垂直・双方向補間演算格納メモリの容量をＹ，Ｃ信号
の１ＭＢ分である３８４バイトの容量をもたせること
で、水平・垂直・双方向補間演算部の１ピクチャ分デー
タを連続処理することによる画素間補間演算結果のデー
タ書き潰しを防ぐとともに、データ書き潰し防止のため
の制御回路を付加することなく、容易に画素間補間回路
の演算性能の向上、高速化を実現できる。

【００４８】

【発明の効果】以上のように本発明は、画素間補間デー
タを格納するメモリに蓄積されたデータ量に応じてデー
タリクエスト信号の生成、発行タイミングを制御するカ
ウンタとカウンタ値をデコードするデコーダから構成さ
れるデータリクエスト信号制御部を設けることにより、
外部メモリより画素間補間データを連続的に効率よく内
部メモリに格納することが可能となる。

【００４９】また、画素間補間演算結果を格納する内部
メモリの容量を、所定のデータ容量とすることにより、
画素間補間演算回路が連続的に画素データを補間処理す
ることで発生する補間処理データを格納するメモリ上で
のデータの書き潰しを防ぐことができる。

【００５０】この結果、本発明によれば、外部メモリか
ら画素間補間データの連続的な読み込み及び画素間補間
演算回路の連続的な画素間補間演算処理が可能となり、
容易に画素間補間演算性能の向上、高速化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態における画素間補間演算
回路の構成を示すブロック図

【図２】従来の画素間補間演算回路の構成を示すブロッ
ク図

【符号の説明】

１外部メモリ２外部メモリ制御部３外部メモリリードライトアドレス４外部メモリリードライト制御信号５画素間補間演算回路６画素データ７ソースデータ格納メモリ８水平・垂直補間モードフラグ９Ｙ／Ｃ識別フラグ１０双方向補間フラグ１１ソースデータ格納メモリアドレスジェネレータ１２ソースデータ格納メモリリードライトアドレス１３ソースデータ格納メモリリードライト制御信号１４データリクエスト信号制御部１５９bitカウンタ１６カウンタデコーダ１７カウンタ値１８データリクエスト信号１９入力データ２０水平・垂直・双方向補間演算部２１水平方向補間演算結果格納メモリ２２水平方向補間演算結果格納メモリメモリアドレス
ジェネレータ２３水平方向補間演算結果格納メモリリードライトア
ドレス２４水平方向補間演算結果格納メモリリードライト制
御信号２５水平補間演算結果データ２６水平・垂直・双方向補間演算結果格納メモリ２７双方向補間演算結果データ２８水平・垂直・双方向補間演算結果格納メモリアド
レスジェネレータ２９水平・垂直・双方向補間演算結果格納メモリリー
ドライトアドレス３０水平・垂直・双方向補間演算結果格納メモリリー
ドライト制御信号３１水平・垂直・双方向補間演算結果データ

フロントページの続きＦターム(参考） 5B057 AA20 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CC01 CD06 CH09 5C021 PA78 PA82 PA87 XB07 YC04 5C059 KK11 LB11 MA00 PP16 SS13 UA36 UA38 5C082 AA02 BA12 BA41 BB03 BB44 CA21 CB01 DA26 MM02

Claims

【特許請求の範囲】

【請求項１】外部メモリから画素間補間演算を行う画素
データが入力される内部メモリと、前記内部メモリに蓄
積されるデータ量を管理し、前記内部メモリからデータ
のリードが終了すると、画素間補間演算を行う次の画素
データを前記外部メモリから前記内部メモリへ読み込む
ために、前記外部メモリを制御する外部メモリ制御部へ
データリクエスト信号を発行するデータリクエスト信号
制御回路を有することを特徴とする画素間補間演算回
路。
【請求項２】データリクエスト信号制御回路は、画素間
補間演算を行うか否かを示すフラグにより管理し、内部
メモリから全ての格納データのリードが終了するとデー
タリクエスト信号を発行することを特徴とする請求項１
記載の画素間補間演算回路。
【請求項３】データリクエスト信号制御部は、カウンタ
と、前記カウントのカウント値をデコードするカウンタ
デコーダから構成されることを特徴とする請求項１記載
の画素間補間演算回路。
【請求項４】外部メモリから画素間補間演算を行う画素
データが入力される内部メモリに蓄積されるデータ量を
管理するステップと、前記内部メモリからデータのリー
ドが終了すると、データリクエスト信号を生成、発行し
て、画素間補間演算を行う次の画素データを前記外部メ
モリから前記内部メモリへ読み込むステップを含むこと
を特徴とする画素間補間演算方法。