JP2004246680A - 半導体集積回路のレイアウト検証方法 - Google Patents
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Abstract
【課題】階層構造を有する半導体集積回路のレイアウト検証において容易にエラー箇所を特定する。
【解決手段】レイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と接地配線とを抽出するステップ(S200)と、抽出された電源配線および接地配線に対して、階層セルを識別するとともに電源配線および接地配線のいずれかを識別するためのテキストを付与するステップ(S300)と、レイアウトデータに基づいて階層セルを重ねてチップレイアウトを作成するステップ(S400)と、チップレイアウトにおけるテキストに基づいて電源配線と接地配線とのショートを検知すると(S500にてYES)、テキストに基づいて作成された情報であって、ショートした箇所を特定する情報を出力するステップ(S700)とを含む。
【選択図】 図3
【解決手段】レイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と接地配線とを抽出するステップ(S200)と、抽出された電源配線および接地配線に対して、階層セルを識別するとともに電源配線および接地配線のいずれかを識別するためのテキストを付与するステップ(S300)と、レイアウトデータに基づいて階層セルを重ねてチップレイアウトを作成するステップ(S400)と、チップレイアウトにおけるテキストに基づいて電源配線と接地配線とのショートを検知すると(S500にてYES)、テキストに基づいて作成された情報であって、ショートした箇所を特定する情報を出力するステップ(S700)とを含む。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトを検証する方法に関し、特に、電源の接続を検証する方法に関する。
【0002】
【従来の技術】
従来、半導体集積回路の設計工程においては、レイアウト設計終了後、正しく設計されたことを確認するための検証処理が行なわれている。検証する項目として設計基準値を確認するDRC(Design Rule Check)、レイアウトが回路図通り設計されたことを確認するLVS(Layout Vs Schematic)、電気的ルールを確認するERC(Electrical Rule Check)がある。
【0003】
従来の検証工程では、既存の検証装置を使用してDRCを実行させ、レイアウトが定められた基準で行なわれているか確認した後、ERCおよびLVSを実行させることにより、素子、電源配線、接地配線の接続状態をチェックし、回路接続情報と比較して正しく設計されていることを検証する。このような検証において、レイアウト上で、特に固有のデータとして認識をしたい配線や端子(電源配線、接地配線など)や、レイアウトと回路の比較の際に、最低限必要な配線や端子に名前を付けておく必要があり、この名前はテキストと呼ばれている。
【0004】
このテキストに基づいて、これらの一連の検証処理が実行され、エラーが発見された場合は、検証装置から出力されるエラーフラグデータやログファイルに記録されている回路との相違リストによりエラーが解析される。
【0005】
たとえば、LVSの結果、ブロック間の配線の分岐点にショートがあるときのエラーフラグデータが画面に表示される。エラーフラグは、ショートしている場所も含めて全ての配線に表示されている。ログファイルにおいても同様に、ショートしている場所も含めて全ての配線に記録されている。このような検証結果では、レイアウトデータに配線ショートのエラーがある場合、DRCでは検出されずLVSで検出されるものの、エラー発生箇所を特定するのに時間がかかる。それは、ショートエラーを起こした配線に接続されている全ての素子がエラーとしてエラーフラグとログファイルに出力されるため、容易にその配線のどこでショートしているのか具体的に特定できない。特に、接続が多い大規模なレイアウトデータや電源配線、接地配線などのグローバル配線のショートでは、複雑にエラーが表示され、さらに解析が困難になる。
【0006】
特開2000−114339公報(特許文献1)は、配線がショートしている場所を具体的に特定して検出できるレイアウトパターン検証装置を開示する。特文献1に開示された検証装置は、半導体集積回路のレイアウトデータと回路接続情報が記述されているネットリストとレイアウトデータから素子情報を抽出する条件を記述したパラメータファイルとを格納する格納部と、レイアウトデータ、ネットリスト、パラメータファイルを入力とするLVS検証部と、LVS検証部のエラー出力を読み込み、エラーとなっている信号の配線の分岐点の位置を調べる配線分岐点探索部と、配線分岐点探索部の出力をエラー表示する表示部とを含む。
【0007】
このレイアウトパターン検証装置によると、LVS検証部によるLVSの実行後、レイアウトデータにエラーが含まれていた場合において、配線分岐点探索部が、LVSの実行結果であるエラー出力に基づいてエラーとなっている信号の配線について分岐点を繰返し探索する。表示部は、配線分岐点探索部が繰返し実行した処理の結果に基づいて、エラーのある配線においてショートしている場所が具体的に表示することができる。
【0008】
【特許文献1】
特開2000−114339公報
【0009】
【発明が解決しようとする課題】
しかしながら、特許文献1に開示されたレイアウトパターン検証装置によると、配線分岐点探索部が、LVSの実行結果であるエラー出力に基づいてエラーとなっている信号の配線について分岐点を繰返し探索する必要がある。配線分岐点探索部をコンピュータで実行する場合には、分岐点を繰返し探索するプログラムが必要になるとともに、探索処理を繰返し実行するために処理に時間がかかるという問題点を有する。
【0010】
このような問題点に対して、上述したテキストを用いてショート箇所を容易に特定しようとする場合、以下のような問題点がある。
【0011】
図5に示すように、VDD配線1000とGND配線2000とがあって、それぞれ「VDD」というテキスト1010と、「GND」というテキスト2010とが付与されている場合を想定する。これらのVDD配線1000とGND配線2000とが接触してい場合には、「VDD」と「GND」とがショートしていることになる。このような場合に、テキストを用いて電源接続検証を実行した場合、VDD配線1000とGND配線2000との2配線を1配線として認識するが、これらの1配線と認識した配線上にテキスト1010である「VDD」とテキスト2010である「GND」という2つの異なるテキストが付与されているので、「VDD」と「GND」とのショートエラーを検知する。このとき、図6に示すように、1配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【0012】
さらに、半導体集積回路のレイアウトデータの形式は、トップの階層からは下位レベルのセルの場所を示すデータを持っており、下位レベルのセルの中身は別に記述されている。このように階層的な構造を有している半導体集積回路を図7に示す。
【0013】
図7に示すように、上位階層レイアウト(セル「A」およびセル「B」を除く部分)と、下位階層レイアウト(セル「A」およびセル「B」の部分)とに区別した形式のレイアウトデータが用いられる。この場合、上位階層で電源接続検証を実行しても、VDD配線4000とGND配線5000とはショートしておらず、下位階層で電源接続検証を実行しても、VDD配線6000とGND配線7000とはショートしていない。しかしながら、各階層を重ねて実際のレイアウトを構築すると、セル「A」内のVDD配線6000と、上位階層のGND配線5000とが接触しており、ショートが発生していることになる。このような場合に、テキストを用いて電源接続検証を実行した場合においても、「VDD」と「GND」とのショートエラーを検知する。このとき、図6と同じように、図8に示すように、1配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【0014】
このように、特許文献1に開示されたレイアウトパターン検証装置を用いた場合の問題点は発生しないが、テキストを用いて電源接続検証を単に実行しても、ショートが発生している場所や座標の特定は不可能である。
【0015】
本発明は、上述の課題を解決するためになされたものであって、その目的は、階層構造を有する半導体集積回路のレイアウト検証において、容易にエラー箇所を特定することができる半導体集積回路のレイアウト検証方法を提供することである。
【0016】
【課題を解決するための手段】
この発明に係る半導体集積回路のレイアウト検証方法は、半導体集積回路のレイアウト設計後に、そのレイアウトを検証する方法である。この方法は、階層セル毎に構築されたレイアウトデータに基づいて、第1の機能を有する第1の配線と、第1の機能に対応する第2の機能を有する第2の配線とを抽出するステップと、抽出された第1の配線および第2の配線に対して、階層セルを識別するとともに機能を識別するためのテキストデータを付与するステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるテキストデータに基づいて、第1の機能と第2の機能とにより予め定められた状態を実現する配線接続を検知するステップと、検知された結果を出力するステップとを含む。
【0017】
この発明の別の局面に係る半導体集積回路のレイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と、接地配線とを抽出するステップと、抽出された電源配線および接地配線に対して、階層セルを識別するとともに電源配線および接地配線のいずれかを識別するためのテキストデータを付与するステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるテキストデータに基づいて、電源配線と接地配線とのショートを検知するステップと、検知された結果を出力する出力ステップとを含む。
【0018】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがってそれらについての詳細な説明は繰返さない。
【0019】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、たとえばコンピュータを用いて実現できる。以下、この発明の半導体集積回路のレイアウト検証方法を実現するための一つの具体例であるコンピュータシステムについて説明する。
【0020】
コンピュータシステムは、FD(Flexible Disk)やCD−ROM(Compact Disc−Read Only Memory)などの記録媒体からデータやプログラムを読み込んだり書き込んだりする駆動装置を備えたコンピュータと、モニタなどの出力装置と、キーボードやマウスなどの入力装置とから構成される。
【0021】
このようなコンピュータは、上記した記録媒体の駆動装置に加えて、相互にバスで接続されたCPU(Central Processing Unit)と、メモリと、固定ディスクとを含む。記録媒体の駆動装置には、FDやCD−ROMが装着される。
【0022】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、コンピュータハードウェアとCPUにより実行されるソフトウェア(プログラム)とにより実現される。このようなソフトウェアは、FDやCD−ROMなどの記録媒体に格納されて流通し、記録媒体の駆動装置によりこれらの記録媒体から読取られて固定ディスクに一旦格納される。さらに固定ディスクからメモリに読出されて、CPUにより実行される。また、固定ディスクには、階層的に構築された半導体集積回路のレイアウトデータや、このような階層毎のレイアウトデータからチップレイアウトを構築するために必要な各種のプログラムおよびデータが記憶される。
【0023】
このように上述したコンピュータのハードウェア自体は一般的なものである。したがって、本発明の特徴的な部分は、FD、CD−ROM、固定ディスクなどの記録媒体に記録されたソフトウェアにより実現される。
【0024】
図1を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法の対象であるチップ100の構造について説明する。図1に示すように、チップ100は上位階層レイアウトと、下位階層レイアウトとから構成される。上位階層レイアウトには、チップ100上に構成された電源配線110と、接地配線120と、下位階層レイアウトであるセル「A」およびセル「B」が重ね合わされる部分とを有する。電源配線110には、テキスト「VDD」が、接地配線120には、テキスト「GND」が付与されている。
【0025】
下位階層レイアウトとして、セル「A」には電源配線130が、セル「B」には接地配線140がそれぞれ設けられている。セル「A」の電源配線130には「VDD_A」のテキストが、セル「B」の接地配線140にはテキスト「GND_B」がそれぞれ付与されている。
【0026】
このような階層的なレイアウトデータに基づいて、チップ100のチップレイアウトが構築される。図1の下段に示すように、レイアウト構築がされると、上位階層レイアウトの予め定められた部分に、下位階層レイアウトであるセル「A」およびセル「B」が重ね合わせられ、チップレイアウトが完成する。
【0027】
このような半導体集積回路において、本実施の形態に係るレイアウト検証方法は、たとえば、セル「A」の電源配線に単に「VDD」のテキストを付与するのではなく「VDD_A」のテキストを付与することに、セル「B」の接地配線に単に「GND」のテキストを付与するのではなく「GND_B」のテキストを付与することに特徴がある。
【0028】
この結果、図2に示すように、レイアウト構築された後のチップレイアウトにおいて、上位階層レイアウトの電源配線110と、下位階層レイアウトであるセル「A」の電源配線130とが、上位階層レイアウトの接地配線120と、下位階層レイアウトであるセル「B」の接地配線140とが、それぞれテキストにより区別されている。
【0029】
図3を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法を実現するために、前述のコンピュータのCPUで実行するプログラムの制御構造について説明する。
【0030】
ステップ(以下、ステップをSと略す。)100にて、CPUは、階層別レイアウトを固定ディスクから読出す。このとき、読出される階層別レイアウトは、図1に示すような上位階層レイアウトと下位階層レイアウトとに分けて固定ディスクに記憶されている。S200にて、CPUは、下位階層の電源配線「VDD配線」に付与されたテキスト(電源テキスト)および接地配線「GND配線」に付与されたテキスト(接地テキスト)を抽出する。
【0031】
S300にて、CPUは、S200にて抽出されたテキストをその階層を識別する識別テキストに変更する。このとき、たとえばセル「A」の電源配線130に付与されたテキスト「VDD」は「VDD_A」と、セル「B」の接地配線140に付与された「GND」のテキストは、「GND_B」のテキストにそれぞれ変更される。
【0032】
S400にて、CPUは、チップレイアウトを構築する。このとき図1に示すように、レイアウトが構築される。S500にて、CPUは、配線が接続している部分で、電源テキストと接地テキストとがショートしている部分があるか否かを判断する。配線が接続している部分で電源テキストと接地テキストとがショートしている部分がある場合には(S500にてYES)、処理はS700へ移される。もしそうでないと(S500にてNO)、処理はS600へ移される。
【0033】
S600にて、CPUは、電源接続に関するショートエラーなしと判断しモニタに表示する。S700にて、CPUは、ショートエラーしているテキスト同士をモニタに出力する。
【0034】
以上のような構造およびフローチャートに基づく、本実施の形態に係る半導体集積回路のレイアウト検証方法の動作について説明する。
【0035】
検証者がコンピュータシステムのキーボードやマウスを用いて検証開始コマンドを実行すると、CPUは階層別レイアウトを固定ディスクから読出す(S100)。下位階層の電源配線(VDD配線)に付与されたテキスト(電源テキスト「VDD」)および接地配線(GND配線)に付与されたテキスト(接地テキスト「GND」)が抽出される(S200)。
【0036】
抽出された電源テキストおよび接地テキストが、その階層を識別できる識別テキストに変更される(S300)。このとき、図1に示す上位階層レイアウトの電源テキスト「VDD」と接地テキスト「GND」は変更されない。下位階層レイアウトのセル「A」およびセル「B」を識別するために、セル「A」の電源テキスト「VDD」におよびセル「B」の接地テキスト「GND」が、それぞれテキスト「VDD_A」およびテキスト「GND_B」に変更される。これにより、上位階層レイアウトの電源テキストと下位階層レイアウトの電源テキストとが、また、上位階層レイアウトの接地テキストと下位階層レイアウトの接地テキストとをそれぞれ識別することができる。
【0037】
チップレイアウトが構築され(S400)、配線が接地している部分で電源テキストと接地テキストとがショートしていると(S500にてYES)、ショートエラーしているテキスト同士が出力される(S700)。このとき、図4に示すように、セル「A」の電源配線130と、上位階層レイアウトの接地配線120とがショートしている。このため、コンピュータシステムのモニタには、図4に示すように、セル「A」の電源配線を表わすテキスト「VDD_A」と、上位階層レイアウトの接地配線120を表わすテキスト「GND」とで表わされる部分を特定するようにエラー情報が出力される。
【0038】
以上のようにして、本実施の形態に係る半導体集積回路のレイアウト検証方法によると、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と接地配線とを抽出して、抽出されたそれぞれの配線に対して階層セルを識別するようにテキストデータを変更する。レイアウトデータに基づいて階層セルを重ねてチップレイアウトを作成したときに、異なるセル間で電源配線と接地配線とのショートがあった場合に、変更されたテキストによりショート箇所を特定して出力することができる。
【0039】
なお、上述のように、検証対象の配線は、電源配線と接地配線とに限定されない。検証実行者が適宜定めた配線におけるショートエラーの検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。また、上述のように、検証対象の電源配線と接地配線とは、1つの組合せに限定されない。2以上の電源配線と接地配線からなる組合せにおける検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。
【0040】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法の対象である階層レイアウト構造を有するチップの構成図である。
【図2】チップの平面構成図である。
【図3】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法を実現するプログラムの構造を示すフローチャートである。
【図4】図2の平面構成図に対応する出力例を示す図である。
【図5】従来の半導体集積回路のレイアウト検証方法を説明するための図(その1)である。
【図6】従来の半導体集積回路のレイアウト検証方法を説明するための図(その2)である。
【図7】従来の半導体集積回路のレイアウト検証方法を説明するための図(その3)である。
【図8】従来の半導体集積回路のレイアウト検証方法を説明するための図(その4)である。
【符号の説明】
100 チップ、110,1000,4000 VDD配線、120,5000 GND配線、130,6000 セル「A」のVDD配線、140,7000 セル「B」のGND配線。
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトを検証する方法に関し、特に、電源の接続を検証する方法に関する。
【0002】
【従来の技術】
従来、半導体集積回路の設計工程においては、レイアウト設計終了後、正しく設計されたことを確認するための検証処理が行なわれている。検証する項目として設計基準値を確認するDRC(Design Rule Check)、レイアウトが回路図通り設計されたことを確認するLVS(Layout Vs Schematic)、電気的ルールを確認するERC(Electrical Rule Check)がある。
【0003】
従来の検証工程では、既存の検証装置を使用してDRCを実行させ、レイアウトが定められた基準で行なわれているか確認した後、ERCおよびLVSを実行させることにより、素子、電源配線、接地配線の接続状態をチェックし、回路接続情報と比較して正しく設計されていることを検証する。このような検証において、レイアウト上で、特に固有のデータとして認識をしたい配線や端子(電源配線、接地配線など)や、レイアウトと回路の比較の際に、最低限必要な配線や端子に名前を付けておく必要があり、この名前はテキストと呼ばれている。
【0004】
このテキストに基づいて、これらの一連の検証処理が実行され、エラーが発見された場合は、検証装置から出力されるエラーフラグデータやログファイルに記録されている回路との相違リストによりエラーが解析される。
【0005】
たとえば、LVSの結果、ブロック間の配線の分岐点にショートがあるときのエラーフラグデータが画面に表示される。エラーフラグは、ショートしている場所も含めて全ての配線に表示されている。ログファイルにおいても同様に、ショートしている場所も含めて全ての配線に記録されている。このような検証結果では、レイアウトデータに配線ショートのエラーがある場合、DRCでは検出されずLVSで検出されるものの、エラー発生箇所を特定するのに時間がかかる。それは、ショートエラーを起こした配線に接続されている全ての素子がエラーとしてエラーフラグとログファイルに出力されるため、容易にその配線のどこでショートしているのか具体的に特定できない。特に、接続が多い大規模なレイアウトデータや電源配線、接地配線などのグローバル配線のショートでは、複雑にエラーが表示され、さらに解析が困難になる。
【0006】
特開2000−114339公報(特許文献1)は、配線がショートしている場所を具体的に特定して検出できるレイアウトパターン検証装置を開示する。特文献1に開示された検証装置は、半導体集積回路のレイアウトデータと回路接続情報が記述されているネットリストとレイアウトデータから素子情報を抽出する条件を記述したパラメータファイルとを格納する格納部と、レイアウトデータ、ネットリスト、パラメータファイルを入力とするLVS検証部と、LVS検証部のエラー出力を読み込み、エラーとなっている信号の配線の分岐点の位置を調べる配線分岐点探索部と、配線分岐点探索部の出力をエラー表示する表示部とを含む。
【0007】
このレイアウトパターン検証装置によると、LVS検証部によるLVSの実行後、レイアウトデータにエラーが含まれていた場合において、配線分岐点探索部が、LVSの実行結果であるエラー出力に基づいてエラーとなっている信号の配線について分岐点を繰返し探索する。表示部は、配線分岐点探索部が繰返し実行した処理の結果に基づいて、エラーのある配線においてショートしている場所が具体的に表示することができる。
【0008】
【特許文献1】
特開2000−114339公報
【0009】
【発明が解決しようとする課題】
しかしながら、特許文献1に開示されたレイアウトパターン検証装置によると、配線分岐点探索部が、LVSの実行結果であるエラー出力に基づいてエラーとなっている信号の配線について分岐点を繰返し探索する必要がある。配線分岐点探索部をコンピュータで実行する場合には、分岐点を繰返し探索するプログラムが必要になるとともに、探索処理を繰返し実行するために処理に時間がかかるという問題点を有する。
【0010】
このような問題点に対して、上述したテキストを用いてショート箇所を容易に特定しようとする場合、以下のような問題点がある。
【0011】
図5に示すように、VDD配線1000とGND配線2000とがあって、それぞれ「VDD」というテキスト1010と、「GND」というテキスト2010とが付与されている場合を想定する。これらのVDD配線1000とGND配線2000とが接触してい場合には、「VDD」と「GND」とがショートしていることになる。このような場合に、テキストを用いて電源接続検証を実行した場合、VDD配線1000とGND配線2000との2配線を1配線として認識するが、これらの1配線と認識した配線上にテキスト1010である「VDD」とテキスト2010である「GND」という2つの異なるテキストが付与されているので、「VDD」と「GND」とのショートエラーを検知する。このとき、図6に示すように、1配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【0012】
さらに、半導体集積回路のレイアウトデータの形式は、トップの階層からは下位レベルのセルの場所を示すデータを持っており、下位レベルのセルの中身は別に記述されている。このように階層的な構造を有している半導体集積回路を図7に示す。
【0013】
図7に示すように、上位階層レイアウト(セル「A」およびセル「B」を除く部分)と、下位階層レイアウト(セル「A」およびセル「B」の部分)とに区別した形式のレイアウトデータが用いられる。この場合、上位階層で電源接続検証を実行しても、VDD配線4000とGND配線5000とはショートしておらず、下位階層で電源接続検証を実行しても、VDD配線6000とGND配線7000とはショートしていない。しかしながら、各階層を重ねて実際のレイアウトを構築すると、セル「A」内のVDD配線6000と、上位階層のGND配線5000とが接触しており、ショートが発生していることになる。このような場合に、テキストを用いて電源接続検証を実行した場合においても、「VDD」と「GND」とのショートエラーを検知する。このとき、図6と同じように、図8に示すように、1配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【0014】
このように、特許文献1に開示されたレイアウトパターン検証装置を用いた場合の問題点は発生しないが、テキストを用いて電源接続検証を単に実行しても、ショートが発生している場所や座標の特定は不可能である。
【0015】
本発明は、上述の課題を解決するためになされたものであって、その目的は、階層構造を有する半導体集積回路のレイアウト検証において、容易にエラー箇所を特定することができる半導体集積回路のレイアウト検証方法を提供することである。
【0016】
【課題を解決するための手段】
この発明に係る半導体集積回路のレイアウト検証方法は、半導体集積回路のレイアウト設計後に、そのレイアウトを検証する方法である。この方法は、階層セル毎に構築されたレイアウトデータに基づいて、第1の機能を有する第1の配線と、第1の機能に対応する第2の機能を有する第2の配線とを抽出するステップと、抽出された第1の配線および第2の配線に対して、階層セルを識別するとともに機能を識別するためのテキストデータを付与するステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるテキストデータに基づいて、第1の機能と第2の機能とにより予め定められた状態を実現する配線接続を検知するステップと、検知された結果を出力するステップとを含む。
【0017】
この発明の別の局面に係る半導体集積回路のレイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と、接地配線とを抽出するステップと、抽出された電源配線および接地配線に対して、階層セルを識別するとともに電源配線および接地配線のいずれかを識別するためのテキストデータを付与するステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるテキストデータに基づいて、電源配線と接地配線とのショートを検知するステップと、検知された結果を出力する出力ステップとを含む。
【0018】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがってそれらについての詳細な説明は繰返さない。
【0019】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、たとえばコンピュータを用いて実現できる。以下、この発明の半導体集積回路のレイアウト検証方法を実現するための一つの具体例であるコンピュータシステムについて説明する。
【0020】
コンピュータシステムは、FD(Flexible Disk)やCD−ROM(Compact Disc−Read Only Memory)などの記録媒体からデータやプログラムを読み込んだり書き込んだりする駆動装置を備えたコンピュータと、モニタなどの出力装置と、キーボードやマウスなどの入力装置とから構成される。
【0021】
このようなコンピュータは、上記した記録媒体の駆動装置に加えて、相互にバスで接続されたCPU(Central Processing Unit)と、メモリと、固定ディスクとを含む。記録媒体の駆動装置には、FDやCD−ROMが装着される。
【0022】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、コンピュータハードウェアとCPUにより実行されるソフトウェア(プログラム)とにより実現される。このようなソフトウェアは、FDやCD−ROMなどの記録媒体に格納されて流通し、記録媒体の駆動装置によりこれらの記録媒体から読取られて固定ディスクに一旦格納される。さらに固定ディスクからメモリに読出されて、CPUにより実行される。また、固定ディスクには、階層的に構築された半導体集積回路のレイアウトデータや、このような階層毎のレイアウトデータからチップレイアウトを構築するために必要な各種のプログラムおよびデータが記憶される。
【0023】
このように上述したコンピュータのハードウェア自体は一般的なものである。したがって、本発明の特徴的な部分は、FD、CD−ROM、固定ディスクなどの記録媒体に記録されたソフトウェアにより実現される。
【0024】
図1を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法の対象であるチップ100の構造について説明する。図1に示すように、チップ100は上位階層レイアウトと、下位階層レイアウトとから構成される。上位階層レイアウトには、チップ100上に構成された電源配線110と、接地配線120と、下位階層レイアウトであるセル「A」およびセル「B」が重ね合わされる部分とを有する。電源配線110には、テキスト「VDD」が、接地配線120には、テキスト「GND」が付与されている。
【0025】
下位階層レイアウトとして、セル「A」には電源配線130が、セル「B」には接地配線140がそれぞれ設けられている。セル「A」の電源配線130には「VDD_A」のテキストが、セル「B」の接地配線140にはテキスト「GND_B」がそれぞれ付与されている。
【0026】
このような階層的なレイアウトデータに基づいて、チップ100のチップレイアウトが構築される。図1の下段に示すように、レイアウト構築がされると、上位階層レイアウトの予め定められた部分に、下位階層レイアウトであるセル「A」およびセル「B」が重ね合わせられ、チップレイアウトが完成する。
【0027】
このような半導体集積回路において、本実施の形態に係るレイアウト検証方法は、たとえば、セル「A」の電源配線に単に「VDD」のテキストを付与するのではなく「VDD_A」のテキストを付与することに、セル「B」の接地配線に単に「GND」のテキストを付与するのではなく「GND_B」のテキストを付与することに特徴がある。
【0028】
この結果、図2に示すように、レイアウト構築された後のチップレイアウトにおいて、上位階層レイアウトの電源配線110と、下位階層レイアウトであるセル「A」の電源配線130とが、上位階層レイアウトの接地配線120と、下位階層レイアウトであるセル「B」の接地配線140とが、それぞれテキストにより区別されている。
【0029】
図3を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法を実現するために、前述のコンピュータのCPUで実行するプログラムの制御構造について説明する。
【0030】
ステップ(以下、ステップをSと略す。)100にて、CPUは、階層別レイアウトを固定ディスクから読出す。このとき、読出される階層別レイアウトは、図1に示すような上位階層レイアウトと下位階層レイアウトとに分けて固定ディスクに記憶されている。S200にて、CPUは、下位階層の電源配線「VDD配線」に付与されたテキスト(電源テキスト)および接地配線「GND配線」に付与されたテキスト(接地テキスト)を抽出する。
【0031】
S300にて、CPUは、S200にて抽出されたテキストをその階層を識別する識別テキストに変更する。このとき、たとえばセル「A」の電源配線130に付与されたテキスト「VDD」は「VDD_A」と、セル「B」の接地配線140に付与された「GND」のテキストは、「GND_B」のテキストにそれぞれ変更される。
【0032】
S400にて、CPUは、チップレイアウトを構築する。このとき図1に示すように、レイアウトが構築される。S500にて、CPUは、配線が接続している部分で、電源テキストと接地テキストとがショートしている部分があるか否かを判断する。配線が接続している部分で電源テキストと接地テキストとがショートしている部分がある場合には(S500にてYES)、処理はS700へ移される。もしそうでないと(S500にてNO)、処理はS600へ移される。
【0033】
S600にて、CPUは、電源接続に関するショートエラーなしと判断しモニタに表示する。S700にて、CPUは、ショートエラーしているテキスト同士をモニタに出力する。
【0034】
以上のような構造およびフローチャートに基づく、本実施の形態に係る半導体集積回路のレイアウト検証方法の動作について説明する。
【0035】
検証者がコンピュータシステムのキーボードやマウスを用いて検証開始コマンドを実行すると、CPUは階層別レイアウトを固定ディスクから読出す(S100)。下位階層の電源配線(VDD配線)に付与されたテキスト(電源テキスト「VDD」)および接地配線(GND配線)に付与されたテキスト(接地テキスト「GND」)が抽出される(S200)。
【0036】
抽出された電源テキストおよび接地テキストが、その階層を識別できる識別テキストに変更される(S300)。このとき、図1に示す上位階層レイアウトの電源テキスト「VDD」と接地テキスト「GND」は変更されない。下位階層レイアウトのセル「A」およびセル「B」を識別するために、セル「A」の電源テキスト「VDD」におよびセル「B」の接地テキスト「GND」が、それぞれテキスト「VDD_A」およびテキスト「GND_B」に変更される。これにより、上位階層レイアウトの電源テキストと下位階層レイアウトの電源テキストとが、また、上位階層レイアウトの接地テキストと下位階層レイアウトの接地テキストとをそれぞれ識別することができる。
【0037】
チップレイアウトが構築され(S400)、配線が接地している部分で電源テキストと接地テキストとがショートしていると(S500にてYES)、ショートエラーしているテキスト同士が出力される(S700)。このとき、図4に示すように、セル「A」の電源配線130と、上位階層レイアウトの接地配線120とがショートしている。このため、コンピュータシステムのモニタには、図4に示すように、セル「A」の電源配線を表わすテキスト「VDD_A」と、上位階層レイアウトの接地配線120を表わすテキスト「GND」とで表わされる部分を特定するようにエラー情報が出力される。
【0038】
以上のようにして、本実施の形態に係る半導体集積回路のレイアウト検証方法によると、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と接地配線とを抽出して、抽出されたそれぞれの配線に対して階層セルを識別するようにテキストデータを変更する。レイアウトデータに基づいて階層セルを重ねてチップレイアウトを作成したときに、異なるセル間で電源配線と接地配線とのショートがあった場合に、変更されたテキストによりショート箇所を特定して出力することができる。
【0039】
なお、上述のように、検証対象の配線は、電源配線と接地配線とに限定されない。検証実行者が適宜定めた配線におけるショートエラーの検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。また、上述のように、検証対象の電源配線と接地配線とは、1つの組合せに限定されない。2以上の電源配線と接地配線からなる組合せにおける検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。
【0040】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法の対象である階層レイアウト構造を有するチップの構成図である。
【図2】チップの平面構成図である。
【図3】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法を実現するプログラムの構造を示すフローチャートである。
【図4】図2の平面構成図に対応する出力例を示す図である。
【図5】従来の半導体集積回路のレイアウト検証方法を説明するための図(その1)である。
【図6】従来の半導体集積回路のレイアウト検証方法を説明するための図(その2)である。
【図7】従来の半導体集積回路のレイアウト検証方法を説明するための図(その3)である。
【図8】従来の半導体集積回路のレイアウト検証方法を説明するための図(その4)である。
【符号の説明】
100 チップ、110,1000,4000 VDD配線、120,5000 GND配線、130,6000 セル「A」のVDD配線、140,7000 セル「B」のGND配線。
Claims (3)
- 半導体集積回路のレイアウト設計後に、そのレイアウトを検証する方法であって、
階層セル毎に構築されたレイアウトデータに基づいて、第1の機能を有する第1の配線と、前記第1の機能に対応する第2の機能を有する第2の配線とを抽出するステップと、
前記抽出された第1の配線および第2の配線に対して、前記階層セルを識別するとともに前記機能を識別するためのテキストデータを付与するステップと、
前記レイアウトデータに基づいて、前記階層セルを重ねてチップレイアウトを作成するステップと、
前記チップレイアウトにおけるテキストデータに基づいて、前記第1の機能と前記第2の機能とにより予め定められた状態を実現する配線接続を検知するステップと、
前記検知された結果を出力するステップとを含む、半導体集積回路のレイアウト検証方法。 - 半導体集積回路のレイアウト設計後に、その電源接続レイアウトを検証する方法であって、
階層セル毎に構築されたレイアウトデータに基づいて、電源配線と、接地配線とを抽出するステップと、
前記抽出された電源配線および接地配線に対して、前記階層セルを識別するとともに前記電源配線および接地配線のいずれかを識別するためのテキストデータを付与するステップと、
前記レイアウトデータに基づいて、前記階層セルを重ねてチップレイアウトを作成するステップと、
前記チップレイアウトにおけるテキストデータに基づいて、前記電源配線と前記接地配線とのショートを検知するステップと、
前記検知された結果を出力する出力ステップとを含む、半導体集積回路のレイアウト検証方法。 - 前記出力ステップは、前記テキストデータに基づいて作成された情報であって、前記ショートした箇所を特定する情報を出力するステップを含む、請求項2に記載の半導体集積回路のレイアウト検証方法。
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