【０００１】
【発明の属する技術分野】
本発明は複数の表示画素が例えば表面伝導型電子放出素子を用いて構成されるフィールド・エミッション・ディスプレイ（ＦＥＤ）のような平面表示装置、並びにこの平面表示装置のための表示用駆動回路および表示用駆動方法に関する。
【０００２】
【従来の技術】
ＦＥＤは、一般に表示パネルとこの表示パネルを駆動する駆動回路とを備える。表示パネルは、横（水平）方向に伸びる複数の走査線、これら走査線に交差して縦（垂直）方向に伸びる複数の信号線、並びにこれら走査線および信号線の交差位置に配置される複数の表示画素を含む（例えば、特許文献１参照）。カラー表示用の表示パネルでは、例えば水平方向において隣接する３個の表示画素がカラー表示画素として用いられる。各表示画素は表面伝導型電子放出素子およびこの電子放出素子から放出される電子ビームにより発光する赤（Ｒ）、緑（Ｇ）または青（Ｂ）の蛍光体で構成される。
【０００３】
駆動回路は複数の走査線の一端に接続されるＹドライバと、複数の信号線の一端に接続されるＸドライバを含む。Ｙドライバは走査信号を用いて複数の走査線を順次駆動し、Ｘドライバは各走査線が駆動される間に映像信号に対応したパルス幅の駆動信号を用いて複数の信号線を駆動する。各表示画素は対応信号線および対応走査線間の画素電圧に対応した輝度で発光する。
【０００４】
ところで、各走査線は配線抵抗を持ち、Ｙドライバからの距離によって異なる電圧降下を発生させる。このため、例えば同一の駆動信号で１水平ラインの表示画素を駆動しても、これら表示画素を均一な輝度分布で発光させることができない。画素電圧の実効値はＹドライバに近い表示画素ほど高くなり、Ｙドライバから遠い表示画素ほど低くなる。
【０００５】
【特許文献１】
特開２００２−２２１９３３号公報
【０００６】
【発明が解決しようとする課題】
近年では、表示パネルのアスペクト比が横：縦＝１６：９と横長のものが主流になりつつある。このような画面サイズの場合、多数の表示画素が各走査線に接続されるため、この走査線の配線抵抗による影響を無視できない。例えばカラー表示画素数が横：縦＝１２８０：７２０の場合には、１２８０×３（ＲＧＢ）個の表面伝導型電子放出素子が共通の走査線に接続される。この場合、少なくとも２〜３Ｖの電位差が配線抵抗での電圧降下により走査線の両端間に生じる。これは１水平ラインの表示画素間に生じる画素電圧の差異を拡大し、これら表示画素の輝度分布をさらに不均一にして表示品位を著しく低下させる。
【０００７】
本発明の目的は配線抵抗に起因して画素輝度が不均一になることを防止できる平面表示装置、表示用駆動回路、および表示用駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によれば、複数の走査線と、複数の走査線に交差する複数の信号線と、複数の走査線および複数の信号線との交差位置に配置され各々一対の走査線および信号線間の電圧に対応して駆動される複数の表示画素と、映像信号を処理する映像処理回路と、複数の走査線を順次駆動する走査線ドライバと、走査線ドライバによって複数の走査線の各々が駆動される間に映像処理回路からの映像信号に基づいて複数の信号線を駆動する信号線ドライバとを備え、信号線ドライバは映像信号レベルに比例するパルス幅を持つ駆動信号を前記複数の信号線に対して発生する駆動信号発生部を含み、映像処理回路は１水平ライン分の映像信号を所定数のブロックに区分しこれらブロック単位に映像信号の平均レベルを求める映像解析部、映像解析部から得られた映像信号の平均レベルに基づいて複数の走査線の配線抵抗による電圧降下に見合う補正電圧をそれぞれのブロックについて決定する補正電圧算出部、および各ブロック分の駆動信号が前記補正電圧算出部で決定された対応補正電圧に対応してレベル補正されるように前記駆動信号発生部を制御する電圧レベル制御回路を含む平面表示装置が提供される。
【０００９】
本発明によれば、複数の走査線と、複数の走査線に交差する複数の信号線と、複数の走査線および複数の信号線との交差位置に配置され各々一対の走査線および信号線間の電圧に対応して駆動される複数の表示画素とを備える表示パネルの表示用駆動回路であって、映像信号を処理する映像処理回路と、複数の走査線を順次駆動する走査線ドライバと、走査線ドライバによって複数の走査線の各々が駆動される間に映像処理回路からの映像信号に基づいて複数の信号線を駆動する信号線ドライバとを備え、信号線ドライバは映像信号レベルに比例するパルス幅を持つ駆動信号を複数の信号線に対して発生する駆動信号発生部を含み、映像処理回路は１水平ライン分の映像信号を所定数のブロックに区分しこれらブロック単位に映像信号の平均レベルを求める映像解析部、映像解析部から得られた映像信号の平均レベルに基づいて複数の走査線の配線抵抗による電圧降下に見合う補正電圧をそれぞれのブロックについて決定する補正電圧算出部、および各ブロック分の駆動信号が補正電圧算出部で決定された対応補正電圧に対応してレベル補正されるように駆動信号発生部を制御する電圧レベル制御回路を含む表示用駆動回路が提供される。
【００１０】
本発明によれば、複数の走査線と、複数の走査線に交差する複数の信号線と、複数の走査線および複数の信号線との交差位置に配置され各々一対の走査線および信号線間の電圧に対応して駆動される複数の表示画素とを備える表示パネルの表示用駆動方法であって、複数の走査線を順次駆動し、複数の走査線の各々が駆動される間に映像信号レベルに比例するパルス幅を持つ駆動信号により複数の信号線を駆動すると共に、１水平ライン分の映像信号を所定数のブロックに区分しこれらブロック単位に映像信号の平均レベルを求め、これら平均レベルに基づいて複数の走査線の配線抵抗による電圧降下に見合う補正電圧をそれぞれのブロックについて決定し、各ブロック分の駆動信号を対応補正電圧に対応してレベル補正する表示用駆動方法が提供される。
【００１１】
これら平面表示装置、表示用駆動回路、および表示用駆動方法では、１水平ライン分の映像信号が所定数のブロックに区分されこれらブロック単位に映像信号の平均レベルが求められる。さらに、各走査線の配線抵抗による電圧降下に見合う補正電圧がこれら平均レベルに基づいてそれぞれのブロックについて決定され、各ブロック分の駆動信号が対応補正電圧に対応してレベル補正される。これにより、配線抵抗に起因して画素輝度が不均一になることを防止することができる。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態に係る平面表示装置について図面を参照して説明する。この平面表示装置は例えばカラー表示画素数が横：縦＝１２８０：７２０という７２０ＰハイビジョンＸＧＡ解像度を持つフィールド・エミッション・デイスプレイ（ＦＥＤ）装置である。
【００１３】
図１はこの平面表示装置の回路構成を概略的に示す。平面表示装置は表示パネル１、Ｘドライバ２、Ｙドライバ３、および映像処理回路５を備える。表示パネルは横（水平）方向に伸びるｍ（＝７２０）本の走査線Ｙ（Ｙ１〜Ｙｍ）、これら走査線Ｙ１〜Ｙｍに交差して縦（垂直）方向に伸びるｎ（＝１２８０×３）本の信号線Ｘ（Ｘ１〜Ｘｎ）、並びにこれら走査線Ｙ１〜Ｙｍおよび信号線Ｘ１〜Ｘｎの交差位置に配置されるｍ×ｎ（＝約２７６万）個の表示画素ＰＸを含む。各カラー表示画素は水平方向において隣接する３個の表示画素ＰＸにより構成される。このカラー表示画素では、３個表示画素ＰＸがそれぞれ表面伝導型電子放出素子１１およびこれら電子放出素子１１から放出される電子ビームにより発光する赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の蛍光体１２により構成される。各走査線Ｙは対応水平ラインの表示画素ＰＸの電子放出素子１１に接続される走査電極として用いられ、各信号線Ｘは対応列の表示画素ＰＸの電子放出素子１１に接続される信号電極として用いられる。
【００１４】
Ｘドライバ２、Ｙドライバ３、および映像処理回路５は表示パネル１の駆動回路として用いられ、表示パネル１の周囲に配置される。Ｘドライバ２は信号線Ｘ１〜Ｘｎの一端に接続され、Ｙドライバ３は走査線Ｙ１〜Ｙｍの一端に接続される。映像処理回路５は外部の信号源から供給されるＲＧＢ映像信号をデジタル形式で処理する。Ｙドライバ３は走査信号を用いて走査線Ｙ１〜Ｙｍを順次駆動し、Ｘドライバ２は走査線Ｙ１〜Ｙｍの各々がＹドライバ３によって駆動される間に駆動信号を用いて信号線Ｘ１〜Ｘｎを駆動する。
【００１５】
映像処理回路５は１フレーム分のＲＧＢ映像信号のレベルを合計して平均レベルを検出するＡＰＬ検出回路５０、このＡＰＬ検出回路５０の検出結果およびＲＧＢ映像信号に基づいて１水平走査期間毎に走査線Ｙの配線抵抗による電圧降下に見合う補正電圧を決定する補正回路５１、この補正回路５１によって決定された補正電圧に対応するパルス電圧レベル制御信号をＸドライバ２に出力するパルス電圧レベルコントロール回路５２、信号線ドライバをＲＧＢ映像信号を１水平走査期間だけ遅延させてＸドライバ２に出力する１Ｈ遅延回路５３を含む。尚、ＡＰＬ検出回路５０は１または複数フレーム分のＲＧＢ映像信号の平均レベルおよび１または複数水平ライン分のＲＧＢ映像信号の平均レベルの少なくとも一方を検出するように構成されても良い。また、ＡＰＬ検出回路５０は１または複数フレーム分の映像信号の平均レベルを複数の表示画素に実際に流れる発光電流あるいは放電電流から検出するように構成されても良く、１または複数水平ライン分の映像信号の平均レベルを複数の表示画素に実際に流れる発光電流あるいは放電電流から検出するように構成されても良い。
【００１６】
Ｘドライバ２は映像処理回路５から供給される１水平ライン分の映像信号を水平同期信号ＨＤに同期してサンプリングし保持するラインメモリ２０、およびこのラインメモリ２０から並列的に出力される１水平ライン分の映像信号にそれぞれ対応するｎ個のＰＷＭ駆動信号を発生する駆動信号発生部２１を含む。駆動信号発生部２１は各々対応画素の映像信号レベルに比例するパルス幅のパルス信号を発生するｎ個のパルス幅変調回路２２、および各々対応パルス幅変調回路２２からのパルス信号の電圧レベルに対応して駆動用基準電圧端子からの電圧ＶｒｅｆをΔＶだけレベルシフトさせた出力電圧Ｖｘ（＝Ｖｒｅｆ＋ΔＶ）を発生し、この出力電圧Ｖｘをパルス信号のパルス幅にそれぞれ等しい期間だけ信号線Ｘ１〜Ｘｎに図２に示すＰＷＭ駆動信号として出力するｎ個の出力バッファ２３を含む。パルス幅変調回路２２が映像信号の最小レベルに対応する第０階調から映像信号の最大レベルに対応する第１０２３階調までの１０２４階調分のパルス幅を設定する場合には、図２に示すように駆動信号のパルス幅は第０階調のときに０に設定され、第１階調のときにＴに設定され、第ｊ階調のときにＴのｊ倍に設定される。ここで、Ｔは映像信号レベルが最大となる第１０２３階調のときでも、ＰＷＭ駆動信号のパルス幅が１水平走査期間を超えないように例えば１水平走査期間のうちの有効映像期間の１／１０２３に等しい期間に予め設定される。
【００１７】
Ｙドライバ３は垂直同期信号ＶＤを１水平走査期間毎にシフトしてｍ個の出力端の１つから出力するシフトレジスタ３１、およびこれらｍ個の出力端からのパルスにそれぞれ応答して走査信号を１水平走査期間ずつ走査線Ｙ１〜Ｙｍに出力するｍ個の出力バッファ３２を含む。この走査信号は走査電圧端子から供給される２の電圧Ｖｙｏｎであり、図２に示すように１水平走査期間だけ出力される。各電子放出素子１１では、信号電極の電圧Ｖｘ（＝Ｖｒｅｆ＋ΔＶ）と走査電極の電圧Ｖｙとの和がスレッショルドを越えたときに放電が起き、これにより放出される電子ビームが蛍光体１２を励起する。
【００１８】
次に、映像処理回路５が無い状態での回路特性について説明する。図３は図１に示す表示パネル１の等価回路を示す。この等価回路において、ｒは走査線Ｙ１〜Ｙｎの各々において分布する配線抵抗であり、ｉ１１からｉｍｎはｍ×ｎ個の表面伝導型電子放出素子１１の放電時にそれぞれ流れる発光電流であり、ＶｙはＹドライバ３の出力端電圧であり、ΔＶ１〜ΔＶｍは、ｎ個の表面伝導型電子放出素子１１の放電時に発光電流が走査線Ｙ１〜Ｙｎの配線抵抗を介して流れることにより起きる電圧降下の合計値である。
【００１９】
これらΔＶ１，ΔＶ２，ΔＶ３，…ΔＶｍは、次のような値である。
【００２０】
ΔＶ１＝ｒ×ｉ１１ ＋２×ｒ×ｉ１２＋ − − − − ＋ ｎ×ｒ×ｉ１ｎ
ΔＶ２＝ｒ×ｉ２１ ＋２×ｒ×ｉ２２＋ − − − − ＋ ｎ×ｒ×ｉ２ｎ
ΔＶ３＝ｒ×ｉ３１ ＋２×ｒ×ｉ３２＋ − − − − ＋ ｎ×ｒ×ｉ３ｎ
ΔＶｍ＝ｒ×ｉｍ１ ＋２×ｒ×ｉｍ２＋ − − − − ＋ ｎ×ｒ×ｉｍｎ
１水平ラインの表示画素ＰＸが信号線Ｘ１〜Ｘｎを介して駆動されると、これら表示画素ＰＸのうちで黒表示のものを除いた表示画素ＰＸの電子放出素子１１にそれぞれ発光電流が流れ、さらにこれら発光電流の全てが１走査線Ｙを介してＹドライバ３に流れる。具体的には、各表示画素ＰＸの最大電流を最大５００μＡとすると、電流は合計で１．９２Ａになる。
【００２１】
Ｙドライバ３から遠い表示画素ＰＸほど、配線抵抗および発光電流に依存した電圧降下ΔＶ１〜ΔＶｎの影響を受ける。各走査線Ｙの全配線抵抗を４Ωとし、電流（１．９２Ａ）×配線抵抗（４Ω）で単純に電圧降下を求めると、この電圧降下は７．６８Ｖになる。実際は配線抵抗と電流が分散するので２Ｖ程度となる。このような、電圧降下があると、表面伝導型電子放出素子１１に加わる画素電圧が低下して本来の発光能力を発揮できない。
【００２２】
もし、映像信号が１水平ラインの表示画素ＰＸの全てに対して図４の（ａ）に示すように最大レベルである場合、画素電圧が配線抵抗による電圧降下のために図４の（ｂ）に示すようにＹドライバ３から一番遠い画素ＰＸで最も低下し、図４の（ｃ）に示すような輝度傾斜がこの水平ラインの表示画素ＰＸについて発生する。例えば映像信号の最大レベルを下げることにより発光電流を減少させて輝度傾斜を軽減することもできるが、これでは画面全体が暗くなってしまうため好ましくない。
【００２３】
また、例えば図５に示すような画像を表示して表示画素ＰＸの水平ラインＬ１と表示画素ＰＸの水平ラインＬ２とを比較する場合、図６の（ａ）に破線および実線でそれぞれ示す映像信号が水平ラインＬ１，Ｌ２用に入力される。水平ラインＬ１，Ｌ２の表示画素ＰＸがこれら映像信号に対応して駆動されると、発光画素数が水平ラインＬ１および水平ラインＬ２間で一致しないため、発光電流並びにこの発光電流に依存した電圧降下が互いに異なることになる。この結果、画素電圧は図６の（ｂ）に示すように分布し、画素輝度は図６の（ｃ）に示すように分布する。水平ラインＬ１，Ｌ２では、画素電圧差および画素輝度差がＹドライバ３から遠いほど大きくなる。例えば表示画面の右側に配置された白の縦帯表示領域では、全ての水平ラインが同一輝度で白表示をするべきであるが、これら水平ライン間に生じた輝度差に対応する横縞が画面上に現れる現象としてクロストークが発生する。
【００２４】
図１に示す映像処理回路５は、各水平ライン分のＰＷＭ駆動信号をレベル補正することにより同一映像信号に対して同一の画素電圧を得るように構成される。このため、映像処理回路５の補正回路５１は例えば図７に示す信号解析回路５５、輝度減少率算出部５６、および補正電圧算出部５７を備える。
【００２５】
信号解析回路５５は１水平走査期間毎に供給される１水平ライン分の映像信号を例えば図８に示すようにｋ個のブロックに区分しこれらブロックの映像信号を解析する。１水平ラインの表示画素数ｎ＝３８４０の場合に１ブロックの表示画素数を例えば１２８×３個に設定すると、ブロック数ｋ＝ｎ／１２８×３＝１０となる。信号解析回路５５は各々互いに異なる１ブロック分の映像信号レベルを合計して平均するｋ個の映像信号集計部５５Ａおよびこれら映像信号集計部５５Ａから得られる平均レベルに対して別々の係数を乗じる演算処理をそれぞれ行うｋ個の演算部５５Ｂにより構成される。
【００２６】
補正電圧算出部５７はこれら演算部５５Ｂからブロック単位に得られた演算結果に基づいてそれぞれのブロックについて走査線Ｙの配線抵抗による電圧降下に見合うＰＷＭ駆動信号の補正電圧を決定する。ここでは、各ブロックでは、映像信号レベルが直線的に変化するとして、補正電圧が図９においてブロック境界部に位置する黒丸の値に設定される。
【００２７】
輝度減少率算出部５６はＡＰＬ検出回路５０から得られる映像信号の平均レベルに基づいて最大輝度減少率を決定し、この最大輝度減少率に対応する補正度合いとなるように補正電圧算出部５７で決定される補正電圧を一律に調整する。また、この補正電圧は図７に示すように補正電圧算出部５７に補助的に設けられる制御端子に供給される外部制御信号により所望の補正度合いとなるように調整することも可能である。この調整は、輝度減少率算出部５６に優先して行われる。すなわち、補正電圧算出部５７によってそれぞれのブロックについて決定される補正電圧は輝度減少率算出部５６、ＡＰＬ検出回路５０、および外部制御信号の制御端子等からなる補正電圧調整部により一律に調整される。
【００２８】
１Ｈ遅延回路５３はＲＧＢ映像信号を１水平走査期間遅延させてＸドライバ２のラインメモリ２０に出力する。補正回路５１において、信号解析回路５５、輝度減少率算出部５６、および補正電圧算出部５７はこの映像信号が１Ｈ遅延回路５３によって遅延される間にそれぞれの処理を行う。
【００２９】
パルス電圧レベルコントロール回路５２は、駆動信号発生部２１から出力される各ブロック分のＰＷＭ駆動信号が電圧算出部５７で決定された対応補正電圧に対応してレベル補正されるように駆動信号発生部２１を制御する。具体的には、ｋ（＝１０）個のＰＷＭ出力用電源電圧がパルス電圧レベルコントロール回路５２から補正電圧に対応して発生され、各々１２８×３個のパルス幅変調回路２２にパルス電圧レベル制御信号として供給される。これにより、各パルス幅変調回路２２は対応パルス電圧レベル制御信号、すなわちＰＷＭ出力用電源電圧の電圧レベルで映像信号レベルに比例したパルス幅のパルス信号を発生する。さらに、各出力バッファ２３は対応パルス幅変調回路２２からのパルス信号の電圧レベルに対応して配線抵抗による電圧降下分ΔＶだけ駆動用基準電圧端子からの電圧Ｖｒｅｆをレベルシフトさせた出力電圧Ｖｘ（＝Ｖｒｅｆ＋ΔＶ）を発生し、この出力電圧Ｖｘをパルス信号のパルス幅にそれぞれ等しい期間だけ信号線Ｘ１〜Ｘｎに図２に示すＰＷＭ駆動信号として出力する。
【００３０】
すなわち、映像信号処理回路５は各水平ライン分の映像信号レベルを解析し、走査線Ｙの配線抵抗による１水平ライン内の輝度傾斜および隣接水平ライン間の輝度差を緩和するようにＰＷＭ駆動信号の電圧レベルを変化させるために用いられいている。
【００３１】
ここで、１水平ラインの輝度傾斜に対する補正動作についてさらに説明する。
【００３２】
映像信号が１水平ラインの表示画素ＰＸの全てに対して例えば図１０の（ａ）に示すように最大レベルである場合、画素輝度が走査線Ｙの配線抵抗による電圧降下のために図１０の（ｂ）に示すようにＹドライバ３から遠い表示画素ＰＸほど低下する。これに対して、映像信号補正部４９は１水平ライン分の画素電圧を図１０の（ｂ）に示すように補正するため、走査線Ｙで電圧降下が発生しても実際の画素輝度は図１０の（ｂ）に示すようにＹドライバ３からの距離に関係なく一定になる。
【００３３】
次に、隣接水平ライン間の輝度差に対する補正動作について説明する。
【００３４】
上述のようにＹドライバ３から遠い表示画素ＰＸほど、画素輝度が暗くなる。
【００３５】
このため、１フレーム内で最も暗く設定される画素の輝度に他の画素の輝度を合わせる目的で映像信号レベルを一律に低下させる最大輝度減少率を設定することで、隣接水平ライン間の輝度差を解消できる。しかし、常にこの補正を行うと、全ての画像パターンで同じ割合で暗くなってしまう。例えば、明るい画像パターンでは、輝度低下が大きく、画面上で輝度差が目立つので輝度補正が必ず必要であるが、暗い画像パターンでは、明るい画像パターンに比べ輝度低下が少なく画面上で輝度差が目立たない。さらに表面伝導型電子放出素子１１が図１１に示すような電圧−輝度特性を持つため、暗い画像パターンでの電圧変動に対し輝度変化の影響が少ない。従って、必ずしも補正が必要とされない。
【００３６】
また、高輝度部分の面積が多いとやはり発光電流が多く流れ電圧降下も増え輝度低下が大きくなってしまうので補正が必要となる。
【００３７】
しかし、高輝度部分の面積が少ないと電子放出素子１１の放電時に流れる発光電流が少なく、電圧降下も少ない。よって、輝度低下も少ないので補正が必要とされない。
【００３８】
これらを整理すると暗い画像パターンあるいは高輝度部分の面積の少ないパターンにおいては、発光電流は少なく配線抵抗による電圧降下は少ない。よって、画面上では、輝度低下は少なく輝度傾斜およびクロストークが目立たない。また、逆に明るい画像パターンあるいは高輝度部分の面積の多い画像パターンにおいては、発光電流が多く電圧降下が大きくなり、画面上では、輝度低下も大きく輝度傾斜およびクロストークが目立つ。
【００３９】
すなわち、暗い画像パターンあるいは高輝度部分の面積の少ない画像パターンにおいては、補正する必要はなく、逆に明るい画像パターンあるいは高輝度部分の面積の多い画像パターンにおいては、補正する必要があるということになる。
【００４０】
以上の理由から隣接水平ライン間の輝度差に対する補正では、最大輝度減少率が画像パターンの種類に依存した１フレーム分の映像信号の平均レベルに基づいて輝度減少率算出部５６で決定され、補正電圧算出部５７で補正電圧算出部５７で決定される補正電圧をこの最大輝度減少率に基づいて調整する。この結果、暗い画像パターンもしくは高輝度部分の面積の少ない画像パターンについては図１２の（ａ）に示すように補正が行われない。中間の画像パターンについては、１００％の補正を行う代わりに画面上で目立たない程度に補正が行われる。明るい画像パターンもしくは、高輝度部分の面積の多い画像パターンについては完全な補正が行われる。映像信号を共通にして白表示面積を可変した場合の輝度は、図１２の（ｂ）に示すようになる。
【００４１】
これにより、暗い画像パターンもしくは高輝度部分の面積の少ない画像パターンのように輝度を高く設定したい画像パターンの輝度を減少させずに、明るい画像パターンもしくは高輝度部分の面積の多い画像パターンのように輝度低下の目立つ画像パターンの輝度を調整できる。
【００４２】
また、外部制御信号により輝度低下させる補正の度合いを調整することもできるため、一般にＣＲＴディスプレイの保護および寿命を延ばす目的で高輝度部分の面積が多い画像パターンについて輝度を一律に低下させるＡＢＬ回路のような特性を得ることもできる。
【００４３】
上述の実施形態の平面表示装置では、１水平ライン分の映像信号が所定数のブロックに区分されこれらブロック単位に映像信号の平均レベルが求められる。さらに、複数の走査線Ｙの配線抵抗による電圧降下に見合う補正電圧がこれら平均レベルに基づいてそれぞれのブロックについて決定され、各ブロック分のＰＷＭ駆動信号が対応補正電圧に対応してレベル補正される。これにより、配線抵抗に起因して画素輝度が不均一になる輝度傾斜を防止することができる。また、画面上の輝度低下が大きく輝度傾斜やクロストークが目立つ画像パターンについて選択的に輝度補正を行うことができる。さらに、映像信号から得られる画像パターンの種類毎に輝度補正形式を適切に変更することができるため、輝度を無駄に低下しない高品位の画像を得ることができる。
【００４４】
尚、上述の実施形態では、カラー画素を構成する３個の表示画素ＰＸが水平方向に一列に並ぶストライプ配列になっているが、デルタ配列でも本発明は有効である。また、本発明はＹドライバ３を走査線Ｙ１〜Ｙｍの片側のみに配置される方式だけでなく、配線抵抗による電圧降下がＹドライバ３からの距離に依存して生じるものであれば、２個のＹドライバを走査線Ｙ１〜Ｙｍの両側に配置する方式にも適用できる。
【００４５】
【発明の効果】
以上のように本発明によれば、配線抵抗に起因して画素輝度が不均一になることを防止できる平面表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る平面表示装置の回路構成を概略的に示す図である。
【図２】図１に示す平面表示装置の動作を説明するためのタイムチャートである。
【図３】図１に示す表示パネルの等価回路を示す図である。
【図４】図３に示す表示画素の各水平ラインに生じる輝度傾斜を説明するためのグラフである。
【図５】図１に示す表示パネルに表示される画像の例を示す図である。
【図６】図５に示す２本の水平ライン間に生じる輝度差を説明するためのグラフである。
【図７】図１に示す補正回路の回路構成を示す図である。
【図８】図７に示す信号解析回路において区分される映像信号のブロックを示す図である。
【図９】図８に示す映像信号のブロックに対して設定される補正電圧を示すグラフである。
【図１０】図７に示す補正回路で各水平ラインの輝度傾斜に対して行われる補正を説明するためのグラフである。
【図１１】図１に示す表面伝導型電子放出素子の電圧−輝度特性を示すグラフである。
【図１２】図７に示す補正回路で水平ライン間の輝度差に対して行われる補正を説明するためのグラフである。
【符号の説明】
１…表示パネル、２…Ｘドライバ、３…Ｙドライバ、４…映像処理回路、１１…表面伝導型電子放出素子、１２…蛍光体、５０…ＡＰＬ検出回路、５１…補正回路、５２…パルス電圧レベルコントロール回路、５５…信号解析回路、５６…輝度減少率算出部、５７…補正電圧算出部、５３…１Ｈ遅延回路、Ｘ…信号線、
Ｙ…走査線、ＰＸ…表示画素。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a flat display device such as a field emission display (FED) in which a plurality of display pixels are formed using, for example, surface conduction electron-emitting devices, and a display driving circuit and display for the flat display device. Driving method.
[0002]
[Prior art]
An FED generally includes a display panel and a drive circuit for driving the display panel. The display panel includes a plurality of scanning lines extending in a horizontal (horizontal) direction, a plurality of signal lines intersecting the scanning lines and extending in a vertical (vertical) direction, and a plurality of scanning lines arranged at intersections of the scanning lines and the signal lines. (For example, see Patent Document 1). In a display panel for color display, for example, three display pixels adjacent in the horizontal direction are used as color display pixels. Each display pixel includes a surface conduction electron-emitting device and a red (R), green (G), or blue (B) phosphor that emits light by an electron beam emitted from the electron-emitting device.
[0003]
The driving circuit includes a Y driver connected to one end of the plurality of scanning lines and an X driver connected to one end of the plurality of signal lines. The Y driver sequentially drives a plurality of scanning lines using scanning signals, and the X driver drives a plurality of signal lines using a driving signal having a pulse width corresponding to a video signal while each scanning line is driven. Each display pixel emits light at a luminance corresponding to the pixel voltage between the corresponding signal line and the corresponding scanning line.
[0004]
By the way, each scanning line has a wiring resistance and generates a different voltage drop depending on the distance from the Y driver. For this reason, for example, even if display pixels on one horizontal line are driven by the same drive signal, these display pixels cannot emit light with a uniform luminance distribution. The effective value of the pixel voltage is higher for display pixels closer to the Y driver, and lower for display pixels farther from the Y driver.
[0005]
[Patent Document 1]
JP 2002-221933 A
[Problems to be solved by the invention]
In recent years, display panels having an aspect ratio of 16: 9 (horizontal: vertical) have become mainstream. In such a screen size, since a large number of display pixels are connected to each scanning line, the influence of the wiring resistance of the scanning line cannot be ignored. For example, when the number of color display pixels is horizontal: vertical = 1280: 720, 1280 × 3 (RGB) surface conduction electron-emitting devices are connected to a common scanning line. In this case, a potential difference of at least 2 to 3 V is generated between both ends of the scanning line due to a voltage drop in the wiring resistance. This enlarges the difference in pixel voltage generated between the display pixels of one horizontal line, and further makes the luminance distribution of these display pixels non-uniform, thereby significantly lowering the display quality.
[0007]
An object of the present invention is to provide a flat display device, a display driving circuit, and a display driving method that can prevent pixel luminance from becoming non-uniform due to wiring resistance.
[0008]
[Means for Solving the Problems]
According to the present invention, a plurality of scanning lines, a plurality of signal lines intersecting the plurality of scanning lines, and a plurality of scanning lines and a plurality of signal lines are arranged at intersections between the plurality of scanning lines and the plurality of signal lines. , A plurality of display pixels driven in accordance with the voltages, a video processing circuit for processing video signals, a scanning line driver for sequentially driving a plurality of scanning lines, and each of the plurality of scanning lines driven by the scanning line driver. A signal line driver for driving a plurality of signal lines based on a video signal from a video processing circuit while the signal line driver outputs a drive signal having a pulse width proportional to a video signal level. The video processing circuit divides the video signal for one horizontal line into a predetermined number of blocks and obtains an average level of the video signal for each block. A correction voltage calculation unit that determines a correction voltage corresponding to a voltage drop due to a wiring resistance of a plurality of scanning lines for each block based on an average level of the obtained video signal, and a driving signal for each block is a correction voltage calculation unit. A flat display device that includes a voltage level control circuit that controls the drive signal generator so that the level is corrected in accordance with the corresponding correction voltage determined in (1).
[0009]
According to the present invention, a plurality of scanning lines, a plurality of signal lines intersecting the plurality of scanning lines, and a plurality of scanning lines and a plurality of signal lines are arranged at intersections between the plurality of scanning lines and the plurality of signal lines. A display driving circuit for a display panel including a plurality of display pixels driven corresponding to the voltage of, a video processing circuit that processes video signals, a scanning line driver that sequentially drives a plurality of scanning lines, A signal line driver for driving the plurality of signal lines based on a video signal from the video processing circuit while each of the plurality of scanning lines is driven by the scanning line driver, wherein the signal line driver is proportional to the video signal level The image processing circuit includes a drive signal generation unit that generates a drive signal having a pulse width for a plurality of signal lines, and a video processing circuit divides a video signal for one horizontal line into a predetermined number of blocks and averages the video signals in units of these blocks. A video analysis unit for obtaining a bell, a correction voltage calculation unit for determining a correction voltage corresponding to a voltage drop due to wiring resistance of a plurality of scanning lines for each block based on an average level of a video signal obtained from the video analysis unit, and A display drive circuit including a voltage level control circuit that controls a drive signal generation unit so that a drive signal for a block is level-corrected in accordance with a corresponding correction voltage determined by a correction voltage calculation unit is provided.
[0010]
According to the present invention, a plurality of scanning lines, a plurality of signal lines intersecting the plurality of scanning lines, and a plurality of scanning lines and a plurality of signal lines are arranged at intersections between the plurality of scanning lines and the plurality of signal lines. A plurality of display pixels that are driven in accordance with a voltage of the display panel, the method comprising sequentially driving a plurality of scanning lines, and outputting a video signal while each of the plurality of scanning lines is driven. A plurality of signal lines are driven by a drive signal having a pulse width proportional to the level, a video signal for one horizontal line is divided into a predetermined number of blocks, and an average level of the video signal is obtained for each block. A display driving method for determining a correction voltage corresponding to a voltage drop due to wiring resistance of a plurality of scanning lines for each block based on the driving voltage, and performing level correction of a drive signal for each block in accordance with a corresponding correction voltage It is provided.
[0011]
In the flat display device, the display driving circuit, and the display driving method, a video signal for one horizontal line is divided into a predetermined number of blocks, and an average level of the video signal is obtained for each block. Further, a correction voltage corresponding to the voltage drop due to the wiring resistance of each scanning line is determined for each block based on these average levels, and the level of the drive signal for each block is corrected according to the corresponding correction voltage. Thereby, it is possible to prevent the pixel luminance from becoming non-uniform due to the wiring resistance.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a flat panel display according to an embodiment of the present invention will be described with reference to the drawings. This flat display device is, for example, a field emission display (FED) device having a 720P HDTV XGA resolution in which the number of color display pixels is horizontal: vertical = 1280: 720.
[0013]
FIG. 1 schematically shows a circuit configuration of the flat display device. The flat panel display includes a display panel 1, an X driver 2, a Y driver 3, and a video processing circuit 5. The display panel has m (= 720) scanning lines Y (Y1 to Ym) extending in the horizontal (horizontal) direction, and n (= 1280 × 3) extending in the vertical (vertical) direction crossing these scanning lines Y1 to Ym. It includes the signal lines X (X1 to Xn) and m × n (= approximately 2.76 million) display pixels PX arranged at intersections of the scanning lines Y1 to Ym and the signal lines X1 to Xn. Each color display pixel is constituted by three display pixels PX adjacent in the horizontal direction. In this color display pixel, three (3) display pixels PX emit red (R), green (G), and blue (B) light emitted by the surface conduction electron-emitting devices 11 and electron beams emitted from these electron-emitting devices 11, respectively. Of the phosphor 12. Each scanning line Y is used as a scanning electrode connected to the electron-emitting device 11 of the display pixel PX of the corresponding horizontal line, and each signal line X is used as a signal electrode connected to the electron-emitting device 11 of the display pixel PX of the corresponding column. Used.
[0014]
The X driver 2, the Y driver 3, and the video processing circuit 5 are used as drive circuits for the display panel 1, and are arranged around the display panel 1. The X driver 2 is connected to one end of the signal lines X1 to Xn, and the Y driver 3 is connected to one end of the scanning lines Y1 to Ym. The video processing circuit 5 processes an RGB video signal supplied from an external signal source in a digital format. The Y driver 3 sequentially drives the scanning lines Y1 to Ym using the scanning signals, and the X driver 2 uses the driving signals to drive the signal lines X1 to Xn while each of the scanning lines Y1 to Ym is driven by the Y driver 3. Drive.
[0015]
The video processing circuit 5 sums up the levels of the RGB video signals for one frame and detects an average level. The APL detection circuit 50 scans every horizontal scanning period based on the detection result of the APL detection circuit 50 and the RGB video signals. A correction circuit 51 for determining a correction voltage corresponding to the voltage drop due to the wiring resistance of the line Y, and a pulse voltage level control circuit 52 for outputting a pulse voltage level control signal corresponding to the correction voltage determined by the correction circuit 51 to the X driver 2 And a 1H delay circuit 53 that delays the RGB video signal by one horizontal scanning period and outputs the signal line driver to the X driver 2. Note that the APL detection circuit 50 may be configured to detect at least one of the average level of the RGB video signals for one or more frames and the average level of the RGB video signals for one or more horizontal lines. Further, the APL detection circuit 50 may be configured to detect the average level of the video signal for one or a plurality of frames from the emission current or the discharge current actually flowing to the plurality of display pixels, and may detect the average level for one or a plurality of horizontal lines. The average level of the video signal may be detected from a light emission current or a discharge current actually flowing through a plurality of display pixels.
[0016]
The X driver 2 samples and holds a video signal for one horizontal line supplied from the video processing circuit 5 in synchronization with the horizontal synchronizing signal HD, and one horizontal output from the line memory 20 in parallel. It includes a drive signal generator 21 that generates n PWM drive signals corresponding to the video signals for the lines, respectively. The drive signal generator 21 generates n pulse width modulation circuits 22 each generating a pulse signal having a pulse width proportional to the video signal level of the corresponding pixel, and each corresponds to the voltage level of the pulse signal from the corresponding pulse width modulation circuit 22 To generate an output voltage Vx (= Vref + ΔV) obtained by level-shifting the voltage Vref from the driving reference voltage terminal by ΔV, and applying this output voltage Vx to the signal lines X1 to Xn for a period equal to the pulse width of the pulse signal. It includes n output buffers 23 that output as the PWM drive signal shown in FIG. FIG. 2 shows the case where the pulse width modulation circuit 22 sets the pulse width for 1024 gradations from the 0th gradation corresponding to the minimum level of the video signal to the 1023th gradation corresponding to the maximum level of the video signal. As shown, the pulse width of the drive signal is set to 0 at the 0th gradation, set to T at the 1st gradation, and set to j times T at the jth gradation. Here, T is, for example, 1/1 of the effective video period of one horizontal scanning period so that the pulse width of the PWM drive signal does not exceed one horizontal scanning period even at the 1023th gradation when the video signal level becomes the maximum. It is set in advance to a period equal to 1023.
[0017]
The Y driver 3 shifts the vertical synchronizing signal VD every one horizontal scanning period and outputs the shift register 31 from one of the m output terminals, and the scanning signal in response to the pulses from the m output terminals, respectively. Are output to the scanning lines Y1 to Ym every horizontal scanning period. This scanning signal is two voltages Vyon supplied from the scanning voltage terminal, and is output only for one horizontal scanning period as shown in FIG. In each electron-emitting device 11, a discharge occurs when the sum of the voltage Vx (= Vref + ΔV) of the signal electrode and the voltage Vy of the scanning electrode exceeds a threshold, and the electron beam emitted thereby excites the phosphor 12. .
[0018]
Next, circuit characteristics without the video processing circuit 5 will be described. FIG. 3 shows an equivalent circuit of the display panel 1 shown in FIG. In this equivalent circuit, r is a wiring resistance distributed in each of the scanning lines Y1 to Yn, i11 to imn are emission currents flowing when the mxn surface conduction electron-emitting devices 11 are discharged, and Vy is .DELTA.V1 to .DELTA.Vm are the output terminal voltages of the Y driver 3, and are the total voltage drop caused by the emission current flowing through the wiring resistances of the scanning lines Y1 to Yn when the n surface conduction electron-emitting devices 11 are discharged. Value.
[0019]
These ΔV1, ΔV2, ΔV3,... ΔVm are the following values.
[0020]
ΔV1 = r × i11 + 2 × r × i12 + −−−− + n × r × i1n
ΔV2 = r × i21 + 2 × r × i22 + −−−− + n × r × i2n
ΔV3 = r × i31 + 2 × r × i32 + −−−− + n × r × i3n
ΔVm = r × im1 + 2 × r × im2 + −−−−− + n × r × imn
When the display pixels PX of one horizontal line are driven through the signal lines X1 to Xn, a light emission current flows through the electron-emitting devices 11 of the display pixels PX excluding those of black display among these display pixels PX, Further, all of these emission currents flow to the Y driver 3 via one scanning line Y. Specifically, when the maximum current of each display pixel PX is 500 μA at the maximum, the current is 1.92 A in total.
[0021]
The display pixels PX farther from the Y driver 3 are affected by the voltage drops ΔV1 to ΔVn depending on the wiring resistance and the emission current. When the total wiring resistance of each scanning line Y is 4Ω and the voltage drop is simply obtained by the current (1.92 A) × the wiring resistance (4Ω), the voltage drop is 7.68V. Actually, the voltage is about 2 V because the wiring resistance and the current are dispersed. With such a voltage drop, the pixel voltage applied to the surface conduction electron-emitting device 11 is reduced, and the original light emitting ability cannot be exhibited.
[0022]
If the video signal is at the maximum level for all the display pixels PX of one horizontal line as shown in FIG. 4A, the pixel voltage is reduced due to the voltage drop due to the wiring resistance. As shown in FIG. 5, the luminance decreases at the pixel PX farthest from the Y driver 3, and a luminance gradient as shown in FIG. 4C occurs for the display pixel PX of this horizontal line. For example, by lowering the maximum level of the video signal, the light emission current can be reduced to reduce the luminance gradient, but this is not preferable because the entire screen becomes dark.
[0023]
For example, when an image as shown in FIG. 5 is displayed and the horizontal line L1 of the display pixel PX is compared with the horizontal line L2 of the display pixel PX, the video signal shown by a broken line and a solid line in FIG. Are input for the horizontal lines L1 and L2. When the display pixels PX of the horizontal lines L1 and L2 are driven in response to these video signals, the number of light emitting pixels does not match between the horizontal lines L1 and L2, so that the light emitting current and the voltage drop depending on the light emitting current are reduced. Are different from each other. As a result, the pixel voltage is distributed as shown in FIG. 6B, and the pixel luminance is distributed as shown in FIG. In the horizontal lines L1 and L2, the pixel voltage difference and the pixel luminance difference increase as the distance from the Y driver 3 increases. For example, in the white vertical band display area arranged on the right side of the display screen, all horizontal lines should display white with the same luminance, but horizontal stripes corresponding to the luminance difference generated between these horizontal lines are displayed on the screen. Crosstalk occurs as a phenomenon that appears in
[0024]
The video processing circuit 5 shown in FIG. 1 is configured to obtain the same pixel voltage for the same video signal by level correcting the PWM drive signal for each horizontal line. For this purpose, the correction circuit 51 of the video processing circuit 5 includes, for example, a signal analysis circuit 55, a luminance reduction rate calculator 56, and a correction voltage calculator 57 shown in FIG.
[0025]
The signal analysis circuit 55 divides the video signal for one horizontal line supplied every horizontal scanning period into k blocks as shown in FIG. 8, for example, and analyzes the video signals of these blocks. If the number of display pixels of one block is set to, for example, 128 × 3 when the number of display pixels of one horizontal line is n = 3840, the number of blocks k = n / 128 × 3 = 10. The signal analysis circuit 55 sums up and averages the video signal levels of one block different from each other, and calculates k video signal aggregation sections 55A and multiplies the average levels obtained from these video signal aggregation sections 55A by different coefficients. It is composed of k arithmetic units 55B that perform the respective processes.
[0026]
The correction voltage calculation unit 57 determines the correction voltage of the PWM drive signal corresponding to the voltage drop due to the wiring resistance of the scanning line Y for each block based on the calculation results obtained for each block from the calculation unit 55B. Here, assuming that the video signal level changes linearly in each block, the correction voltage is set to the value of the black circle located at the block boundary in FIG.
[0027]
The luminance reduction rate calculation section 56 determines the maximum luminance reduction rate based on the average level of the video signal obtained from the APL detection circuit 50, and the correction voltage calculation section 57 determines the correction degree corresponding to the maximum luminance reduction rate. The determined correction voltage is uniformly adjusted. Further, as shown in FIG. 7, the correction voltage can be adjusted to a desired correction degree by an external control signal supplied to a control terminal provided in the correction voltage calculation unit 57 in an auxiliary manner. This adjustment is performed prior to the luminance reduction rate calculation unit 56. That is, the correction voltage determined for each block by the correction voltage calculation unit 57 is uniformly adjusted by the correction voltage adjustment unit including the luminance reduction rate calculation unit 56, the APL detection circuit 50, and the control terminal of the external control signal. .
[0028]
The 1H delay circuit 53 delays the RGB video signal by one horizontal scanning period and outputs it to the line memory 20 of the X driver 2. In the correction circuit 51, the signal analysis circuit 55, the luminance reduction rate calculation section 56, and the correction voltage calculation section 57 perform respective processes while the video signal is delayed by the 1H delay circuit 53.
[0029]
The pulse voltage level control circuit 52 controls the drive signal generation unit so that the level of the PWM drive signal for each block output from the drive signal generation unit 21 is corrected in accordance with the corresponding correction voltage determined by the voltage calculation unit 57. 21 is controlled. Specifically, k (= 10) PWM output power supply voltages are generated from the pulse voltage level control circuit 52 in accordance with the correction voltage, and the 128 × 3 pulse width modulation circuits 22 each control the pulse voltage level control circuit 22. Supplied as a signal. Thus, each pulse width modulation circuit 22 generates a corresponding pulse voltage level control signal, that is, a pulse signal having a pulse width proportional to the video signal level at the voltage level of the power supply voltage for PWM output. Further, each output buffer 23 outputs the output voltage Vx () obtained by level-shifting the voltage Vref from the driving reference voltage terminal by the voltage drop ΔV due to the wiring resistance in accordance with the voltage level of the pulse signal from the corresponding pulse width modulation circuit 22. = Vref + ΔV), and outputs the output voltage Vx to the signal lines X1 to Xn as the PWM drive signal shown in FIG. 2 for a period equal to the pulse width of the pulse signal.
[0030]
That is, the video signal processing circuit 5 analyzes the video signal level of each horizontal line, and controls the PWM drive signal so as to reduce the luminance gradient in one horizontal line and the luminance difference between adjacent horizontal lines due to the wiring resistance of the scanning line Y. Is used to change the voltage level.
[0031]
Here, the correction operation for the luminance inclination of one horizontal line will be further described.
[0032]
When the video signal is at the maximum level for all the display pixels PX of one horizontal line, for example, as shown in FIG. 10A, the pixel luminance is reduced due to the voltage drop due to the wiring resistance of the scanning line Y. As shown in (b), the lower the display pixel PX is, the lower the display pixel PX is. On the other hand, since the video signal correction unit 49 corrects the pixel voltage for one horizontal line as shown in FIG. 10B, even if a voltage drop occurs on the scanning line Y, the actual pixel luminance is not shown. As shown in FIG. 10 (b), it becomes constant regardless of the distance from the Y driver 3.
[0033]
Next, a correction operation for a luminance difference between adjacent horizontal lines will be described.
[0034]
As described above, as the display pixel PX is farther from the Y driver 3, the pixel luminance becomes darker.
[0035]
Therefore, by setting the maximum luminance reduction rate that uniformly lowers the video signal level in order to match the luminance of the other pixels with the luminance of the darkest pixel in one frame, the luminance difference between adjacent horizontal lines is set. Can be eliminated. However, if this correction is always performed, all image patterns will be darkened at the same rate. For example, in a bright image pattern, the luminance decrease is large and the luminance difference is conspicuous on the screen, so luminance correction is always necessary. However, in a dark image pattern, the luminance decrease is small compared to the bright image pattern, and the luminance difference is conspicuous on the screen. Absent. Further, since the surface conduction electron-emitting device 11 has a voltage-luminance characteristic as shown in FIG. 11, the influence of a luminance change on a voltage fluctuation in a dark image pattern is small. Therefore, correction is not necessarily required.
[0036]
In addition, if the area of the high luminance portion is large, the emission current also increases, the voltage drop increases, and the luminance decreases, so correction is necessary.
[0037]
However, when the area of the high-brightness portion is small, the emission current flowing when the electron-emitting device 11 is discharged is small, and the voltage drop is small. Therefore, no correction is required because the luminance is less reduced.
[0038]
When these are arranged, in a dark image pattern or a pattern having a small area of a high luminance portion, the light emission current is small and the voltage drop due to the wiring resistance is small. Therefore, on the screen, the luminance decrease is small and the luminance inclination and the crosstalk are inconspicuous. Conversely, in a bright image pattern or an image pattern having a large area of a high-luminance portion, the light-emitting current is large and the voltage drop is large, and the luminance drop is large and the luminance gradient and crosstalk are conspicuous on the screen.
[0039]
That is, it is not necessary to correct a dark image pattern or an image pattern having a small area of a high-luminance portion, and conversely, it is necessary to correct a bright image pattern or an image pattern having a large area of a high-luminance portion. Become.
[0040]
For the above reason, in the correction for the luminance difference between the adjacent horizontal lines, the maximum luminance reduction rate is determined by the luminance reduction rate calculation unit 56 based on the average level of the video signal for one frame depending on the type of the image pattern. The voltage calculator 57 adjusts the correction voltage determined by the correction voltage calculator 57 based on the maximum luminance reduction rate. As a result, correction is not performed on a dark image pattern or an image pattern having a small area of a high-luminance portion, as shown in FIG. With respect to the intermediate image pattern, the correction is performed so as not to be noticeable on the screen instead of performing the correction of 100%. Complete correction is performed on a bright image pattern or an image pattern having a large area of a high luminance portion. The luminance when the white display area is changed while sharing the video signal is as shown in FIG.
[0041]
This makes it possible to reduce the brightness of an image pattern whose brightness is to be set high, such as a dark image pattern or an image pattern having a small area of a high-luminance portion, without reducing the brightness of an image pattern having a large area of a high-luminance portion. It is possible to adjust the brightness of the image pattern in which the brightness is conspicuous.
[0042]
In addition, since the degree of correction for lowering the luminance can be adjusted by an external control signal, generally, an ABL circuit that uniformly lowers the luminance of an image pattern having a large area of a high luminance portion for the purpose of protecting the CRT display and extending the life is generally used. Such characteristics can also be obtained.
[0043]
In the flat display device according to the above-described embodiment, the video signal for one horizontal line is divided into a predetermined number of blocks, and the average level of the video signal is obtained for each block. Further, a correction voltage corresponding to the voltage drop due to the wiring resistance of the plurality of scanning lines Y is determined for each block based on the average level, and the level of the PWM drive signal for each block is corrected according to the corresponding correction voltage. . Thereby, it is possible to prevent a luminance gradient in which the pixel luminance becomes non-uniform due to the wiring resistance. Further, it is possible to selectively correct the luminance of an image pattern in which the luminance on the screen is largely reduced and the luminance gradient and the crosstalk are conspicuous. Further, since the brightness correction format can be appropriately changed for each type of image pattern obtained from the video signal, a high-quality image without unnecessarily lowering the brightness can be obtained.
[0044]
In the above-described embodiment, the three display pixels PX constituting the color pixels are arranged in a stripe array in a horizontal direction, but the present invention is also effective in a delta arrangement. The present invention is not limited to the method in which the Y driver 3 is arranged only on one side of the scanning lines Y1 to Ym, and may include two Y drivers if the voltage drop due to the wiring resistance occurs depending on the distance from the Y driver 3. Can be applied to a method in which the Y drivers are arranged on both sides of the scanning lines Y1 to Ym.
[0045]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a flat panel display device that can prevent pixel luminance from becoming non-uniform due to wiring resistance.
[Brief description of the drawings]
FIG. 1 is a diagram schematically showing a circuit configuration of a flat panel display according to an embodiment of the present invention.
FIG. 2 is a time chart for explaining the operation of the flat panel display device shown in FIG.
FIG. 3 is a diagram showing an equivalent circuit of the display panel shown in FIG.
FIG. 4 is a graph for explaining a luminance gradient generated in each horizontal line of the display pixels shown in FIG. 3;
FIG. 5 is a diagram showing an example of an image displayed on the display panel shown in FIG.
FIG. 6 is a graph for explaining a luminance difference generated between two horizontal lines shown in FIG. 5;
7 is a diagram showing a circuit configuration of the correction circuit shown in FIG.
8 is a diagram showing blocks of a video signal divided in the signal analysis circuit shown in FIG. 7;
FIG. 9 is a graph showing a correction voltage set for the video signal block shown in FIG. 8;
FIG. 10 is a graph for explaining correction performed on a luminance gradient of each horizontal line by the correction circuit shown in FIG. 7;
11 is a graph showing voltage-luminance characteristics of the surface conduction electron-emitting device shown in FIG.
12 is a graph illustrating a correction performed by the correction circuit illustrated in FIG. 7 on a luminance difference between horizontal lines.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Display panel, 2 ... X driver, 3 ... Y driver, 4 ... Video processing circuit, 11 ... Surface conduction electron-emitting device, 12 ... Phosphor, 50 ... APL detection circuit, 51 ... Correction circuit, 52 ... Pulse voltage Level control circuit, 55: signal analysis circuit, 56: luminance reduction rate calculation unit, 57: correction voltage calculation unit, 53: 1H delay circuit, X: signal line,
Y: scanning line, PX: display pixel.
