JP2004241305A - Discharge lamp lighting device - Google Patents
Discharge lamp lighting device Download PDFInfo
- Publication number
- JP2004241305A JP2004241305A JP2003031151A JP2003031151A JP2004241305A JP 2004241305 A JP2004241305 A JP 2004241305A JP 2003031151 A JP2003031151 A JP 2003031151A JP 2003031151 A JP2003031151 A JP 2003031151A JP 2004241305 A JP2004241305 A JP 2004241305A
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- voltage side
- voltage
- circuit
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
【0001】
【発明の属する技術分野】
この発明は、放電灯を点灯するための放電灯点灯装置に関するものである。
【0002】
【従来の技術】
放電灯を点灯させるための放電灯点灯装置における低周波矩形波出力用のインバータ回路のフルブリッジ回路としては、ブートストラップ構成のドライバを用いて4個のNチャネルFETによりフルブリッジ回路を構成するものがある(例えば、特許文献1)。
また、高耐圧PチャネルLDMOSによる定電流を介在したレベルシフトダウン回路を4個のFET全てに用いた構成のフルブリッジ回路がある(例えば、特許文献2)。
また、4個のFETのうちの2個を外部の発振器で駆動し、他の2個のFETをその外部より駆動されるFETのドレイン電圧に連動させる構成であって、さらに上下のFETが対となり、低電圧側のFETのドレイン電圧を高電圧側FETのゲート信号として導き、その電圧をNPNトランジスタにより反転することで高電圧側のFETのゲートに印加する構成のものがある(例えば、特許文献3)。
【0003】
【特許文献1】
特開2000−166258公報(第4頁、第2図)
【特許文献2】
サンケン電気(株)のサンケン技報 (1998.11,vol.30,no.1の車載HIDランプ用高圧ドライバIC「SLA2402M」の4,1項)
【特許文献3】
特開平8−102381号公報(第4頁、第1図)
【0004】
【発明が解決しようとする課題】従来の放電灯点灯装置におけるフルブリッジ回路は以上のように構成されているので、特許文献1および特許文献2のいずれの従来技術においてもブリッジ回路の4個全てのFETをそれぞれ独立してドライブするため、ドライブ回路の数が多く、回路規模が大きくなり、価格の上昇を招くという課題があった。
また、特許文献3の従来技術においては、出力端子をグランドへ短絡する事故が発生した場合に、電源電圧に対しドレイン電圧が充分に低下すればブリッジ回路の高電圧側のFETをオフできるが、低電圧側のFETをオフした場合でも、接続された低電圧側FETのドレイン電圧(高電圧側FETのソース電圧)がNPNトランジスタのベース電流を供給する2個の抵抗の分圧によって決定される電圧を下回ることがなければ、高電圧側のFETをオフには出来ず、高電圧側のFETの破壊を招くという課題がある。
さらに、出力端子をグランドへ短絡する事故により大電流が流れ、電源側の電流供給能力を超えることで電源電圧が低下した場合にも高電圧側のFETをオフには出来ないという課題がある。
従って、特許文献3の従来技術においては、例えば、通常流れる電流の最大値に近い電流が流れるような抵抗値で出力端子(高電圧側のソース端子)とグランドが接続した場合や、小さな抵抗値の地絡により過電流が流れ電源電圧が低下するような場合は、高電圧側のFETをオフすることが出来ず、出力電流が流れつづけてブリッジ回路を破壊させてしまう場合があるという課題がある。
【0005】
この発明は、上記のような課題を解決するためになされたもので、出力に異常な電流が流れる状況が発生してもブリッジ回路の全てのFETをオフすることを可能にし、前記ブリッジ回路の破壊を回避できる放電灯点灯装置を得ることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係る放電灯点灯装置は、対向する辺および他の対向する辺に配置された一方のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、前記駆動回路により制御された前記スイッチ素子の状態をもとに、そのスイッチ素子が配置された辺に対向する辺に配置された他のスイッチ素子の状態を、前記スイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された他方のスイッチ素子の状態を、前記スイッチ素子の状態と異なる状態へ連動制御する連動回路とを有したフルブリッジ回路を備えるようにしたものである。
【0007】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態1.
図1は、この実施の形態1の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。このフルブリッジ回路は、グランド電位に対し正極となる正極電源を供給する第1の直流電源101と、グランド電位に対し負極となる負極電源を供給する第2の直流電源102と、前記第1の直流電源の正極電源が高電圧側に供給され、また、前記第2の負極電源が低電圧側に供給される、pチャネルFET(高電圧側のスイッチ素子)Q12、pチャネルFET(高電圧側のスイッチ素子)Q22およびnチャネルFET(低電圧側のスイッチ素子)Q13、nチャネルFET(低電圧側のスイッチ素子)Q23からなるブリッジ回路と、前記ブリッジ回路のpチャネルFETQ12、Q22をオン/オフするための駆動回路104,105と、pチャネルFETQ12またはpチャネルFETQ22のオン/オフに連動してnチャネルFETQ13またはnチャネルFETQ23をオン/オフさせる連動回路106,107と、クリップ回路108とを備えている。
【0008】
前記ブリッジ回路は、高電圧側のpチャネルFETQ12およびpチャネルFETQ22と、低電圧側のnチャネルFETQ13およびnチャネルFETQ23を有し、高電圧側のpチャネルFETQ12のドレイン端子は低電圧側のnチャネルFETQ23のドレイン端子と接続され、また高電圧側のpチャネルFETQ22のドレイン端子は低電圧側のnチャネルFETQ13のドレイン端子と接続され、pチャネルFETQ12とnチャネルFETQ23のドレイン端子接続点と、pチャネルFETQ22とnチャネルFETQ13のドレイン端子接続点との間に放電灯などの負荷103が接続される。そして、高電圧側のpチャネルFETQ12および低電圧側のnチャネルFETQ13が対となり、また、高電圧側のpチャネルFETQ22および低電圧側のnチャネルFETQ23が対となってオンまたはオフの同一の動作を行う構成である。
【0009】
第1の直流電源101と第2の直流電源102は直列に接続され、第1の直流電源101と第2の直流電源102の接続点はグランドへ接続された構成である。そして、第1の直流電源101の正極側は前記ブリッジ回路のpチャネルFETQ12とpチャネルFETQ22のソース端子へ接続され、また第2の直流電源102の負極側はnチャネルFETQ13とnチャネルFETQ23のソース端子へ接続されている。
【0010】
駆動回路104は高電圧側のpチャネルFETQ12をオン/オフさせるための回路であり、グランド電位に対し正極となる電源への接続をオン/オフするスイッチ回路SW11と、スイッチ回路SW11とベース端子間に抵抗R11が接続されるとともに、第1の直流電源101の正極側とコレクタ端子間に抵抗R12が接続された、スイッチ回路SW11のオン/オフによりスイッチングされるnpnトランジスタQ11とを備えている。
また、駆動回路105は高電圧側のpチャネルFETQ22をオン/オフさせるための回路であり、グランド電位に対し正極となる電源への接続をオン/オフするスイッチ回路SW21と、スイッチ回路SW21とベース端子間に抵抗R21が接続されるとともに、第1の直流電源101の正極側とコレクタ端子間に抵抗R22が接続され、スイッチ回路SW21のオン/オフによりスイッチングされるnpnトランジスタQ21とを備えている。
【0011】
連動回路106は、pチャネルFETQ12のドレイン端子の電位をもとに、nチャネルFETQ13の動作をpチャネルFETQ12の動作に連動させるためと、オンしているnチャネルFETQ23がオフしたときに、もう一方の低電圧側のnチャネルFETQ13をオンさせるための回路であり、ベース端子が、抵抗R13を介してpチャネルFETQ12およびnチャネルFETQ23のドレイン端子へ接続されるとともに、プルダウン抵抗R14を介して第2の直流電源102の負極側へ接続され、またエミッタ端子間が互いに接続されたnpnトランジスタQ14およびpnpトランジスタQ15を備えている。なお、npnトランジスタQ14およびpnpトランジスタQ15のエミッタ端子は低電圧側のnチャネルFETQ13のゲート端子と接続している。
また、pnpトランジスタQ15のコレクタ端子は第2の直流電源102の負極側へ接続している。
【0012】
連動回路107は、pチャネルFETQ22のドレイン端子の電位をもとに、nチャネルFETQ23の動作をpチャネルFETQ22の動作に連動させるためと、オンしているnチャネルFETQ13がオフしたときに、もう一方の低電圧側のnチャネルFETQ23をオンさせるための回路であり、ベース端子が、抵抗R23を介してpチャネルFETQ22およびnチャネルFETQ13のドレイン端子へ接続されるとともに、プルダウン抵抗R24を介して第2の直流電源102の負極側へ接続され、またエミッタ端子間が互いに接続されたnpnトランジスタQ24およびpnpトランジスタQ25を備えている。なお、npnトランジスタQ24およびpnpトランジスタQ25のエミッタ端子は低電圧側のnチャネルFETQ23のゲート端子と接続している。
また、pnpトランジスタQ25のコレクタ端子は第2の直流電源102の負極側へ接続している。また、npnトランジスタQ24のコレクタ端子は、前記連動回路106のnpnトランジスタQ14のコレクタ端子と接続している。
【0013】
クリップ回路108は、定電圧ダイオードZD1と、そのアノード端子とカソード端子間に接続されたキャパシタC1とを備えており、低電圧ダイオードZD1のアノード端子は第2の直流電源102の負極側へ接続され、またカソード端子は前記npnトランジスタQ14およびnpnトランジスタQ24のコレクタ端子へ接続している。
【0014】
次に動作について説明する。
このフルブリッジ回路では、低電圧側のnチャネルFETは、相対するnチャネルFETのドレイン電圧によりゲート電圧が与えられる。従って、例えば高電圧側のpチャネルFETQ12が駆動回路104により駆動され、動作してオンとなり、低電圧側のnチャネルFETQ23のドレイン電圧が上昇すると、連動回路106によりそのnpnトランジスタQ14がオンとなり低電圧側のnチャネルFETQ13をオンさせる。このnチャネルFETQ13がオンしている状態では、そのドレイン電圧は低下し、この結果、連動回路107によりそのpnpトランジスタQ25がオンとなって低電圧側のnチャネルFETQ23のゲート電圧を第2の直流電源102の負極側の電位レベル近くへ引き下げるため、nチャネルFETQ23は必然的にオフ状態に到る。
以上の動作は、高電圧側のpチャネルFETQ12が駆動回路104により駆動され、動作してオンとなる場合においても同様である。
【0015】
また、低電圧側のnチャネルFETが反転動作を行うタイミングは、高電圧側のオンしているpチャネルFETが切り替わったときであり、この切り替わりにより低電圧側のnチャネルFETのドレイン電圧が変化したときである。この場合、従来のフルブリッジ回路と同様に、オンとなっているFETを切替えるに際しては、ブリッジ回路の上下のFETが同時にオン状態とならないようにデッドタイムを設ける必要がある。
このデッドタイム中の動作は、pチャネルFETQ12とnチャネルFETQ13とがオンしている状態で、高電圧側のpチャネルFETQ12をその駆動回路104によりオフにする。この結果、負荷103に流れる電流の帰還により直前までオフとなっていた低電圧側のnチャネルFETQ23の寄生ダイオードに電流が流れ、そのnチャネルFETQ23のドレイン電圧が低下する。このnチャネルFETQ23のドレイン電圧の低下は、連動回路106によりそのnpnトランジスタQ14をオフするとともにpnpトランジスタQ15をオンさせ、nチャネルFETQ13のゲート電位を第2の直流電源102の負極側の電位レベル近くへ引き下げるため、nチャネルFETQ13は必然的にオフ状態に到る。このnチャネルFETQ13のオフにより、還流電流は、nチャネルFETQ13の直上のpチャネルFETQ22の寄生ダイオードへ流れ、この結果、nチャネルFETQ13のドレイン電圧を上昇させる。そして、このnチャネルFETQ13のドレイン電圧の上昇は、連動回路107によりそのnpnトランジスタQ24をオンするとともにpnpトランジスタQ25をオフさせ、nチャネルFETQ23は、クリップ回路108のキャパシタC1に蓄積されている電荷によるゲート電流が与えられることでオンし、低電圧側のnチャネルFETの切替え動作は終了する。
【0016】
なお、このフルブリッジ回路の出力電圧、つまり低電圧側のnチャネルFETのドレイン電圧が、そのnチャネルFETをオンさせるゲート電圧より高い場合には、前記ドレイン電圧がそのnチャネルFETの連動回路のnpnトランジスタのベースとコレクタとの間に存在するダイオードを透過し、前記npnトランジスタのコレクタ端子の電位は、クリップ回路108の定電圧ダイオードZD1によりそのnチャネルFETをオンするのに必要なゲート電圧にクリップされる。さらに、このとき、前記npnトランジスタのベースとコレクタとの間に存在するダイオードを透過した電流は、前記定電圧ダイオードZD1に並列に接続されたキャパシタC1へ電荷として蓄えられる。そして、このキャパシタC1に蓄えられた電荷は、次のサイクルで前記nチャネルFETと相対するnチャネルFETがオンする際にそのゲートへ通電され、ゲート電流として使用される。
【0017】
なお、FETをオン/オフ動作させるにあたり、そのゲート電流はそのFETをオンするときにそのゲート容量に充電する瞬間だけ流れ込み、定常的にオンしているFETにゲート電流は連続して供給する必要はない。このフルブリッジ回路を低周波で動作させる限り、そのブリッジ回路を構成するFETのゲート電流が流れるタイミングは、出力の極性を変える瞬間だけであるため、前記キャパシタC1に対してはほとんどのタイミングが充電期間となる。従って、FETのゲート容量に対して充分な大きさの容量のキャパシタC1をクリップ回路108が備え、また、動作周期内で前記キャパシタC1を充電できる抵抗(R13、R23)を連動回路106,107が備えていれば、オンさせようとするFETをドライブする電源、すなわちキャパシタC1の蓄積電荷の生成と、連動回路としてのオン/オフ信号の伝達には充分である。
【0018】
以上のように、この実施の形態1によれば、出力端子に地絡事故が発生し、出力に異常な電流が流れる状況となってもブリッジ回路の全てのFETをオフすることが可能になり、前記ブリッジ回路の破壊を回避できるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【0019】
実施の形態2.
図2は、この実施の形態2の放電灯点灯装置のフルブリッジ回路の構成を示す回路図である。この実施の形態2においても、そのブリッジ回路を構成する高電圧側のFETは、前記実施の形態1と同様にpチャネルFETQ12とpチャネルFETQ22により構成され、また低電圧側のFETはnチャネルFETQ13とnチャネルFETQ23により構成されている。
【0020】
また、前記実施の形態1においては、高電圧側のpチャネルFETQ12が駆動回路104により、さらにpチャネルFETQ22が駆動回路105によりオン/オフされる構成であったが、この実施の形態2の放電灯点灯装置では、低電圧側のnチャネルFETQ13が駆動回路111により、またnチャネルFETQ23が駆動回路112によりオン/オフされる構成である。
【0021】
また、前記実施の形態1においては、駆動回路104,105ともに、スイッチ回路SW11,SW21が閉成されると高電圧側のpチャネルFETQ12やpチャネルFETQ22が導通する構成であったが、この実施の形態2の放電灯点灯装置では、駆動回路111,112のスイッチ回路SW11,SW21が開放された状態で低電圧側のnチャネルFETQ13やnチャネルFETQ23が導通する構成である。この低電圧側のnチャネルFETQ13やnチャネルFETQ23は、スイッチ回路SW11,SW21の閉成/開放により交互にオン/オフする。
駆動回路111,112の構成については、図示されているように通常のスイッチング回路であることから説明は省略する。
【0022】
また、前記実施の形態1では、グランドを基準にして第1の直流電源101がプラス12V電源を供給し、また第2の直流電源102がマイナス73V電源を供給し、第1の直流電源101と第2の直流電源102とによりフルブリッジ回路がグランドを基準にマイナス73Vからプラス12Vの範囲で動作する構成であったが、この実施の形態2では、第1の直流電源101がグランドを基準にプラス12V電源を供給し、また第2の直流電源102が、前記第1の直流電源101のプラス12ボルトを基準にプラス73V電源を供給し、第1の直流電源101と第2の直流電源102とによりフルブリッジ回路がグランドを基準にプラス75Vの範囲で動作する構成である。
【0023】
また、前記実施の形態1では、連動回路106は、高電圧側のpチャネルFETQ12のドレーン端子と低電圧側のnチャネルFETQ23のドレーン端子との接続点と、第2の直流電源102の負極側との間に配置され、また連動回路107は、高電圧側のpチャネルFETQ22のドレーン端子と低電圧側のnチャネルFETQ13のドレーン端子との接続点と、第2の直流電源102の負極側との間に配置された構成であったが、この実施の形態2では、連動回路106は、高電圧側のpチャネルFETQ12のドレーン端子と低電圧側のnチャネルFETQ23のドレーン端子との接続点と、第2の直流電源102の正極側との間に配置され、また連動回路107は、高電圧側のpチャネルFETQ22のドレーン端子と低電圧側のnチャネルFETQ13のドレーン端子との接続点と、第2の直流電源102の正極側との間に配置された構成である。
【0024】
次に動作について説明する。
この実施の形態2の放電灯点灯装置のフルブリッジ回路の動作は、前記実施の形態1において説明した動作と略同一となるため、重複を避ける意味で詳説はしないが、高電圧側のpチャネルFETQ12およびpチャネルFETQ22に、相対するpチャネルFETのドレイン電圧により、互いに位相が逆となる関係で、前記pチャネルFETQ12とpチャネルFETQ22とがオン/オフする。これは、前記実施の形態1において説明したように駆動回路111,112と連動回路106,107とクリップ回路108により実現する。
【0025】
以上のように、この実施の形態2よれば、出力端子に地絡事故が発生し、出力に異常な電流が流れる状況となってもブリッジ回路の全てのFETをオフすることが可能になり、前記ブリッジ回路の破壊を回避できるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【0026】
実施の形態3.
図3は、この実施の形態3の放電灯点灯装置のフルブリッジ回路の構成を示す回路図である。図3において図1と同一または相当の部分については同一の符号を付し説明を省略するが、この実施の形態3においては、ブリッジ回路を構成する低電圧側のFETは、前記実施の形態1と同様にnチャネルFETQ13とnチャネルFETQ23により構成されている一方、高電圧側のFETはnチャネルFETQ52とnチャネルFETQ62により構成されている。
また、この実施の形態3では、グランドを基準にして第1の直流電源101がプラス12V電源を供給し、また第2の直流電源102がマイナス85V電源を供給し、第2の直流電源102によりフルブリッジ回路がグランドを基準にマイナス85Vの範囲で動作する構成である。
また、この実施の形態3では、ブリッジ回路は第2の直流電源102により供給されるグランドを基準としたマイナス85Vの範囲で動作する。
また、この実施の形態3では、高電圧側のnチャネルFETQ52は定電流回路121により駆動され、またnチャネルFETQ62は定電流回路122により駆動される構成である。この定電流回路121,122は第1の直流電源101により供給されるグランドを基準としたプラス12Vの範囲で動作する。そして、ブリッジ回路の高電圧側のnチャネルFETQ52とnチャネルFETQ62を、ブリッジ回路の高電圧端子へ供給される電源電圧、すなわちグランド電位よりも高い、グランドを基準としたプラス12Vの範囲で動作する定電流回路121,122により動作させる。
【0027】
次に動作について説明する。
この実施の形態3の放電灯点灯装置のフルブリッジ回路の動作については、定電流回路121により駆動される高電圧側のnチャネルFETQ52および定電流回路122により駆動されるnチャネルFETQ62の動作を除き、前記実施の形態1で説明した動作と同様であるため説明は省略する。
定電流回路121では、npnトランジスタQ31のベース端子に印加された電圧からベース/エミッタ間の電圧を減算した電圧と、npnトランジスタQ31のエミッタに接続された抵抗の電圧降下量が等しくなる電流が、高電圧側のnチャネルFETQ52のドライブ用の定電流出力として、pnpトランジスタQ32のコレクタ端子から流出する。前記ドライブ用の定電流出力が出力されると、nチャネルFETQ52のゲートとソースとの間に接続された抵抗R34に発生する電圧降下量はnチャネルFETQ52のソース電位にかかわらず一定となり、このためnチャネルFETQ52のソース電位がどのような値であっても、nチャネルFETQ52を適切にオンさせることが可能になる。
なお、以上の動作は、定電流回路122により駆動される高電圧側のnチャネルFETQ62についても同様である。
【0028】
以上のように、この実施の形態3によれば、前記実施の形態1の効果に加えて、外部からオン/オフされるnチャネルFETのソース電位がどのような値であっても、そのnチャネルFETを適切にオンさせることが出来るフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【0029】
実施の形態4.
図4は、この実施の形態4の放電灯点灯装置のフルブリッジ回路の構成を示す回路図である。図4において図2と同一または相当の部分については同一の符号を付し説明を省略するが、この実施の形態4においては、グランドを基準にして第1の直流電源101がプラス12V電源を供給し、また第2の直流電源102がマイナス85V電源を供給し、第2の直流電源102によりフルブリッジ回路がグランドを基準にマイナス85Vの範囲で動作する構成である。
また、この実施の形態4では、pチャネルFETQ12とpチャネルFETQ22とnチャネルFETQ13とnチャネルFETQ23から構成されたブリッジ回路は、第2の直流電源102により供給されるグランドを基準としたマイナス85Vの範囲で動作する。
また、この実施の形態4では、低電圧側のnチャネルFETQ13は定電流回路121により駆動され、またnチャネルFETQ23は定電流回路122により駆動される構成である。この定電流回路121,122は第1の直流電源101により供給されるグランドを基準としたプラス12Vの範囲で動作する。そして、ブリッジ回路の低電圧側のnチャネルFETQ13とnチャネルFETQ23を、ブリッジ回路の高電圧端子へ供給される電源電圧、すなわちグランド電位よりも高い電圧で動作する定電流回路121,122により駆動する。
【0030】
次に動作について説明する。
この実施の形態4の放電灯点灯装置のフルブリッジ回路の動作については、定電流回路121により駆動される低電圧側のnチャネルFETQ13および定電流回路122により駆動されるnチャネルFETQ23の動作を除き、前記実施の形態2で説明した動作と同様であるため説明は省略する。
この実施の形態4でも、定電流回路121では、npnトランジスタQ31のベース端子に印加された電圧からベース/エミッタ間の電圧を減算した電圧と、npnトランジスタQ31のエミッタに接続された抵抗の電圧降下量が等しくなる電流が、低電圧側のnチャネルFETQ13のドライブ用の定電流出力として、pnpトランジスタQ32のコレクタ端子から流出し、nチャネルFETQ13を適切にオンさせることが可能である。
なお、以上の動作は、定電流回路122により駆動される低電圧側のnチャネルFETQ23についても同様である。
【0031】
以上のように、この実施の形態4によれば、前記実施の形態3と同様に、前記実施の形態2の効果に加えて、外部からオン/オフされるnチャネルFETを適切にオンさせることが出来るフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【0032】
実施の形態5.
図5は、この実施の形態5の放電灯点灯装置のブリッジ回路における高電圧側のnチャネルFETを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。図5に示すブリッジ回路は、図3において示したブリッジ回路と同様に高電圧側のnチャネルFETQ52,Q62および低電圧側のnチャネルFETQ23,Q13により構成されており、高電圧側のnチャネルFETQ52を駆動する定電流回路を含むドライブ回路の構成のみを示しているが、高電圧側のnチャネルFETQ62を駆動するドライブ回路も同様に構成されている。また、連動回路やクリップ回路などの他の部分の構成は図3に示したフルブリッジ回路の構成と同様である。
【0033】
この高電圧側のnチャネルFETQ52を駆動するドライブ回路は、制御回路130と、定電流回路131と、npnトランジスタQ3およびpnpトランジスタQ4による電流増幅回路と、抵抗R5および定電圧ダイオードZD2からなるキャパシタC2への充電回路を有している。
制御回路130は、定電流回路131の抵抗R1の一端にプラス5Vまたはグランド電位を供給する回路である。定電流回路131は、npnトランジスタQ1およびpnpトランジスタQ2を有し、pnpトランジスタQ2のコレクタ端子から定電流を出力する回路である。
電流増幅回路は、プッシュプル接続されたnpnトランジスタQ3とpnpトランジスタQ4を備え、npnトランジスタQ3のコレクタ端子とpnpトランジスタQ4のコレクタ端子との間には並列接続されたキャパシタC2と定電圧ダイオードZD2が接続され、npnトランジスタQ3のコレクタ端子は、抵抗R5を介して第1の直流電源101の正極側へ接続されている。
【0034】
次に動作について説明する。
制御回路130により抵抗R1の一端にプラス5Vが供給されると、npnトランジスタQ1はオフとなり、またグランド電位が供給されるとnpnトランジスタQ1のエミッタ端子には電流が流れる。npnトランジスタQ1のベース端子はプラス5Vに接続されているため、前記エミッタ端子に流れる電流は、抵抗R1の電圧降下量が5V−0.7Vになる電流が流れる。従って、npnトランジスタQ1のコレクタ電流は、(5−0.7)/R1となる。抵抗R2に流れる電流も(5−0.7)/R1であり、その電圧降下量はR2・(5−0.7)/R1となる。この電圧降下量は、電源電圧の高低にかかわらず一定であり、この電圧をpnpトランジスタQ2のベース端子へ供給すれば、pnpトランジスタQ2のエミッタ端子に接続された抵抗R3により、そのコレクタ端子から定電流出力が得られる。この定電流出力により、抵抗R4にはその電位の高低にかかわらず一定の電圧降下が発生し、高電圧側のnチャネルFETQ52のゲートに供給され、nチャネルFETQ52はオンする。
【0035】
また、この定電流を発生するpnpトランジスタQ2がオフしたとき、ダイオード(逆バイアス回路)D1によりpnpトランジスタQ2のベースとエミッタ間に逆バイアスを印加する構成であるため、高温時においてもコレクタからのリーク電流が少なく、すなわちpnpトランジスタQ2を完全にオフすることが出来る好適なスイッチング動作を実現できる。
【0036】
また、前記実施の形態3および実施の形態4において説明した図3および図4に示した定電流回路121,122では、比較的大きな定電流出力が必要となり、同時に抵抗値の低い抵抗を使用する必要が生じるが、この実施の形態5は抵抗R4の後段にnpnトランジスタQ3とpnpトランジスタQ4による電流増幅回路を追加しているので、小さい定電流出力により高電圧側のnチャネルFETQ52をドライブできる。
【0037】
なお、FETがオンしている間にはゲート電流を流す必要はないが、オンさせる瞬間には比較的大きな電流をそのゲートへ流す必要があるため、キャパシタC1に抵抗R5を接続し、常時、少しずつ電荷を蓄えておき、FETがオンする瞬間に必要な比較的大きな電流を確保する。
【0038】
さらに、図5に示す構成においては、ブリッジ回路の高電圧側の端子がグランドレベルであるため、定電流回路を含むドライブ回路の電源としてプラス12Vを使用しているが、ブリッジ回路の高電圧側の端子がグランドレベルより高い電位である場合には、この定電流回路を含むドライブ回路の電源としては、前記ブリッジ回路の高電圧側の端子が接続される電位より高い電位を用意する。
【0039】
以上のように、この実施の形態5によれば、前記実施の形態3の効果に加えて、信頼性の高い定電流回路が実現でき、小さい定電流出力により高電圧側のnチャネルFETQ52を確実にドライブできるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【0040】
実施の形態6.
図6は、この実施の形態6の放電灯点灯装置のブリッジ回路における高電圧側のnチャネルFETを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。図6に示すブリッジ回路は、図3において示したブリッジ回路と同様に高電圧側のnチャネルFETQ52,Q62および低電圧側のnチャネルFETQ23,Q13により構成されており、高電圧側のnチャネルFETQ52を駆動する定電流回路を含むドライブ回路の構成が異なっている。また、連動回路やクリップ回路などの他の部分の構成は図3に示したフルブリッジ回路の構成と同様である。
【0041】
この高電圧側のnチャネルFETQ52を駆動するドライブ回路は、駆動信号によりオン/オフwするnpnトランジスタQ61と、そのコレクタ側に設けられた定電圧ダイオードを用いた定電流回路132と、npnトランジスタ62およびpnpトランジスタ63による電流増幅回路と、抵抗R5とダイオードD2と低電圧ダイオードZD2からなるキャパシタC2の充電回路を備えている。
なお、高電圧側のnチャネルFETQ62を駆動するドライブ回路も同様な構成である。
【0042】
このドライブ回路では、ブリッジ回路の出力が負であるときには前記定電流回路132側から高電圧側のnチャネルFETQ52が駆動され、またブリッジ回路の出力が正であるときにはキャパシタC2に充電されている電荷により高電圧側のnチャネルFETQ52が駆動される。
【0043】
また、この実施の形態6においても、抵抗R4の後段にnpnトランジスタQ62とpnpトランジスタQ63による電流増幅回路を追加しているので、小さい定電流出力により高電圧側のnチャネルFET52,62をドライブできる。
【0044】
なお、この実施の形態6においても、FETがオンしている間にはゲート電流を流す必要はないが、オンさせる瞬間には比較的大きな電流をそのゲートへ流す必要があるため、キャパシタC2に抵抗R5を接続し、常時、少しずつ電荷を蓄えておき、FETがオンする瞬間に必要な比較的大きな電流を確保する。
【0045】
さらに、図5に示す構成においては、ブリッジ回路の高電圧側の端子がグランドレベルであるため、定電流回路を含むドライブ回路の電源としてプラス12Vを使用しているが、この実施の形態6では、ブリッジ回路の高電圧側の端子と定電流回路を含むドライブ回路の電源電位とを同一電位レベルとすることが出来る。
【0046】
以上のように、この実施の形態6によれば、ブリッジ回路の高電圧側の端子と定電流回路を含むドライブ回路の電源電位とを同一電位レベルとすることが出来、小さい定電流出力により高電圧側のnチャネルFETQ52を確実にドライブできるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【0047】
【発明の効果】
以上のように、この発明によれば、フルブリッジ回路が、対向する辺および他の対向する辺に配置された一方のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、前記駆動回路により制御された前記スイッチ素子の状態をもとに、そのスイッチ素子が配置された辺に対向する辺の他方のスイッチ素子の状態を、前記スイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された他方のスイッチ素子の状態を、前記スイッチ素子の状態と異なる状態へ連動制御する連動回路とを備えるように構成したので、対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子と、他の対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子とから構成されるブリッジ回路の出力側において地絡事故が発生し、前記ブリッジ回路の出力に異常な電流が流れる状況が発生しても、前記ブリッジ回路の全てのFETをオフすることが可能になり、前記ブリッジ回路の破壊を回避できる効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図2】この発明の実施の形態2の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図3】この発明の実施の形態3の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図4】この発明の実施の形態4の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図5】この発明の実施の形態5の放電灯点灯装置のブリッジ回路における高電圧側のnチャネルFETを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。
【図6】この発明の実施の形態6の放電灯点灯装置のブリッジ回路における高電圧側のnチャネルFETを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。
【符号の説明】
104,105,111,112 駆動回路、106,107 連動回路、121,122 定電流回路、D1 ダイオード(逆バイアス回路)、Q3 npnトランジスタ(電流増幅回路)、Q4 pnpトランジスタ(電流増幅回路)、Q12,Q22 高電圧側のpチャネルFET(高電圧側のスイッチ素子)、Q13,Q23 低電圧側のnチャネルFET(低電圧側のスイッチ素子)。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a discharge lamp lighting device for lighting a discharge lamp.
[0002]
[Prior art]
As a full-bridge circuit of an inverter circuit for outputting a low-frequency rectangular wave in a discharge lamp lighting device for lighting a discharge lamp, a full-bridge circuit composed of four N-channel FETs using a driver having a bootstrap configuration (For example, Patent Document 1).
In addition, there is a full-bridge circuit having a configuration in which a level shift-down circuit using a high-breakdown-voltage P-channel LDMOS with a constant current interposed is used for all four FETs (for example, Patent Document 2).
In addition, two of the four FETs are driven by an external oscillator, and the other two FETs are linked to the drain voltage of the externally driven FET. There is a configuration in which the drain voltage of the low-voltage side FET is guided as a gate signal of the high-voltage side FET, and the voltage is inverted by an NPN transistor to be applied to the gate of the high-voltage side FET (for example, see Patent Reference 3).
[0003]
[Patent Document 1]
JP-A-2000-166258 (page 4, FIG. 2)
[Patent Document 2]
Sanken Technical Report of Sanken Electric Co., Ltd. (
[Patent Document 3]
JP-A-8-102381 (page 4, FIG. 1)
[0004]
Since the full bridge circuit in the conventional discharge lamp lighting device is configured as described above, in all of the prior arts of
Further, in the prior art of Patent Document 3, when an accident in which the output terminal is short-circuited to the ground occurs, the FET on the high voltage side of the bridge circuit can be turned off if the drain voltage is sufficiently reduced with respect to the power supply voltage. Even when the low-voltage side FET is turned off, the drain voltage of the connected low-voltage side FET (source voltage of the high-voltage side FET) is determined by the voltage division of the two resistors that supply the base current of the NPN transistor. If the voltage does not fall below the voltage, the high-voltage side FET cannot be turned off, causing a problem that the high-voltage side FET is destroyed.
Further, there is a problem in that even when a large current flows due to an accident in which the output terminal is short-circuited to the ground and the power supply voltage drops due to exceeding the current supply capability on the power supply side, the FET on the high voltage side cannot be turned off.
Therefore, in the prior art of Patent Document 3, for example, when the output terminal (the source terminal on the high voltage side) is connected to the ground with a resistance value such that a current close to the maximum value of the normal flowing current flows, When the overcurrent flows due to the ground fault and the power supply voltage decreases, the FET on the high voltage side cannot be turned off, and the output current continues to flow, which may destroy the bridge circuit. is there.
[0005]
The present invention has been made in order to solve the above-described problems, and it is possible to turn off all FETs of a bridge circuit even when a situation where an abnormal current flows in an output occurs, An object of the present invention is to provide a discharge lamp lighting device capable of avoiding destruction.
[0006]
[Means for Solving the Problems]
A discharge lamp lighting device according to the present invention includes a drive circuit that controls states of one switch element arranged on an opposite side and another opposite side with phases opposite to each other, and the switch controlled by the drive circuit. Based on the state of the element, the state of another switch element arranged on the side opposite to the side on which the switch element is arranged is interlocked and controlled to the same state as the state of the switch element. A full-bridge circuit having an interlock circuit for interlocking and controlling the state of the other switch element disposed on the side of the switch element to a state different from the state of the switch element.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described.
FIG. 1 is a circuit diagram showing a configuration of a full bridge circuit used in the discharge lamp lighting device according to the first embodiment. The full bridge circuit includes a first
[0008]
The bridge circuit has a high-voltage-side p-channel FET Q12 and a p-channel FET Q22 and a low-voltage-side n-channel FET Q13 and an n-channel FET Q23. The drain terminal of the high-voltage-side p-channel FET Q12 is connected to the low-voltage-side n-channel FET. The drain terminal of the p-channel FET Q22 on the high voltage side is connected to the drain terminal of the n-channel FET Q13 on the low voltage side. The drain terminal connection point of the p-channel FET Q12 and the n-channel FET Q23 is connected to the drain terminal of the p-channel FET Q23. A
[0009]
The first
[0010]
The
The
[0011]
The
The collector terminal of the pnp transistor Q15 is connected to the negative side of the second
[0012]
The interlocking
The collector terminal of the pnp transistor Q25 is connected to the negative side of the second
[0013]
The
[0014]
Next, the operation will be described.
In this full bridge circuit, the gate voltage is applied to the n-channel FET on the low voltage side by the drain voltage of the opposing n-channel FET. Therefore, for example, when the p-channel FET Q12 on the high voltage side is driven by the
The above operation is the same when the p-channel FET Q12 on the high voltage side is driven by the
[0015]
The timing at which the n-channel FET on the low voltage side performs the inversion operation is when the p-channel FET on the high voltage side is switched, and the switching changes the drain voltage of the n-channel FET on the low voltage side. It is when I did. In this case, similarly to the conventional full bridge circuit, when switching the ON FET, it is necessary to provide a dead time so that the upper and lower FETs of the bridge circuit are not simultaneously turned on.
In the operation during the dead time, the p-channel FET Q12 on the high voltage side is turned off by the
[0016]
When the output voltage of the full bridge circuit, that is, the drain voltage of the n-channel FET on the low voltage side is higher than the gate voltage for turning on the n-channel FET, the drain voltage is reduced by the interlocking circuit of the n-channel FET. It passes through a diode between the base and the collector of the npn transistor, and the potential of the collector terminal of the npn transistor is set to a gate voltage required to turn on the n-channel FET by the constant voltage diode ZD1 of the
[0017]
When the FET is turned on / off, the gate current flows only at the moment when the gate capacitance is charged when the FET is turned on, and the gate current needs to be continuously supplied to the FET which is constantly turned on. There is no. As long as this full bridge circuit operates at a low frequency, the gate current of the FET constituting the bridge circuit flows only at the moment when the polarity of the output is changed. Period. Accordingly, the
[0018]
As described above, according to the first embodiment, all FETs of the bridge circuit can be turned off even when a ground fault occurs at the output terminal and an abnormal current flows to the output. Thus, there is an effect that a discharge lamp lighting device including a full bridge circuit capable of avoiding the destruction of the bridge circuit can be obtained.
[0019]
Embodiment 2 FIG.
FIG. 2 is a circuit diagram showing a configuration of a full bridge circuit of the discharge lamp lighting device according to the second embodiment. Also in the second embodiment, the high-voltage side FET constituting the bridge circuit is formed of a p-channel FET Q12 and a p-channel FET Q22 as in the first embodiment, and the low-voltage side FET is an n-channel FET Q13. And an n-channel FET Q23.
[0020]
In the first embodiment, the p-channel FET Q12 on the high voltage side is turned on / off by the driving
[0021]
In the first embodiment, both the
The configuration of the driving
[0022]
In the first embodiment, the first
[0023]
In the first embodiment, the interlocking
[0024]
Next, the operation will be described.
The operation of the full bridge circuit of the discharge lamp lighting device according to the second embodiment is substantially the same as the operation described in the first embodiment, and will not be described in detail in order to avoid duplication. The p-channel FET Q12 and the p-channel FET Q22 are turned on / off by a drain voltage of the p-channel FET opposed to the p-channel FET Q12 and the p-channel FET Q22 so that their phases are opposite to each other. This is realized by the
[0025]
As described above, according to the second embodiment, all FETs of the bridge circuit can be turned off even when a ground fault occurs at the output terminal and an abnormal current flows to the output. There is an effect that a discharge lamp lighting device including a full bridge circuit that can avoid the destruction of the bridge circuit can be obtained.
[0026]
Embodiment 3 FIG.
FIG. 3 is a circuit diagram showing a configuration of a full bridge circuit of the discharge lamp lighting device according to the third embodiment. In FIG. 3, the same or corresponding parts as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted. In the third embodiment, the low-voltage side FET constituting the bridge circuit is the same as that in the first embodiment. Similarly to the above, the FET on the high voltage side is configured by an n-channel FET Q52 and an n-channel FET Q62 while the n-channel FET Q13 and the n-channel FET Q23 are configured.
In the third embodiment, the first
In the third embodiment, the bridge circuit operates in a range of
In the third embodiment, the high voltage side n-channel FET Q52 is driven by the constant
[0027]
Next, the operation will be described.
The operation of the full bridge circuit of the discharge lamp lighting device according to the third embodiment except for the operation of the n-channel FET Q52 on the high voltage side driven by the constant
In the constant
The above operation is the same for the n-channel FET Q62 on the high voltage side driven by the constant
[0028]
As described above, according to the third embodiment, in addition to the effect of the first embodiment, regardless of the value of the source potential of the n-channel FET which is turned on / off from the outside, the n There is an effect that a discharge lamp lighting device including a full bridge circuit that can appropriately turn on the channel FET can be obtained.
[0029]
Embodiment 4 FIG.
FIG. 4 is a circuit diagram showing a configuration of a full bridge circuit of the discharge lamp lighting device according to the fourth embodiment. In FIG. 4, the same or corresponding parts as those in FIG. 2 are denoted by the same reference numerals and description thereof is omitted. However, in the fourth embodiment, the first
In the fourth embodiment, the bridge circuit including the p-channel FET Q12, the p-channel FET Q22, the n-channel FET Q13, and the n-channel FET Q23 has a negative 85V with respect to the ground supplied by the second
In the fourth embodiment, the n-channel FET Q13 on the low voltage side is driven by the constant
[0030]
Next, the operation will be described.
The operation of the full bridge circuit of the discharge lamp lighting device according to the fourth embodiment except for the operation of the n-channel FET Q13 on the low voltage side driven by the constant
Also in the fourth embodiment, in the constant
The above operation is the same for the low-voltage side n-channel FET Q23 driven by the constant
[0031]
As described above, according to the fourth embodiment, similarly to the third embodiment, in addition to the effect of the second embodiment, the n-channel FET that is turned on / off from the outside is appropriately turned on. Thus, there is an effect that a discharge lamp lighting device provided with a full bridge circuit that can perform the above-described operation is obtained.
[0032]
Embodiment 5 FIG.
FIG. 5 is a circuit diagram showing a configuration of a drive circuit including a constant current circuit for driving an n-channel FET on a high voltage side in a bridge circuit of the discharge lamp lighting device according to the fifth embodiment. The bridge circuit shown in FIG. 5 includes high-voltage-side n-channel FETs Q52 and Q62 and low-voltage-side n-channel FETs Q23 and Q13, similarly to the bridge circuit shown in FIG. 1 shows only the configuration of a drive circuit including a constant current circuit for driving the n-channel FET Q62 on the high voltage side. The configuration of other parts such as the interlocking circuit and the clip circuit is the same as the configuration of the full bridge circuit shown in FIG.
[0033]
A drive circuit for driving this high voltage side n-channel FET Q52 includes a
The
The current amplifying circuit includes an npn transistor Q3 and a pnp transistor Q4 connected in a push-pull connection, and a capacitor C2 and a constant voltage diode ZD2 connected in parallel between the collector terminal of the npn transistor Q3 and the collector terminal of the pnp transistor Q4. The collector terminal of the npn transistor Q3 is connected to the positive terminal of the first
[0034]
Next, the operation will be described.
When plus 5 V is supplied to one end of the resistor R1 by the
[0035]
Further, when the pnp transistor Q2 that generates the constant current is turned off, a reverse bias is applied between the base and the emitter of the pnp transistor Q2 by the diode (reverse bias circuit) D1. It is possible to realize a suitable switching operation in which the leakage current is small, that is, the pnp transistor Q2 can be completely turned off.
[0036]
In the constant
[0037]
It is not necessary to flow a gate current while the FET is on, but a relatively large current needs to flow to the gate at the moment when the FET is turned on. Therefore, a resistor R5 is connected to the capacitor C1. The electric charge is stored little by little to secure a relatively large current required at the moment when the FET is turned on.
[0038]
Further, in the configuration shown in FIG. 5, since the terminal on the high voltage side of the bridge circuit is at the ground level, plus 12 V is used as the power supply for the drive circuit including the constant current circuit. Is higher than the ground level, a potential higher than the potential to which the high-voltage terminal of the bridge circuit is connected is prepared as a power supply for the drive circuit including the constant current circuit.
[0039]
As described above, according to the fifth embodiment, in addition to the effect of the third embodiment, a highly reliable constant current circuit can be realized, and the n-channel FET Q52 on the high-voltage side can be reliably provided by a small constant current output. Thus, there is an effect that a discharge lamp lighting device provided with a full bridge circuit that can be driven at a high speed is obtained.
[0040]
Embodiment 6 FIG.
FIG. 6 is a circuit diagram showing a configuration of a drive circuit including a constant current circuit for driving an n-channel FET on a high voltage side in a bridge circuit of the discharge lamp lighting device according to the sixth embodiment. The bridge circuit shown in FIG. 6 includes high-voltage-side n-channel FETs Q52 and Q62 and low-voltage-side n-channel FETs Q23 and Q13 similarly to the bridge circuit shown in FIG. Are different in the configuration of the drive circuit including the constant current circuit for driving. The configuration of other parts such as the interlocking circuit and the clip circuit is the same as the configuration of the full bridge circuit shown in FIG.
[0041]
The drive circuit for driving the n-channel FET Q52 on the high voltage side includes an npn transistor Q61 which is turned on / off by a drive signal, a constant current circuit 132 using a constant voltage diode provided on the collector side, and an npn transistor 62 And a current amplifying circuit including a pnp transistor 63, and a charging circuit for a capacitor C2 including a resistor R5, a diode D2, and a low voltage diode ZD2.
The drive circuit for driving the n-channel FET Q62 on the high voltage side has the same configuration.
[0042]
In this drive circuit, when the output of the bridge circuit is negative, the n-channel FET Q52 on the high voltage side is driven from the constant current circuit 132 side, and when the output of the bridge circuit is positive, the charge stored in the capacitor C2 is charged. Thereby, the n-channel FET Q52 on the high voltage side is driven.
[0043]
Also in the sixth embodiment, a current amplifying circuit including an npn transistor Q62 and a pnp transistor Q63 is added downstream of the resistor R4, so that the n-channel FETs 52 and 62 on the high voltage side can be driven with a small constant current output. .
[0044]
In the sixth embodiment as well, it is not necessary to supply a gate current while the FET is on, but a relatively large current needs to flow to the gate at the moment when the FET is turned on. A resistor R5 is connected to store the electric charge little by little at all times to secure a relatively large current required at the moment when the FET is turned on.
[0045]
Further, in the configuration shown in FIG. 5, since the terminal on the high voltage side of the bridge circuit is at the ground level, plus 12 V is used as the power supply of the drive circuit including the constant current circuit. However, in the sixth embodiment, The power supply potential of the drive circuit including the constant voltage circuit and the terminal on the high voltage side of the bridge circuit can be set to the same potential level.
[0046]
As described above, according to the sixth embodiment, the terminal on the high voltage side of the bridge circuit and the power supply potential of the drive circuit including the constant current circuit can be at the same potential level. There is an effect that a discharge lamp lighting device including a full bridge circuit that can reliably drive the n-channel FET Q52 on the voltage side can be obtained.
[0047]
【The invention's effect】
As described above, according to the present invention, a full bridge circuit controls a state of one switch element arranged on an opposite side and another opposite side with phases opposite to each other, and the drive circuit Based on the state of the switch element controlled by the, the state of the other switch element of the side opposite to the side where the switch element is arranged, while interlocking control to the same state as the state of the switch element, Since the state of the other switch element arranged on the other opposite side is configured to include an interlocking circuit that interlocks and controls the state of the other switch element to a state different from the state of the switch element, the high voltage disposed on the opposite side is provided. Output of a bridge circuit composed of high-side and low-voltage side switch elements and high-side and low-voltage side switch elements arranged on the other opposite side, respectively In this case, even if a ground fault occurs and an abnormal current flows in the output of the bridge circuit, all the FETs of the bridge circuit can be turned off, and destruction of the bridge circuit can be avoided. effective.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a full bridge circuit used in a discharge lamp lighting device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a full bridge circuit used in a discharge lamp lighting device according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing a configuration of a full bridge circuit used in a discharge lamp lighting device according to Embodiment 3 of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a full bridge circuit used in a discharge lamp lighting device according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a drive circuit including a constant current circuit for driving an n-channel FET on a high voltage side in a bridge circuit of a discharge lamp lighting device according to a fifth embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a drive circuit including a constant current circuit for driving an n-channel FET on a high voltage side in a bridge circuit of a discharge lamp lighting device according to a sixth embodiment of the present invention.
[Explanation of symbols]
104, 105, 111, 112 drive circuit, 106, 107 interlock circuit, 121, 122 constant current circuit, D1 diode (reverse bias circuit), Q3 npn transistor (current amplifier circuit), Q4 pnp transistor (current amplifier circuit), Q12 , Q22 High-voltage side p-channel FET (high-voltage side switch element), Q13, Q23 Low-voltage side n-channel FET (low-voltage side switch element).
Claims (8)
前記フルブリッジ回路は、
前記対向する辺および前記他の対向する辺に配置された一方のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、
前記駆動回路により制御された前記スイッチ素子の状態をもとに、そのスイッチ素子が配置された辺に対向する辺に配置された他のスイッチ素子の状態を、前記スイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された他方のスイッチ素子の状態を、前記スイッチ素子の状態と異なる状態へ連動制御する連動回路と
を備えていることを特徴とする放電灯点灯装置。A high-voltage side switch element and a low-voltage side switch element respectively disposed on opposing sides, and a high-voltage side switch element and a low-voltage side switch element respectively disposed on other opposing sides. In a discharge lamp lighting device including a full bridge circuit that turns on / off at phases opposite to each other and outputs a rectangular wave for lighting the discharge lamp,
The full bridge circuit,
A drive circuit that controls the state of one of the switch elements disposed on the opposite side and the other opposite side with phases opposite to each other,
Based on the state of the switch element controlled by the drive circuit, change the state of another switch element arranged on the side opposite to the side where the switch element is arranged to the same state as the state of the switch element An interlocking circuit that interlocks and controls the state of the other switch element disposed on the other opposite side to a state different from the state of the switch element. apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003031151A JP4459537B2 (en) | 2003-02-07 | 2003-02-07 | Discharge lamp lighting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003031151A JP4459537B2 (en) | 2003-02-07 | 2003-02-07 | Discharge lamp lighting device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004241305A true JP2004241305A (en) | 2004-08-26 |
JP4459537B2 JP4459537B2 (en) | 2010-04-28 |
Family
ID=32957832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003031151A Expired - Fee Related JP4459537B2 (en) | 2003-02-07 | 2003-02-07 | Discharge lamp lighting device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4459537B2 (en) |
-
2003
- 2003-02-07 JP JP2003031151A patent/JP4459537B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP4459537B2 (en) | 2010-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7592831B2 (en) | Circuit to optimize charging of bootstrap capacitor with bootstrap diode emulator | |
US8710878B2 (en) | Output circuit | |
US8222846B2 (en) | Output circuit | |
JP4436329B2 (en) | Isolated gate driver circuit for power switching devices | |
US7692474B2 (en) | Control circuit for a high-side semiconductor switch for switching a supply voltage | |
US8860472B2 (en) | Power switch driving circuits and switching mode power supply circuits thereof | |
US7782135B2 (en) | Power amplifier | |
WO2008069129A1 (en) | Drive circuit and semiconductor device using the same | |
US7456658B2 (en) | Circuit to optimize charging of bootstrap capacitor with bootstrap diode emulator | |
US20070285130A1 (en) | Floating driving circuit | |
JP3702159B2 (en) | Semiconductor integrated circuit device | |
JP2006087089A (en) | Bootstrap diode emulator with dynamic back-gate biasing and short-circuit protection | |
JP2004215002A (en) | Load driving circuit | |
WO2007050403A3 (en) | An inverter circuit having a feedback switch and methods corresponding thereto | |
JP5405299B2 (en) | Circuit arrangement and method for controlling a power consuming device | |
TW595098B (en) | Half-bridge circuit and a method for driving it | |
KR20050000423A (en) | Power amplifier end stage | |
US20030042967A1 (en) | Half-bridge circuit | |
US10911030B2 (en) | Drive circuit for power element | |
JP4459537B2 (en) | Discharge lamp lighting device | |
JP4658770B2 (en) | Semiconductor device | |
JP3561790B2 (en) | Actuator drive circuit | |
TWI345879B (en) | Drive circuit for converters | |
CN115021537B (en) | Pre-drive circuit | |
US11595039B2 (en) | Power switching circuit and corresponding method of operation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071025 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071025 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071025 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080813 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081030 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090319 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090414 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090623 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100210 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |