JP2004235478A - Stacked soi substrate and its manufacturing method - Google Patents

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JP2004235478A
JP2004235478A JP2003022784A JP2003022784A JP2004235478A JP 2004235478 A JP2004235478 A JP 2004235478A JP 2003022784 A JP2003022784 A JP 2003022784A JP 2003022784 A JP2003022784 A JP 2003022784A JP 2004235478 A JP2004235478 A JP 2004235478A
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active layer
thickness
soi substrate
wafer
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JP2003022784A
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Inventor
Hiroyuki Oi
浩之 大井
Takaaki Kasamatsu
隆亮 笠松
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Sumco Corp
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Sumitomo Mitsubishi Silicon Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a stacked SOI (silicon on insulator) substrate which is provided with an active layer made from a thick film having high uniformity in the thickness and to provide a method of manufacturing the stacked SOI substrate. <P>SOLUTION: The method comprises steps of polishing the surface of the active layer 10A to determine thickness throughout the entire active layer 10A and then to feed back the thickness data to a partial etching rate of the active layer 10A, and subjecting the active layer 10A to plasma etching. Thus, flatness is enhanced on the surface of the active layer 10A to an extent, for example, that thickness tolerance is rendered to be ±0.3μm or below with the active layer 10A having a thickness of 1μm or more. As a result, there is produced the stacked SOI substrate having the active layer 10A of a thick film with high uniformity in thickness. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【0001】
【発明の属する技術分野】
この発明は貼り合わせSOI基板およびその製造方法、特に厚膜の活性層を有する貼り合わせSOI基板およびその製造方法に関する。
【0002】
【従来の技術】
シリコン基板上に構成されるLSIの高集積化、多機能化の要請がきびしくなるにつれ、配線での信号遅延が重要な課題となっている。従前のLSIは、厚さ500〜800μmのシリコンウェーハの表層(表面から十数μmの部分)に、電気回路素子が集積されている。
このような配線での信号遅延の問題を解決するため、SOI(SiliconOn Insulator)基板が知られている。SOI基板は、デバイスが形成される活性層と、これを支持する支持基板との間に、厚さ数十nm〜数μmの埋め込みシリコン酸化膜が介在された構成を有している。
このSOI基板にあっては、埋め込みシリコン酸化膜によって各デバイス間が完全に分離されている。そのため、3次元構造による多機能化を含むデバイスの高集積化が容易となり、高速動作が可能となり、ソフトエラーの低減および高信頼性が図れて、消費電力も抑えることができる。
【0003】
SOI基板は、通常、数十A(オングストローム)〜1μm程度の薄い活性層を有するものを薄膜SOI基板、1μm以上の厚い活性層を有するものを厚膜SOI基板とする。特に、薄膜SOI基板を作製する方法の一つとして、スマートカット法(特許文献1,特許文献2)が知られている。これは、活性層用ウェーハに水素などの軽元素をイオン注入し、その注入部分から活性層用ウェーハの不要部分を割って剥離するものである。より具体的には、シリコン酸化膜の一部分を埋め込みシリコン酸化膜として、活性層用ウェーハと支持基板用ウェーハとを貼り合わせ、続く熱処理時に、活性層をその水素イオンの注入部分から分割して剥離することで、薄膜の活性層を有するSOI基板が作製される。
【特許文献1】米国特許第5374564号明細書
【特許文献2】米国特許第6020252号明細書
その他、厚膜SOI基板を作製するために好適な貼り合わせ法が知られている。これは、活性層用ウェーハと支持基板用ウェーハとを、その間に埋め込みシリコン酸化膜を介して貼り合わせ、続く貼り合わせ熱処理後、活性層用ウェーハを貼り合わせ面とは反対側の面から研削、研磨することで、厚膜の活性層を有する貼り合わせSOI基板が得られる。
【0004】
【発明が解決しようとする課題】
しかしながら、このような従来のSOI基板の製造方法によれば、以下の欠点があった。
すなわち、スマートカット法では、活性層の厚さの公差が±0.1μm程度と高い平坦度が得られるものの、活性層の厚さは最大で1.5μm程度であった。そのため、膜厚均一性は高いが厚膜SOI基板を作製することができなかった。一方、貼り合わせ法によれば、厚さ2μm以上(例えば100μm)の活性層が得られるものの、活性層の厚さの公差は±0.5μm程度と大きかった。そのため、膜厚均一性が劣った厚膜SOI基板の作製にとどまり、高い膜厚均一性を有する厚膜SOI基板を作製することはできなかった。
【0005】
そこで、発明者は、鋭意研究の結果、貼り合わせSOI基板に対して、活性層の全域の厚さを測定し、その厚さデータに基づき、活性層をプラズマエッチングすれば、活性層が厚膜であるにも拘らず、その膜厚の均一性が高い貼り合わせSOI基板を作製可能なことを知見し、この発明を完成させた。
【0006】
【発明の目的】
この発明は、膜厚均一性が高い厚膜の活性層が得られる貼り合わせSOI基板およびその製造方法を提供することを、その目的としている。
【0007】
【課題を解決するための手段】
請求項1に記載の発明は、活性層と支持基板用ウェーハとを、埋め込みシリコン酸化膜を介して貼り合わせた貼り合わせSOI基板において、表面が研磨された活性層の全域の厚さを測定し、得られた厚さデータに基づき、上記活性層をプラズマエッチングした貼り合わせSOI基板である。
【0008】
活性層用ウェーハおよび支持基板用ウェーハとしては、例えば単結晶シリコンウェーハなどを採用することができる。
活性層の厚さは、例えば1〜100μmである。特に、この発明は厚さ1μm以上の厚膜の活性層を有する貼り合わせSOI基板において、大きな効果を発揮する。また、埋め込みシリコン酸化膜の厚さは、例えば数十nm〜数μmである。
プラスマエッチング後の活性層は、2μm未満の薄膜でもよいし、2μmを超える厚膜でもよい。
【0009】
請求項2に記載の発明は、上記プラズマエッチングによるエッチング量は0.01〜2μmである請求項1に記載の貼り合わせSOI基板である。このとき、プラズマエッチング後の活性層の厚さは、1μm以上または1μm未満であって、その厚さ公差は±0.3μm以下である。
【0010】
請求項3に記載の発明は、活性層と支持基板用ウェーハとを、埋め込みシリコン酸化膜を介して貼り合わせた貼り合わせSOI基板の製造方法において、上記活性層の表面を研磨する研磨工程と、上記活性層の全域の厚さを測定するウェーハ厚さ測定工程と、得られた厚さデータに基づき、上記活性層をプラズマエッチングするプラズマエッチング工程とを備えた貼り合わせSOI基板の製造方法である。
活性層用ウェーハと支持基板用ウェーハとの貼り合わせは、例えば常温により両ウェーハを貼り合わせて貼り合わせウェーハを作製し、その後、貼り合わせウェーハを熱酸化炉に挿入して貼り合わせ熱処理を施し、貼り合わせ強度を増強する。貼り合わせ熱処理の加熱温度は800℃以上、例えば1100℃である。貼り合わせ熱処理時間は、例えば2時間である。熱酸化炉内の雰囲気ガスには酸素などを用いる。
【0011】
貼り合わせ熱処理後、活性層用ウェーハを減厚する。例えば、貼り合わせウェーハの活性層用ウェーハ側に研削と研磨とを順次施し、活性層用ウェーハを所定厚さまで減厚する。研削には、例えば研削砥石を用いる。研削の条件は公知の条件でよい。例えば、#360〜#2000のレジノイド研削砥石により、活性層残厚が目標活性層厚±5μm以上になるまで研削する。
研磨工程では、研削により減厚された活性層の表面を研磨する。研磨装置は限定されない。枚葉式でも、バッチ式でもよい。また、半導体ウェーハの片面だけを研磨する片面研磨装置でも、半導体ウェーハの表裏両面を同時に研磨する両面研磨装置でもよい。
さらに、研磨定盤と、これに対向配置される研磨ヘッドとを備え、この研磨ヘッドの研磨定盤との対向面に、バックパッドを介して、半導体ウェーハを水張りするワックスレスタイプの片面研磨装置でもよい。
研磨布としては、例えばポリエステルフェルトにポリウレタンを含浸させた多孔性の不織布タイプの研磨布、または発泡したウレタンブロックをスライスした発泡性ウレタンタイプなどを採用することができる。
研磨剤としては、例えばコロイダルシリカ(シリカゾル)やヒュームドシリカなどの遊離砥粒を含むスラリーを採用することができる。また、酸化セリウムを使用したセリア系スラリーも採用することができる。
【0012】
活性層の厚さの測定は、例えばウェーハごとに行われる。活性層の厚さを測定する装置としては、例えば活性層の表面に偏光を入射させ、反射光の偏光状態の変化を測定することで、活性層の厚さを測定する分光エリプソメータを採用することができる。その他、光源として赤外線を使用するフーリエ変換赤外分光(FTIR:Fourier Transform Infrared)法を利用したフーリエ変換赤外分光装置などを採用することができる。
プラズマエッチングのエッチングレートは、0.01〜1.0μm/分程度である。プラズマエッチング後の半導体ウェーハの活性層公差は、±0.3μm以下の高平坦度となる。
エッチングガスは、半導体ウェーハがシリコンウェーハの場合、ハロゲンを含むガスが用いられる。例えばCFとOとの混合ガスの他、SF、SiF、SiCl、SiBrなどを採用することができる。
【0013】
プラズマエッチング装置は限定されない。例えば、エッチング反応炉内にエッチングガスを流しながら、この反応炉内に配置されたプラズマ発生電極と、半導体ウェーハの真空チャックを兼用するチャック兼用電極との間に、高周波電源から高周波電圧を連続的に印加してプラズマ発生電極内でプラズマを発生させる。次に、このプラズマ発生電極を、あらかじめ活性層の厚さ測定装置により得られた活性層の全域の厚さデータに基づいて高周波の大きさまたは移動速度を制御しながら移動し、プラズマにより励起されたラジカル種を、供給管からウェーハ所定位置へと順次供給してエッチングするプラズマエッチング装置などを採用することができる。すなわち、このプラズマエッチング装置は、エッチング前のウェーハ形状情報を部分的なエッチング量にフィードバックする装置である。具体的には、スピードファム社製のプラズマエッチング装置、商品名「DCP−200X」などを採用することができる。
エッチング後、活性層の表面を仕上げ研磨してもよい。仕上げ研磨として、化学的作用と機械的作用を同時に利用する化学的機械的研磨(CMP:Chemical Mechanical Polishing)を採用することができる。CMP用の研磨装置は限定されない。
【0014】
請求項4に記載の発明は、上記プラズマエッチングによるエッチング量は0.01〜2μmである請求項3に記載の貼り合わせSOI基板の製造方法である。また、プラズマエッチング後の活性層は、厚さが1μm以上または1μm未満で、厚さ公差が±0.3μm以下である。
【0015】
【作用】
この発明の貼り合わせSOI基板およびその製造方法によれば、活性層の表面を研磨した後、活性層の全域の厚さを測定し、得られた厚さデータを活性層の部分的なエッチング量にフィードバックして、活性層をプラズマエッチングする。すなわち、半導体ウェーハの表面形状に合わせて部分的にプラズマエッチングによるエッチング量を変更し、ウェーハ表面を加工する。加工量は例えば0.01〜2μmである。これにより、活性層の表面の平坦度が高まり、例えば20μm以上の厚膜の活性層であっても厚さ公差は±0.3μm以下となる。その結果、膜厚均一性が高い厚膜の活性層を有する貼り合わせSOI基板が得られる。
【0016】
【発明の実施の形態】
以下、この発明の実施例に係る貼り合わせSOI基板の製造方法を説明する。図1のフローシートに示すように、まずCZ法などにより単結晶シリコンインゴット引き上げ、その後、この得られた単結晶シリコンインゴットに、ブロック切断、スライス、面取り、鏡面研磨などを施すことで、鏡面仕上げの活性層用ウェーハ10を用意する。一方、この活性層用ウェーハ10と同じ製法により、同一口径の鏡面仕上げの支持基板用ウェーハ20を用意する(図1(a))。このうち、活性層用ウェーハ10もしくは支持基板用ウェーハ20は、熱酸化炉に挿入して熱酸化処理し、その露出面の全体が絶縁性のシリコン酸化膜10aにより覆われる(図1(b))。
【0017】
次いで、両ウェーハ10,20を洗浄後、鏡面同士をクリーンルームの室温下で重ね合わせる(図1(c))。これにより、貼り合わせウェーハ30が形成される。この貼り合わせにより、活性層用ウェーハ10と支持基板用ウェーハ20との間に介在されたシリコン酸化膜10aの部分が埋め込みシリコン酸化膜10bとなる。
その後、貼り合わせウェーハ30を、貼り合わせ用の熱酸化炉に挿入し、酸化雰囲気で貼り合わせ熱処理する。その結果、貼り合わせウェーハ30の露出面全体がシリコン酸化膜30aにより覆われる。よって、活性層用ウェーハ10の酸化膜厚は厚くなる。このときの貼り合わせ温度は1100℃程度、熱処理時間は2時間程度である(同じく図1(c))。
【0018】
次いで、超音波照射によるボイド検査を行う。それから、良品の貼り合わせウェーハ30については、活性層用ウェーハ10がそのデバイス形成面側から#360〜#1500のレジノイド研削砥石により500〜650μmだけ表面研削される(図1(d))。加工後、活性層用ウェーハ10の残厚は数μm〜数百μm程度となる。表面研削後、この活性層用ウェーハ10の研削面を鏡面研磨して活性層10Aを作製する(同じく図1(d))。
【0019】
具体的には、図示しない枚葉式またはバッチ式の研磨装置に装着されたキャリアプレートに、表面研削された貼り合わせウェーハ30を装着し、コロイダルシリカを含むスラリーを供給しながら、この活性層用ウェーハ10の研削面を研磨定盤上に貼着された発泡性ウレタン製の研磨布に押しつけ、鏡面研磨する。
次に、活性層の全域にわたって厚さを測定する(図1(e))。具体的には、分光方式の薄膜測定装置を用いる。これは、数種類のフィルタを透過した光をウェーハ全面に照射し、その反射光を解析し、活性層の厚さを測定する。
【0020】
その後、得られた活性層の厚さデータに基づき、活性層の表面付近(表層部分)をプラズマエッチングする(図1(f))。具体的には、図2の模式図に示すスピードファム社製のプラズマエッチング装置50、商品名「DCP−200X」を使用してプラズマアシスト化学エッチングされる。
すなわち、このプラズマエッチング装置50は、マイクロ波発生機51を用いて、エッチングガスCFとOとの混合ガスを10〜500cc/分で放電室に流しながら、周波数2.45GHz、電力100〜1000ワットのマイクロ波を連続的に印加する。これにより、プラズマを発生させ、そのプラズマを活性層10Aの表面上に照射し、部分的に活性層10Aをエッチングする。
【0021】
その後、このプラズマ発生電極52を、活性層10Aの表面に沿って、この活性層10Aの表面のうねり部の厚さに合わせて移動速度を変更しながら動かす。これにより、プラズマ54により励起されたラジカル種55が、供給管56からこの活性層10Aの所定位置へと順次供給される。その結果、プラズマ領域下のシリコンが、0.01nm〜2μm/分のエッチングレート、エッチング量0.01〜2μmで、うねり部の厚さ(例えば0.1μm)に合わせてエッチングされる。これにより、研磨直後は厚さ30μm以下、厚さ公差±0.5μmの活性層10A(図3(a))が、プラズマエッチング後は活性層10Aの表面の平坦度が高まり、厚さ公差が±0.3μm以下まで小さくなる(図3(b))。その結果、厚膜であるにも拘らず、膜厚の均一性が高い活性層10Aを有する貼り合わせSOI基板の作製が可能になる。
【0022】
次に、この活性層10Aの表面に仕上げ研磨を施す(図1(g))。使用する研磨布は、仕上げ研磨用の不織布の基布の上にウレタン樹脂を発泡させたスェードタイプである。研磨量は0.5μm以下である。
その後、貼り合わせウェーハ30の仕上げ洗浄を行う(図1(h))。この洗浄は、SC−1とSC−2の2種類の洗浄液をベースとしたRCA洗浄などである。
こうして、膜厚均一性が高い厚膜の活性層10Aを有する貼り合わせSOI基板が作製される。
【0023】
ここで、図4を参照して、実際に本発明の貼り合わせSOI基板および従来の貼り合わせSOI基板について、活性層の厚さ公差とその収率の関係を比較調査した結果を報告する。
図4(a)に示すように、本発明の貼り合わせSOI基板では、10枚の貼り合わせSOI基板について活性層の厚さを9点測定し、その最大値と最小値との差を調査した。その差は0.3μm以下(厚さ公差±0.15μm以下に該当)の収率が100%と良好な結果が得られた。
これに対して、図4(b)に示す従来の貼り合わせSOI基板では、その差が0.6μm以下(厚さ公差±0.3μm以下に該当)の収率が80%と低下した。これは、同様に10枚の貼り合わせSOI基板に対して測定した結果である。
【0024】
【発明の効果】
この発明によれば、活性層の表面を研磨後、活性層の全域の厚さを測定し、得られた厚さデータに基づき、部分的にプラズマエッチングによるエッチング量を変更して活性層をプラズマエッチングするので、膜厚均一性が高い厚膜の活性層を有した貼り合わせSOI基板を作製することができる。
【図面の簡単な説明】
【図1】この発明の一実施例に係る貼り合わせSOI基板の製造方法を示すフローチャートである。
【図2】この発明の一実施例に係る貼り合わせSOI基板の製造方法に用いられるプラズマエッチング装置の模式図である。
【図3】(a)は、研磨直後の貼り合わせSOI基板の拡大断面図である。
(b)は、プラズマエッチング直後の貼り合わせSOI基板の拡大断面図である。
【図4】(a)は、この発明に係る貼り合わせSOI基板の活性層の厚さ公差とその収率の関係を示すグラフである。
(b)は、従来手段に係る貼り合わせSOI基板の活性層の厚さ公差とその収率の関係を示すグラフである。
【符号の説明】
10A 活性層、
10b 埋め込みシリコン酸化膜、
20 支持基板用ウェーハ。
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a bonded SOI substrate and a method of manufacturing the same, and more particularly, to a bonded SOI substrate having a thick active layer and a method of manufacturing the same.
[0002]
[Prior art]
As demands for higher integration and multifunctional LSIs formed on a silicon substrate become more severe, signal delay in wiring has become an important issue. In the conventional LSI, electric circuit elements are integrated on the surface layer (a part of several tens μm from the surface) of a silicon wafer having a thickness of 500 to 800 μm.
An SOI (Silicon On Insulator) substrate is known to solve the problem of signal delay in such wiring. The SOI substrate has a configuration in which a buried silicon oxide film having a thickness of several tens nm to several μm is interposed between an active layer on which a device is formed and a supporting substrate for supporting the active layer.
In this SOI substrate, each device is completely separated by a buried silicon oxide film. Therefore, high integration of devices including multi-functions with a three-dimensional structure is facilitated, high-speed operation is enabled, soft errors can be reduced, high reliability can be achieved, and power consumption can be suppressed.
[0003]
Usually, an SOI substrate having a thin active layer of about several tens of A (angstrom) to about 1 μm is a thin film SOI substrate, and a substrate having a thick active layer of 1 μm or more is a thick film SOI substrate. In particular, a smart cut method (Patent Literature 1 and Patent Literature 2) is known as one of the methods for manufacturing a thin film SOI substrate. In this method, a light element such as hydrogen is ion-implanted into an active layer wafer, and unnecessary portions of the active layer wafer are separated from the implanted portion and peeled off. More specifically, a part of the silicon oxide film is used as a buried silicon oxide film, and the wafer for the active layer and the wafer for the support substrate are bonded to each other. During the subsequent heat treatment, the active layer is separated from the hydrogen ion implanted portion and peeled off. Thus, an SOI substrate having a thin active layer is manufactured.
[Patent Document 1] U.S. Pat. No. 5,374,564 [Patent Document 2] U.S. Pat. No. 6,020,252 and other known laminating methods suitable for manufacturing a thick-film SOI substrate. This means that the wafer for the active layer and the wafer for the support substrate are bonded together with a buried silicon oxide film between them, and after the subsequent bonding heat treatment, the wafer for the active layer is ground from the surface opposite to the bonded surface, By polishing, a bonded SOI substrate having a thick active layer can be obtained.
[0004]
[Problems to be solved by the invention]
However, such a conventional method for manufacturing an SOI substrate has the following disadvantages.
That is, in the smart cut method, although the flatness of the active layer is as high as about ± 0.1 μm, the maximum thickness of the active layer is about 1.5 μm. Therefore, although the film thickness uniformity was high, a thick film SOI substrate could not be manufactured. On the other hand, according to the bonding method, although an active layer having a thickness of 2 μm or more (for example, 100 μm) can be obtained, the tolerance of the thickness of the active layer is as large as about ± 0.5 μm. For this reason, only a thick film SOI substrate having poor film thickness uniformity was produced, and a thick film SOI substrate having high film thickness uniformity could not be produced.
[0005]
Therefore, as a result of earnest research, the inventor measured the entire thickness of the active layer on the bonded SOI substrate, and plasma-etched the active layer based on the thickness data. Nevertheless, they have found that a bonded SOI substrate having high uniformity in film thickness can be manufactured, and have completed the present invention.
[0006]
[Object of the invention]
An object of the present invention is to provide a bonded SOI substrate capable of obtaining a thick active layer with high film thickness uniformity and a method for manufacturing the same.
[0007]
[Means for Solving the Problems]
According to the first aspect of the present invention, in a bonded SOI substrate in which an active layer and a wafer for a support substrate are bonded via a buried silicon oxide film, the thickness of the entire active layer whose surface is polished is measured. And a bonded SOI substrate obtained by plasma etching the active layer based on the obtained thickness data.
[0008]
As the active layer wafer and the support substrate wafer, for example, a single crystal silicon wafer or the like can be used.
The thickness of the active layer is, for example, 1 to 100 μm. In particular, the present invention exerts a great effect on a bonded SOI substrate having a thick active layer having a thickness of 1 μm or more. The thickness of the buried silicon oxide film is, for example, several tens nm to several μm.
The active layer after plasma etching may be a thin film of less than 2 μm or a thick film of more than 2 μm.
[0009]
According to a second aspect of the present invention, there is provided the bonded SOI substrate according to the first aspect, wherein an etching amount by the plasma etching is 0.01 to 2 μm. At this time, the thickness of the active layer after the plasma etching is 1 μm or more or less than 1 μm, and the thickness tolerance is ± 0.3 μm or less.
[0010]
According to a third aspect of the present invention, in the method for manufacturing a bonded SOI substrate in which an active layer and a wafer for a support substrate are bonded via a buried silicon oxide film, a polishing step of polishing a surface of the active layer; A method for manufacturing a bonded SOI substrate, comprising: a wafer thickness measuring step of measuring the thickness of the entire active layer; and a plasma etching step of plasma etching the active layer based on the obtained thickness data. .
The bonding of the wafer for the active layer and the wafer for the support substrate is performed, for example, by bonding both wafers at room temperature to produce a bonded wafer, and then performing the bonding heat treatment by inserting the bonded wafer into a thermal oxidation furnace. Increase the bonding strength. The heating temperature of the bonding heat treatment is 800 ° C. or higher, for example, 1100 ° C. The bonding heat treatment time is, for example, 2 hours. Oxygen or the like is used as an atmosphere gas in the thermal oxidation furnace.
[0011]
After the bonding heat treatment, the thickness of the active layer wafer is reduced. For example, grinding and polishing are sequentially performed on the active layer wafer side of the bonded wafer to reduce the thickness of the active layer wafer to a predetermined thickness. For grinding, for example, a grinding wheel is used. Known grinding conditions may be used. For example, grinding is performed using a resinoid grinding wheel of # 360 to # 2000 until the remaining active layer thickness reaches the target active layer thickness ± 5 μm or more.
In the polishing step, the surface of the active layer reduced in thickness by grinding is polished. The polishing device is not limited. It may be a single wafer type or a batch type. Further, a single-side polishing apparatus for polishing only one surface of the semiconductor wafer or a double-side polishing apparatus for simultaneously polishing both front and back surfaces of the semiconductor wafer may be used.
Further, there is provided a polishing surface plate and a polishing head arranged opposite thereto, and a waxless type single-side polishing device for filling a semiconductor wafer with water via a back pad on a surface of the polishing head facing the polishing surface plate. May be.
As the polishing cloth, for example, a porous non-woven cloth polishing cloth in which polyester felt is impregnated with polyurethane, or a foamable urethane type obtained by slicing a foamed urethane block can be used.
As the abrasive, for example, a slurry containing free abrasive grains such as colloidal silica (silica sol) or fumed silica can be employed. Further, a ceria-based slurry using cerium oxide can also be employed.
[0012]
The measurement of the thickness of the active layer is performed, for example, for each wafer. As a device for measuring the thickness of the active layer, for example, a spectroscopic ellipsometer that measures the thickness of the active layer by irradiating polarized light on the surface of the active layer and measuring a change in the polarization state of the reflected light may be used. Can be. In addition, a Fourier transform infrared spectroscopy using Fourier Transform Infrared (FTIR) method using infrared rays as a light source can be employed.
The etching rate of the plasma etching is about 0.01 to 1.0 μm / min. The active layer tolerance of the semiconductor wafer after the plasma etching has a high flatness of ± 0.3 μm or less.
When the semiconductor wafer is a silicon wafer, a gas containing halogen is used as the etching gas. For example, in addition to a mixed gas of CF 4 and O 2 , SF 6 , SiF 4 , SiCl 4 , SiBr 4 or the like can be used.
[0013]
The plasma etching apparatus is not limited. For example, while flowing an etching gas into an etching reaction furnace, a high-frequency voltage is continuously supplied from a high-frequency power supply between a plasma generating electrode disposed in the reaction furnace and a chuck / electrode also serving as a vacuum chuck for a semiconductor wafer. To generate plasma in the plasma generating electrode. Next, the plasma generating electrode is moved while controlling the magnitude or moving speed of the high frequency based on the thickness data of the entire area of the active layer obtained in advance by the active layer thickness measuring device, and is excited by the plasma. It is possible to employ a plasma etching apparatus or the like that sequentially supplies the radical species from the supply pipe to a predetermined position of the wafer and performs etching. That is, this plasma etching apparatus is an apparatus for feeding back wafer shape information before etching to a partial etching amount. Specifically, a plasma etching apparatus manufactured by Speed Fam Co., Ltd., trade name “DCP-200X”, or the like can be used.
After the etching, the surface of the active layer may be finish-polished. As the final polishing, chemical mechanical polishing (CMP) utilizing both a chemical action and a mechanical action can be employed. The polishing apparatus for CMP is not limited.
[0014]
The invention according to claim 4 is the method for manufacturing a bonded SOI substrate according to claim 3, wherein an etching amount by the plasma etching is 0.01 to 2 μm. The active layer after the plasma etching has a thickness of 1 μm or more or less than 1 μm, and a thickness tolerance of ± 0.3 μm or less.
[0015]
[Action]
According to the bonded SOI substrate and the method of manufacturing the same of the present invention, after polishing the surface of the active layer, the thickness of the entire area of the active layer is measured, and the obtained thickness data is used as the partial etching amount of the active layer. And the active layer is plasma-etched. That is, the etching amount by plasma etching is partially changed in accordance with the surface shape of the semiconductor wafer, and the wafer surface is processed. The processing amount is, for example, 0.01 to 2 μm. As a result, the flatness of the surface of the active layer is increased. For example, even if the active layer has a thickness of 20 μm or more, the thickness tolerance becomes ± 0.3 μm or less. As a result, a bonded SOI substrate having a thick active layer with high film thickness uniformity can be obtained.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a method for manufacturing a bonded SOI substrate according to an embodiment of the present invention will be described. As shown in the flow sheet of FIG. 1, first, a single crystal silicon ingot is pulled up by a CZ method or the like, and then, the obtained single crystal silicon ingot is subjected to block cutting, slicing, chamfering, mirror polishing, etc., to achieve a mirror finish. Of the active layer wafer 10 is prepared. On the other hand, a mirror-finished support substrate wafer 20 having the same diameter is prepared by the same manufacturing method as that of the active layer wafer 10 (FIG. 1A). Of these, the active layer wafer 10 or the support substrate wafer 20 is inserted into a thermal oxidation furnace and subjected to thermal oxidation treatment, and the entire exposed surface is covered with an insulating silicon oxide film 10a (FIG. 1B). ).
[0017]
Next, after cleaning both wafers 10 and 20, mirror surfaces are superimposed on each other at room temperature in a clean room (FIG. 1 (c)). Thereby, a bonded wafer 30 is formed. By this bonding, a portion of the silicon oxide film 10a interposed between the active layer wafer 10 and the support substrate wafer 20 becomes a buried silicon oxide film 10b.
Thereafter, the bonded wafer 30 is inserted into a thermal oxidation furnace for bonding and subjected to a bonding heat treatment in an oxidizing atmosphere. As a result, the entire exposed surface of the bonded wafer 30 is covered with the silicon oxide film 30a. Therefore, the oxide film thickness of the active layer wafer 10 increases. At this time, the bonding temperature is about 1100 ° C., and the heat treatment time is about 2 hours (also FIG. 1C).
[0018]
Next, a void inspection by ultrasonic irradiation is performed. Then, with respect to the non-defective bonded wafer 30, the surface of the active layer wafer 10 is ground by 500 to 650 μm from the device forming surface side by using # 360 to # 1500 resinoid grinding wheels (FIG. 1D). After the processing, the remaining thickness of the active layer wafer 10 is about several μm to several hundred μm. After the surface grinding, the ground surface of the active layer wafer 10 is mirror-polished to produce an active layer 10A (also FIG. 1 (d)).
[0019]
Specifically, the bonded wafer 30 whose surface has been ground is mounted on a carrier plate mounted on a single-wafer or batch-type polishing apparatus (not shown), and while supplying a slurry containing colloidal silica, The ground surface of the wafer 10 is pressed against a foaming urethane polishing cloth stuck on a polishing platen to perform mirror polishing.
Next, the thickness is measured over the entire area of the active layer (FIG. 1E). Specifically, a spectroscopic thin film measuring apparatus is used. This involves irradiating the entire surface of the wafer with light that has passed through several types of filters, analyzing the reflected light, and measuring the thickness of the active layer.
[0020]
Thereafter, based on the obtained thickness data of the active layer, the vicinity of the surface of the active layer (surface layer portion) is subjected to plasma etching (FIG. 1F). Specifically, plasma-assisted chemical etching is performed using a plasma etching apparatus 50 manufactured by Speed Fam Co., Ltd., trade name "DCP-200X" shown in the schematic diagram of FIG.
That is, the plasma etching apparatus 50 uses the microwave generator 51 to flow a mixed gas of the etching gas CF 4 and O 3 into the discharge chamber at a rate of 10 to 500 cc / min. A 1000 Watt microwave is applied continuously. As a result, a plasma is generated, and the plasma is irradiated onto the surface of the active layer 10A to partially etch the active layer 10A.
[0021]
Thereafter, the plasma generating electrode 52 is moved along the surface of the active layer 10A while changing the moving speed in accordance with the thickness of the undulation on the surface of the active layer 10A. Accordingly, radical species 55 excited by the plasma 54 are sequentially supplied from the supply pipe 56 to a predetermined position of the active layer 10A. As a result, the silicon under the plasma region is etched at an etching rate of 0.01 nm to 2 μm / min and an etching amount of 0.01 to 2 μm according to the thickness of the undulating portion (for example, 0.1 μm). Thus, immediately after polishing, the active layer 10A (FIG. 3A) having a thickness of 30 μm or less and a thickness tolerance of ± 0.5 μm increases the flatness of the surface of the active layer 10A after plasma etching, and the thickness tolerance is reduced. It is reduced to ± 0.3 μm or less (FIG. 3B). As a result, a bonded SOI substrate having an active layer 10A having a high uniformity in film thickness can be manufactured despite its large thickness.
[0022]
Next, finish polishing is performed on the surface of the active layer 10A (FIG. 1 (g)). The polishing cloth to be used is a suede type in which a urethane resin is foamed on a base cloth of a nonwoven fabric for finish polishing. The polishing amount is 0.5 μm or less.
After that, finish cleaning of the bonded wafer 30 is performed (FIG. 1H). This cleaning is RCA cleaning based on two kinds of cleaning liquids, SC-1 and SC-2.
In this way, a bonded SOI substrate having the thick active layer 10A with high film thickness uniformity is manufactured.
[0023]
Here, with reference to FIG. 4, the results of a comparative study of the relationship between the thickness tolerance of the active layer and the yield thereof for the bonded SOI substrate of the present invention and the conventional bonded SOI substrate will be reported.
As shown in FIG. 4A, in the bonded SOI substrate of the present invention, the thickness of the active layer was measured at nine points on ten bonded SOI substrates, and the difference between the maximum value and the minimum value was investigated. . The difference was 0.3 μm or less (corresponding to a thickness tolerance of ± 0.15 μm or less), and a good result was obtained with a yield of 100%.
On the other hand, in the conventional bonded SOI substrate shown in FIG. 4B, when the difference is 0.6 μm or less (corresponding to a thickness tolerance of ± 0.3 μm or less), the yield is reduced to 80%. This is a result of measurement on ten bonded SOI substrates in the same manner.
[0024]
【The invention's effect】
According to the present invention, after polishing the surface of the active layer, the thickness of the entire active layer is measured, and the active layer is plasma-etched by partially changing the amount of plasma etching based on the obtained thickness data. Since etching is performed, a bonded SOI substrate having a thick active layer with high film thickness uniformity can be manufactured.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a method for manufacturing a bonded SOI substrate according to one embodiment of the present invention.
FIG. 2 is a schematic view of a plasma etching apparatus used in a method for manufacturing a bonded SOI substrate according to one embodiment of the present invention.
FIG. 3A is an enlarged cross-sectional view of a bonded SOI substrate immediately after polishing.
(B) is an enlarged sectional view of the bonded SOI substrate immediately after plasma etching.
FIG. 4A is a graph showing a relationship between a thickness tolerance of an active layer of a bonded SOI substrate according to the present invention and a yield thereof.
(B) is a graph showing the relationship between the thickness tolerance of the active layer of the bonded SOI substrate according to the conventional means and the yield thereof.
[Explanation of symbols]
10A active layer,
10b buried silicon oxide film,
20 Support substrate wafer.

Claims (4)

活性層と支持基板用ウェーハとを、埋め込みシリコン酸化膜を介して貼り合わせた貼り合わせSOI基板において、
表面が研磨された活性層の全域の厚さを測定し、得られた厚さデータに基づき、上記活性層をプラズマエッチングした貼り合わせSOI基板。
In a bonded SOI substrate in which an active layer and a wafer for a support substrate are bonded via a buried silicon oxide film,
A bonded SOI substrate in which the thickness of the entire active layer whose surface is polished is measured, and the active layer is plasma-etched based on the obtained thickness data.
上記プラズマエッチングによるエッチング量は0.01〜2μmである請求項1に記載の貼り合わせSOI基板。The bonded SOI substrate according to claim 1, wherein an etching amount by the plasma etching is 0.01 to 2 m. 活性層と支持基板用ウェーハとを、埋め込みシリコン酸化膜を介して貼り合わせた貼り合わせSOI基板の製造方法において、
上記活性層の表面を研磨する研磨工程と、
上記活性層の全域の厚さを測定するウェーハ厚さ測定工程と、
得られた厚さデータに基づき、上記活性層をプラズマエッチングするプラズマエッチング工程とを備えた貼り合わせSOI基板の製造方法。
In a method for manufacturing a bonded SOI substrate in which an active layer and a wafer for a support substrate are bonded via a buried silicon oxide film,
A polishing step of polishing the surface of the active layer,
Wafer thickness measurement step of measuring the thickness of the entire active layer,
A method for producing a bonded SOI substrate, comprising: a plasma etching step of plasma-etching the active layer based on the obtained thickness data.
上記プラズマエッチングによるエッチング量は0.01〜2μmである請求項3に記載の貼り合わせSOI基板の製造方法。4. The method for manufacturing a bonded SOI substrate according to claim 3, wherein an etching amount by the plasma etching is 0.01 to 2 [mu] m.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012897A (en) * 2005-06-30 2007-01-18 Nec Electronics Corp Semiconductor device and method of manufacturing same
JP2007142229A (en) * 2005-11-21 2007-06-07 Sumco Corp Method for manufacturing laminated substrate and laminated substrate manufactured by same
WO2019181443A1 (en) * 2018-03-22 2019-09-26 信越半導体株式会社 Method for producing silicon wafer
JP2019169694A (en) * 2018-03-22 2019-10-03 信越半導体株式会社 Silicon wafer manufacturing method
CN111052317A (en) * 2017-10-17 2020-04-21 应用材料公司 Polishing of electrostatic substrate support geometry
US11114326B2 (en) 2017-09-08 2021-09-07 Applied Materials, Inc. Substrate chucking and dechucking methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160074A (en) * 1991-05-07 1993-06-25 Hughes Aircraft Co System removing material from wafer
JPH05190499A (en) * 1992-01-13 1993-07-30 Hitachi Ltd Etching apparatus and manufacture of semiconductor substrate
JPH0964321A (en) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Manufacture of soi substrate
JPH11354760A (en) * 1998-06-04 1999-12-24 Shin Etsu Handotai Co Ltd Soi wafer and its production
JP2001044153A (en) * 1999-08-04 2001-02-16 Mitsubishi Materials Silicon Corp Manufacture of semiconductor wafer
JP2002016049A (en) * 2000-06-29 2002-01-18 Shin Etsu Handotai Co Ltd Method of processing semiconductor wafer and plasma etching apparatus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160074A (en) * 1991-05-07 1993-06-25 Hughes Aircraft Co System removing material from wafer
JPH05190499A (en) * 1992-01-13 1993-07-30 Hitachi Ltd Etching apparatus and manufacture of semiconductor substrate
JPH0964321A (en) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Manufacture of soi substrate
JPH11354760A (en) * 1998-06-04 1999-12-24 Shin Etsu Handotai Co Ltd Soi wafer and its production
JP2001044153A (en) * 1999-08-04 2001-02-16 Mitsubishi Materials Silicon Corp Manufacture of semiconductor wafer
JP2002016049A (en) * 2000-06-29 2002-01-18 Shin Etsu Handotai Co Ltd Method of processing semiconductor wafer and plasma etching apparatus

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012897A (en) * 2005-06-30 2007-01-18 Nec Electronics Corp Semiconductor device and method of manufacturing same
JP2007142229A (en) * 2005-11-21 2007-06-07 Sumco Corp Method for manufacturing laminated substrate and laminated substrate manufactured by same
US11114326B2 (en) 2017-09-08 2021-09-07 Applied Materials, Inc. Substrate chucking and dechucking methods
CN111052317A (en) * 2017-10-17 2020-04-21 应用材料公司 Polishing of electrostatic substrate support geometry
KR20200042027A (en) * 2017-10-17 2020-04-22 어플라이드 머티어리얼스, 인코포레이티드 Polishing electrostatic substrate support geometries
JP2020530943A (en) * 2017-10-17 2020-10-29 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Polishing of electrostatic substrate support geometry
KR102330711B1 (en) * 2017-10-17 2021-11-23 어플라이드 머티어리얼스, 인코포레이티드 Polishing of electrostatic substrate support geometries
TWI748127B (en) * 2017-10-17 2021-12-01 美商應用材料股份有限公司 Polishing of electrostatic substrate support geometries
CN111052317B (en) * 2017-10-17 2023-10-20 应用材料公司 Polishing of electrostatic substrate support geometry
WO2019181443A1 (en) * 2018-03-22 2019-09-26 信越半導体株式会社 Method for producing silicon wafer
JP2019169694A (en) * 2018-03-22 2019-10-03 信越半導体株式会社 Silicon wafer manufacturing method
CN111615741A (en) * 2018-03-22 2020-09-01 信越半导体株式会社 Method for manufacturing silicon wafer

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