JP2004235426A - Forming method of silicide film, and manufacturing method of semiconductor device - Google Patents

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JP2004235426A JP2003022016A JP2003022016A JP2004235426A JP 2004235426 A JP2004235426 A JP 2004235426A JP 2003022016 A JP2003022016 A JP 2003022016A JP 2003022016 A JP2003022016 A JP 2003022016A JP 2004235426 A JP2004235426 A JP 2004235426A
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剛 ▲斉▼藤
Takeshi Saito
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate

Abstract

<P>PROBLEM TO BE SOLVED: To easily achieve stress control upon the formation of a silicide film. <P>SOLUTION: After a metal layer 7, a protective film 8, and a stress relaxing layer 9 are formed on a silicon substrate 1 sequentially, a heat treatment for the silicon substrate 1 is performed to cause a silicide reaction of the metal layer 7. Consequently, silicide layers 10a, 10b, and 10c are formed on source/drain layers 6a, 6b and a gate electrode 3, respectively. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、シリサイド膜の形成方法および半導体装置の製造方法に関し、特に、シリサイド膜のストレス（応力）緩和方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、シリコン層上にＣｏ膜を形成し、さらに、酸化防止などの保護膜としてＴｉＮ膜をＣｏ膜上に形成した後に、サリサイド（自己整合的シリサイド）反応を起こさせることで、シリコン層の低抵抗化を図ることが行われている。
【０００３】
図２は、従来の半導体装置の製造方法を示す断面図である。
図２（ａ）において、シリコン系基板２１の熱酸化を行うことにより、シリコン系基板２１上にゲート絶縁膜２２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２２が形成されたシリコン系基板２１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２２上にゲート電極２３を形成する。そして、ゲート電極２３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板２１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層２４ａ、２４ｂをゲート電極２３の両側に形成する。
【０００４】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層２４ａ、２４ｂが形成されたシリコン系基板２１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極２３の側壁にサイドウォール２５を形成する。そして、ゲート電極２３およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板２１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層２６ａ、２６ｂをサイドウォール２５の両側に形成する。
【０００５】
次に、図２（ｃ）に示すように、スパッタリングなどの方法により、ソース／ドレイン層２６ａ、２６ｂが形成されたシリコン系基板２１上にＣｏ膜２７を形成した後、Ｃｏ膜２７上にＴｉＮ膜２８を形成する。なお、Ｃｏ膜２７の膜厚は１００Å、ＴｉＮ膜２８の膜厚は２００Åに設定される。
次に、図２（ｄ）に示すように、Ｃｏ膜２７およびＴｉＮ膜２８が形成されたシリコン系基板２１の熱処理を行い、Ｃｏ膜２７のサリサイド反応を起こさせることにより、ソース／ドレイン層２６ａ、２６ｂおよびゲート電極２３上にシリサイド層２９ａ、２９ｂ、２９ｃをそれぞれ形成する。
【０００６】
次に、図２（ｅ）に示すように、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：２の溶液を用いたウェットエッチングを行うことにより、ＴｉＮ膜２８を除去した後、ＨＣｌ：Ｈ２Ｏ２＝３：１の溶液を用いたウェットエッチングを行うことにより、未反応のＣｏ膜２７を除去する。
【０００７】
【特許文献１】
特開平７−２１１９０３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法では、Ｃｏ膜２７には伸長ストレスＳ１１が発生し、ＴｉＮ膜２８には圧縮ストレスＳ１２が発生する。そして、ＴｉＮ膜２８の圧縮ストレスＳ１２が大きいと、Ｃｏ膜２７にかかる逆方向のストレスが大きくなり、サリサイド反応の妨げとなって、シリサイド層２９ａ、２９ｂ、２９ｃの抵抗が増大するという問題があった。
【０００９】
一方、ＴｉＮ膜２８の圧縮ストレスＳ１２は、成膜方法や条件に依存し、ＴｉＮ膜２８単体では、ＴｉＮ膜２８の圧縮ストレスＳ１２を制御することが困難であった。
そこで、本発明の目的は、シリサイド膜形成時のストレス制御を容易に行うことが可能なシリサイド膜の形成方法および半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係るシリサイド膜の形成方法によれば、シリサイド化を起こさせる金属層をシリコン層上に形成する工程と、前記金属層上に保護膜を形成する工程と、前記保護膜の応力を緩和する応力緩和層を前記保護膜上に形成する工程と、前記金属層、前記保護膜および前記応力緩和層が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にシリサイド層を形成する工程と、前記保護膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とする。
【００１１】
これにより、金属層の膜厚を変更することなく、金属層上に形成された保護膜のストレスを応力緩和層で緩和することが可能となり、シリサイド膜形成時のストレス制御を容易に行うことが可能となる。このため、シリサイド層形成時の金属層の膜厚の最適化を図りつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層の低抵抗化を図ることが可能となる。
【００１２】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、前記応力緩和層は、前記保護膜で発生する応力と逆方向成分を有する膜であることを特徴とする。
これにより、保護膜上に応力緩和層を設けることで、保護膜で発生する応力を打ち消すことが可能となり、サリサイド反応を効率よく進めることが可能となる。
【００１３】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、前記応力緩和層の膜厚は、前記シリサイド層が低抵抗化される応力が前記金属層にかかるように設定されていることを特徴とする。
これにより、応力緩和層の膜厚を調整することで、金属層にかかる応力を容易に調整することが可能となり、シリサイド層の形成工程にほとんど影響を与えることなく、シリサイド層を低抵抗化することが可能となる。
【００１４】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜、前記保護膜はＴｉＮ膜であることを特徴とする。
これにより、保護膜で発生する応力を打ち消すことが可能としつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層の低抵抗化を図ることが可能となる。
【００１５】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜をシリコン層上に形成する工程と、前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にＴｉシリサイド層を形成する工程と、前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とする。
【００１６】
これにより、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を順次成膜することで、ＴｉＮ膜で発生する応力と逆方向の応力をＴｉＮ膜の上下で発生させることが可能となる。このため、ＴｉＮ膜の成膜方法や条件に依存することなく、ＴｉＮ膜で発生する応力を緩和することが可能となるとともに、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を成膜するためにチャンバを交換する必要がなくなり、製造工程の複雑化を抑制しつつ、シリサイド層の低抵抗化を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、シリサイド化を起こさせる金属層を前記ソース／ドレイン層が形成されたシリコン系基板上に形成する工程と、前記金属層上にＴｉＮ膜を形成する工程と、前記ＴｉＮ膜で発生する応力と逆方向成分を有する応力緩和層を前記ＴｉＮ膜上に形成する工程と、前記金属層、前記ＴｉＮ膜および前記応力緩和層が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にシリサイド層を形成する工程と、前記ＴｉＮ膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とする。
【００１８】
これにより、金属層上に形成されたＴｉＮ膜のストレスを緩和することを可能としつつ、サリサイド構造を形成することが可能となり、製造工程の複雑化を抑制しつつ、サリサイド構造の低抵抗化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜であることを特徴とする。
【００１９】
これにより、ＴｉＮ膜で発生する応力を打ち消すことを可能としつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層の低抵抗化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、前記ソース／ドレイン層が形成されたシリコン系基板上にＴｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜を形成する工程と、前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にＴｉシリサイド層を形成する工程と、前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とする。
【００２０】
これにより、Ｔｉ膜／ＴｉＮ膜上にＴｉ膜を１層追加するだけで、ＴｉＮ膜で発生する応力を緩和することが可能となるとともに、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を成膜するためにチャンバを交換する必要がなくなり、製造工程の複雑化を抑制しつつ、サリサイド構造の低抵抗化を図ることが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００２２】
図１（ａ）において、シリコン系基板１の熱酸化を行うことにより、シリコン系基板１上にゲート絶縁膜２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２が形成されたシリコン系基板１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２上にゲート電極３を形成する。そして、ゲート電極３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層４ａ、４ｂをゲート電極３の両側に形成する。
【００２３】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ｂが形成されたシリコン系基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５を形成する。そして、ゲート電極３およびサイドウォール５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層６ａ、６ｂをサイドウォール５の両側に形成する。
【００２４】
次に、図１（ｃ）に示すように、スパッタリングなどの方法により、ソース／ドレイン層６ａ、６ｂが形成されたシリコン系基板１上に金属層７、保護膜８および応力緩和層９を順次形成する。ここで、金属層７はシリサイド化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、保護膜８は酸化などから金属層７を保護するもので、例えば、ＴｉＮ膜などを用いることができる。また、応力緩和層９は、保護膜８に発生する応力を緩和するもので、保護膜８に発生する応力と逆方向成分を有することが好ましく、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、応力緩和層９として、酸化珪素膜、窒化珪素膜などの絶縁膜を必要に応じて用いるようにしてもよい。
【００２５】
なお、金属層７の膜厚は、例えば、１００Å程度、保護膜８の膜厚は、例えば、１００Å程度、応力緩和層９の膜厚は、例えば、５００〜１０００Å程度に設定することができる。ここで、応力緩和層９の膜厚は、シリサイド層１０ａ、１０ｂ、１０ｃを低抵抗化させるためのストレスが金属層７にかかるように、適宜調整することができる。
【００２６】
次に、図１（ｄ）に示すように、金属層７、保護膜８および応力緩和層９が形成されたシリコン系基板１の熱処理を行い、金属層７のサリサイド反応を起こさせることにより、ソース／ドレイン層６ａ、６ｂおよびゲート電極３上にシリサイド層１０ａ、１０ｂ、１０ｃをそれぞれ形成する。
次に、図１（ｅ）に示すように、シリサイド層１０ａ、１０ｂ、１０ｃが形成されたシリコン系基板１のウェットエッチングを行うことにより、応力緩和層９、保護膜８および未反応の金属層７を除去する。
【００２７】
ここで、Ｔｉ膜、Ｃｏ膜、Ｗ膜などの金属層７および応力緩和層９には、図１（ｃ）に示すように、伸長ストレスＳ１、Ｓ３がそれぞれ発生し、ＴｉＮ膜などの保護膜８には圧縮ストレスＳ２が発生する。
このため、保護膜８に発生する圧縮ストレスＳ２を金属層７および応力緩和層９で発生する伸長ストレスＳ１、Ｓ３で制御することが可能となり、金属層７の膜厚を変更することなく、金属層７上に形成された保護膜８の圧縮ストレスＳ２を緩和することが可能となる。
【００２８】
このため、シリサイド層１０ａ、１０ｂ、１０ｃ形成時の金属層７の膜厚の最適化を図りつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層１０ａ、１０ｂ、１０ｃの低抵抗化を図ることが可能となる。
また、保護膜８上に応力緩和層９を設けることにより、シリサイド層１０ａ、１０ｂ、１０ｃの形成工程にほとんど影響を与えることなく、応力緩和層９の膜厚を調整することが可能となる。このため、金属層７にかかるストレスを容易に調整することが可能となり、シリサイド層１０ａ、１０ｂ、１０ｃの低抵抗化を図ることが可能となる。
【００２９】
また、金属層７、保護膜８および応力緩和層９として、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の三層構造を用いることにより、Ｔｉ膜／ＴｉＮ膜上にＴｉ膜を１層追加するだけで、ＴｉＮ膜で発生する応力を緩和することが可能となるとともに、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を成膜するためにチャンバを交換する必要がなくなり、製造工程の複雑化を抑制しつつ、サリサイド構造の低抵抗化を図ることが可能となる。
【００３０】
なお、上述した実施形態では、サリサイド構造を半導体装置に形成する場合について説明したが、本発明に係るシリサイド膜は半導体装置に限定されることなく、例えば、液晶表示装置、プラズマ表示装置、有機ＥＬ素子などに適用するようにしてもよい。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
１ 半導体基板、２ ゲート絶縁膜、３ ゲート電極、４ａ、４ｂ ＬＤＤ層、５ サイドウォール、６ａ、６ｂ ソース／ドレイン層、７ 金属層、８ 保護膜、９ 応力緩和層、１０ａ、１０ｂ、１０ｃ シリサイド層、Ｓ１、Ｓ３ 伸長ストレス、Ｓ２ 圧縮ストレス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for forming a silicide film and a method for manufacturing a semiconductor device, and is particularly suitable for being applied to a method for relieving stress of a silicide film.
[0002]
[Prior art]
In a conventional semiconductor device, for example, as disclosed in Patent Literature 1, a Co film is formed on a silicon layer, and a TiN film is formed on the Co film as a protective film for preventing oxidation. (Self-aligned silicide) A reduction in the resistance of a silicon layer has been achieved by causing a reaction.
[0003]
FIG. 2 is a cross-sectional view illustrating a conventional method for manufacturing a semiconductor device.
In FIG. 2A, a gate insulating film 22 is formed on the silicon-based substrate 21 by performing thermal oxidation of the silicon-based substrate 21. Then, a polycrystalline silicon layer is formed on the silicon-based substrate 21 on which the gate insulating film 22 is formed by a method such as CVD, and patterning of the polycrystalline silicon layer is performed using photolithography technology and dry etching technology. Thereby, a gate electrode 23 is formed on the gate insulating film 22. Then, by using the gate electrode 23 as a mask, impurities such as As, P, and B are ion-implanted into the silicon-based substrate 21 so that LDD (Lightly Doped Drain) layers 24a and 24b formed of a low-concentration impurity introduction layer are formed as gate electrodes. 23 are formed on both sides.
[0004]
Next, as shown in FIG. 2B, an insulating layer is formed on the silicon-based substrate 21 on which the LDD layers 24a and 24b are formed by a method such as CVD, and anisotropic etching such as RIE is performed. Thereby, the sidewall 25 is formed on the sidewall of the gate electrode 23. Then, using the gate electrode 23 and the sidewalls 25 as a mask, impurities such as As, P, and B are ion-implanted into the silicon-based substrate 21 to thereby remove the source / drain layers 26a and 26b formed of the high-concentration impurity introduction layers. It is formed on both sides of the wall 25.
[0005]
Next, as shown in FIG. 2C, a Co film 27 is formed on the silicon-based substrate 21 on which the source / drain layers 26a and 26b are formed by a method such as sputtering, and then TiN is formed on the Co film 27. A film 28 is formed. The thickness of the Co film 27 is set to 100 °, and the thickness of the TiN film 28 is set to 200 °.
Next, as shown in FIG. 2D, a heat treatment is performed on the silicon-based substrate 21 on which the Co film 27 and the TiN film 28 are formed to cause a salicide reaction of the Co film 27, thereby forming the source / drain layers 26a. , 26b and gate electrode 23 are formed with silicide layers 29a, 29b, 29c, respectively.
[0006]
Next, as shown in FIG. 2E, the TiN film 28 is removed by performing wet etching using a solution of NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 2. The unreacted Co film 27 is removed by performing wet etching using a solution of HCl: H 2 O 2 = 3: 1.
[0007]
[Patent Document 1]
Japanese Patent Application Laid-Open No. Hei 7-212903
[Problems to be solved by the invention]
However, in the conventional method of manufacturing a semiconductor device, an elongation stress S11 is generated in the Co film 27, and a compression stress S12 is generated in the TiN film 28. If the compressive stress S12 of the TiN film 28 is large, the reverse stress applied to the Co film 27 becomes large, which hinders the salicide reaction and increases the resistance of the silicide layers 29a, 29b, 29c. Was.
[0009]
On the other hand, the compressive stress S12 of the TiN film 28 depends on the film forming method and conditions, and it was difficult to control the compressive stress S12 of the TiN film 28 with the TiN film 28 alone.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of forming a silicide film and a method of manufacturing a semiconductor device, which can easily control stress at the time of forming a silicide film.
[0010]
[Means for Solving the Problems]
According to one embodiment of the present invention, there is provided a method for forming a silicide film, comprising the steps of: forming a metal layer that causes silicidation on a silicon layer; and forming a protective film on the metal layer. Forming, forming a stress relieving layer for relieving the stress of the protective film on the protective film, and performing heat treatment on the silicon layer on which the metal layer, the protective film, and the stress relieving layer are formed. A step of forming a silicide layer on the silicon layer and a step of removing unreacted portions of the protective film, the stress relaxation layer, and the metal layer.
[0011]
Thus, the stress of the protective film formed on the metal layer can be reduced by the stress relieving layer without changing the thickness of the metal layer, and the stress control during silicide film formation can be easily performed. It becomes possible. Therefore, the salicide reaction can be efficiently advanced while optimizing the thickness of the metal layer at the time of forming the silicide layer, and the resistance of the silicide layer can be reduced.
[0012]
Further, according to the method for forming a silicide film of one embodiment of the present invention, the stress relaxation layer is a film having a component in a direction opposite to a stress generated in the protective film.
Thus, by providing the stress relaxation layer on the protective film, it is possible to cancel the stress generated in the protective film, and to promote the salicide reaction efficiently.
[0013]
Further, according to the method for forming a silicide film according to one embodiment of the present invention, the thickness of the stress relaxation layer is set such that stress for lowering the resistance of the silicide layer is applied to the metal layer. It is characterized by.
Thereby, the stress applied to the metal layer can be easily adjusted by adjusting the thickness of the stress relaxation layer, and the resistance of the silicide layer can be reduced without substantially affecting the silicide layer forming process. It becomes possible.
[0014]
Further, according to the method for forming a silicide film according to one embodiment of the present invention, the metal layer and the stress relaxation layer are selected from any of a Ti film, a Co film, a W film, a Mo film, a Ni film, and a Pt film. And the protective film is a TiN film.
This makes it possible to efficiently advance the salicide reaction while canceling out the stress generated in the protective film, and to reduce the resistance of the silicide layer.
[0015]
Further, according to the method for forming a silicide film according to one embodiment of the present invention, a step of forming a film having at least a three-layer structure of a Ti film / TiN film / Ti film on a silicon layer; Forming a Ti silicide layer on the silicon layer by performing a heat treatment on the silicon layer on which a film having at least a three-layer structure of the / Ti film is formed, and removing unreacted portions of the TiN film and the Ti film And a step of performing
[0016]
Thus, by sequentially forming the Ti film / TiN film / Ti film, it is possible to generate stress in the direction opposite to the stress generated in the TiN film above and below the TiN film. For this reason, the stress generated in the TiN film can be reduced without depending on the method and conditions for forming the TiN film, and the chamber is exchanged for forming the Ti film / TiN film / Ti film. Therefore, the resistance of the silicide layer can be reduced while suppressing the complexity of the manufacturing process.
[0017]
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a polysilicon gate electrode on a silicon-based substrate via a gate insulating film, and using the polysilicon gate electrode as a mask, Forming an LDD layer on both sides of the gate electrode by performing ion implantation in the silicon-based substrate; forming a sidewall on a side wall of the polycrystalline silicon gate electrode; Forming a source / drain layer on both sides of the sidewall by performing ion implantation into the silicon-based substrate using the sidewall as a mask; Forming a TiN film on the silicon layer on which the metal layer is formed; Forming a stress relaxation layer having a component in the direction opposite to the stress generated in the TiN film on the TiN film, and performing a heat treatment on the silicon-based substrate on which the metal layer, the TiN film and the stress relaxation layer are formed; A step of forming a silicide layer on the polycrystalline silicon gate electrode and the source / drain layer, and a step of removing unreacted portions of the TiN film, the stress relaxation layer, and the metal layer. Features.
[0018]
This makes it possible to form a salicide structure while alleviating the stress of the TiN film formed on the metal layer, and to reduce the resistance of the salicide structure while suppressing the complexity of the manufacturing process. It becomes possible to plan.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the metal layer and the stress relaxation layer are selected from any of a Ti film, a Co film, a W film, a Mo film, a Ni film, and a Pt film. It is characterized by being a film to be formed.
[0019]
Accordingly, the salicide reaction can be efficiently advanced while the stress generated in the TiN film can be canceled, and the resistance of the silicide layer can be reduced.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a polysilicon gate electrode on a silicon-based substrate via a gate insulating film, and using the polysilicon gate electrode as a mask, Forming an LDD layer on both sides of the gate electrode by performing ion implantation in the silicon-based substrate; forming a sidewall on a side wall of the polycrystalline silicon gate electrode; Forming a source / drain layer on both sides of the sidewall by performing ion implantation into the silicon-based substrate using the sidewall as a mask; and forming a source / drain layer on the silicon-based substrate on which the source / drain layer is formed. Forming a film having at least a three-layer structure of a Ti film / TiN film / Ti film; Forming a Ti silicide layer on the polycrystalline silicon gate electrode and the source / drain layer by performing a heat treatment on a silicon-based substrate on which a film having at least a three-layer structure of a film / Ti film is formed; Removing the unreacted portion of the TiN film and the Ti film.
[0020]
This makes it possible to alleviate the stress generated in the TiN film only by adding one Ti film on the Ti film / TiN film, and to form the Ti film / TiN film / Ti film. It is not necessary to replace the chamber, and it is possible to reduce the resistance of the salicide structure while suppressing the complexity of the manufacturing process.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
[0022]
In FIG. 1A, a gate insulating film 2 is formed on a silicon-based substrate 1 by performing thermal oxidation of the silicon-based substrate 1. Then, a polycrystalline silicon layer is formed on the silicon-based substrate 1 on which the gate insulating film 2 is formed by a method such as CVD, and the polycrystalline silicon layer is patterned by using a photolithography technique and a dry etching technique. Thereby, the gate electrode 3 is formed on the gate insulating film 2. Then, using the gate electrode 3 as a mask, impurities such as As, P, and B are ion-implanted into the silicon-based substrate 1 to form LDD layers 4a and 4b formed of a low-concentration impurity introduction layer on both sides of the gate electrode 3. I do.
[0023]
Next, as shown in FIG. 1B, an insulating layer is formed on the silicon-based substrate 1 on which the LDD layers 4a and 4b are formed by a method such as CVD, and anisotropic etching such as RIE is performed. Thereby, the sidewall 5 is formed on the side wall of the gate electrode 3. Then, using the gate electrode 3 and the side wall 5 as a mask, impurities such as As, P, and B are ion-implanted into the silicon-based substrate 1 so that the source / drain layers 6a and 6b formed of the high-concentration impurity-introduced layers are removed. It is formed on both sides of the wall 5.
[0024]
Next, as shown in FIG. 1C, a metal layer 7, a protective film 8, and a stress relaxation layer 9 are sequentially formed on the silicon-based substrate 1 on which the source / drain layers 6a, 6b are formed by a method such as sputtering. Form. Here, the metal layer 7 can be silicided, and for example, a Ti film, a Co film, a W film, a Mo film, a Ni film, a Pt film, or the like can be used. The protective film 8 protects the metal layer 7 from oxidation and the like, and for example, a TiN film or the like can be used. The stress relieving layer 9 relieves the stress generated in the protective film 8, and preferably has a component in the direction opposite to the stress generated in the protective film 8, and includes, for example, a Ti film, a Co film, a W film, and a Mo film. A film, a Ni film, a Pt film, or the like can be used. Further, an insulating film such as a silicon oxide film or a silicon nitride film may be used as needed as the stress relaxation layer 9.
[0025]
The thickness of the metal layer 7 can be set to, for example, about 100 °, the thickness of the protective film 8 can be set to, for example, about 100 °, and the thickness of the stress relaxation layer 9 can be set to, for example, about 500 to 1000 °. Here, the thickness of the stress relaxation layer 9 can be appropriately adjusted so that stress for lowering the resistance of the silicide layers 10a, 10b, and 10c is applied to the metal layer 7.
[0026]
Next, as shown in FIG. 1D, a heat treatment is performed on the silicon-based substrate 1 on which the metal layer 7, the protective film 8, and the stress relaxation layer 9 are formed, and a salicide reaction of the metal layer 7 is caused. Silicide layers 10a, 10b, and 10c are formed on source / drain layers 6a and 6b and gate electrode 3, respectively.
Next, as shown in FIG. 1E, the silicon substrate 1 on which the silicide layers 10a, 10b, and 10c are formed is subjected to wet etching to thereby form the stress relaxation layer 9, the protective film 8, and the unreacted metal layer. 7 is removed.
[0027]
Here, as shown in FIG. 1C, elongation stresses S1 and S3 are generated in the metal layer 7 such as a Ti film, a Co film, and a W film, and the stress relaxation layer 9, and a protective film such as a TiN film is formed. 8, a compressive stress S2 is generated.
Therefore, the compressive stress S2 generated in the protective film 8 can be controlled by the elongation stresses S1 and S3 generated in the metal layer 7 and the stress relieving layer 9, and the metal stress can be controlled without changing the thickness of the metal layer 7. It is possible to reduce the compressive stress S2 of the protective film 8 formed on the layer 7.
[0028]
For this reason, it is possible to efficiently promote the salicide reaction while optimizing the thickness of the metal layer 7 when forming the silicide layers 10a, 10b, and 10c, and to reduce the resistance of the silicide layers 10a, 10b, and 10c. It becomes possible.
Further, by providing the stress relaxation layer 9 on the protective film 8, it is possible to adjust the thickness of the stress relaxation layer 9 without substantially affecting the process of forming the silicide layers 10a, 10b, and 10c. For this reason, the stress applied to the metal layer 7 can be easily adjusted, and the resistance of the silicide layers 10a, 10b, and 10c can be reduced.
[0029]
Further, by using a three-layer structure of Ti film / TiN film / Ti film as the metal layer 7, the protective film 8, and the stress relaxation layer 9, only one additional Ti film is added on the Ti film / TiN film. The stress generated in the TiN film can be alleviated, and it is not necessary to replace the chamber for forming the Ti film / TiN film / Ti film, and the salicide structure can be suppressed while suppressing the complexity of the manufacturing process. Can be reduced in resistance.
[0030]
In the above-described embodiment, the case where the salicide structure is formed in the semiconductor device has been described. However, the silicide film according to the present invention is not limited to the semiconductor device, and may be, for example, a liquid crystal display device, a plasma display device, or an organic EL device. You may make it apply to an element etc.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a method for manufacturing a semiconductor device according to one embodiment.
FIG. 2 is a cross-sectional view illustrating a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
Reference Signs List 1 semiconductor substrate, 2 gate insulating film, 3 gate electrode, 4a, 4b LDD layer, 5 sidewall, 6a, 6b source / drain layer, 7 metal layer, 8 protective film, 9 stress relaxation layer, 10a, 10b, 10c silicide Layer, S1, S3 elongation stress, S2 compression stress

Claims (8)

シリサイド化を起こさせる金属層をシリコン層上に形成する工程と、
前記金属層上に保護膜を形成する工程と、
前記保護膜の応力を緩和する応力緩和層を前記保護膜上に形成する工程と、
前記金属層、前記保護膜および前記応力緩和層が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にシリサイド層を形成する工程と、
前記保護膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とするシリサイド膜の形成方法。Forming a metal layer that causes silicidation on the silicon layer;
Forming a protective film on the metal layer,
Forming a stress relaxation layer for relaxing the stress of the protective film on the protective film;
Forming a silicide layer on the silicon layer by performing a heat treatment on the silicon layer on which the metal layer, the protective film, and the stress relaxation layer are formed;
Removing the unreacted portions of the protective film, the stress relaxation layer and the metal layer. 前記応力緩和層は、前記保護膜で発生する応力と逆方向成分を有する膜であることを特徴とする請求項１記載のシリサイド膜の形成方法。2. The method according to claim 1, wherein the stress relaxation layer is a film having a component in a direction opposite to a stress generated in the protective film. 前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜、前記保護膜はＴｉＮ膜であることを特徴とする請求項１または２記載のシリサイド膜の形成方法。The metal layer and the stress relieving layer are films selected from Ti film, Co film, W film, Mo film, Ni film and Pt film, and the protective film is a TiN film. Item 3. The method for forming a silicide film according to Item 1 or 2. 前記応力緩和層の膜厚は、前記シリサイド層が低抵抗化される応力が前記金属層にかかるように設定されていることを特徴とする請求項１〜３のいずれか１項記載のシリサイド膜の形成方法。4. The silicide film according to claim 1, wherein a thickness of the stress relaxation layer is set so that a stress for lowering the resistance of the silicide layer is applied to the metal layer. 5. Formation method. Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜をシリコン層上に形成する工程と、
前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にＴｉシリサイド層を形成する工程と、
前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とするシリサイド膜の形成方法。Forming a film having at least a three-layer structure of a Ti film / TiN film / Ti film on a silicon layer;
Forming a Ti silicide layer on the silicon layer by performing a heat treatment on the silicon layer on which a film having at least a three-layer structure of the Ti film / TiN film / Ti film is formed;
Removing the unreacted portions of the TiN film and the Ti film. シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、
前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、
前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、
前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、
シリサイド化を起こさせる金属層を前記ソース／ドレイン層が形成されたシリコン系基板上に形成する工程と、
前記金属層上にＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜で発生する応力と逆方向成分を有する応力緩和層を前記ＴｉＮ膜上に形成する工程と、
前記金属層、前記ＴｉＮ膜および前記応力緩和層が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にシリサイド層を形成する工程と、
前記ＴｉＮ膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。Forming a polycrystalline silicon gate electrode on a silicon-based substrate via a gate insulating film;
Forming an LDD layer on both sides of the gate electrode by performing ion implantation into the silicon-based substrate using the polycrystalline silicon gate electrode as a mask;
Forming sidewalls on sidewalls of the polycrystalline silicon gate electrode;
Forming source / drain layers on both sides of the sidewall by performing ion implantation into the silicon-based substrate using the polysilicon gate electrode and the sidewall as a mask;
Forming a metal layer that causes silicidation on the silicon-based substrate on which the source / drain layers are formed;
Forming a TiN film on the metal layer;
Forming a stress relaxation layer having a component in a direction opposite to the stress generated in the TiN film on the TiN film;
Forming a silicide layer on the polycrystalline silicon gate electrode and the source / drain layer by performing a heat treatment on the silicon-based substrate on which the metal layer, the TiN film, and the stress relaxation layer are formed;
Removing the unreacted portions of the TiN film, the stress relaxation layer and the metal layer. 前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜であることを特徴とする請求項６記載の半導体装置の製造方法。7. The semiconductor device according to claim 6, wherein the metal layer and the stress relaxation layer are films selected from a Ti film, a Co film, a W film, a Mo film, a Ni film, and a Pt film. Production method. シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、
前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、
前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、
前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、
前記ソース／ドレイン層が形成されたシリコン系基板上にＴｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜を形成する工程と、
前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にＴｉシリサイド層を形成する工程と、
前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。Forming a polycrystalline silicon gate electrode on a silicon-based substrate via a gate insulating film;
Forming an LDD layer on both sides of the gate electrode by performing ion implantation into the silicon-based substrate using the polycrystalline silicon gate electrode as a mask;
Forming sidewalls on sidewalls of the polycrystalline silicon gate electrode;
Forming source / drain layers on both sides of the sidewall by performing ion implantation into the silicon-based substrate using the polysilicon gate electrode and the sidewall as a mask;
Forming a film having at least a three-layer structure of a Ti film / TiN film / Ti film on the silicon-based substrate on which the source / drain layers are formed;
By performing a heat treatment on a silicon-based substrate on which a film having at least a three-layer structure of the Ti film / TiN film / Ti film is formed, a Ti silicide layer is formed on the polycrystalline silicon gate electrode and the source / drain layers. The process of
Removing the unreacted portions of the TiN film and the Ti film.
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