JP2004235290A - 分布型増幅器実装装置 - Google Patents
分布型増幅器実装装置 Download PDFInfo
- Publication number
- JP2004235290A JP2004235290A JP2003019776A JP2003019776A JP2004235290A JP 2004235290 A JP2004235290 A JP 2004235290A JP 2003019776 A JP2003019776 A JP 2003019776A JP 2003019776 A JP2003019776 A JP 2003019776A JP 2004235290 A JP2004235290 A JP 2004235290A
- Authority
- JP
- Japan
- Prior art keywords
- distributed amplifier
- wiring
- semiconductor chip
- ground conductor
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Microwave Amplifiers (AREA)
Abstract
【課題】分布型増幅器実装装置に関し、広帯域特性劣化の問題点を解決し、８０ＧＨｚを超える広帯域を実現する。
【解決手段】半導体チップ２からなりコプレーナ線路を用いた分布型増幅器１をコプレーナ線路で配線が形成された実装基板６にフリップチップ実装する際に、分布型増幅器１を構成するトランジスタセル間に設けられるとともに外部接地導体層４３と電気的に接続されている接地導体層３の各々に少なくとも一個の突起状接続導体５を設け、且つ、突起状接続導体５を実装基板６に設けられた接地導体層７と接続する。
【選択図】 図１
【解決手段】半導体チップ２からなりコプレーナ線路を用いた分布型増幅器１をコプレーナ線路で配線が形成された実装基板６にフリップチップ実装する際に、分布型増幅器１を構成するトランジスタセル間に設けられるとともに外部接地導体層４３と電気的に接続されている接地導体層３の各々に少なくとも一個の突起状接続導体５を設け、且つ、突起状接続導体５を実装基板６に設けられた接地導体層７と接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は分布型増幅器実装装置に関するものであり、特に、コプレーナ線路を用いた分布型増幅器モジュールにおいて、帯域幅が９０ＧＨｚを超える広帯域を実現するための接地導体の接続構造に特徴のある分布型増幅器実装装置に関するものである。
【０００２】
【従来の技術】
近年のインターネットの進展に伴って、１チャネル当たり４０Ｇｂｐｓ以上の光通信用システムの開発が盛んに行われており、今後、さらなる高速化が見込まれ、８０ＧＨｚ以上の周波数で動作するＩＣが期待されている。
【０００３】
この様な高速動作ＩＣとして分布型増幅器が知られているが、この分布型増幅器は送信用増幅器および受信用増幅器として用いられる。
【０００４】
従来の分布型増幅器においてははコプレーナ線路が用いられ、帯域幅９０ＧＨｚまでの分布型増幅器が報告されている（例えば、非特許文献１参照）ので、ここで、図１１乃至図１３を参照して従来の分布型増幅器の一例を説明する。
【０００５】
図１１（ａ）及び（ｂ）参照
図１１（ａ）は、従来のコプレーナ線路を用いた分布型増幅器の概略的平面図であり、図１１（ｂ）は図１１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
なお、図示を簡単にするために断面図においてはトランジスタの素子構造は省略している。
【０００６】
図に示すように、半絶縁性ＧａＡｓ基板上に多層ヘテロ接合エピタキシャル成長させた多層構造を設けた半導体チップ５１にソース・ドレイン領域を形成するとともに、ソース・ドレイン領域間にゲート電極を設けたトランジスタをカスコード接続したトランジスタセル５２を周期的に配置し、各トランジスタセル５２の間にセル間接地導体５３を設ける。
【０００７】
また、各トランジスタセル５２のゲート引出線５４はゲートバスライン５５に接続され、また、各トランジスタセル５２のドレイン引出線５６はドレインバスライン５７に接続される。
【０００８】
また、ゲートバスライン５５及びドレインバスライン５７の外側には接地導体５８が設けられており、セル間接地導体５３とはエアブリッジ構造の接続用配線５９によって接続されている。
【０００９】
図１２参照
図１２は、図１１に示した分布型増幅器の等価回路図であり、カスコード型トランジスタはソース接地トランジスタ６０とゲート接地トランジスタ６１で構成され、ゲート接地トランジスタ６１のゲート端子には高周波における接地を行うためキャパシタ６２が付加されている。
このカスコード型トラジスタを用いることにより高周波において負性抵抗を発生させることができ、分布型増幅器の帯域幅を増大することができる。
【００１０】
なお、図に示すようにゲートバスライン５５、ドレインバスライン５７、及び、ドレイン引出線５６には分布定数線路６３が接続された状態となる。
また、Ｖｇ２に対するゲートバスラインは図１１においては図示を省略しているが、実際には、多層配線構造によって電源端子に引き出されている。
【００１１】
図１３参照
図１３は、図１１に示した分布型増幅器の実装状態を示す概略的断面図であり、分布型増幅器はコプレーナ配線（図示せず）及び接地導体７２を形成したポリイミドからなる実装基板７１上にピラー６４を介して電気的に接続するとともに実装したものである。
なお、ピラー６４は、分布型増幅器のチップ周辺部にフォトリソグラフィー工程を利用してＡｕメッキによって形成したものである。
【００１２】
【非特許文献１】
ＩＥＥＥ Ｔｒａｎｓ．Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ Ｔｅｃｈ．，ｖｏｌ．４４，ｐｐ．１６８８−１６９３，１９９６
【００１３】
【発明が解決しようとする課題】
しかしながら、コプレーナ配線構造では、配線特性の周波数に対する変化量が大きく、８０ＧＨｚを超える広帯域な回路設計が困難になる問題がある。
即ち、高周波領域では、接続用配線５９のインダクタンス成分が無視できなくなり、セル間接地導体５３は理想的な接地導体よりも高インピーダンスとなる。
【００１４】
その結果、分布型増幅器を構成するゲートバスライン５５やドレインバスライン５７といった信号配線特性は理想的なコプレーナ線路よりも特性インピーダンスが大きくなり高インピーダンス線路となってしまう。
そのため、周波数によって配線特性が変化してしまい、広帯域回路設計か困難となっているので、その様子を図１４を参照して説明する。
【００１５】
図１４参照
図１４は、図１３に示した実装構造において、分布型増幅器内の配線特性の周波数依存性を電磁界シミュレータで計算したときの結果を示したもので、計算した配線領域は図１３中の点線で囲った領域であり、計算においては、ピラー６４の直径を４０μｍとし、高さを２０μｍとしている。
このとき、接続用配線５９のインダクタンスの影響を調べるため、接続用配線５９の幅Ｗを５μｍにした場合と、２０μｍにした場合の両方の結果を示している。
【００１６】
図に示すように、Ｗ＝５μｍの場合、８０ＧＨｚ付近より配線損失が急激に増大している。
また、Ｗ＝２０μｍとしても、やはり配線損失増大は回避できず、８０ＧＨｚを超える広帯域回路設計が困難であることがわかる。
【００１７】
したがって、本発明は、広帯域特性劣化の問題点を解決し、８０ＧＨｚを超える広帯域を実現することを目的とする。
【００１８】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記の目的を達成するため、本発明は、半導体チップ２からなりコプレーナ線路を用いた分布型増幅器１をコプレーナ線路で配線が形成された実装基板６にフリップチップ実装した分布型増幅器１実装装置において、前記分布型増幅器１を構成するトランジスタセル間に設けられるとともに外部接地導体層４３と電気的に接続されている接地導体層３の各々に少なくとも一個の突起状接続導体５が設けられ、且つ、前記突起状接続導体５が前記実装基板６に設けられた接地導体層７と接続していることを特徴とする。
【００１９】
このように、トランジスタセル間にある接地導体層３が接地強化用のピラーあるいはバンプ等の突起状接続導体５により実装基板６上の接地導体７と接続しているので、トランジスタセル間にある接地導体層３は高周波でも安定した接地を確保でき、それによって、分布型増幅器１内のコプレーナ配線特性の高周波領域での損失増大を回避することができる。
【００２０】
この場合、分布型増幅器１を構成するトランジスタセルは、カスコード型トランジスタで構成することが望ましく、カスコード型トランジスタにより高周波で負性抵抗を発生させることができるため、単体のトランジスタを用いた場合よりも分布型増幅器１の帯域幅を伸ばすことができる。
【００２１】
また、分布型増幅器１としては、半導体チップ２上に層間絶縁膜を介して積層された多層配線を有し、且つ、多層配線を用いてコプレーナ線路を形成したものが望ましく、配線を多層化することによって半導体チップ２を小型化することができる。
【００２２】
この場合の層間絶縁膜は無機材料でも良いが、より低誘電率、低誘電体損失の材料であるポリイミド或いはベンゾシクロブテン（ＢＣＢ）のいずれかが望ましく、半導体チップ２上に直接或いはパッシベーション用の薄いＳｉＮ膜を介して配線を設けた場合に比べて配線容量による配線遅延時間を短縮し、より高速・高周波回路を集積化することができる。
【００２３】
また、半導体チップ２を構成する半導体基板としては、Ｓｉを用いても良いが、Ｓｉより電子移動度の大きなＧａＡｓ或いはＩｎＰのいずれかが望ましく、それによって、高性能な高周波集積回路を実現することができる。
【００２４】
また、分布型増幅器１を構成する半導体チップ２と実装基板６との間に樹脂８を充填することが望ましく、それによって、半導体チップ２と実装基板６間の熱膨張率差およびトランジスタセル間に突起状接続導体５を配置したことによる膨張率の面内バラツキ増大に起因する接続信頼性劣化を回避することができる。
【００２５】
また、実装基板６はポリイミドからなることが望ましく、ポリイミドは５０μｍ程度の薄い基板が形成できるため、放熱性に優れていると同時に、高周波信号を実装基板６の裏面に取り出す際の貫通導体部、即ち、スルーホール部による反射特性劣化の影響を低減することができ、それによって、高出力でかつ高周波向け半導体集積回路モジュールを実現できる。
【００２６】
また、半導体チップ２を覆うようにモールドを施し、半導体チップ２に設けられた高周波信号配線及び電源配線を前記実装基板６に設けた貫通導体を介して実装基板６の裏面端子に接続し、裏面端子上に設けたはんだボールを介してプリント配線基板等の配線回路基板と接続することが望ましい。
【００２７】
このような構成によって、ワイヤボンデイングに比べ短い接続長で分布型増幅器モジュールとプリント配線板を接続することができるため、高周波においてもこの接続部の反射特性劣化が少なく、より高周波のシステムに向けた高周波半導体分布型増幅器搭載モジュールを実現することができる。
【００２８】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態の分布型増幅器モジュールを説明する。
図２（ａ）及び（ｂ）参照
図２（ａ）は、本発明の第１の実施の形態のコプレーナ線路を用いた分布型増幅器の概略的平面図であり、図２（ｂ）は図２（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
なお、図示を簡単にするために断面図においてはトランジスタの素子構造は省略しているが、具体的な等価回路は上記図１２に示した従来の等価回路と実質的に同様である。
【００２９】
図に示すように、半絶縁性ＧａＡｓ基板上に多層ヘテロ接合エピタキシャル成長させた多層構造を設けた半導体チップ１１にソース・ドレイン領域を形成するとともに、ソース・ドレイン領域間にゲート電極を設けたトランジスタをカスコード接続したトランジスタセル１２を周期的に配置し、各トランジスタセル１２の間にセル間接地導体１３を設ける。
【００３０】
また、各トランジスタセル１２のゲート引出線１４はゲートバスライン１５に接続され、また、各トランジスタセル１２のドレイン引出線１６はドレインバスライン１７に接続される。
【００３１】
また、ゲートバスライン１５及びドレインバスライン１７の外側には接地導体１８が設けられており、セル間接地導体１３とはエアブリッジ構造の接続用配線１９によって接続されている。
【００３２】
また、セル間接地導体１３には、図示しない外側の接地導体１８に設ける接続用ピラー２１と同時に接地強化用ピラー２０をウェハプロセスを利用したＡｕメッキによって形成する。
なお、この場合の接地強化用ピラー２０の直径は、例えば、４０μｍとする。
【００３３】
図３参照
図３は、図２に示した分布型増幅器の実装状態を示す概略的断面図であり、分布型増幅器はコプレーナ配線（図示せず）及び接地導体３２を形成したポリイミドからなる実装基板３１上に接続用ピラー２１及び接地強化用ピラー２０を介して電気的に接続するとともにフリップチップ実装する。
この場合、接地強化用ピラー２０は実装基板３１上の接地導体３２と接続されており、セル間接地導体１３は高周波においても安定した接地を確保している。
【００３４】
図４参照
図４は、接地強化用ピラー２０の効果を確認するために、分布型増幅器内の配線特性を電磁界シミュレータにより計算した結果であり、計算は図３において点線で囲んだ領域の配線特性を計算したものであり、ここでは接地強化用ピラー２０を直径４０μｍ、高さ２０μｍとして計算した。
なお、図においては、図１４に示した従来構造の場合も点線で合わせて示している。
【００３５】
図から明らかなように、従来構造では８０ＧＨｚ付近から配線損失が急激に増大しているが、本発明の第１の実施の形態の構造では１６０ＧＨｚまで概ね単調に配線損失が増大する素直な特性となっており、８０ＧＨｚを超える帯域幅を有する分布型増幅器を設計するのに適していることがわかり、接地強化用ピラー２０の有効性を確認できる。
【００３６】
次に、図５を参照して、分布型増幅器を構成する半導体チップにおける配線構造に関する第２の実施の形態を説明する。
図５参照
図５は、本発明の第２の実施の形態の分布型増幅器の概略的断面図であり、ここでも、図示を簡単にするためにトランジスタの内部構造の図示は省略する。
【００３７】
この第２の実施の形態においては、ＢＣＢからなる有機層間絶縁膜２２，２３を介して多層配線構造によってゲートバスライン１５及びドレインバスライン１７を表面に取り出したものであり、全体の導体配置構造は図２（ａ）に示した導体配置構造と同様である。
なお、符号２４は、多層配線構造を構成する中間配線である。
【００３８】
この有機層間絶縁膜２２，２３を構成するＢＣＢは半導体チップ１１に比べて比誘電率が小さいため、より高周波な回路を実現できる。
【００３９】
次に、図６を参照して、分布型増幅器を構成する半導体チップにおける配線構造に関する第３の実施の形態を説明する。
図６参照
図６は、本発明の第３の実施の形態の分布型増幅器の概略的断面図であり、ここでも、図示を簡単にするためにトランジスタの内部構造の図示は省略する。
【００４０】
この第３の実施の形態においては、ＢＣＢからなる有機層間絶縁膜２２，２３を介して多層配線構造によってゲートバスライン１５及びドレインバスライン１７を表面に取り出するともに、半導体チップ１１に接するように接地導体２５を設けたものである。
【００４１】
この場合の接地導体２５は、半導体チップ１１の表面にパッシベーションとなる薄いＳｉＮ膜を介して設けられているとともに、ゲート引出電極或いはドレイン引出電極等を引き出すための開口が設けられている。
また、全体の導体配置構造は図２（ａ）に示した導体配置構造と同様である。
【００４２】
この第３の実施の形態においては接地導体２５により、半導体チップ１１が電磁界的に遮蔽されるため、より小さな実装誘電率を有する配線が形成でき、より高周波の回路を実現できる。
【００４３】
次に、図７を参照して、分布型増幅器を構成する半導体チップにおける配線構造に関する第４の実施の形態を説明する。
図７参照
図７は、本発明の第４の実施の形態の分布型増幅器の概略的断面図であり、ここでも、図示を簡単にするためにトランジスタの内部構造の図示は省略する。
【００４４】
この第４の実施の形態においては、ＢＣＢからなる有機層間絶縁膜２２，２３を介して多層配線構造によってゲートバスライン１５及びドレインバスライン１７を表面に取り出するともに、半導体チップ１１に接するように接地導体２５を設け、この接地導体２５をビア２６，２８及び中間配線２７を介して表面に設けた接地導体１８及びセル間接地導体１３と電気的に接続したものである。
【００４５】
この場合も、接地導体２５は、半導体チップ１１の表面にパッシベーションとなる薄いＳｉＮ膜を介して設けられているとともに、ゲート引出電極或いはドレイン引出電極等を引き出すための開口が設けられている。
また、全体の導体配置構造は図２（ａ）に示した導体配置構造と同様である。
【００４６】
この第４の実施の形態においてはビア２６，２８により有機層間絶縁膜２３の表面に形成した接地導体１８及びセル間接地導体１３と接地導体２５との電位を高周波においても一定に保つことができるため、高周波における信号の漏洩を抑制することができる。
【００４７】
次に、図８を参照して、本発明の第５の実施の形態の分布型増幅器モジュールの実装構造を説明する。
図８参照
図８は、本発明の第５の実施の形態の分布型増幅器モジュールの実装構造を示す概略的断面図であり、基本的構成は上記の図２に示した分布型増幅器の実装構造と同じであるが、この第５の実施の形態においては、半導体チップ１１と実装基板３１との間に、半導体チップ１１をフリップチップ実装したのちエポキシ系樹脂からなる樹脂３３をアンダーフィルしたものである。
【００４８】
この第５の実施の形態においては、樹脂３３をアンダーフィルしているので、半導体チップ１１と実装基板３１との間の熱膨張率差およびトランジスタセル間に接続強化用ピラー２０を配置したことによる膨張率の面内バラツキ増大に起因する接続信頼性劣化を回避することができる。
なお、この場合には、図示は省略しているが、実装基板３１に複数の高周波半導体チップを搭載したＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）を構成することができる。
【００４９】
次に、図９を参照して、実装基板をインターボーザとした場合の分布型増幅器搭載モジュールに関する本発明の第６の実施の形態を説明する。
図９参照
図９は、本発明の第６の実施の形態の分布型増幅器搭載モジュールの概略的断面図であり、この場合の実装基板３１は、表面側に設けられたコプレーナ構造の信号配線（図示を省略）と接地導体３２とが貫通ビア３４を介して裏面に設けたパッド３５と接続されたインターポーザとなっている。
なお、図においては、接地導体３２と接続するビアのみを示している。
なお、この場合には、半導体チップ１１はモールド樹脂３６を、例えば、モールド金型を用いて、温度１７０℃の条件でプレス硬化することによって封止されている。
【００５０】
この実装基板３１に設けたパッド３５には予めはんだボール３７が形成され、このはんだボール３７によって、プリント配線基板４１に設けた配線層４２に接続される。
なお、この場合、配線層４２は便宜上接地用の配線のみを図示しており、また、はんだの流れ出しを防止するために、配線層４２上にはソルダレジスト４３を設けておく。
【００５１】
次に、図１０を参照して、実装基板をインターボーザとした場合の分布型増幅器搭載モジュールに関する本発明の第７の実施の形態を説明する。
図１０参照
図１０は、本発明の第７の実施の形態の分布型増幅器搭載モジュールの概略的断面図であり、基本的構成は上記の第６の実施の形態の分布型増幅器搭載モジュールと同様であるが、この第７の実施の形態においては、実装基板３１の裏面にも接地用配線３８を設けたものである。
【００５２】
この接地用配線３８の表面にははんだ流れ出し防止用のソルダレジスト３９が設けられており、このソルダレジスト３９にはんだボール搭載用の開口部を形成し、この開口部にはんだボール３７を設けたものである。
【００５３】
この第７の実施の形態においては、実装基板３１の裏面にもベタ状の接地用配線３８が設けられているので、グランドの接地を高周波においても良好に取ることができ、また、熱伝導性が高まるので放熱特性を良好にすることができる。
【００５４】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態の説明においては、セル間接地導体１３と外周部に設けた接地導体１８とをエアブリッジ構造の接続用配線１９を用いて接続しているが、エアブリッジ構造に限られるものではなく、層間絶縁膜を介して設けた接続配線を用いて接続しても良いものである。
【００５５】
また、上記の各実施の形態においては、各ピラーを金メッキ法によりウエハプロセスで形成しているが、ウエハプロセス終了後、金スタッドバンピングによりバンプとして形成しても良いものである。
【００５６】
また、上記の各実施の形態においては、接続用配線１９をセル間接続導体１３の端部に２本づつ配置した構成になっているが、この様な構成に限られるものではなく、接続用配線１９が外部接地導体１８とセル間接地導体１３とを電気的に接続していれば良く、例えば、１本で接続しても良いものである。
なお、接続用配線１９の幅を太くしすぎると、ゲートバスライン１５及びドレインバスライン１７とのオーバーラップ部の増大によって寄生容量が増大する。
【００５７】
また、上記の第２乃至第４の実施の形態においては、層間絶縁膜を２層構造で説明しているが、層間絶縁膜の層数に制限はない。
【００５８】
また、上記の第２乃至第４の実施の形態においては、有機層間絶縁膜２２，２３をＢＣＢで構成しているが、ＢＣＢに限られるものではなく、ポリイミドを用いても良いものであり、さらには、有機系絶縁膜ではなく、無機系絶縁膜を用いても良いものである。
【００５９】
また、上記の第５の実施の形態においては、樹脂３３をアンダーフィルしているが、アンダーフィルに限られるものではなく、実装基板３１のチップ搭載領域に樹脂をポッティングしたり、或いは、樹脂フィルムを貼り付け、その後、チップ１１をフリップチップ実装しても良いものである。
【００６０】
また、上記の各実施の形態においては、フリップチップ実装の具体的方法を説明していないが、熱圧着工法、超音波工法、導電性樹脂や非導電性樹脂を用いた圧接工法のいずれによりフリップチップ実装しても良いものである。
【００６１】
また、上記の第６及び第７の実施の形態においては、はんだボール３７の素材については言及していないが、ＳｎＰｂ系、Ｓｎ−Ｚｎ系、或いは、Ｓｎ−Ａｇ系の各種のはんだを用いることができる。
【００６２】
また、上記の各実施の形態においては、実装基板３１に設ける接地導体３２等の配線材料については言及していないが、配線表面をはんだ実装に適した例えばＮｉ／Ａｕメッキを施すことが望ましく、Ｎｉ／Ａｕメッキを施していればＡｕ配線でもＣｕ配線でも良い。
【００６３】
また、上記の各実施の形態においては、実装基板３１をポリイミドを用いており、それによって、基板厚を５０μｍ以下に薄くできるため、放熱性が良く高出力デバイスを実現でき、かつ、基板裏面へ信号を取り出すためのスルーホール部による反射特性劣化による高周波信号損失を低減できるため、高周波に対応した半導体集積回路モジュールの実現を可能にしている。
【００６４】
しかし、実装基板３１はポリイミドに限られるものではなく、アルミナセラミック、ガラスセラミックでも良く、さらには、有機系基板のエポキシ基板を用いても良いものである。
【００６５】
また、上記の各実施の形態においては、半導体チップ１１を構成する半導体基板をＧａＡｓとして説明しているが、ＧａＡｓに限られるものではなく、ＩｎＰ或いはＳｉを用いても良いものである。
【００６６】
Ｓｉを用いた場合には、高周波特性はＧａＡｓやＩｎＰに比べて劣るものの、従来のＳｉテクノロジーをそのまま用いることができ、また、配線構造としても上述の図６或いは図７に示した構造を用いることによって、基板の低抵抗性に起因する高周波損失を電磁シールドとして機能する接地導体２５によって低減することができる。
【００６７】
また、上記の各実施の形態においては、接地強化用ピラー２０を各セル間接地導体１３に１個設けているが、１個に限られるものではなく、各セル間接地導体１３に複数個設けても良いものである。
【００６８】
また、上記の第６及び第７の実施の形態においては、プリント配線基板４１との接続においてはんだボール３７を用いているが、はんだボール３７に限られるものではなく、ワイヤボンダーを利用して形成したはんだバンプ等を用いても良いものである。
【００６９】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） 半導体チップ２からなりコプレーナ線路を用いた分布型増幅器１をコプレーナ線路で配線が形成された実装基板６にフリップチップ実装した分布型増幅器実装装置において、前記分布型増幅器１を構成するトランジスタセル間に設けられるとともに外部接地導体層４と電気的に接続されている接地導体層３の各々に少なくとも一個の突起状接続導体５が設けられ、且つ、前記突起状接続導体５が前記実装基板６に設けられた接地導体層７と接続していることを特徴とする分布型増幅器実装装置。
（付記２） 上記分布型増幅器１を構成するトランジスタセルが、カスコード型トランジスタからなることを特徴とする付記１記載の分布型増幅器実装装置。
（付記３） 上記分布型増幅器１が半導体チップ２上に層間絶縁膜を介して積層された多層配線を有し、且つ、前記多層配線を用いてコプレーナ線路を形成したことを特徴とする付記１または２に記載の分布型増幅器実装装置。
（付記４） 上記層間絶縁膜が、ポリイミド或いはベンゾシクロブテンのいずれかからなることを特徴とする付記３記載の分布型増幅器実装装置。
（付記５） 上記半導体チップ２を構成する半導体基板が、ＧａＡｓ或いはＩｎＰのいずれかからなることを特徴とする付記１乃至４のいずれか１に記載の分布型増幅器実装装置。
（付記６） 上記分布型増幅器１を構成する半導体チップ２と上記実装基板６との間に樹脂８が充填されていることを特徴とする付記１乃至５のいずれか１に記載の分布型増幅器実装装置。
（付記７） 上記実装基板６が、ポリイミドからなることを特徴とする付記１乃至６のいずれか１に記載の分布型増幅器実装装置。
（付記８） 上記半導体チップ２を覆うようにモールドが施され、前記半導体チップ２に設けられた高周波信号配線及び電源配線が前記実装基板６に設けた貫通導体を介して実装基板６の裏面端子に接続されており、前記裏面端子上にははんだボールが搭載されており、前記はんだボールを介して配線回路基板と接続されていることを特徴とする付記１乃至７のいずれか１に記載の分布型増幅器実装装置。
【００７０】
【発明の効果】
本発明によれば、トランジスタセル間に設けるセル間接地導体に接地強化用ピラーを設けているので、高周波でも安定した接地を確保でき、それによって、８０ＧＨｚ以上の帯域幅を有する広帯域な分布型増幅器モジュールを実現することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の分布型増幅器の構造説明図である。
【図３】本発明の第１の実施の形態の分布型増幅器の実装状態を示す概略的断面図である。
【図４】分布型増幅器内の配線特性のシミュレーション結果の説明図である。
【図５】本発明の第２の実施の形態の分布型増幅器の概略的断面図である。
【図６】本発明の第３の実施の形態の分布型増幅器の概略的断面図である。
【図７】本発明の第４の実施の形態の分布型増幅器の概略的断面図である。
【図８】本発明の第５の実施の形態の分布型増幅器の実装状態を示す概略的断面図である。
【図９】本発明の第６の実施の形態の分布型増幅器搭載モジュールの概略的断面図である。
【図１０】本発明の第７の実施の形態の分布型増幅器搭載モジュールの概略的断面図である。
【図１１】従来の分布型増幅器の構造説明図である。
【図１２】従来の分布型増幅器の等価回路図である。
【図１３】従来の分布型増幅器の実装状態を示す概略的断面図である。
【図１４】従来の分布型増幅器内の配線特性のシミュレーション結果の説明図である。
【符号の説明】
１ 分布型増幅器
２ 半導体チップ
３ 接地導体層
４ 外部接地導体
５ 突起状接続導体
６ 実装基板
７ 接地導体
８ 樹脂
１１ 半導体チップ
１２ トランジスタセル
１３ セル間接地導体
１４ ゲート引出線
１５ ゲートバスライン
１６ ドレイン引出線
１７ ドレインバスライン
１８ 接地導体
１９ 接続用配線
２０ 接地強化用ピラー
２１ 接続用ピラー
２２ 有機層間絶縁膜
２３ 有機層間絶縁膜
２４ 中間配線
２５ 接地導体
２６ ビア
２７ 中間配線
２８ ビア
３１ 実装基板
３２ 接地導体
３３ 樹脂
３４ 貫通ビア
３５ パッド
３６ モールド樹脂
３７ はんだボール
３８ 接地用配線
３９ ソルダレジスト
４１ プリント配線基板
４２ 配線層
４３ ソルダレジスト
５１ 半導体チップ
５２ トランジスタセル
５３ セル間接地導体
５４ ゲート引出線
５５ ゲートバスライン
５６ ドレイン引出線
５７ ドレインバスライン
５８ 接地導体
５９ 接続用配線
６０ ソース接地トランジスタ
６１ ゲート接地トランジスタ
６２ キャパシタ
６３ 分布定数線路
６４ ピラー
７１ 実装基板
７２ 接地導体
【発明の属する技術分野】
本発明は分布型増幅器実装装置に関するものであり、特に、コプレーナ線路を用いた分布型増幅器モジュールにおいて、帯域幅が９０ＧＨｚを超える広帯域を実現するための接地導体の接続構造に特徴のある分布型増幅器実装装置に関するものである。
【０００２】
【従来の技術】
近年のインターネットの進展に伴って、１チャネル当たり４０Ｇｂｐｓ以上の光通信用システムの開発が盛んに行われており、今後、さらなる高速化が見込まれ、８０ＧＨｚ以上の周波数で動作するＩＣが期待されている。
【０００３】
この様な高速動作ＩＣとして分布型増幅器が知られているが、この分布型増幅器は送信用増幅器および受信用増幅器として用いられる。
【０００４】
従来の分布型増幅器においてははコプレーナ線路が用いられ、帯域幅９０ＧＨｚまでの分布型増幅器が報告されている（例えば、非特許文献１参照）ので、ここで、図１１乃至図１３を参照して従来の分布型増幅器の一例を説明する。
【０００５】
図１１（ａ）及び（ｂ）参照
図１１（ａ）は、従来のコプレーナ線路を用いた分布型増幅器の概略的平面図であり、図１１（ｂ）は図１１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
なお、図示を簡単にするために断面図においてはトランジスタの素子構造は省略している。
【０００６】
図に示すように、半絶縁性ＧａＡｓ基板上に多層ヘテロ接合エピタキシャル成長させた多層構造を設けた半導体チップ５１にソース・ドレイン領域を形成するとともに、ソース・ドレイン領域間にゲート電極を設けたトランジスタをカスコード接続したトランジスタセル５２を周期的に配置し、各トランジスタセル５２の間にセル間接地導体５３を設ける。
【０００７】
また、各トランジスタセル５２のゲート引出線５４はゲートバスライン５５に接続され、また、各トランジスタセル５２のドレイン引出線５６はドレインバスライン５７に接続される。
【０００８】
また、ゲートバスライン５５及びドレインバスライン５７の外側には接地導体５８が設けられており、セル間接地導体５３とはエアブリッジ構造の接続用配線５９によって接続されている。
【０００９】
図１２参照
図１２は、図１１に示した分布型増幅器の等価回路図であり、カスコード型トランジスタはソース接地トランジスタ６０とゲート接地トランジスタ６１で構成され、ゲート接地トランジスタ６１のゲート端子には高周波における接地を行うためキャパシタ６２が付加されている。
このカスコード型トラジスタを用いることにより高周波において負性抵抗を発生させることができ、分布型増幅器の帯域幅を増大することができる。
【００１０】
なお、図に示すようにゲートバスライン５５、ドレインバスライン５７、及び、ドレイン引出線５６には分布定数線路６３が接続された状態となる。
また、Ｖｇ２に対するゲートバスラインは図１１においては図示を省略しているが、実際には、多層配線構造によって電源端子に引き出されている。
【００１１】
図１３参照
図１３は、図１１に示した分布型増幅器の実装状態を示す概略的断面図であり、分布型増幅器はコプレーナ配線（図示せず）及び接地導体７２を形成したポリイミドからなる実装基板７１上にピラー６４を介して電気的に接続するとともに実装したものである。
なお、ピラー６４は、分布型増幅器のチップ周辺部にフォトリソグラフィー工程を利用してＡｕメッキによって形成したものである。
【００１２】
【非特許文献１】
ＩＥＥＥ Ｔｒａｎｓ．Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ Ｔｅｃｈ．，ｖｏｌ．４４，ｐｐ．１６８８−１６９３，１９９６
【００１３】
【発明が解決しようとする課題】
しかしながら、コプレーナ配線構造では、配線特性の周波数に対する変化量が大きく、８０ＧＨｚを超える広帯域な回路設計が困難になる問題がある。
即ち、高周波領域では、接続用配線５９のインダクタンス成分が無視できなくなり、セル間接地導体５３は理想的な接地導体よりも高インピーダンスとなる。
【００１４】
その結果、分布型増幅器を構成するゲートバスライン５５やドレインバスライン５７といった信号配線特性は理想的なコプレーナ線路よりも特性インピーダンスが大きくなり高インピーダンス線路となってしまう。
そのため、周波数によって配線特性が変化してしまい、広帯域回路設計か困難となっているので、その様子を図１４を参照して説明する。
【００１５】
図１４参照
図１４は、図１３に示した実装構造において、分布型増幅器内の配線特性の周波数依存性を電磁界シミュレータで計算したときの結果を示したもので、計算した配線領域は図１３中の点線で囲った領域であり、計算においては、ピラー６４の直径を４０μｍとし、高さを２０μｍとしている。
このとき、接続用配線５９のインダクタンスの影響を調べるため、接続用配線５９の幅Ｗを５μｍにした場合と、２０μｍにした場合の両方の結果を示している。
【００１６】
図に示すように、Ｗ＝５μｍの場合、８０ＧＨｚ付近より配線損失が急激に増大している。
また、Ｗ＝２０μｍとしても、やはり配線損失増大は回避できず、８０ＧＨｚを超える広帯域回路設計が困難であることがわかる。
【００１７】
したがって、本発明は、広帯域特性劣化の問題点を解決し、８０ＧＨｚを超える広帯域を実現することを目的とする。
【００１８】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記の目的を達成するため、本発明は、半導体チップ２からなりコプレーナ線路を用いた分布型増幅器１をコプレーナ線路で配線が形成された実装基板６にフリップチップ実装した分布型増幅器１実装装置において、前記分布型増幅器１を構成するトランジスタセル間に設けられるとともに外部接地導体層４３と電気的に接続されている接地導体層３の各々に少なくとも一個の突起状接続導体５が設けられ、且つ、前記突起状接続導体５が前記実装基板６に設けられた接地導体層７と接続していることを特徴とする。
【００１９】
このように、トランジスタセル間にある接地導体層３が接地強化用のピラーあるいはバンプ等の突起状接続導体５により実装基板６上の接地導体７と接続しているので、トランジスタセル間にある接地導体層３は高周波でも安定した接地を確保でき、それによって、分布型増幅器１内のコプレーナ配線特性の高周波領域での損失増大を回避することができる。
【００２０】
この場合、分布型増幅器１を構成するトランジスタセルは、カスコード型トランジスタで構成することが望ましく、カスコード型トランジスタにより高周波で負性抵抗を発生させることができるため、単体のトランジスタを用いた場合よりも分布型増幅器１の帯域幅を伸ばすことができる。
【００２１】
また、分布型増幅器１としては、半導体チップ２上に層間絶縁膜を介して積層された多層配線を有し、且つ、多層配線を用いてコプレーナ線路を形成したものが望ましく、配線を多層化することによって半導体チップ２を小型化することができる。
【００２２】
この場合の層間絶縁膜は無機材料でも良いが、より低誘電率、低誘電体損失の材料であるポリイミド或いはベンゾシクロブテン（ＢＣＢ）のいずれかが望ましく、半導体チップ２上に直接或いはパッシベーション用の薄いＳｉＮ膜を介して配線を設けた場合に比べて配線容量による配線遅延時間を短縮し、より高速・高周波回路を集積化することができる。
【００２３】
また、半導体チップ２を構成する半導体基板としては、Ｓｉを用いても良いが、Ｓｉより電子移動度の大きなＧａＡｓ或いはＩｎＰのいずれかが望ましく、それによって、高性能な高周波集積回路を実現することができる。
【００２４】
また、分布型増幅器１を構成する半導体チップ２と実装基板６との間に樹脂８を充填することが望ましく、それによって、半導体チップ２と実装基板６間の熱膨張率差およびトランジスタセル間に突起状接続導体５を配置したことによる膨張率の面内バラツキ増大に起因する接続信頼性劣化を回避することができる。
【００２５】
また、実装基板６はポリイミドからなることが望ましく、ポリイミドは５０μｍ程度の薄い基板が形成できるため、放熱性に優れていると同時に、高周波信号を実装基板６の裏面に取り出す際の貫通導体部、即ち、スルーホール部による反射特性劣化の影響を低減することができ、それによって、高出力でかつ高周波向け半導体集積回路モジュールを実現できる。
【００２６】
また、半導体チップ２を覆うようにモールドを施し、半導体チップ２に設けられた高周波信号配線及び電源配線を前記実装基板６に設けた貫通導体を介して実装基板６の裏面端子に接続し、裏面端子上に設けたはんだボールを介してプリント配線基板等の配線回路基板と接続することが望ましい。
【００２７】
このような構成によって、ワイヤボンデイングに比べ短い接続長で分布型増幅器モジュールとプリント配線板を接続することができるため、高周波においてもこの接続部の反射特性劣化が少なく、より高周波のシステムに向けた高周波半導体分布型増幅器搭載モジュールを実現することができる。
【００２８】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態の分布型増幅器モジュールを説明する。
図２（ａ）及び（ｂ）参照
図２（ａ）は、本発明の第１の実施の形態のコプレーナ線路を用いた分布型増幅器の概略的平面図であり、図２（ｂ）は図２（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
なお、図示を簡単にするために断面図においてはトランジスタの素子構造は省略しているが、具体的な等価回路は上記図１２に示した従来の等価回路と実質的に同様である。
【００２９】
図に示すように、半絶縁性ＧａＡｓ基板上に多層ヘテロ接合エピタキシャル成長させた多層構造を設けた半導体チップ１１にソース・ドレイン領域を形成するとともに、ソース・ドレイン領域間にゲート電極を設けたトランジスタをカスコード接続したトランジスタセル１２を周期的に配置し、各トランジスタセル１２の間にセル間接地導体１３を設ける。
【００３０】
また、各トランジスタセル１２のゲート引出線１４はゲートバスライン１５に接続され、また、各トランジスタセル１２のドレイン引出線１６はドレインバスライン１７に接続される。
【００３１】
また、ゲートバスライン１５及びドレインバスライン１７の外側には接地導体１８が設けられており、セル間接地導体１３とはエアブリッジ構造の接続用配線１９によって接続されている。
【００３２】
また、セル間接地導体１３には、図示しない外側の接地導体１８に設ける接続用ピラー２１と同時に接地強化用ピラー２０をウェハプロセスを利用したＡｕメッキによって形成する。
なお、この場合の接地強化用ピラー２０の直径は、例えば、４０μｍとする。
【００３３】
図３参照
図３は、図２に示した分布型増幅器の実装状態を示す概略的断面図であり、分布型増幅器はコプレーナ配線（図示せず）及び接地導体３２を形成したポリイミドからなる実装基板３１上に接続用ピラー２１及び接地強化用ピラー２０を介して電気的に接続するとともにフリップチップ実装する。
この場合、接地強化用ピラー２０は実装基板３１上の接地導体３２と接続されており、セル間接地導体１３は高周波においても安定した接地を確保している。
【００３４】
図４参照
図４は、接地強化用ピラー２０の効果を確認するために、分布型増幅器内の配線特性を電磁界シミュレータにより計算した結果であり、計算は図３において点線で囲んだ領域の配線特性を計算したものであり、ここでは接地強化用ピラー２０を直径４０μｍ、高さ２０μｍとして計算した。
なお、図においては、図１４に示した従来構造の場合も点線で合わせて示している。
【００３５】
図から明らかなように、従来構造では８０ＧＨｚ付近から配線損失が急激に増大しているが、本発明の第１の実施の形態の構造では１６０ＧＨｚまで概ね単調に配線損失が増大する素直な特性となっており、８０ＧＨｚを超える帯域幅を有する分布型増幅器を設計するのに適していることがわかり、接地強化用ピラー２０の有効性を確認できる。
【００３６】
次に、図５を参照して、分布型増幅器を構成する半導体チップにおける配線構造に関する第２の実施の形態を説明する。
図５参照
図５は、本発明の第２の実施の形態の分布型増幅器の概略的断面図であり、ここでも、図示を簡単にするためにトランジスタの内部構造の図示は省略する。
【００３７】
この第２の実施の形態においては、ＢＣＢからなる有機層間絶縁膜２２，２３を介して多層配線構造によってゲートバスライン１５及びドレインバスライン１７を表面に取り出したものであり、全体の導体配置構造は図２（ａ）に示した導体配置構造と同様である。
なお、符号２４は、多層配線構造を構成する中間配線である。
【００３８】
この有機層間絶縁膜２２，２３を構成するＢＣＢは半導体チップ１１に比べて比誘電率が小さいため、より高周波な回路を実現できる。
【００３９】
次に、図６を参照して、分布型増幅器を構成する半導体チップにおける配線構造に関する第３の実施の形態を説明する。
図６参照
図６は、本発明の第３の実施の形態の分布型増幅器の概略的断面図であり、ここでも、図示を簡単にするためにトランジスタの内部構造の図示は省略する。
【００４０】
この第３の実施の形態においては、ＢＣＢからなる有機層間絶縁膜２２，２３を介して多層配線構造によってゲートバスライン１５及びドレインバスライン１７を表面に取り出するともに、半導体チップ１１に接するように接地導体２５を設けたものである。
【００４１】
この場合の接地導体２５は、半導体チップ１１の表面にパッシベーションとなる薄いＳｉＮ膜を介して設けられているとともに、ゲート引出電極或いはドレイン引出電極等を引き出すための開口が設けられている。
また、全体の導体配置構造は図２（ａ）に示した導体配置構造と同様である。
【００４２】
この第３の実施の形態においては接地導体２５により、半導体チップ１１が電磁界的に遮蔽されるため、より小さな実装誘電率を有する配線が形成でき、より高周波の回路を実現できる。
【００４３】
次に、図７を参照して、分布型増幅器を構成する半導体チップにおける配線構造に関する第４の実施の形態を説明する。
図７参照
図７は、本発明の第４の実施の形態の分布型増幅器の概略的断面図であり、ここでも、図示を簡単にするためにトランジスタの内部構造の図示は省略する。
【００４４】
この第４の実施の形態においては、ＢＣＢからなる有機層間絶縁膜２２，２３を介して多層配線構造によってゲートバスライン１５及びドレインバスライン１７を表面に取り出するともに、半導体チップ１１に接するように接地導体２５を設け、この接地導体２５をビア２６，２８及び中間配線２７を介して表面に設けた接地導体１８及びセル間接地導体１３と電気的に接続したものである。
【００４５】
この場合も、接地導体２５は、半導体チップ１１の表面にパッシベーションとなる薄いＳｉＮ膜を介して設けられているとともに、ゲート引出電極或いはドレイン引出電極等を引き出すための開口が設けられている。
また、全体の導体配置構造は図２（ａ）に示した導体配置構造と同様である。
【００４６】
この第４の実施の形態においてはビア２６，２８により有機層間絶縁膜２３の表面に形成した接地導体１８及びセル間接地導体１３と接地導体２５との電位を高周波においても一定に保つことができるため、高周波における信号の漏洩を抑制することができる。
【００４７】
次に、図８を参照して、本発明の第５の実施の形態の分布型増幅器モジュールの実装構造を説明する。
図８参照
図８は、本発明の第５の実施の形態の分布型増幅器モジュールの実装構造を示す概略的断面図であり、基本的構成は上記の図２に示した分布型増幅器の実装構造と同じであるが、この第５の実施の形態においては、半導体チップ１１と実装基板３１との間に、半導体チップ１１をフリップチップ実装したのちエポキシ系樹脂からなる樹脂３３をアンダーフィルしたものである。
【００４８】
この第５の実施の形態においては、樹脂３３をアンダーフィルしているので、半導体チップ１１と実装基板３１との間の熱膨張率差およびトランジスタセル間に接続強化用ピラー２０を配置したことによる膨張率の面内バラツキ増大に起因する接続信頼性劣化を回避することができる。
なお、この場合には、図示は省略しているが、実装基板３１に複数の高周波半導体チップを搭載したＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）を構成することができる。
【００４９】
次に、図９を参照して、実装基板をインターボーザとした場合の分布型増幅器搭載モジュールに関する本発明の第６の実施の形態を説明する。
図９参照
図９は、本発明の第６の実施の形態の分布型増幅器搭載モジュールの概略的断面図であり、この場合の実装基板３１は、表面側に設けられたコプレーナ構造の信号配線（図示を省略）と接地導体３２とが貫通ビア３４を介して裏面に設けたパッド３５と接続されたインターポーザとなっている。
なお、図においては、接地導体３２と接続するビアのみを示している。
なお、この場合には、半導体チップ１１はモールド樹脂３６を、例えば、モールド金型を用いて、温度１７０℃の条件でプレス硬化することによって封止されている。
【００５０】
この実装基板３１に設けたパッド３５には予めはんだボール３７が形成され、このはんだボール３７によって、プリント配線基板４１に設けた配線層４２に接続される。
なお、この場合、配線層４２は便宜上接地用の配線のみを図示しており、また、はんだの流れ出しを防止するために、配線層４２上にはソルダレジスト４３を設けておく。
【００５１】
次に、図１０を参照して、実装基板をインターボーザとした場合の分布型増幅器搭載モジュールに関する本発明の第７の実施の形態を説明する。
図１０参照
図１０は、本発明の第７の実施の形態の分布型増幅器搭載モジュールの概略的断面図であり、基本的構成は上記の第６の実施の形態の分布型増幅器搭載モジュールと同様であるが、この第７の実施の形態においては、実装基板３１の裏面にも接地用配線３８を設けたものである。
【００５２】
この接地用配線３８の表面にははんだ流れ出し防止用のソルダレジスト３９が設けられており、このソルダレジスト３９にはんだボール搭載用の開口部を形成し、この開口部にはんだボール３７を設けたものである。
【００５３】
この第７の実施の形態においては、実装基板３１の裏面にもベタ状の接地用配線３８が設けられているので、グランドの接地を高周波においても良好に取ることができ、また、熱伝導性が高まるので放熱特性を良好にすることができる。
【００５４】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態の説明においては、セル間接地導体１３と外周部に設けた接地導体１８とをエアブリッジ構造の接続用配線１９を用いて接続しているが、エアブリッジ構造に限られるものではなく、層間絶縁膜を介して設けた接続配線を用いて接続しても良いものである。
【００５５】
また、上記の各実施の形態においては、各ピラーを金メッキ法によりウエハプロセスで形成しているが、ウエハプロセス終了後、金スタッドバンピングによりバンプとして形成しても良いものである。
【００５６】
また、上記の各実施の形態においては、接続用配線１９をセル間接続導体１３の端部に２本づつ配置した構成になっているが、この様な構成に限られるものではなく、接続用配線１９が外部接地導体１８とセル間接地導体１３とを電気的に接続していれば良く、例えば、１本で接続しても良いものである。
なお、接続用配線１９の幅を太くしすぎると、ゲートバスライン１５及びドレインバスライン１７とのオーバーラップ部の増大によって寄生容量が増大する。
【００５７】
また、上記の第２乃至第４の実施の形態においては、層間絶縁膜を２層構造で説明しているが、層間絶縁膜の層数に制限はない。
【００５８】
また、上記の第２乃至第４の実施の形態においては、有機層間絶縁膜２２，２３をＢＣＢで構成しているが、ＢＣＢに限られるものではなく、ポリイミドを用いても良いものであり、さらには、有機系絶縁膜ではなく、無機系絶縁膜を用いても良いものである。
【００５９】
また、上記の第５の実施の形態においては、樹脂３３をアンダーフィルしているが、アンダーフィルに限られるものではなく、実装基板３１のチップ搭載領域に樹脂をポッティングしたり、或いは、樹脂フィルムを貼り付け、その後、チップ１１をフリップチップ実装しても良いものである。
【００６０】
また、上記の各実施の形態においては、フリップチップ実装の具体的方法を説明していないが、熱圧着工法、超音波工法、導電性樹脂や非導電性樹脂を用いた圧接工法のいずれによりフリップチップ実装しても良いものである。
【００６１】
また、上記の第６及び第７の実施の形態においては、はんだボール３７の素材については言及していないが、ＳｎＰｂ系、Ｓｎ−Ｚｎ系、或いは、Ｓｎ−Ａｇ系の各種のはんだを用いることができる。
【００６２】
また、上記の各実施の形態においては、実装基板３１に設ける接地導体３２等の配線材料については言及していないが、配線表面をはんだ実装に適した例えばＮｉ／Ａｕメッキを施すことが望ましく、Ｎｉ／Ａｕメッキを施していればＡｕ配線でもＣｕ配線でも良い。
【００６３】
また、上記の各実施の形態においては、実装基板３１をポリイミドを用いており、それによって、基板厚を５０μｍ以下に薄くできるため、放熱性が良く高出力デバイスを実現でき、かつ、基板裏面へ信号を取り出すためのスルーホール部による反射特性劣化による高周波信号損失を低減できるため、高周波に対応した半導体集積回路モジュールの実現を可能にしている。
【００６４】
しかし、実装基板３１はポリイミドに限られるものではなく、アルミナセラミック、ガラスセラミックでも良く、さらには、有機系基板のエポキシ基板を用いても良いものである。
【００６５】
また、上記の各実施の形態においては、半導体チップ１１を構成する半導体基板をＧａＡｓとして説明しているが、ＧａＡｓに限られるものではなく、ＩｎＰ或いはＳｉを用いても良いものである。
【００６６】
Ｓｉを用いた場合には、高周波特性はＧａＡｓやＩｎＰに比べて劣るものの、従来のＳｉテクノロジーをそのまま用いることができ、また、配線構造としても上述の図６或いは図７に示した構造を用いることによって、基板の低抵抗性に起因する高周波損失を電磁シールドとして機能する接地導体２５によって低減することができる。
【００６７】
また、上記の各実施の形態においては、接地強化用ピラー２０を各セル間接地導体１３に１個設けているが、１個に限られるものではなく、各セル間接地導体１３に複数個設けても良いものである。
【００６８】
また、上記の第６及び第７の実施の形態においては、プリント配線基板４１との接続においてはんだボール３７を用いているが、はんだボール３７に限られるものではなく、ワイヤボンダーを利用して形成したはんだバンプ等を用いても良いものである。
【００６９】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） 半導体チップ２からなりコプレーナ線路を用いた分布型増幅器１をコプレーナ線路で配線が形成された実装基板６にフリップチップ実装した分布型増幅器実装装置において、前記分布型増幅器１を構成するトランジスタセル間に設けられるとともに外部接地導体層４と電気的に接続されている接地導体層３の各々に少なくとも一個の突起状接続導体５が設けられ、且つ、前記突起状接続導体５が前記実装基板６に設けられた接地導体層７と接続していることを特徴とする分布型増幅器実装装置。
（付記２） 上記分布型増幅器１を構成するトランジスタセルが、カスコード型トランジスタからなることを特徴とする付記１記載の分布型増幅器実装装置。
（付記３） 上記分布型増幅器１が半導体チップ２上に層間絶縁膜を介して積層された多層配線を有し、且つ、前記多層配線を用いてコプレーナ線路を形成したことを特徴とする付記１または２に記載の分布型増幅器実装装置。
（付記４） 上記層間絶縁膜が、ポリイミド或いはベンゾシクロブテンのいずれかからなることを特徴とする付記３記載の分布型増幅器実装装置。
（付記５） 上記半導体チップ２を構成する半導体基板が、ＧａＡｓ或いはＩｎＰのいずれかからなることを特徴とする付記１乃至４のいずれか１に記載の分布型増幅器実装装置。
（付記６） 上記分布型増幅器１を構成する半導体チップ２と上記実装基板６との間に樹脂８が充填されていることを特徴とする付記１乃至５のいずれか１に記載の分布型増幅器実装装置。
（付記７） 上記実装基板６が、ポリイミドからなることを特徴とする付記１乃至６のいずれか１に記載の分布型増幅器実装装置。
（付記８） 上記半導体チップ２を覆うようにモールドが施され、前記半導体チップ２に設けられた高周波信号配線及び電源配線が前記実装基板６に設けた貫通導体を介して実装基板６の裏面端子に接続されており、前記裏面端子上にははんだボールが搭載されており、前記はんだボールを介して配線回路基板と接続されていることを特徴とする付記１乃至７のいずれか１に記載の分布型増幅器実装装置。
【００７０】
【発明の効果】
本発明によれば、トランジスタセル間に設けるセル間接地導体に接地強化用ピラーを設けているので、高周波でも安定した接地を確保でき、それによって、８０ＧＨｚ以上の帯域幅を有する広帯域な分布型増幅器モジュールを実現することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の分布型増幅器の構造説明図である。
【図３】本発明の第１の実施の形態の分布型増幅器の実装状態を示す概略的断面図である。
【図４】分布型増幅器内の配線特性のシミュレーション結果の説明図である。
【図５】本発明の第２の実施の形態の分布型増幅器の概略的断面図である。
【図６】本発明の第３の実施の形態の分布型増幅器の概略的断面図である。
【図７】本発明の第４の実施の形態の分布型増幅器の概略的断面図である。
【図８】本発明の第５の実施の形態の分布型増幅器の実装状態を示す概略的断面図である。
【図９】本発明の第６の実施の形態の分布型増幅器搭載モジュールの概略的断面図である。
【図１０】本発明の第７の実施の形態の分布型増幅器搭載モジュールの概略的断面図である。
【図１１】従来の分布型増幅器の構造説明図である。
【図１２】従来の分布型増幅器の等価回路図である。
【図１３】従来の分布型増幅器の実装状態を示す概略的断面図である。
【図１４】従来の分布型増幅器内の配線特性のシミュレーション結果の説明図である。
【符号の説明】
１ 分布型増幅器
２ 半導体チップ
３ 接地導体層
４ 外部接地導体
５ 突起状接続導体
６ 実装基板
７ 接地導体
８ 樹脂
１１ 半導体チップ
１２ トランジスタセル
１３ セル間接地導体
１４ ゲート引出線
１５ ゲートバスライン
１６ ドレイン引出線
１７ ドレインバスライン
１８ 接地導体
１９ 接続用配線
２０ 接地強化用ピラー
２１ 接続用ピラー
２２ 有機層間絶縁膜
２３ 有機層間絶縁膜
２４ 中間配線
２５ 接地導体
２６ ビア
２７ 中間配線
２８ ビア
３１ 実装基板
３２ 接地導体
３３ 樹脂
３４ 貫通ビア
３５ パッド
３６ モールド樹脂
３７ はんだボール
３８ 接地用配線
３９ ソルダレジスト
４１ プリント配線基板
４２ 配線層
４３ ソルダレジスト
５１ 半導体チップ
５２ トランジスタセル
５３ セル間接地導体
５４ ゲート引出線
５５ ゲートバスライン
５６ ドレイン引出線
５７ ドレインバスライン
５８ 接地導体
５９ 接続用配線
６０ ソース接地トランジスタ
６１ ゲート接地トランジスタ
６２ キャパシタ
６３ 分布定数線路
６４ ピラー
７１ 実装基板
７２ 接地導体
Claims (5)
- 半導体チップからなり、コプレーナ線路を用いた分布型増幅器をコプレーナ線路で配線が形成された実装基板にフリップチップ実装した分布型増幅器実装装置において、前記分布型増幅器を構成するトランジスタセル間に設けられるとともに外部接地導体層と電気的に接続されている接地導体層の各々に少なくとも一個の突起状接続導体が設けられ、且つ、前記突起状接続導体が前記実装基板に設けられた接地導体層と接続していることを特徴とする分布型増幅器実装装置。
- 上記分布型増幅器を構成するトランジスタセルが、カスコード型トランジスタからなることを特徴とする請求項１記載の分布型増幅器実装装置。
- 上記分布型増幅器が半導体チップ上に層間絶縁膜を介して積層された多層配線を有し、且つ、前記多層配線を用いてコプレーナ線路を形成したことを特徴とする請求項１または２に記載の分布型増幅器実装装置。
- 上記分布型増幅器を構成する半導体チップと上記実装基板との間に樹脂が充填されていることを特徴とする請求項１乃至３のいずれか１項に記載の分布型増幅器実装装置。
- 上記半導体チップを覆うようにモールドが施され、前記半導体チップに設けられた高周波信号配線及び電源配線が前記実装基板に設けた貫通導体を介して実装基板の裏面端子に接続されており、前記裏面端子上にははんだボールが搭載されており、前記はんだボールを介して配線回路基板と接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の分布型増幅器実装装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019776A JP3925417B2 (ja) | 2003-01-29 | 2003-01-29 | 分布型増幅器実装装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019776A JP3925417B2 (ja) | 2003-01-29 | 2003-01-29 | 分布型増幅器実装装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004235290A true JP2004235290A (ja) | 2004-08-19 |
| JP3925417B2 JP3925417B2 (ja) | 2007-06-06 |
Family
ID=32949569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003019776A Expired - Lifetime JP3925417B2 (ja) | 2003-01-29 | 2003-01-29 | 分布型増幅器実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3925417B2 (ja) |
-
2003
- 2003-01-29 JP JP2003019776A patent/JP3925417B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3925417B2 (ja) | 2007-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11908808B2 (en) | Monolithic microwave integrated circuit (MMIC) with embedded transmission line (ETL) ground shielding | |
| US8299572B2 (en) | Semiconductor die with backside passive device integration | |
| KR100891763B1 (ko) | 반도체 장치 | |
| US7911066B2 (en) | Through-chip via interconnects for stacked integrated circuit structures | |
| US20060131736A1 (en) | Package for a high-frequency electronic device | |
| US20080315396A1 (en) | Mold compound circuit structure for enhanced electrical and thermal performance | |
| KR20010110421A (ko) | 집적 고주파 능력을 갖는 다중 칩 모듈 | |
| TWI517350B (zh) | 用於無線應用之高功率半導體裝置及用以形成高功率半導體裝置之方法 | |
| EP1675178A2 (en) | Connection arrangement for micro lead frame plastic packages | |
| US11837457B2 (en) | Packaging for RF transistor amplifiers | |
| EP3958326A1 (en) | Transistor with i/o ports in an active area of the transistor | |
| US10672703B2 (en) | Transistor with shield structure, packaged device, and method of fabrication | |
| US11195806B2 (en) | High frequency waveguide structure | |
| US20230327624A1 (en) | Rf amplifier devices and methods of manufacturing including modularized designs with flip chip interconnections and integration into packaging | |
| US8492895B2 (en) | Semiconductor device with grounding conductor film formed on upper surface of dielectric film formed above integrated circuit | |
| US20020171153A1 (en) | Semiconductor device including semiconductor bare chip mounted by flip-chip bonding, and board member with thin-film structure capacitor for semiconductor bare chip mounted by flip-chip bonding | |
| US9331370B1 (en) | Multilayer integrated circuit packages with localized air structures | |
| US6933603B2 (en) | Multi-substrate layer semiconductor packages and method for making same | |
| US8288269B2 (en) | Methods for avoiding parasitic capacitance in an integrated circuit package | |
| JP3925417B2 (ja) | 分布型増幅器実装装置 | |
| Namaki et al. | A tunable macro-modeling method for signal transition in mm-wave flip-chip technology | |
| JP3933601B2 (ja) | 高周波集積回路パッケージ及び電子装置 | |
| JP2000269384A (ja) | マイクロ波・ミリ波回路装置及びその製造方法 | |
| JPWO2020115830A1 (ja) | 半導体装置及びアンテナ装置 | |
| Takahashi et al. | Miniaturized millimeter-wave hybrid IC technology using non-photosensitive multi-layered BCB thin films and stud bump bonding |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070219 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3925417 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100309 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140309 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |