【０００１】
【発明の属する技術分野】
本発明は、ＩＣ，ＬＳＩ等のチップをパッケージし、回路基板上に表面実装されるＢＧＡ，ＣＳＰ等の半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
最近の電子機器の小型薄型化に伴い、半導体パッケージは、周辺に配列された電極端子を有するものから、エリア状に配列された電極ランドを有するＢＧＡ、ＣＳＰ等が、多く用いられるようになってきている。このＳｉチップ上の微小ピッチで形成された電極パッドからエリア状の電極ランドへは、従来ワイヤーボンディング技術で接続されていたが、近年においては、省スペース性に優れるフリップチップ工法により、バンプ電極を介し、半導体チップを短い配線距離で接合する技術が用いられる場合が増加傾向にある。
【０００３】
図８は従来の半導体装置の断面図である。図８において、１はＬＳＩチップ等の半導体チップ、２０は多層配線基板、３０は銅箔等で形成された配線、４はフリップチップ実装におけるバンプ、５は接続樹脂、６はモールド樹脂、７は多層配線基板２０の下面にエリア状に配置されている電極ランド部（図示せず）に形成されたはんだボールからなる電極端子である。
【０００４】
この従来の半導体装置は、半導体チップ１の表面の電極パッド（図示せず）上にバンプ４を形成しフェイスダウンして多層配線基板２０と接続し、半導体チップ１と多層配線基板２０の間に接続樹脂５を充填し、さらに多層配線基板２０上の半導体チップ１をモールド樹脂６で被覆した半導体パッケージである。多層配線基板２０は、それぞれ表面に銅箔の配線３０が形成された多層のエポキシ樹脂基板やセラミック基板からなり、各層表面の銅箔の配線３０はビアホール内に充填された配線３０を介して接続されている。半導体チップ１の微小な配列である電極パッド（図示せず）は、バンプ４および多層配線基板２０の配線３０を介して、多層配線基板２０の下面にエリア状に配置された大きな実装用の電極ランド部（図示せず）に接続されている。この半導体装置が電子回路基板に実装されるとき、電極ランド部（図示せず）に形成されているはんだボールの電極端子７が電子回路基板へ接続されることになる。
【０００５】
多層配線基板２０のようなキャリア配線基板の構造は例えば特許文献１に示され、キャリア配線基板を使用しパッケージされた半導体装置の構成は例えば特許文献２に示されている。
【０００６】
【特許文献１】
特開平５−３３５７４５号公報
【特許文献２】
特開２０００−１６４６３５号公報
【０００７】
【発明が解決しようとする課題】
今後さらに携帯端末機器の進化に伴い、薄型・軽量化に加え、高速高機能化および電極数の増加を要求され、同時に低価格化も要求されている。しかしながら、上述した従来の構成では、半導体チップ１の電極パッドと電極端子７のランド部との間の配線接続を行う多層配線基板２０は、配線層と基材層、さらに各配線層を電気的に接続するビアホールを有するビルドアップ基板が代表的であるが、このような多層配線基板２０は、製作に要する工程数が多く高価であり、半導体パッケージの組み立てコストが高くなってしまう欠点があった。
【０００８】
本発明は、上記問題点に鑑み、裏面に電子回路基板へ実装するための電極端子を有する基板の表面に半導体チップをフリップチップ実装した半導体パッケージの製造コストの低減を図ることのできる半導体装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、表面に複数の電極を有した半導体チップと、キャリア部材の表面にそれぞれ対応する半導体チップの電極とバンプを介して電気的に接続された複数の電極パッド部を有するとともにキャリア部材の裏面に回路基板へ実装するための複数の実装電極端子部を有しそれぞれ対応する電極パッド部と実装電極端子部とがキャリア部材の内部を通る配線で接続されたキャリア基板とを備えた半導体装置であって、キャリア基板は、表面の電極パッド部と裏面の実装電極端子部とを直接結ぶ貫通孔をキャリア部材に設け、貫通孔に電極パッド部と実装電極端子部とを接続するための配線を形成したことを特徴とする。
【００１０】
この構成によれば、キャリア基板において、半導体チップの電極と電気的接続される表面の電極パッド部と、回路基板へ実装するための裏面の実装電極端子部との接続を、キャリア部材に貫通孔を設けその貫通孔に配線を形成するという簡単な構成で実現でき、従来の多層配線基板よりも製作に要する工程数が少なく安価なキャリア基板となるため、半導体パッケージ（半導体装置）の製造コストの低減を図ることができる。
【００１１】
また、本発明の半導体装置において、貫通孔を、電極パッド部と実装電極端子部とを直線状に結ぶように設けることにより、最短の配線を実現し、配線抵抗の低減を図ることができる。
【００１２】
また、複数の実装電極端子部は、キャリア部材の裏面に２次元状に配列されていて構わない。
【００１３】
また、配線は、キャリア部材に設けた貫通孔の内側壁面に、めっき法によって形成された導体箔で構成してもよい。
【００１４】
また、配線は、キャリア部材に設けた貫通孔の表面より球面状に盛り上がって形成された突出部を有したものでも構わない。この場合、突出部を電極パッド部等に兼用することも可能になる。
【００１５】
また、キャリア部材には、シリコン基板を用いることができる。
【００１６】
また、キャリア部材に設けた貫通孔は、口径の異なる複数の穴が連結されてなるものであっても構わないし、キャリア部材の表面と裏面とで口径が異なるテーパー状に形成されたものであっても構わない。
【００１７】
また、本発明の半導体装置の製造方法は、表面に複数の電極を有した半導体チップを形成する工程と、キャリア部材の表面にそれぞれ半導体チップの電極と対応する複数の電極パッド部を有するとともにキャリア部材の裏面に回路基板へ実装するための複数の実装電極端子部を有しそれぞれ対応する電極パッド部と実装電極端子部とがキャリア部材の内部を通る配線で接続されたキャリア基板を形成する工程と、半導体チップの電極とキャリア基板の電極パッド部とをバンプを介して電気的に接続する工程とを含む半導体装置の製造方法であって、キャリア基板を形成する工程は、表面に形成される電極パッド部と裏面に形成される実装電極端子部とを直接結ぶための貫通孔をキャリア部材に形成する第１工程と、貫通孔に配線を形成する第２工程とを有することを特徴とする。
【００１８】
この製造方法によれば、キャリア基板を形成する際、半導体チップの電極と電気的接続される表面の電極パッド部と、回路基板へ実装するための裏面の実装電極端子部との接続を、キャリア部材に貫通孔を設けその貫通孔に配線を形成するという簡単な方法で実現でき、従来の多層配線基板よりも製作に要する工程数が少なく安価なキャリア基板を作製でき、半導体パッケージ（半導体装置）の製造コストの低減を図ることができる。
【００１９】
また、本発明の半導体装置の製造方法において、第２工程で、液体状の溶融金属をキャリア部材の貫通孔の一方の開口を塞ぐように接触させ、溶融金属に、１．０１３２５×１０５ Ｐａを超える圧力をかけて溶融金属を貫通孔内に充填させたのち、冷却固化することにより、貫通孔に配線を形成することができる。
【００２０】
あるいは、第２工程で、液体状の溶融金属をキャリア部材の貫通孔の一方の開口を塞ぐように接触させ、溶融金属とは反対側の貫通孔の開口より真空吸引して溶融金属を貫通孔内に充填させたのち、冷却固化することにより、貫通孔に配線を形成することができる。
【００２１】
また、第１工程で、レーザーアブレーション加工にて貫通孔をキャリア部材に形成することができる。
【００２２】
あるいは、第１工程で、リアクティブイオンエッチング加工にて貫通孔をキャリア部材に形成することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２４】
図１は本発明の第１の実施の形態における半導体パッケージ（半導体装置）の構成を示す断面図である。また、図２は本発明の第２の実施の形態における半導体パッケージ（半導体装置）の構成を透視した斜視図である。図１、図２において、１はＬＳＩ等のＳｉチップである半導体チップ、２はシリコン基板等からなるキャリア部材、３は貫通孔１４内に形成された配線、４はフリップチップ実装におけるバンプ、５は接続樹脂、６はモールド樹脂、７ははんだボールからなる電極端子（実装電極端子部）、８はキャリア部材２の上面に配置された電極パッド部であり、９はキャリア部材２の下面に配置された電極ランド部（実装電極端子部）、１４はキャリア部材２に形成した貫通孔である。なお、図２では、図示されていないものもあるが、上記の１〜９、１４の構成要素はすべて存在する。
【００２５】
図１、図２の半導体装置は、半導体チップ１の表面の複数の電極パッド（図示せず）上にそれぞれバンプ４を形成しフェイスダウンしてキャリア部材２上の電極パッド部８と接続し、半導体チップ１とキャリア部材２の間に接続樹脂５を充填し、さらにキャリア部材２上の半導体チップ１をモールド樹脂６で被覆した半導体パッケージである。
【００２６】
図３に、図１、図２の半導体装置に用いられるキャリア基板（キャリア部材２、配線３、電極パッド部８、電極ランド部９、はんだボールの電極端子７）の一部の拡大断面を示す。
【００２７】
キャリア部材２は、シリコン基板、またはシリコンの熱膨張係数に近い低熱膨張係数の特性をもった樹脂で構成されており、表面に配置された電極パッド部８と裏面に配置された電極ランド部９とを結ぶ貫通孔１４が設けられている。貫通孔１４内に配線３が形成され、電極パッド部８と電極ランド部９とが電気的に接続されている。ここで貫通孔１４内の配線３は、図８の配線３０のように水平面にのびた銅配線部と垂直なビアホール内部の配線部の組み合わせによる形成でなく、キャリア部材２上面の５０〜１２０μｍ程度の微細ピッチでならんだ電極パッド部８裏面から、キャリア部材２下面のエリア状に配置された電極ランド部９にむけて、斜めにのびている。加工が可能な範囲にて両者を直線状に結び、最短の配線を実現することが、配線抵抗の低減を図る上で好ましい。図３の例では、配線３は、貫通孔１４の内壁面にめっき形成された導体箔１０とその内部に充填された金属１１とで構成されている。それぞれの電極ランド部９には、はんだボールからなる電極端子７が形成されている。
【００２８】
電極ランド部９および電極端子７は、キャリア部材２の裏面に例えば図２のようなエリア状（２次元状：例えば格子状）に配置され、半導体装置が電子回路基板に実装されるとき、はんだボールの電極端子７が電子回路基板へ接続されることになる（図１、図２の半導体装置に共通事項）。
【００２９】
図１と図２の半導体装置では、半導体チップ１の電極パッド（図示せず）の配列が異なる。図１の半導体装置の場合、電極パッドは半導体チップ１の外形（四角形）の辺に沿って列状に配置されており、したがって、それぞれの電極パッドと対応して配置されるキャリア部材２上の電極パッド部８も同じく列状に配置され、それぞれバンプ４を介して接続されている。なお、図１では、１つの電極パッド部８が複数の電極ランド部９に配線３で接続されているように見えるが、これは、列状に並んだ複数の電極パッド部８の配線３を示したものであり、各電極パッド部８はそれぞれに対応する１つの電極ランド部９に接続されている（図２の場合も同様）。
【００３０】
また、図２の半導体装置の場合、電極パッドは半導体チップ１の表面にエリア状（２次元状）に配置されており、したがって、それぞれの電極パッドと対応して配置されるキャリア部材２上の電極パッド部８も同じくエリア状（２次元状）に配置され、それぞれバンプ４を介して接続されている。
【００３１】
以上のように構成される図１、図２の半導体装置の製造方法について説明する。
【００３２】
まず、概略を説明すると、ウエハーから切り出された半導体チップ１と、キャリア基板（キャリア部材２、配線３、電極パッド部８、電極ランド部９を有し、ここでははんだボールの電極端子７は未形成）とを準備し、半導体チップ１の電極パッド（図示せず）上に、めっき技術等を用いて、バンプ４を形成する。これをキャリア部材２上の電極パッド部８に導電性ペーストによる接続、もしくは超音波接合、あるいは圧接により電気的導通をとるとともに、半導体チップ１とキャリア基板の間に接続樹脂５を充填し、接続樹脂５の収縮力により安定した接合が図られる。さらにキャリア基板上の半導体チップ１をモールド樹脂６で被覆してパッケージングした後、はんだボールの電極端子７を形成する。このはんだボールの電極端子７は、ボールマウントないし印刷法にてはんだを供給し、加熱溶融させて形成する。
【００３３】
次にキャリア基板の形成方法について詳しく説明する。
【００３４】
まず、キャリア部材２に貫通孔１４を形成したのち、貫通孔１４に配線３を形成する。貫通孔１４の形成方法については後述する。配線３の形成例を図４に示す。
【００３５】
図４（ａ）の例は、めっき法によって、貫通孔１４内にめっき液を通し、貫通孔１４の内壁面に導体箔１０を形成し、この導体箔１０を配線３とするものである。導体箔１０は、銅、銀、金等のめっき法により析出可能な導体物質で形成される。
【００３６】
また、図４（ｂ）の例は、貫通孔１４に液体状に溶融された金属１１を充填したのち、冷却固化することにより、固化された金属１１を配線３とするものである。この金属１１は一般的なはんだ合金である。充填の方法としては、まず第１に、液体状の溶融金属で貫通孔１４の一方の開口を塞ぐように溶融金属の表面にキャリア部材２を接触させ、キャリア部材２の周囲の溶融金属の表面に、１．０１３２５×１０５ Ｐａ（１気圧）を超える圧力をかけて溶融金属を貫通孔１４内に注入する方法がある。第２に、液体状の溶融金属で貫通孔１４の一方の開口を塞ぐように溶融金属の表面にキャリア部材２を浸し、溶融金属とは反対側の貫通孔１４の開口より真空吸引して溶融金属を貫通孔１４内に充填させる方法がある。
【００３７】
また、図４（ｃ）の例は、図３の例と同様、貫通孔１４の内壁面にめっき形成された導体箔１０とその内部に充填された金属１１とで配線３が構成されている。この場合、まず、めっき法によって、貫通孔１４内にめっき液を通し、貫通孔１４の内壁面に銅、銀または金等の導体箔１０を形成した後、導体箔１０に対し溶融状態において濡れ広がる性質をもつはんだ金属のような溶融金属に浸す。すると毛細管現象により、貫通孔１４内に溶融金属が充填される。その後、冷却固化することにより、固化された金属１１を形成する。
【００３８】
また、図４（ｃ）の形成方法によると、溶融金属の表面張力により、貫通孔１４の開口面から球冠状に導体金属が盛り上がって、図５に示すように、球冠状突起部１２を形成することができる。このように球冠状突起部１２を形成し、これを、フリップチップ接続工程における接続部の電極パッド部８やバンプとして利用することもできる。
【００３９】
以上のように配線３（１０、１１）を形成した後、表面の電極パッド部８と裏面の電極ランド部９を形成する。この電極パッド部８および電極ランド部９の形成方法は、代表的には次の２通りが挙げられる。まず第１には、めっき法により形成され、この場合、キャリア基板表面に全面めっきした後、必要部分残し、エッチング除去する方法と、マスクを製作して電極パッド部８および電極ランド部９の形成領域のみ開口し、めっきする方法とがある。この場合の材料は銅などである。第２には、銀ペースト材やタングステン、モリブデンペーストなど金属粒子のペースト材を用い、印刷法、主にメタルマスクを使ったスクリーン印刷法にて、所望の部位に印刷形成した後、焼成する方法がある。
【００４０】
次に、キャリア部材２の貫通孔１４の形成方法について、説明する。
【００４１】
キャリア部材２をシリコンの熱膨張係数に近い低熱膨張係数の特性をもった樹脂で構成した場合には、貫通孔１４は、例えば、図６に示すようにレーザー等のエネルギービーム１３によるアブレーション加工等により形成する。
【００４２】
また、キャリア部材２をシリコン基板で構成した場合には、貫通孔１４は、ＤｅｅｐＲＩＥ（リアクティブ・イオン・エッチング）加工等により形成する。
【００４３】
また、貫通孔１４の形成は高アスペクト加工となるため、口径の異なる複数の穴が連結されてなるように貫通孔１４を構成してもよい。例えば図７に示すように、大口径の穴１４ａと小口径の穴１４ｂの２つが連結される場合、２段階にわけて、まず大口径の穴１４ａの加工を行う。このとき加工はレーザーではＹＡＧレーザー等を用い、次に小口径の穴１４ｂの加工を行う。このとき加工はエキシマレーザー等の紫外線レーザーを用い、微細な穴加工を行うことにより、図７に示すような電極ランド部９側で大きく電極パッド部８側で微細な開口をもつ貫通孔１４を形成する。この貫通孔１４はテーパー状となってもよい。このような図７の貫通孔１４のようにアスペクト比の大きい加工を行う場合には、キャリア部材２が低熱伝導率の樹脂であることが、熱がにげず局所的に加工できるので望ましい。
【００４４】
また、図１の構成では、左側の貫通孔１４が折れ曲がって形成されているが、それぞれ表面から設計された角度に加工エネルギー源を照射し、それぞれの加工深さを調整して実現できる。加工深さについては、エネルギー量×時間で管理できる。
【００４５】
また、キャリア部材２を２層以上の部材で構成してもよく、例えば２層の部材（第１部材、第２部材とする）で構成する場合、第１部材と第２部材に各々貫通孔を形成した後、貼り合わせする方法と、第１部材と第２部材を貼り合わせて２層板（配線層で３層）を形成した後、両面からそれぞれ穴加工を内層配線層まで行う方法とがある。
【００４６】
以上のように貫通孔１４を形成後、前述のような配線３や、電極パッド部８、電極ランド部９が形成される。
【００４７】
以上のように本実施の形態によれば、半導体チップ１を接続するキャリア基板表面の電極パッド部８と、電子回路基板へ実装するためのキャリア基板裏面の電極ランド部９との接続を、キャリア部材２に貫通孔１４を設けその貫通孔１４に配線３を形成するという簡単な構成および方法で実現でき、従来のビルドアップ基板に代表される多層配線基板よりも製作に要する工程数が少なく安価なキャリア基板を実現できるため、半導体パッケージ（半導体装置）の製造コストの低減を図ることができる。
【００４８】
【発明の効果】
以上のように本発明によれば、半導体チップの電極と電気的接続されるキャリア基板表面の電極パッド部と、回路基板へ実装するためのキャリア基板裏面の実装電極端子部との接続を、キャリア部材に貫通孔を設けその貫通孔に配線を形成するという簡単な構成および方法で実現でき、従来のビルドアップ基板に代表される多層配線基板よりも製作に要する工程数が少なく安価なキャリア基板を実現できるため、半導体パッケージ（半導体装置）の製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体パッケージ（半導体装置）の構成を示す断面図。
【図２】本発明の第２の実施の形態における半導体パッケージ（半導体装置）の構成を透視した斜視図。
【図３】本発明の各実施の形態におけるキャリア基板の構造の一例を示す断面図。
【図４】（ａ），（ｂ），（ｃ）はそれぞれ本発明の各実施の形態におけるキャリア基板の配線構造の一例を示す断面図。
【図５】本発明の各実施の形態におけるキャリア基板の配線構造の一例を示す断面図。
【図６】本発明の各実施の形態におけるキャリア部材に貫通孔を形成する方法を示す断面図。
【図７】本発明の各実施の形態におけるキャリア部材に貫通孔を形成する際、複数の加工ステップに分けて形成された段差のある貫通孔を示す断面図。
【図８】従来の半導体パッケージ（半導体装置）の構成を示す断面図。
【符号の説明】
１ 半導体チップ
２ キャリア部材
３ 配線
４ バンプ
５ 接続樹脂
６ モールド樹脂
７ はんだボール電極端子
８ 電極パッド部
９ 電極ランド部
１０ 導体箔
１１ 充填金属
１２ 球冠状突起部
１３ エネルギービーム
１４ 貫通孔[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device such as a BGA or a CSP packaged with a chip such as an IC or an LSI and surface-mounted on a circuit board, and a method of manufacturing the same.
[0002]
[Prior art]
With recent miniaturization of electronic devices, semiconductor packages having electrode terminals arranged in the periphery, and BGAs and CSPs having electrode lands arranged in an area have been widely used. ing. Conventionally, wire pads were used to connect the electrode pads formed on the Si chip at a very small pitch to the area-like electrode lands. In recent years, however, bump electrodes have been formed by flip-chip method, which is excellent in space saving. There is an increasing tendency to use a technique for joining semiconductor chips with a short wiring distance through the intermediary.
[0003]
FIG. 8 is a sectional view of a conventional semiconductor device. 8, 1 is a semiconductor chip such as an LSI chip, 20 is a multilayer wiring board, 30 is a wiring formed of copper foil or the like, 4 is a bump in flip chip mounting, 5 is a connection resin, 6 is a molding resin, and 7 is a molding resin. These are electrode terminals formed of solder balls formed on electrode lands (not shown) arranged in an area on the lower surface of the multilayer wiring board 20.
[0004]
In this conventional semiconductor device, a bump 4 is formed on an electrode pad (not shown) on the surface of a semiconductor chip 1 and connected face-down to a multilayer wiring board 20, between the semiconductor chip 1 and the multilayer wiring board 20. This is a semiconductor package in which the connection resin 5 is filled and the semiconductor chip 1 on the multilayer wiring board 20 is covered with the mold resin 6. The multilayer wiring board 20 is composed of a multilayer epoxy resin substrate or a ceramic substrate on each of which a copper foil wiring 30 is formed on the surface, and the copper foil wiring 30 on each layer surface is connected via the wiring 30 filled in the via hole. Have been. An electrode pad (not shown), which is a minute array of the semiconductor chips 1, is mounted on the lower surface of the multilayer wiring board 20 in the form of a large mounting electrode via the bumps 4 and the wiring 30 of the multilayer wiring board 20. It is connected to a land (not shown). When this semiconductor device is mounted on an electronic circuit board, the electrode terminals 7 of the solder balls formed on the electrode lands (not shown) are connected to the electronic circuit board.
[0005]
The structure of a carrier wiring board such as the multilayer wiring board 20 is disclosed in, for example, Japanese Patent Application Laid-Open No. H10-157, and the configuration of a semiconductor device packaged using the carrier wiring board is disclosed in, for example, Japanese Patent Application Laid-Open No. H11-157210.
[0006]
[Patent Document 1]
JP-A-5-335745 [Patent Document 2]
JP 2000-164635 A
[Problems to be solved by the invention]
In the future, along with the evolution of portable terminal devices, in addition to thinner and lighter weight, higher speed and higher functionality and an increase in the number of electrodes are required, and at the same time lower prices are required. However, in the above-described conventional configuration, the multilayer wiring board 20 for performing the wiring connection between the electrode pads of the semiconductor chip 1 and the lands of the electrode terminals 7 is electrically connected to the wiring layer, the base material layer, and each wiring layer. A typical example is a build-up board having a via hole connected to the wiring board. However, such a multilayer wiring board 20 has many drawbacks in that the number of steps required for fabrication is high, and the assembly cost of the semiconductor package increases. .
[0008]
The present invention has been made in view of the above problems, and provides a semiconductor device capable of reducing a manufacturing cost of a semiconductor package in which a semiconductor chip is flip-chip mounted on a surface of a substrate having electrode terminals for mounting on an electronic circuit substrate on a back surface. It is an object of the present invention to provide a manufacturing method thereof.
[0009]
[Means for Solving the Problems]
The semiconductor device of the present invention includes a semiconductor chip having a plurality of electrodes on a surface thereof, and a plurality of electrode pad portions electrically connected to electrodes of the corresponding semiconductor chip via bumps on the surface of the carrier member. A carrier substrate having a plurality of mounting electrode terminals for mounting on a circuit board on a back surface of the carrier member, and having a corresponding electrode pad and a mounting electrode terminal connected by wiring passing through the inside of the carrier member. The carrier substrate, the carrier member is provided with a through hole directly connecting the electrode pad portion on the front surface and the mounting electrode terminal portion on the back surface, and the electrode pad portion and the mounting electrode terminal portion are connected to the through hole. Wiring is formed.
[0010]
According to this configuration, in the carrier substrate, the connection between the electrode pad portion on the front surface electrically connected to the electrode of the semiconductor chip and the mounting electrode terminal portion on the back surface for mounting on the circuit board is formed by a through hole in the carrier member. Can be realized with a simple configuration in which wiring is formed in the through-hole, and the number of steps required for manufacturing is smaller than that of a conventional multilayer wiring substrate, so that the carrier substrate is inexpensive. Therefore, the manufacturing cost of the semiconductor package (semiconductor device) is reduced. Reduction can be achieved.
[0011]
Further, in the semiconductor device of the present invention, by providing the through hole so as to linearly connect the electrode pad portion and the mounting electrode terminal portion, the shortest wiring can be realized, and the wiring resistance can be reduced.
[0012]
The plurality of mounting electrode terminals may be two-dimensionally arranged on the back surface of the carrier member.
[0013]
Further, the wiring may be formed of a conductive foil formed by plating on the inner wall surface of the through hole provided in the carrier member.
[0014]
Further, the wiring may have a protruding portion which is formed so as to be spherically raised from the surface of the through hole provided in the carrier member. In this case, the protruding portion can also be used as an electrode pad portion or the like.
[0015]
Further, a silicon substrate can be used for the carrier member.
[0016]
Further, the through hole provided in the carrier member may be formed by connecting a plurality of holes having different diameters, or may be formed in a tapered shape having different diameters on the front and rear surfaces of the carrier member. It does not matter.
[0017]
The method of manufacturing a semiconductor device according to the present invention further includes a step of forming a semiconductor chip having a plurality of electrodes on a surface thereof, a step of forming a plurality of electrode pads corresponding to the electrodes of the semiconductor chip on the surface of the carrier member, and Forming a carrier substrate having a plurality of mounting electrode terminals for mounting on a circuit board on the back surface of the member and having corresponding electrode pads and mounting electrode terminals connected by wiring passing through the inside of the carrier member And a step of electrically connecting an electrode of the semiconductor chip and an electrode pad portion of the carrier substrate via a bump, wherein the step of forming the carrier substrate is formed on the surface. A first step of forming a through hole in the carrier member for directly connecting the electrode pad section and the mounting electrode terminal section formed on the back surface, and a step of forming a wiring in the through hole. Characterized by a step.
[0018]
According to this manufacturing method, when the carrier substrate is formed, the connection between the electrode pad portion on the front surface electrically connected to the electrode of the semiconductor chip and the mounting electrode terminal portion on the back surface for mounting on the circuit board is performed by the carrier. A semiconductor package (semiconductor device) which can be realized by a simple method of forming a through hole in a member and forming a wiring in the through hole, and which can be manufactured with less number of steps required for manufacturing than a conventional multilayer wiring board and inexpensive carrier substrate. Can be reduced in manufacturing cost.
[0019]
In the method of manufacturing a semiconductor device according to the present invention, in the second step, a liquid molten metal is brought into contact with one of the through holes of the carrier member so as to close the opening, and the molten metal is brought to 1.01325 × 10 5 Pa After the molten metal is filled into the through-hole by applying a pressure exceeding the above, the wiring is formed in the through-hole by cooling and solidifying.
[0020]
Alternatively, in the second step, the molten metal in a liquid state is brought into contact with one of the through holes of the carrier member so as to close the opening, and the molten metal is sucked in vacuum from the opening of the through hole on the opposite side to the molten metal, thereby causing the molten metal to pass through the through hole. After filling the inside, the wiring is formed in the through-hole by cooling and solidifying.
[0021]
Further, in the first step, a through hole can be formed in the carrier member by laser ablation processing.
[0022]
Alternatively, in the first step, a through hole can be formed in the carrier member by reactive ion etching.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0024]
FIG. 1 is a sectional view showing a configuration of a semiconductor package (semiconductor device) according to a first embodiment of the present invention. FIG. 2 is a perspective view in which the configuration of a semiconductor package (semiconductor device) according to a second embodiment of the present invention is seen through. 1 and 2, reference numeral 1 denotes a semiconductor chip which is a Si chip such as an LSI, 2 denotes a carrier member made of a silicon substrate or the like, 3 denotes a wiring formed in a through hole 14, 4 denotes a bump in flip chip mounting, Is a connection resin, 6 is a molding resin, 7 is an electrode terminal (mounting electrode terminal portion) made of a solder ball, 8 is an electrode pad portion disposed on the upper surface of the carrier member 2, and 9 is disposed on the lower surface of the carrier member 2. The electrode land portions (mounted electrode terminal portions) 14 are through holes formed in the carrier member 2. Although not shown in FIG. 2, all the components 1 to 9 and 14 exist.
[0025]
In the semiconductor device of FIGS. 1 and 2, bumps 4 are formed on a plurality of electrode pads (not shown) on the surface of a semiconductor chip 1 and face down and connected to an electrode pad section 8 on a carrier member 2. A semiconductor package in which a connection resin 5 is filled between a semiconductor chip 1 and a carrier member 2 and the semiconductor chip 1 on the carrier member 2 is covered with a mold resin 6.
[0026]
FIG. 3 shows an enlarged cross section of a part of a carrier substrate (carrier member 2, wiring 3, electrode pad portion 8, electrode land portion 9, and solder ball electrode terminal 7) used in the semiconductor device shown in FIGS. .
[0027]
The carrier member 2 is made of a silicon substrate or a resin having a characteristic of a low coefficient of thermal expansion close to the coefficient of thermal expansion of silicon, and has electrode pad portions 8 arranged on the front surface and electrode land portions 9 arranged on the back surface. Are provided. The wiring 3 is formed in the through hole 14, and the electrode pad portion 8 and the electrode land portion 9 are electrically connected. Here, the wiring 3 in the through hole 14 is not formed by the combination of the copper wiring part extending in the horizontal plane and the wiring part in the vertical via hole as the wiring 30 in FIG. It extends obliquely from the back surface of the electrode pad portions 8 arranged at a fine pitch to the electrode land portions 9 arranged in an area on the lower surface of the carrier member 2. It is preferable to connect the two in a straight line within the range in which processing is possible and to achieve the shortest wiring from the viewpoint of reducing the wiring resistance. In the example of FIG. 3, the wiring 3 is composed of a conductive foil 10 formed by plating on the inner wall surface of the through hole 14 and a metal 11 filled therein. Each of the electrode lands 9 has an electrode terminal 7 made of a solder ball.
[0028]
The electrode lands 9 and the electrode terminals 7 are arranged on the back surface of the carrier member 2 in, for example, an area shape (two-dimensional shape: for example, a lattice shape) as shown in FIG. The ball electrode terminals 7 are connected to the electronic circuit board (common to the semiconductor devices of FIGS. 1 and 2).
[0029]
The arrangement of the electrode pads (not shown) of the semiconductor chip 1 is different between the semiconductor devices of FIGS. In the case of the semiconductor device of FIG. 1, the electrode pads are arranged in rows along the sides of the outer shape (square) of the semiconductor chip 1, and therefore, on the carrier member 2 arranged corresponding to each electrode pad. The electrode pad portions 8 are also arranged in a row, and are connected to each other via the bumps 4. In FIG. 1, it appears that one electrode pad 8 is connected to a plurality of electrode lands 9 by wires 3. This is because the wires 3 of the plurality of electrode pads 8 arranged in a row are connected. This is shown, and each electrode pad portion 8 is connected to one corresponding electrode land portion 9 (similarly in the case of FIG. 2).
[0030]
In the case of the semiconductor device of FIG. 2, the electrode pads are arranged in an area (two-dimensional) manner on the surface of the semiconductor chip 1, and therefore, on the carrier member 2 arranged corresponding to each electrode pad. The electrode pads 8 are also arranged in an area shape (two-dimensional shape), and are connected via the bumps 4.
[0031]
A method for manufacturing the semiconductor device of FIGS. 1 and 2 configured as described above will be described.
[0032]
First, in brief, the semiconductor chip 1 cut out from a wafer and a carrier substrate (including a carrier member 2, wiring 3, electrode pad portions 8, and electrode land portions 9; electrode terminals 7 of solder balls are not provided here). Is formed, and the bumps 4 are formed on the electrode pads (not shown) of the semiconductor chip 1 by using a plating technique or the like. This is electrically connected to the electrode pad portion 8 on the carrier member 2 by a conductive paste, or by ultrasonic bonding or pressure welding, and a connection resin 5 is filled between the semiconductor chip 1 and the carrier substrate to form a connection. Stable bonding is achieved by the contraction force of the resin 5. Further, after the semiconductor chip 1 on the carrier substrate is covered with the mold resin 6 and packaged, the electrode terminals 7 of the solder balls are formed. The electrode terminals 7 of the solder balls are formed by supplying solder by a ball mounting or printing method, and heating and melting the solder.
[0033]
Next, a method for forming the carrier substrate will be described in detail.
[0034]
First, after forming the through hole 14 in the carrier member 2, the wiring 3 is formed in the through hole 14. A method for forming the through holes 14 will be described later. FIG. 4 shows an example of forming the wiring 3.
[0035]
In the example of FIG. 4A, a plating solution is passed through the through-hole 14 by plating to form the conductor foil 10 on the inner wall surface of the through-hole 14, and the conductor foil 10 is used as the wiring 3. The conductive foil 10 is formed of a conductive material that can be deposited by a plating method such as copper, silver, and gold.
[0036]
In the example of FIG. 4B, the metal 3 melted in a liquid state is filled in the through-hole 14, and then cooled and solidified, so that the solidified metal 11 is used as the wiring 3. The metal 11 is a general solder alloy. As a filling method, first, the carrier member 2 is brought into contact with the surface of the molten metal so as to close one opening of the through hole 14 with the liquid metal in a liquid state, and the surface of the molten metal around the carrier member 2 is filled. In addition, there is a method in which a molten metal is injected into the through-hole 14 by applying a pressure exceeding 1.01325 × 10 5 Pa (1 atm). Second, the carrier member 2 is immersed in the surface of the molten metal so as to cover one opening of the through-hole 14 with the liquid metal in a liquid state, and is melted by vacuum suction from the opening of the through-hole 14 on the side opposite to the molten metal. There is a method of filling the inside of the through hole 14 with metal.
[0037]
Also, in the example of FIG. 4C, the wiring 3 is composed of the conductive foil 10 plated on the inner wall surface of the through hole 14 and the metal 11 filled therein, as in the example of FIG. . In this case, first, a plating solution is passed through the through-hole 14 by plating to form a conductive foil 10 such as copper, silver, or gold on the inner wall surface of the through-hole 14, and then wetted in a molten state with respect to the conductive foil 10. Immerse in molten metal such as solder metal with spreading properties. Then, the molten metal is filled in the through hole 14 by a capillary phenomenon. Thereafter, by solidifying by cooling, the solidified metal 11 is formed.
[0038]
Further, according to the forming method of FIG. 4C, the conductive metal swells in a spherical crown shape from the opening surface of the through-hole 14 due to the surface tension of the molten metal, and as shown in FIG. can do. The spherical crown-shaped protrusion 12 is formed in this manner, and this can be used as the electrode pad portion 8 or the bump of the connection portion in the flip chip connection process.
[0039]
After the wirings 3 (10, 11) are formed as described above, the electrode pad portions 8 on the front surface and the electrode land portions 9 on the rear surface are formed. The method of forming the electrode pad portion 8 and the electrode land portion 9 is typically exemplified by the following two methods. First, it is formed by a plating method. In this case, a method of plating the entire surface of the carrier substrate, leaving a necessary portion and removing it by etching, and manufacturing a mask to form the electrode pad portion 8 and the electrode land portion 9 There is a method of plating only by opening an area. The material in this case is copper or the like. Secondly, a printing method, mainly using a metal particle paste material such as a silver paste material, a tungsten paste or a molybdenum paste, and a printing method at a desired portion by a screen printing method using a metal mask, followed by firing. There is.
[0040]
Next, a method of forming the through holes 14 of the carrier member 2 will be described.
[0041]
When the carrier member 2 is made of a resin having a characteristic of a low coefficient of thermal expansion close to the coefficient of thermal expansion of silicon, the through hole 14 is formed by, for example, ablation processing using an energy beam 13 such as a laser as shown in FIG. Formed by
[0042]
When the carrier member 2 is formed of a silicon substrate, the through holes 14 are formed by Deep RIE (reactive ion etching) processing or the like.
[0043]
In addition, since the formation of the through hole 14 is a high aspect process, the through hole 14 may be configured such that a plurality of holes having different diameters are connected. For example, as shown in FIG. 7, when two large-diameter holes 14a and small-diameter holes 14b are connected, the large-diameter holes 14a are first processed in two stages. At this time, the processing is performed by using a YAG laser or the like, and then the hole 14b having a small diameter is processed. At this time, by using an ultraviolet laser such as an excimer laser, a fine hole is formed, thereby forming a through-hole 14 having a large opening on the electrode land portion 9 side and a fine opening on the electrode pad portion 8 side as shown in FIG. Form. This through hole 14 may be tapered. When processing with a large aspect ratio is performed as in the through hole 14 in FIG. 7 as described above, it is desirable that the carrier member 2 be made of a resin having a low thermal conductivity because heat can be applied locally and processing can be performed locally.
[0044]
In the configuration of FIG. 1, the left through-hole 14 is formed to be bent, but it can be realized by irradiating a processing energy source from each surface to a designed angle and adjusting each processing depth. The processing depth can be managed by energy amount × time.
[0045]
The carrier member 2 may be composed of two or more layers. For example, when the carrier member 2 is composed of two layers (a first member and a second member), the first member and the second member have through holes. Is formed, and then bonded, a first member and a second member are bonded to form a two-layer board (three layers of wiring layers), and then holes are formed from both sides to the inner wiring layer. There is.
[0046]
After the formation of the through holes 14 as described above, the wiring 3, the electrode pad portions 8, and the electrode land portions 9 as described above are formed.
[0047]
As described above, according to the present embodiment, the connection between the electrode pad portion 8 on the front surface of the carrier substrate for connecting the semiconductor chip 1 and the electrode land portion 9 on the rear surface of the carrier substrate for mounting on the electronic circuit board is performed by the carrier. It can be realized by a simple configuration and method in which a through hole 14 is provided in the member 2 and the wiring 3 is formed in the through hole 14, and the number of steps required for manufacturing is less than that of a conventional multilayer wiring board represented by a build-up board, and the cost is low. Since a simple carrier substrate can be realized, the manufacturing cost of a semiconductor package (semiconductor device) can be reduced.
[0048]
【The invention's effect】
As described above, according to the present invention, the connection between the electrode pad portion on the surface of the carrier substrate electrically connected to the electrode of the semiconductor chip and the mounting electrode terminal portion on the back surface of the carrier substrate for mounting on the circuit board is performed by the carrier. It can be realized with a simple configuration and method of forming a through hole in a member and forming wiring in the through hole, and requires a less number of steps for manufacturing than a conventional multilayer wiring substrate represented by a build-up substrate. Since it can be realized, the manufacturing cost of the semiconductor package (semiconductor device) can be reduced.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a configuration of a semiconductor package (semiconductor device) according to a first embodiment of the present invention.
FIG. 2 is a perspective view of a configuration of a semiconductor package (semiconductor device) according to a second embodiment of the present invention as seen through;
FIG. 3 is a cross-sectional view illustrating an example of a structure of a carrier substrate in each embodiment of the present invention.
FIGS. 4A, 4B, and 4C are cross-sectional views each illustrating an example of a wiring structure of a carrier substrate according to each embodiment of the present invention.
FIG. 5 is a cross-sectional view illustrating an example of a wiring structure of a carrier substrate according to each embodiment of the present invention.
FIG. 6 is a sectional view showing a method of forming a through hole in the carrier member according to each embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a stepped through hole formed in a plurality of processing steps when forming a through hole in the carrier member according to each embodiment of the present invention.
FIG. 8 is a cross-sectional view illustrating a configuration of a conventional semiconductor package (semiconductor device).
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Carrier member 3 Wiring 4 Bump 5 Connection resin 6 Mold resin 7 Solder ball electrode terminal 8 Electrode pad 9 Electrode land 10 Conductor foil 11 Filled metal 12 Spherical crown 13 Energy beam 14 Through hole
