JP2004222298A5 - - Google Patents

Claims (12)

1. コントローラと、第１の情報を含む第１のメモリと、ホストによるアクセスが可能な第２のメモリとを具備し、前記コントローラが前記第１の情報を前記第１のメモリから前記第２のメモリへコピーするように構成されていることを特徴とするトランシーバ。
2. 前記第１のメモリがＥＥＰＲＯＭを含むものであることを特徴とする請求項１に記載のトランシーバ。
3. 前記第２のメモリがキャッシュを含むものであることを特徴とする請求項１に記載のトランシーバ。
4. 前記第２のメモリに結合するインターフェイスを更に具備し、前記インターフェイスが、第２の情報が前記ホストから前記第１のメモリ中に記憶されるように構成されたトランザクションを受信するように構成されており、かつ、前記インターフェイスが、前記第２の情報が前記第２のメモリ中に記憶されるように構成されていることを特徴とする請求項１に記載のトランシーバ。
5. 前記インターフェイスが前記トランザクションに呼応して前記コントローラへ信号を供給するように構成されており、前記コントローラが前記第１のメモリ中に前記第２の情報を記憶させるように構成されていることを特徴とする請求項４に記載のトランシーバ。
6. 前記第２のメモリに結合するインターフェイスを更に具備し、このインターフェイスが、前記第１のメモリから第２の情報がホストへ読み出されるように構成されたトランザクションを受信するように構成されており、かつ、前記インターフェイスが、前記第２のメモリから前記第２の情報を前記ホストへ提供するように構成されていることを特徴とする請求項１に記載のトランシーバ。
7. 前記コントローラが、前記トランシーバの一部品から前記第１のメモリへ第２の情報が記憶されるように構成されたトランザクションを受信するように構成されており、前記コントローラが、前記第２の情報が前記第２のメモリ中に記憶されるように構成されていることを特徴とする請求項１に記載のトランシーバ。
8. 前記コントローラが、前記第２の情報が前記第１のメモリ中に記憶されるように構成されていることを特徴とする請求項７に記載のトランシーバ。
9. トランシーバ内の第１のメモリに第１の情報が記憶されるように構成された第１のトランザクションを受信するステップと、
   前記トランザクションの受信に応答して、前記第１の情報を前記トランシーバ内の第２のメモリ中に記憶するステップと、
   前記第１の情報を前記トランシーバ中の第１のメモリ中に記憶するステップと、
   を有することを特徴とする方法。
10. 前記第１のトランザクションをホストから受信するステップを更に有することを特徴とする請求項９に記載の方法。
11. 前記第１のメモリから前記ホストへ第２の情報の読み出しが生じるように構成された第２のトランザクションを受信するステップと、前記第２の情報を前記第２のメモリから前記ホストへ提供するステップとを更に有することを特徴とする請求項１０に記載の方法。
12. 前記第１のトランザクションを前記トランシーバの一部品から受信するステップを更に有することを特徴とする請求項９に記載の方法。