JP2004221104A

JP2004221104A - Semiconductor device and manufacturing method therefor

Info

Publication number: JP2004221104A
Application number: JP2003003023A
Authority: JP
Inventors: Mitsuru Sekiguchi; 満関口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-01-09
Filing date: 2003-01-09
Publication date: 2004-08-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for suppressing diffusion of N (nitrogen) which remains in a low dielectric constant film, preventing occurrence of a resist development defect near a via hole, and forming a sufficient resist pattern. <P>SOLUTION: A deterioration layer 21 of an SiOC film 20 which is formed in the SiOC (low dielectric constant film) film 20 as shown in (b) at opening the via hole 8 is irradiated with electron beams 23 as shown in (c). Thus, Si-O and C-C bonds increase in the film of the deterioration layer 21, and a cured layer 24 where hardness and film density of the film are increased is obtained. Diffusion of N is suppressed by the cured layer 24. N occurred in process gas at ashing, etching and removing polymer and in cleaning liquid is not occuluded in the SiOC film, and the sufficient resist pattern can be formed. Wiring of a conductor device cures the deterioration layer of the low dielectric constant film in the via hole by irradiating the layer with the electron beams after the via hole is opened. Thus, gas comprising N included in the low dielectric constant film and water are prevented from coming into the via hole during an exposure process, and a poisoning defect at forming the pattern can be prevented. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置とその製造方法、特に低誘電率膜を有する配線形成技術に関するものである。
【０００２】
【従来の技術】
０．２５μｍ以降の加工寸法を用いる半導体装置においては、配線間隔が狭くなってきたため、配線間に生じる電気寄生容量が増大してきている。このＲＣ遅延による遅延時間がトランジスタのオンオフに必要な時間に比べ、無視できないようになってきた。そのため、微細化を進める上で、配線間の電気寄生容量を小さくすることが必要とされている。
【０００３】
配線間の電気寄生容量を低減させるためには、同じ層内の配線間、違う配線層間の絶縁膜の比誘電率を低減させることが必要である。０．２５μｍ〜０．１３μｍデバイスの配線においては、従来のシリコン酸化膜（比誘電率：４．２）から、Ｆ含有シリコン酸化膜（比誘電率３．７程度）に絶縁膜は変更されてきた。また、０．１３μｍデバイスからは配線金属をＡｌからＣｕに変更することにより、配線抵抗値の低減が行われている。
【０００４】
次世代である０．０９μｍデバイス以降では、Ｆ含有シリコン酸化膜よりも比誘電率を低減させる方法として、シリコン酸化膜中のシリコンの終端をアルキル基（ＣＨ_３基）等の分子量の大きなもので行い、シリコン酸化膜を低密度、多孔質化することにより比誘電率を低減させる（これらの膜は一般にＣ含有シリコン酸化膜（ＣａｂｏｎｄｏｐｅｄＳｉｌｉｃｏｎＯｘｉｄｅ）と呼ばれている）方法や、絶縁膜として材料そのものの比誘電率が小さい有機ポリマーの導入が検討されている。
【０００５】
図３は０．０９μｍデバイス以降の多層配線構造用として検討されている従来の半導体装置の製造方法である。
【０００６】
まず図３（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍ厚の第１の低誘電率膜１中にバリアメタル２、Ｃｕ３からなる深さ３００ｎｍのトレンチ配線が形成されている。この配線の上部は、第２の低誘電率膜５中にＣｕ３が拡散するのを防ぐため、５０ｎｍ厚のＳｉＣ膜４でカバーされている。ＳｉＣ膜４の上には、上層配線とビアホールを形成するための、６００ｎｍ厚の第２の低誘電率膜５が形成されている。ここで、第１の低誘電率膜１と第２の低誘電率膜５にはＣ含有シリコン酸化膜（ＳｉＯＣ膜）が用いられることが多い。この第２の低誘電率膜５中にビアホールパターンを形成する際には、フォトリソグラフィ時の下地配線からの反射光によるパターン形成不良を防ぐために、反射防止膜６が塗布される。次に、ビアホールパターンをフォトレジスト７で形成する。
【０００７】
次に図３（ｂ）に示すように、例えば、ＣＦ_４＋Ａｒ＋Ｎ_２のような混合ガスのプラズマで第２の低誘電率膜５のドライエッチングをキャップＳｉＣ膜４の上まで行い、ビアホール８を開口する。キャップＳｉＣ膜４でドライエッチングを止めるのは、その後で行われるレジスト除去のためのアッシングやポリマー除去洗浄においてＣｕ膜表面にダメージが入るのを防ぐためである。このとき、アッシングガスには低圧のＯ_２やアンモニアプラズマが用いられ、できるだけＶｉａ側壁にダメージが入らないような条件でプロセスが行われている。また、ポリマー除去は一般にアミンを含んだ溶液が用いられている。上記のようなプロセスは、有機基を有する低誘電率膜において、その有機基（ＣＨ_３等）にできるだけダメージを与えないように設計されているが、それでも第２の低誘電率膜５の表面に形成された変質層９のようなダメージ層が形成される。これは、低誘電率膜中の有機基、例えばＣＨ_３基が酸化ないしは窒化されることにより、そこに密度の疎などちらかというとＳｉＯ_２に近い組成の、比誘電率が本来の２．７程度よりも高くなった多孔質層ができるためである（例えば中村他、下岡他、２００１秋の応用物理学会、予稿集ｐ．６５５）。この変質層９には、ドライエッチ時に添加されたＮや、ＮＨ_３アッシング時のＮ、アミンベースのポリマー除去液に含まれるＮが吸蔵される可能性がある。
【０００８】
また、低誘電率膜として、ＳｉＯＣ膜を用いた場合には、原料ガスの一部にＮ_２Ｏを使う場合があり、ＳｉＯＣ膜中にＮが混入している可能性がある。また、ＳｉＣ成膜時に原料ガスの一部にＮＨ_３等を用いた場合は、ＳｉＣ膜４中にＮが含まれる。
【０００９】
以上、いずれかの理由で、ＳｉＣ膜４、第２の低誘電率膜５、変質層９のいずれかの中にＮが含まれた場合、図３（ｃ）のように第２層配線のパターン形成を行う際、反射防止膜１０上に形成されたフォトレジスト１１を解像する際にビアホール８の上部でポイゾニング１２と呼ばれるレジスト解像残りの不良が発生することが知られている。これは、露光工程において、膜中のＮが、密度が低く多孔質で機械的強度の低い第２の低誘電率膜５の表面の変質層９を通して、塩基（図３（ｃ）ではＮ−Ｈで示した。アミンが発生するとも言われている）がビアホール８を通じてフォトレジスト１１に入り、露光によりレジスト内で発生した酸を中和してしまい、レジストパターンを形成する際の化学増幅作用を弱めるためと考えられている。
【００１０】
以上のようなポイゾニング１２が発生すると、図３（ｄ）に示すように配線溝形成時にビアホール８の周りの第２の低誘電率膜５と変質層９がエッチングされなくなり、図３（ｅ）に示すように絶縁膜残り１８が形成される。
【００１１】
次に、図３（ｆ）に示すようにマスクを形成せずに、全面エッチバックを行い、ビアホール８底の５０ｎｍ厚のＳｉＣ膜４をエッチングし、Ｃｕ３の表面を露出させる。このとき、ビアホール８の外側では、第２の低誘電率膜５の変質層９がエッチングされるが、第２の低誘電率膜５の変質層９が厚い場合は、ビアホール８の外側で第２の低誘電率膜５の変質層９が残る。
【００１２】
次に、図３（ｇ）に示すようにスパッタ法とメッキ法を組み合わせることにより、バリアメタル１４と第２のＣｕ１５で配線溝１３とビアホール８が埋め込まれる。
【００１３】
その後、図３（ｈ）に示すように、Ｃｕ−ＣＭＰ、ＴａＮ−ＣＭＰを行い、配線溝１３とビアホール８以外の第２のＣｕ１５とバリアメタル１４を除去する。その後、ＳｉＣ膜１７を５０ｎｍ堆積する。
【００１４】
以上のように図３（ａ）〜図３（ｈ）に示すような製造工程を繰り返し、従来の低誘電率絶縁膜を有するＣｕ多層配線を有する半導体装置が得られる。
【００１５】
【特許文献１】
特開２００１−２５７２０７号公報
【００１６】
【発明が解決しようとする課題】
ビアホール８を配線溝よりも先に形成する、従来の低誘電率絶縁膜を有するＣｕ多層配線を有する半導体装置の製造方法においては、従来の技術で説明したように図３（ｃ）に示す工程で、膜中に残留したＮにより、レジスト現像不良（ポイゾニング１２）が発生する場合がある。この場合、図３（ｈ）に示すように、ビアホール８周辺に配線溝に絶縁膜残り１８が発生し、ビアホール８と配線溝１３の電気的接続がとれないという不良が発生する。
【００１７】
また、図３（ｈ）に示したように、配線間の絶縁膜上に第２の低誘電率膜５の変質層９が薄く残っている場合、同層配線溝間の絶縁膜の表面に多孔質で密度が低い膜が存在するということになり、配線間リーク電流が増えるという問題もある。
【００１８】
本発明では、上記ポイゾニングの発生を抑制し、パターン不良を低減できる半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に形成された低誘電率膜上に接続孔を形成する工程（ａ）と、前記低誘電率膜の表面と前記接続孔内に露出した前記低誘電率膜の表面の膜密度を上げる工程（ｂ）と、前記工程（ｂ）の後に少なくとも前記接続孔を含む領域に開口部を有するレジストパターンを形成する工程（ｃ）とを有する。
【００２０】
この半導体装置の製造方法によれば、絶縁膜表面を硬化させることで、絶縁膜中にＮ（窒素）を含んだガスや吸蔵された水分が、レジスト中に拡散することを防止でき、良好なレジストパターンを形成することができる。
【００２１】
また、前記低誘電率膜がＳｉ、Ｏ及びＣを主成分とすることを特徴とする。
【００２２】
また、前記工程（ｂ）は電子線を前記低誘電率膜の表面及び接続孔内に露出した前記低誘電率膜の表面に照射することを特徴とする。
【００２３】
また、前記工程（ｂ）は前記低誘電率膜の表面と前記接続孔内に露出した前記低誘電率膜の表面にＳｉ−Ｏ及びＣ−Ｃ結合を形成することを特徴とする。
【００２４】
本発明の半導体装置の製造方法は、半導体基板上に形成された低誘電率膜上に絶縁膜を形成する工程（ａ）と、前記低誘電率膜及び前記絶縁膜に接続孔を形成する工程（ｂ）と、前記接続孔内に露出した前記低誘電率膜の表面の膜密度を上げる工程（ｃ）と、前記工程（ｃ）の後に少なくとも前記接続孔を含む領域に開口部を有するレジストパターンを形成する工程（ｄ）とを有する。
【００２５】
この半導体装置の製造方法によれば、あらかじめ低誘電率膜上に酸化膜を形成し、さらに絶縁膜表面を硬化させることで、絶縁膜中にＮ（窒素）を含んだガスや吸蔵された水分が、レジスト中に拡散することを防止でき、良好なレジストパターンを形成することができる。
【００２６】
また、前記低誘電率膜がＳｉ、Ｏ及びＣを主成分とすることを特徴とする。
【００２７】
また、前記工程（ｃ）は電子線を接続孔内に露出した前記低誘電率膜の表面に照射することを特徴とする。
【００２８】
また、前記工程（ｃ）は前記接続孔内に露出した前記低誘電率膜の表面にＳｉ−Ｏ及びＣ−Ｃ結合を形成することを特徴とする。
【００２９】
本発明の半導体装置は、半導体基板上に形成された低誘電率膜と、前記低誘電率膜に形成された接続孔と、前記接続孔を含む領域に形成された配線溝と、前記接続孔及び前記配線溝に金属を埋め込み形成された配線と、前記低誘電率膜及び前記配線の上層に形成されたキャップ層とを有し、前記接続孔の内壁表面及び前記低誘電率膜と前記キャップ層との界面の前記低誘電率膜が前記低誘電率膜の他の部分よりもＳｉ−Ｏ、Ｃ−Ｃ結合が多く、密度が高くなっていることを特徴とする。
【００３０】
また、前記低誘電率膜が、Ｃを含むシリコン酸化膜であることを特徴とする。本発明の半導体装置は、半導体基板上に形成された低誘電率膜と、前記低誘電率膜上に形成された絶縁膜と、前記低誘電率膜と前記絶縁膜に形成された接続孔と、前記接続孔を含む領域に形成された配線溝と、前記接続孔及び前記配線溝に金属を埋め込み形成された配線と、前記絶縁膜及び前記配線の上層に形成されたキャップ層とを有し、前記接続孔の内壁表面の前記低誘電率膜が前記低誘電率膜の他の部分よりもＳｉ−Ｏ、Ｃ−Ｃ結合が多く、密度が高くなっていることを特徴とする。
【００３１】
また、前記低誘電率膜が、Ｃを含むシリコン酸化膜であることを特徴とする。
【００３２】
また、前記絶縁膜が、Ｃを含まない絶縁膜であることを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について、図１〜図２を参照しながら説明する。
【００３４】
（実施の形態１）
図１を参照しながら、本発明の実施の形態１について説明する。
【００３５】
図１（ａ）〜図１（ｈ）は、本発明の実施の形態１における半導体装置とその製造方法の工程断面図である。
【００３６】
まず図１（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍの第１のＳｉＯＣ膜１９（Ｃ含有シリコン酸化膜）にＴａＮからなるバリアメタル２とＣｕ（銅）３とからなる深さ３００ｎｍのトレンチ配線を形成する。そして、このトレンチ配線上層へのＣｕの拡散を防止するために、膜厚が５０ｎｍのＳｉＣ膜４を形成する。さらに、このＳｉＣ膜４の上には、膜厚が６００ｎｍの第２のＳｉＯＣ膜２０を形成する。この第２のＳｉＯＣ膜２０にビアホールパターンを形成する際のフォトリソグラフィ時の下地配線からの反射光によるパターン形成不良を防ぐために、有機化合物からなる反射防止膜６を１００ｎｍ形成する。そして、ビアホールパターンを厚さ６００ｎｍのフォトレジスト７で形成する。
【００３７】
次に図１（ｂ）に示すように、例えば、ＣＦ_４＋Ａｒ＋Ｏ_２＋Ｎ_２のような混合ガスのプラズマで第２のＳｉＯＣ膜２０のドライエッチングをＳｉＣ層４の上まで行い、ビアホール８を開口する。ＳｉＣ層４でドライエッチングを止めるのは、その後で行われるレジストを除去するためのアッシングやポリマーを除去するための洗浄においてＣｕ膜表面にダメージが入るのを防ぐためである。このとき、アッシングガスとして、例えば第２のＳｉＯＣ膜２０にダメージがなるべく入らないように、１００ｍＴ程度の低圧のＯ_２プラズマでアッシングを行う。このとき、第２のＳｉＯＣ膜２０の有機基（ＣＨ_３）が酸化され、密度の疎な、ＳｉＯ_２に近い組成の変質層２１が５０ｎｍ形成される。この変質層２１は多孔質層であり、変質する前の第２のＳｉＯＣ膜２０と比較して比誘電率が高くなる。
【００３８】
次に、図１（ｃ）に示すように半導体装置を４００℃に加熱し、同時に電子線照射ユニット２２により、２５ｋｅＶ、５００μＣ／ｃｍ^２程度の電子線２３を照射する。すると、変質層２１を硬化させ、図１（ｄ）に示すように、硬化層２４を形成することができる。硬化層２４内では、Ｓｉ−Ｏ、Ｃ−Ｃ結合が増加し、例えば膜の硬さが１．０から２．２Ｇｐａに増加する。これに伴い、膜密度が、４００℃アニールのみのキュア処理の場合１．２５ｇ／ｃｍ^３であったものが、１．３４ｇ／ｃｍ^３に増加する。この電子線照射処理では、１０００μＣ／ｃｍ^２程度までは、膜の比誘電率を２．９程度に保てるが、これ以上照射すると、膜の重合が進み、硬くはなるが、Ｓｉ−ＣＨ_３結合がなくなりＳｉ−Ｏ結合が増加する分、比誘電率が増加してしまう。また、温度は４００℃で行ったが、加熱を行わないまたは、２００℃程度の加熱処理でもよい。
【００３９】
次に、図１（ｅ）に示すように、有機化合物からなる反射防止膜１０を１００ｎｍ形成する。そして、ビアホール８上にトレンチ配線パターン形成を行うために、フォトレジスト１１を６００ｎｍ形成し、ＡｒＦ露光機を用いて露光する。この時、第２のＳｉＯＣ膜２０、ＳｉＣ膜４に混入しているＮ（窒素）のビアホール８への拡散は、密度の高い硬化層２４で遮断されるのでポイゾニングは発生しない。また、硬化層２４は密度が高いため、アッシングやエッチング、ポリマー除去時のプロセスガスや洗浄液中のＮが吸蔵される可能性もない。以上のような理由から、図１（ｅ）で示すように、本実施例ではポイゾニング発生を抑制できる。
【００４０】
次に、図１（ｆ）に示すように、エッチングにより配線溝１３を形成した後、フォトレジスト１１と反射防止膜１０を除去する。その後、マスクの無い状態でＣＦ_４＋Ａｒ＋Ｏ_２のプラズマを用いたドライエッチングで全面エッチバックを行い、ビアホール８の底部のＳｉＣ膜４をエッチングし、図１（ｇ）に示すようにＣｕ３の表面を露出させる。このとき、第２のＳｉＯＣ膜２０の表面の硬化層２４はエッチングされるが、完全に除去されても、されなくても問題は無い（図１（ｇ）では、硬化層２４は残っている）。
【００４１】
最後に、図１（ｈ）で示すように、スパッタ法とメッキ法を組み合わせることにより、バリアメタル１４とＣｕ１５を配線溝１３とビアホール８に埋め込み、ＣＭＰにより配線を形成する。その後、ＳｉＣ膜１７を５０ｎｍ堆積する。
【００４２】
以上のような製造工程を繰り返し、ポイゾニング不良による配線パターンの歩留まり低下を防止する。
【００４３】
なお、第１のＳｉＯＣ膜１９および第２のＳｉＯＣ膜２０は、比誘電率２．７程度の低誘電率の絶縁膜である。
【００４４】
なお、図１（ｆ）の全面エッチバックの工程で変質層２１を全て除去できる場合は、電子線照射は半導体装置全面でなく、ビアホール８のみを照射してもよい。
【００４５】
なお、図１（ｇ）の第２のＳｉＯＣ膜２０の表面の硬化層２４が残った場合においては、ＳｉＣ膜との密着性が向上し、同層配線間のリーク電流が低減できることが考えられる。
【００４６】
（実施の形態２）
図２を参照しながら、本発明の実施の形態２について説明する。
【００４７】
図２（ａ）〜図２（ｈ）は、本発明の実施の形態２における半導体装置とその製造方法の工程断面図である。
【００４８】
まず図２（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍの第１のＳｉＯＣ膜１９（Ｃ含有シリコン酸化膜）にＴａＮからなるバリアメタル２とＣｕ（銅）３とからなる深さ３００ｎｍのトレンチ配線を形成する。そして、このトレンチ配線上層へのＣｕの拡散を防止するために、膜厚が５０ｎｍのＳｉＣ膜４を形成する。さらに、このＳｉＣ膜４の上には、膜厚が６００ｎｍの第２のＳｉＯＣ膜２０を形成し、その上に、Ｃを含まないＳｉＯ_２膜２５を６０ｎｍ形成する。そしてこの上に、ビアホールパターンを形成する際のフォトリソグラフィ時の下地配線からの反射光によるパターン形成不良を防ぐために、有機化合物からなる反射防止膜６を１００ｎｍ形成する。そして、ビアホールパターンを厚さ６００ｎｍのフォトレジスト７で形成する。
【００４９】
次に図２（ｂ）に示すように、例えば、ＣＦ_４＋Ａｒ＋Ｏ_２＋Ｎ_２のような混合ガスのプラズマで第２のＳｉＯＣ膜２０のドライエッチングをＳｉＣ層４の上まで行い、ビアホール８を開口する。ＳｉＣ層４でドライエッチングを止めるのは、その後で行われるレジストを除去するためのアッシングやポリマーを除去するための洗浄においてＣｕ膜表面にダメージが入るのを防ぐためである。このとき、アッシングガスとして、例えば第２のＳｉＯＣ膜２０にダメージがなるべく入らないように、１００ｍＴ程度の低圧のＯ_２プラズマでアッシングを行う。このとき、ビアホール８の内側表面の第２のＳｉＯＣ膜２０の有機基（ＣＨ_３）が酸化され、密度の疎な、ＳｉＯ_２に近い組成の変質層２１が５０ｎｍ形成される。この変質層２１は多孔質層であり、変質する前の第２のＳｉＯＣ膜２０と比較して比誘電率が高くなる。
【００５０】
次に、図２（ｃ）に示すように半導体装置を４００℃に加熱し、同時に電子線照射ユニット２２により、２５ｋｅＶ、５００μＣ／ｃｍ^２程度の電子線２３を照射する。すると、変質層２１を硬化させ、図２（ｄ）に示すように、硬化層２４を形成することができる。硬化層２４内では、Ｓｉ−Ｏ、Ｃ−Ｃ結合が増加し、例えば膜の硬さが１．０から２．２Ｇｐａに増加する。これに伴い、膜密度が、４００℃アニールのみのキュア処理の場合１．２５ｇ／ｃｍ^３であったものが、１．３４ｇ／ｃｍ^３に増加する。この電子線照射処理では、１０００μＣ／ｃｍ^２程度までは、膜の比誘電率を２．９程度に保てるが、これ以上照射すると、膜の重合が進み、硬くはなるが、Ｓｉ−ＣＨ_３結合がなくなりＳｉ−Ｏ結合が増加する分、比誘電率が増加してしまう。また、温度は４００℃で行ったが、加熱を行わないまたは、２００℃程度の加熱処理でもよい。
【００５１】
次に、図２（ｅ）に示すように、有機化合物からなる反射防止膜１０を１００ｎｍ形成する。そして、ビアホール８上にトレンチ配線パターン形成を行うために、フォトレジスト１１を６００ｎｍ形成し、ＡｒＦ露光機を用いて露光する。この時、第２のＳｉＯＣ膜２０、ＳｉＣ膜４に混入しているＮ（窒素）のビアホール８への拡散は、密度の高い硬化層２４とＳｉＯ_２膜２５で遮断されるのでポイゾニングは発生しない。また、硬化層２４とＳｉＯ_２膜２５は密度が高いため、アッシングやエッチング、ポリマー除去時のプロセスガスや洗浄液中のＮが吸蔵される可能性もない。
【００５２】
次に、図２（ｆ）に示すように、エッチングにより配線溝１３を形成した後、フォトレジスト１１と反射防止膜１０を除去する。その後、マスクの無い状態でＣＦ_４＋Ａｒ＋Ｏ_２のプラズマを用いたドライエッチングで全面エッチバックを行い、ビアホール８の底部のＳｉＣ膜４をエッチングし、図２（ｇ）に示すようにＣｕ３の表面を露出させる。このとき、ＳｉＯ_２膜２５はエッチングされるが、完全に除去されても、されなくても問題は無い（図２（ｇ）では、ＳｉＯ_２膜２５は残っている）。
【００５３】
最後に、図２（ｈ）で示すように、スパッタ法とメッキ法を組み合わせることにより、バリアメタル１４とＣｕ１５を配線溝１３とビアホール８に埋め込み、ＣＭＰにより配線を形成する。その後、ＳｉＣ膜１７を５０ｎｍ堆積する。
【００５４】
以上のような製造工程を繰り返し、ポイゾニング不良による配線パターンの歩留まり低下を防止する。また、ＳｉＯ_２膜２５を第２のＳｉＯＣ膜２０の上にあらかじめ設けておくことにより、第２のＳｉＯＣ膜２０の変質を防ぎ、ＳｉＯＣ膜の変質層である硬化層２４が原因となって同層配線間のリーク電流が増加するような不良の発生を防ぐことができる。
【００５５】
なお、第１のＳｉＯＣ膜１９および第２のＳｉＯＣ膜２０は、比誘電率２．７程度の低誘電率の絶縁膜である。
【００５６】
なお、図２（ｆ）の全面エッチバックの工程でＳｉＯ_２膜２５を全て除去できる場合は、電子ビーム照射は半導体装置全面でなく、ビアホール８のみを照射してもよい。
【００５７】
なお、図２（ｇ）のＳｉＯ_２膜２５が残った場合においては、第２のＳｉＯＣ膜２０や、第１の実施の形態１の硬化層２４が露出している場合と比較して、ＳｉＣ膜との密着性が向上し、同層配線間のリーク電流が低減できることが考えられる。
【００５８】
【発明の効果】
本発明の半導体装置の配線は、ビアホール開口後、電子線を照射することにより、ビアホール内の低誘電率膜の変質層を硬化させる。これにより、この低誘電率膜に含有されたＮを含んだガスや水分が、露光工程中に、ビアホール内に出てくることを防ぐことができ、パターン形成時のポイゾニング不良を防止することができる。
【００５９】
また、適切な量の電子線を低誘電率膜に照射すると、比誘電率を上昇させずに、膜密度を増加させ硬くすることができる。これは膜中のＳｉ−ＣＨ_３結合が減って、Ｓｉ−Ｏ、Ｃ−Ｃ結合が増え、膜強度が増すからである。本発明はこの処理を、低誘電率膜のダメージと比誘電率の増加を抑えつつ、ダメージ層の膜密度を上げてＮの吸着や透過を防ぐというものである。
【００６０】
このような層では、膜が硬くなった分、膜が変形したり、脆くなって、上層キャップ膜との密着性が悪くなり、配線間のリーク電流を増やしてしまう可能性があり、Ｃを含まないＳｉＯ_２膜を低誘電率膜の上部に設けておくことでアッシングやエッチングからのダメージを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の工程断面図
【図２】本発明の第２の実施形態に係る半導体装置の製造方法の工程断面図
【図３】従来の半導体装置の製造方法の工程断面図
【符号の説明】
１第１の低誘電率膜
２バリアメタル
３Ｃｕ
４ＳｉＣ膜
５第２の低誘電率膜
６反射防止膜
７フォトレジスト
８ビアホール
９変質層
１０反射防止膜
１１フォトレジスト
１２ポイゾニング
１３配線溝
１４バリアメタル
１５Ｃｕ
１７ＳｉＣ膜
１８絶縁膜残り
１９第１のＳｉＯＣ膜
２０第２のＳｉＯＣ膜
２１変質層
２２電子線照射ユニット
２３電子線
２４硬化層
２５ＳｉＯ_２膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique for forming a wiring having a low dielectric constant film.
[0002]
[Prior art]
In a semiconductor device using a processing dimension of 0.25 μm or less, an electric parasitic capacitance generated between wirings is increasing because a wiring interval is becoming narrower. The delay time due to the RC delay cannot be ignored compared to the time required for turning on and off the transistor. Therefore, it is necessary to reduce the electric parasitic capacitance between wirings in order to advance miniaturization.
[0003]
In order to reduce the electric parasitic capacitance between wirings, it is necessary to reduce the relative permittivity of an insulating film between wirings in the same layer or between different wiring layers. In a wiring of 0.25 μm to 0.13 μm device, an insulating film has been changed from a conventional silicon oxide film (relative dielectric constant: 4.2) to an F-containing silicon oxide film (relative dielectric constant of about 3.7). Was. Also, from the 0.13 μm device, the wiring metal is changed from Al to Cu to reduce the wiring resistance.
[0004]
In the next generation of 0.09 μm devices and later, as a method of lowering the relative dielectric constant than that of the F-containing silicon oxide film, the terminal of silicon in the silicon oxide film has a large molecular weight such as an alkyl group (CH ₃ group). Then, the relative dielectric constant is reduced by making the silicon oxide film low-density and porous (these films are generally called C-containing silicon oxide films (Cabon doped Silicon Oxide)), or as an insulating film. The introduction of an organic polymer having a small relative dielectric constant of the material itself is being studied.
[0005]
FIG. 3 shows a method of manufacturing a conventional semiconductor device which has been studied for use in a multilayer wiring structure of 0.09 μm device or later.
[0006]
First, as shown in FIG. 3A, a 300 nm-thick trench wiring made of barrier metal 2 and Cu3 is formed in a 600 nm-thick first low dielectric constant film 1 formed on a silicon substrate (not shown). Have been. The upper part of the wiring is covered with a 50 nm-thick SiC film 4 in order to prevent Cu3 from diffusing into the second low dielectric constant film 5. On the SiC film 4, a second low dielectric constant film 5 having a thickness of 600 nm for forming an upper wiring and a via hole is formed. Here, a C-containing silicon oxide film (SiOC film) is often used for the first low dielectric constant film 1 and the second low dielectric constant film 5. When forming a via hole pattern in the second low dielectric constant film 5, an antireflection film 6 is applied in order to prevent pattern formation failure due to light reflected from the underlying wiring during photolithography. Next, a via hole pattern is formed with the photoresist 7.
[0007]
Next, as shown in FIG. 3B, for example, dry etching of the second low dielectric constant film 5 is performed on the cap SiC film 4 with plasma of a mixed gas such as CF ₄ + Ar + N ₂ to form a via hole 8. Open. The dry etching is stopped at the cap SiC film 4 in order to prevent damage to the Cu film surface in ashing or polymer removal cleaning for removing the resist to be performed later. At this time, low pressure O ₂ or ammonia plasma is used as the ashing gas, and the process is performed under the condition that the via sidewall is not damaged as much as possible. Further, for removing the polymer, a solution containing an amine is generally used. The above-described process is designed so that the organic group (such as CH ₃ ) is not damaged as much as possible in the low dielectric constant film having the organic group. Thus, a damaged layer such as the altered layer 9 is formed. This organic groups in the low dielectric constant film, for example, by a CH ₃ group is oxidized or nitrided, there sparse rather the composition close to SiO ₂ of Density, relative dielectric constant original 2. This is because a porous layer having a height higher than about 7 is formed (for example, Nakamura et al., Shimooka et al., Applied Physics Society Autumn 2001, Proceedings p.655). The affected layer 9, it is possible that N and which is added at the time of dry etching, NH ₃ ashing time of N, N is contained in the amine-based polymer removal liquid is occluded.
[0008]
When a SiOC film is used as the low dielectric constant film, N ₂ O may be used as a part of the source gas, and N may be mixed in the SiOC film. Further, when NH ₃ or the like is used as a part of the source gas at the time of forming the SiC film, N is contained in the SiC film 4.
[0009]
As described above, when N is contained in any of the SiC film 4, the second low dielectric constant film 5, and the altered layer 9, for any reason, as shown in FIG. It is known that when pattern formation is performed, when the photoresist 11 formed on the anti-reflection film 10 is resolved, a defect of resist resolution remaining called a poisoning 12 occurs above the via hole 8. This is because, in the exposure step, N in the film passes through the altered layer 9 on the surface of the second low dielectric constant film 5 having a low density and a low mechanical strength to form a base (N- in FIG. 3C). H. It is also said that amine is generated) enters the photoresist 11 through the via hole 8, neutralizes the acid generated in the resist by exposure, and acts as a chemical amplification in forming a resist pattern. Is thought to weaken.
[0010]
When the poisoning 12 as described above occurs, as shown in FIG. 3D, the second low dielectric constant film 5 and the altered layer 9 around the via hole 8 are not etched at the time of forming the wiring groove, and FIG. As shown in FIG. 6, the remaining insulating film 18 is formed.
[0011]
Next, as shown in FIG. 3F, the entire surface is etched back without forming a mask, and the 50 nm-thick SiC film 4 at the bottom of the via hole 8 is etched to expose the surface of Cu3. At this time, the altered layer 9 of the second low dielectric constant film 5 is etched outside the via hole 8, but if the altered layer 9 of the second low dielectric constant film 5 is thick, the altered layer 9 is etched outside the via hole 8. The deteriorated layer 9 of the low dielectric constant film 5 remains.
[0012]
Next, as shown in FIG. 3G, the wiring groove 13 and the via hole 8 are filled with the barrier metal 14 and the second Cu 15 by combining the sputtering method and the plating method.
[0013]
Thereafter, as shown in FIG. 3H, Cu-CMP and TaN-CMP are performed to remove the second Cu 15 and the barrier metal 14 other than the wiring groove 13 and the via hole 8. Thereafter, a 50 nm SiC film 17 is deposited.
[0014]
By repeating the manufacturing steps shown in FIGS. 3A to 3H as described above, a semiconductor device having a conventional Cu multilayer wiring having a low dielectric constant insulating film is obtained.
[0015]
[Patent Document 1]
JP 2001-257207 A
[Problems to be solved by the invention]
In a conventional method of manufacturing a semiconductor device having a Cu multilayer wiring having a low-dielectric-constant insulating film in which a via hole 8 is formed prior to a wiring groove, a process shown in FIG. Then, resist development failure (poisoning 12) may occur due to N remaining in the film. In this case, as shown in FIG. 3H, an insulating film residue 18 is generated in the wiring groove around the via hole 8, and a failure occurs in that the electrical connection between the via hole 8 and the wiring groove 13 cannot be established.
[0017]
Further, as shown in FIG. 3H, when the deteriorated layer 9 of the second low dielectric constant film 5 remains thin on the insulating film between the wirings, the surface of the insulating film between the wiring grooves in the same layer is formed. Since a porous film having a low density is present, there is a problem that a leak current between wirings increases.
[0018]
An object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing occurrence of the poisoning and reducing pattern defects.
[0019]
[Means for Solving the Problems]
The method of manufacturing a semiconductor device according to the present invention includes the step (a) of forming a connection hole on a low dielectric constant film formed on a semiconductor substrate, and the step of exposing the surface of the low dielectric constant film and the inside of the connection hole. The method includes a step (b) of increasing the film density on the surface of the low dielectric constant film, and a step (c) of forming a resist pattern having an opening at least in a region including the connection hole after the step (b).
[0020]
According to this method of manufacturing a semiconductor device, by curing the surface of the insulating film, the gas containing N (nitrogen) and the occluded moisture in the insulating film can be prevented from diffusing into the resist. A resist pattern can be formed.
[0021]
Further, the low dielectric constant film is mainly composed of Si, O and C.
[0022]
The step (b) is characterized in that an electron beam is irradiated on the surface of the low dielectric constant film and the surface of the low dielectric constant film exposed in the connection hole.
[0023]
Further, the step (b) is characterized in that Si—O and CC bonds are formed on the surface of the low dielectric constant film and the surface of the low dielectric constant film exposed in the connection hole.
[0024]
According to the method of manufacturing a semiconductor device of the present invention, a step (a) of forming an insulating film on a low dielectric constant film formed on a semiconductor substrate and a step of forming a connection hole in the low dielectric constant film and the insulating film (B), a step (c) of increasing the film density of the surface of the low dielectric constant film exposed in the connection hole, and a resist having an opening at least in a region including the connection hole after the step (c) (D) forming a pattern.
[0025]
According to this method of manufacturing a semiconductor device, an oxide film is formed on a low dielectric constant film in advance, and the surface of the insulating film is cured, so that a gas containing N (nitrogen) or occluded moisture is contained in the insulating film. However, diffusion into the resist can be prevented, and a good resist pattern can be formed.
[0026]
Further, the low dielectric constant film is mainly composed of Si, O and C.
[0027]
Further, the step (c) is characterized in that the surface of the low dielectric constant film exposed in the connection hole is irradiated with an electron beam.
[0028]
The step (c) is characterized in that Si—O and CC bonds are formed on the surface of the low dielectric constant film exposed in the connection hole.
[0029]
The semiconductor device according to the present invention includes: a low dielectric constant film formed on a semiconductor substrate; a connection hole formed in the low dielectric constant film; a wiring groove formed in a region including the connection hole; And a wiring formed by burying a metal in the wiring groove, and a cap layer formed on the low dielectric constant film and the wiring, and an inner wall surface of the connection hole, the low dielectric constant film, and the cap. The low dielectric constant film at the interface with the layer has more Si—O and CC bonds and a higher density than other portions of the low dielectric constant film.
[0030]
Further, the low dielectric constant film is a silicon oxide film containing C. The semiconductor device of the present invention includes a low dielectric constant film formed on a semiconductor substrate, an insulating film formed on the low dielectric constant film, and a connection hole formed in the low dielectric constant film and the insulating film. A wiring groove formed in a region including the connection hole, a wiring formed by burying a metal in the connection hole and the wiring groove, and a cap layer formed above the insulating film and the wiring. The low dielectric constant film on the inner wall surface of the connection hole has more Si—O and CC bonds and a higher density than other portions of the low dielectric constant film.
[0031]
Further, the low dielectric constant film is a silicon oxide film containing C.
[0032]
Further, the insulating film is an insulating film containing no C.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS.
[0034]
(Embodiment 1)
Embodiment 1 of the present invention will be described with reference to FIG.
[0035]
1A to 1H are cross-sectional views showing the steps of a semiconductor device and a method for manufacturing the same according to the first embodiment of the present invention.
[0036]
First, as shown in FIG. 1A, a barrier metal 2 made of TaN and Cu (copper) 3 are formed on a 600 nm-thick first SiOC film 19 (C-containing silicon oxide film) formed on a silicon substrate (not shown). Is formed to have a depth of 300 nm. Then, in order to prevent the diffusion of Cu into the upper layer of the trench wiring, a 50 nm-thick SiC film 4 is formed. Further, a second SiOC film 20 having a thickness of 600 nm is formed on the SiC film 4. An antireflection film 6 made of an organic compound is formed to a thickness of 100 nm in order to prevent pattern formation failure due to light reflected from the underlying wiring during photolithography when forming a via hole pattern in the second SiOC film 20. Then, a via hole pattern is formed with a photoresist 7 having a thickness of 600 nm.
[0037]
Next, as shown in FIG. 1B, for example, dry etching of the second SiOC film 20 is performed on the SiC layer 4 with plasma of a mixed gas such as CF ₄ + Ar + O ₂ + N ₂ to open a via hole 8. I do. The reason why dry etching is stopped in the SiC layer 4 is to prevent damage to the Cu film surface during ashing for removing the resist or cleaning for removing the polymer, which is performed later. At this time, as the ashing gas, as for example does not enter the second SiOC film 20 as possible damage, ashing is performed with _{an O 2} plasma low pressure of about 100 mT. At this time, the organic group (CH ₃ ) of the second SiOC film 20 is oxidized, and a deteriorated layer 21 having a low density and a composition close to SiO ₂ is formed to a thickness of 50 nm. The altered layer 21 is a porous layer, and has a higher relative dielectric constant than the second SiOC film 20 before being altered.
[0038]
Next, as shown in FIG. 1C, the semiconductor device is heated to 400 ° C., and at the same time, the electron beam irradiation unit 22 irradiates an electron beam 23 of about 25 keV and about 500 μC / cm ² . Then, the deteriorated layer 21 is cured, and a cured layer 24 can be formed as shown in FIG. In the hardened layer 24, Si—O and CC bonds increase, for example, the hardness of the film increases from 1.0 to 2.2 Gpa. Along with this, the film density increased from 1.25 g / cm ³ to 1.34 g / cm ³ in the case of the curing treatment only at 400 ° C. annealing. In this electron beam irradiation treatment, the relative dielectric constant of the film can be kept at about 2.9 up to about 1000 μC / cm ² , but when the irradiation is performed further, the polymerization of the film proceeds and the film becomes harder, but the Si—CH ₃ bond Disappears, and the relative dielectric constant increases by the amount of the Si—O bond. In addition, although the temperature was set to 400 ° C., heating may not be performed, or heat treatment at about 200 ° C. may be performed.
[0039]
Next, as shown in FIG. 1E, an antireflection film 10 made of an organic compound is formed to a thickness of 100 nm. Then, in order to form a trench wiring pattern on the via hole 8, a photoresist 11 is formed to a thickness of 600 nm, and is exposed using an ArF exposure device. At this time, diffusion of N (nitrogen) mixed in the second SiOC film 20 and the SiC film 4 into the via hole 8 is blocked by the hardened layer 24 having a high density, so that poisoning does not occur. Further, since the hardened layer 24 has a high density, there is no possibility that N in the process gas or the cleaning liquid during ashing, etching, or polymer removal will be occluded. For the reasons described above, as shown in FIG. 1E, in this embodiment, the occurrence of poisoning can be suppressed.
[0040]
Next, as shown in FIG. 1F, after forming the wiring groove 13 by etching, the photoresist 11 and the antireflection film 10 are removed. Thereafter, the entire surface is etched back by dry etching using plasma of CF ₄ + Ar + O ₂ without a mask, the SiC film 4 at the bottom of the via hole 8 is etched, and the surface of Cu 3 is etched as shown in FIG. Expose. At this time, the hardened layer 24 on the surface of the second SiOC film 20 is etched, but there is no problem whether or not the hardened layer 24 is completely removed (the hardened layer 24 remains in FIG. 1G). ).
[0041]
Finally, as shown in FIG. 1H, by combining sputtering and plating, the barrier metal 14 and Cu 15 are buried in the wiring groove 13 and the via hole 8, and a wiring is formed by CMP. Thereafter, a 50 nm SiC film 17 is deposited.
[0042]
By repeating the above manufacturing steps, it is possible to prevent a decrease in the yield of the wiring pattern due to the poisoning defect.
[0043]
Note that the first SiOC film 19 and the second SiOC film 20 are insulating films having a low dielectric constant of about 2.7.
[0044]
In the case where the entire altered layer 21 can be removed in the entire-surface etch-back step of FIG. 1F, the electron beam irradiation may be applied only to the via hole 8 instead of the entire semiconductor device.
[0045]
When the hardened layer 24 on the surface of the second SiOC film 20 in FIG. 1G remains, it is considered that the adhesion to the SiC film is improved and the leak current between the wirings in the same layer can be reduced. .
[0046]
(Embodiment 2)
Embodiment 2 of the present invention will be described with reference to FIG.
[0047]
2A to 2H are cross-sectional views showing the steps of a semiconductor device and a method of manufacturing the same according to the second embodiment of the present invention.
[0048]
First, as shown in FIG. 2A, a barrier metal 2 made of TaN and Cu (copper) 3 are formed on a 600 nm-thick first SiOC film 19 (C-containing silicon oxide film) formed on a silicon substrate (not shown). Is formed to have a depth of 300 nm. Then, in order to prevent the diffusion of Cu into the upper layer of the trench wiring, a 50 nm-thick SiC film 4 is formed. Further, a second SiOC film 20 having a thickness of 600 nm is formed on the SiC film 4, and an SiO ₂ film 25 containing no C is formed thereon to a thickness of 60 nm. Then, an antireflection film 6 made of an organic compound is formed thereon to a thickness of 100 nm in order to prevent pattern formation failure due to light reflected from the underlying wiring during photolithography when forming a via hole pattern. Then, a via hole pattern is formed with a photoresist 7 having a thickness of 600 nm.
[0049]
Next, as shown in FIG. 2B, for example, dry etching of the second SiOC film 20 is performed to the upper part of the SiC layer 4 by plasma of a mixed gas such as CF ₄ + Ar + O ₂ + N ₂ to open the via hole 8. I do. The reason why dry etching is stopped in the SiC layer 4 is to prevent damage to the Cu film surface during ashing for removing the resist or cleaning for removing the polymer, which is performed later. At this time, as the ashing gas, as for example does not enter the second SiOC film 20 as possible damage, ashing is performed with _{an O 2} plasma low pressure of about 100 mT. At this time, the organic group (CH ₃ ) of the second SiOC film 20 on the inner surface of the via hole 8 is oxidized, and a deteriorated layer 21 having a low density and a composition close to SiO ₂ is formed to a thickness of 50 nm. The altered layer 21 is a porous layer, and has a higher relative dielectric constant than the second SiOC film 20 before being altered.
[0050]
Next, as shown in FIG. 2C, the semiconductor device is heated to 400 ° C., and at the same time, the electron beam irradiation unit 22 irradiates an electron beam 23 of about 25 keV and about 500 μC / cm ² . Then, the deteriorated layer 21 is cured, and a cured layer 24 can be formed as shown in FIG. In the hardened layer 24, Si—O and CC bonds increase, for example, the hardness of the film increases from 1.0 to 2.2 Gpa. Along with this, the film density increased from 1.25 g / cm ³ to 1.34 g / cm ³ in the case of the curing treatment only at 400 ° C. annealing. In this electron beam irradiation treatment, the relative dielectric constant of the film can be kept at about 2.9 up to about 1000 μC / cm ² , but when the irradiation is performed further, the polymerization of the film proceeds and the film becomes harder, but the Si—CH ₃ bond Disappears, and the relative dielectric constant increases by the amount of the Si—O bond. In addition, although the temperature was set to 400 ° C., heating may not be performed, or heat treatment at about 200 ° C. may be performed.
[0051]
Next, as shown in FIG. 2E, an antireflection film 10 made of an organic compound is formed to a thickness of 100 nm. Then, in order to form a trench wiring pattern on the via hole 8, a photoresist 11 is formed to a thickness of 600 nm, and is exposed using an ArF exposure device. At this time, diffusion of N (nitrogen) mixed in the second SiOC film 20 and the SiC film 4 into the via hole 8 is blocked by the high-density hardened layer 24 and the SiO ₂ film 25, so that poisoning does not occur. . In addition, since the cured layer 24 and the SiO ₂ film 25 have high densities, there is no possibility that N in the process gas or the cleaning liquid during ashing, etching, or polymer removal will be occluded.
[0052]
Next, as shown in FIG. 2F, after forming the wiring groove 13 by etching, the photoresist 11 and the antireflection film 10 are removed. Thereafter, the entire surface is etched back by dry etching using a plasma of CF ₄ + Ar + O ₂ without a mask, the SiC film 4 at the bottom of the via hole 8 is etched, and the surface of Cu 3 is etched as shown in FIG. Expose. At this time, the SiO ₂ film 25 is etched, but there is no problem whether or not it is completely removed (the SiO ₂ film 25 remains in FIG. 2G).
[0053]
Finally, as shown in FIG. 2H, the barrier metal 14 and the Cu 15 are buried in the wiring groove 13 and the via hole 8 by combining the sputtering method and the plating method, and the wiring is formed by CMP. Thereafter, a 50 nm SiC film 17 is deposited.
[0054]
By repeating the above manufacturing steps, it is possible to prevent a decrease in the yield of the wiring pattern due to the poisoning defect. In addition, by providing the SiO ₂ film 25 on the second SiOC film 20 in advance, the quality of the second SiOC film 20 is prevented from being deteriorated, and the same is caused by the cured layer 24 which is a deteriorated layer of the SiOC film. It is possible to prevent occurrence of a defect such as an increase in leakage current between layer wirings.
[0055]
Note that the first SiOC film 19 and the second SiOC film 20 are insulating films having a low dielectric constant of about 2.7.
[0056]
In the case where the entire SiO ₂ film 25 can be removed in the step of etching back the entire surface of FIG. 2F, the electron beam irradiation may be applied to only the via hole 8 instead of the entire semiconductor device.
[0057]
In the case where the SiO ₂ film 25 of FIG. 2G remains, the SiC film is compared with the case where the second SiOC film 20 and the hardened layer 24 of the first embodiment are exposed. It is conceivable that the adhesion to the film is improved and the leak current between the wirings in the same layer can be reduced.
[0058]
【The invention's effect】
The wiring of the semiconductor device of the present invention hardens the deteriorated layer of the low dielectric constant film in the via hole by irradiating an electron beam after opening the via hole. As a result, it is possible to prevent the gas or moisture containing N contained in the low dielectric constant film from coming out into the via hole during the exposure process, and to prevent the poisoning defect at the time of pattern formation. it can.
[0059]
When an appropriate amount of electron beam is irradiated on the low dielectric constant film, the film density can be increased and the film can be hardened without increasing the relative dielectric constant. This is because the Si—CH ₃ bonds in the film decrease, the Si—O and CC bonds increase, and the film strength increases. According to the present invention, this treatment is to increase the film density of the damaged layer and prevent N adsorption and permeation while suppressing damage to the low dielectric constant film and increase in relative dielectric constant.
[0060]
In such a layer, the film becomes deformed or brittle to the extent that the film is hardened, the adhesion to the upper cap film is deteriorated, and there is a possibility that the leak current between wirings may be increased. By providing a SiO ₂ film that does not include the upper part of the low dielectric constant film, damage from ashing and etching can be suppressed.
[Brief description of the drawings]
FIG. 1 is a process sectional view of a method of manufacturing a semiconductor device according to a first embodiment of the present invention; FIG. 2 is a process sectional view of a method of manufacturing a semiconductor device according to a second embodiment of the present invention; Process sectional view of a conventional semiconductor device manufacturing method
1 first low dielectric constant film 2 barrier metal 3 Cu
Reference Signs List 4 SiC film 5 Second low dielectric constant film 6 Antireflection film 7 Photoresist 8 Via hole 9 Altered layer 10 Antireflection film 11 Photoresist 12 Poisoning 13 Wiring groove 14 Barrier metal 15 Cu
Reference Signs List 17 SiC film 18 Remaining insulating film 19 First SiOC film 20 Second SiOC film 21 Altered layer 22 Electron beam irradiation unit 23 Electron beam 24 Hardened layer 25 SiO ₂ film

Claims

(A) forming a connection hole on a low dielectric constant film formed on a semiconductor substrate;
(B) increasing the film density of the surface of the low dielectric constant film and the surface of the low dielectric constant film exposed in the connection hole;
Forming a resist pattern having an opening at least in a region including the connection hole after the step (b).

2. The method according to claim 1, wherein the low dielectric constant film mainly contains Si, O and C.

2. The method according to claim 1, wherein in the step (b), an electron beam is irradiated on a surface of the low dielectric constant film and a surface of the low dielectric constant film exposed in a connection hole.

2. The method according to claim 1, wherein in the step (b), Si-O and CC bonds are formed on the surface of the low dielectric constant film and the surface of the low dielectric constant film exposed in the connection hole. A method for manufacturing a semiconductor device.

(A) forming an insulating film on a low dielectric constant film formed on a semiconductor substrate;
Forming a connection hole in the low dielectric constant film and the insulating film (b);
(C) increasing the film density of the surface of the low dielectric constant film exposed in the connection hole;
Forming a resist pattern having an opening at least in a region including the connection hole after the step (c).

6. The method according to claim 5, wherein the low dielectric constant film contains Si, O, and C as main components.

6. The method according to claim 5, wherein in the step (c), the surface of the low dielectric constant film exposed in the connection hole is irradiated with an electron beam.

6. The method according to claim 5, wherein in the step (c), Si-O and CC bonds are formed on the surface of the low dielectric constant film exposed in the connection hole.

A low dielectric constant film formed on a semiconductor substrate,
A connection hole formed in the low dielectric constant film;
A wiring groove formed in a region including the connection hole,
A wiring formed by burying a metal in the connection hole and the wiring groove;
Having a cap layer formed on the low dielectric constant film and the wiring,
The low-k film on the inner wall surface of the connection hole and the interface between the low-k film and the cap layer has more Si-O and CC bonds than other portions of the low-k film, and the density is low. A semiconductor device characterized by being higher.

10. The semiconductor device according to claim 9, wherein the low dielectric constant film is a silicon oxide film containing C.

A low dielectric constant film formed on a semiconductor substrate,
An insulating film formed on the low dielectric constant film,
Connection holes formed in the low dielectric constant film and the insulating film,
A wiring groove formed in a region including the connection hole,
A wiring formed by burying a metal in the connection hole and the wiring groove;
A cap layer formed on the insulating film and the wiring,
A semiconductor device, wherein the low dielectric constant film on the inner wall surface of the connection hole has more Si-O and CC bonds and a higher density than other parts of the low dielectric constant film.

The semiconductor device according to claim 11, wherein the low dielectric constant film is a silicon oxide film containing C.

The semiconductor device according to claim 11, wherein the insulating film is an insulating film containing no C.