JP2004214572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004214572A JP2004214572A JP2003002693A JP2003002693A JP2004214572A JP 2004214572 A JP2004214572 A JP 2004214572A JP 2003002693 A JP2003002693 A JP 2003002693A JP 2003002693 A JP2003002693 A JP 2003002693A JP 2004214572 A JP2004214572 A JP 2004214572A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- polysilicon layer
- gate electrode
- ion implantation
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法において、イオン注入時のチャネリングイオンによるポリシリコンゲート電極の突き抜けを防止できる方法を提供する。
【解決手段】ポリシリコンゲート電極４１用のポリシリコン層に対するイオン注入、シリコン基板１に対するＬＤＤ領域１１用のイオン注入、シリコン基板１に対するソース・ドレイン領域１２用のイオン注入の各工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行う。
【選択図】 図２
【解決手段】ポリシリコンゲート電極４１用のポリシリコン層に対するイオン注入、シリコン基板１に対するＬＤＤ領域１１用のイオン注入、シリコン基板１に対するソース・ドレイン領域１２用のイオン注入の各工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行う。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法においては、ポリシリコン層の電気抵抗を低くするために不純物をドーピングする必要がある。そのため、例えば、イオン注入法によりポリシリコン層に対してイオンを導入することが行われている。ゲート電極としてｎ型ポリシリコンを用いる場合には、リンもしくは砒素をイオン注入する。ｐ型ポリシリコンを用いる場合には、硼素をシングルイオンもしくはフッ素との分子イオンとしてイオン注入する。
【０００３】
このイオン注入を行った後に、ポリシリコン層をフォトリソグラフィ工程およびエッチング工程からなるパターニングを行うことにより、素子領域内にゲート電極を形成する。
次に、ゲート電極を露出した状態で、このゲート電極側からシリコン基板の表面にソース・ドレイン領域形成用のイオン注入を行う。ここで、ＬＤＤ（ライトリー・ドープト・ドレイン） 構造とする場合には、先ず、ＬＤＤ領域用の低濃度のイオン注入を行い、その後にサイドウォールを形成する。次に、サイドウォールの外側に更なるイオン注入を行う。
【０００４】
なお、ゲート電極を金属シリサイドとポリシリコンとの積層構造にする場合には、その後に金属シリサイドの形成を行う。
このように、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法においては、ソース・ドレイン領域を基板表面に形成するためのイオン注入工程が、ゲート電極を露出した状態で行われるため、ポリシリコンゲート電極に不必要なイオン注入が行われることになる。
【０００５】
ここで、ポリシリコン（多結晶シリコン）は比較的に小さな結晶粒子の集合体であるため、ポリシリコン層を各結晶粒子の結晶面方位が制御された状態で形成することは困難である。したがって、ポリシリコン層には、イオン注入時に、イオンの入射方向に対して低指数面方位が向いている結晶粒子が必ず存在することになる。この特定の結晶粒子の存在により、ポリシリコン層に対するイオン注入時にはチャネリングが生じ易い。
【０００６】
チャネリングが生じると、注入されたイオンはポリシリコンゲート電極の内部を通り抜け、ゲート酸化膜をも突き抜けて半導体基板内に到達する場合がある。この場合、前記特定の結晶粒子が存在する部分の不純物量が他の部分より高くなり、半導体基板内で不純物量に大きなバラツキが生じる。そのため、複数のトランジスタ間での特性の差（ミスマッチ）が増大したり、製造工程でのトランジスタ特性の再現性が損なわれ、安定に均一な性能を持つトランジスタを製造することが困難になる。
【０００７】
一般的に、イオン注入法により固体に導入されたイオンは、イオンの持つエネルギーが比較的高い場合には、主に固体中の電子との相互作用によりエネルギーを失い、ある程度までエネルギーが低くなると、主に固体中の原子核との相互作用によりエネルギーを失って、最終的には固体内のある位置で静止する。また、注入されたイオンは、固体中の電子、原子核とランダムな散乱を繰り返しながら最終的に静止するため、注入された各イオンの飛程は全くの偶然を除いて一致しない。
【０００８】
そして、固体中に注入された不純物の最終的な深さ方向の分布は、ＬＳＳ理論によると、投影飛程（Ｒｐ）と分散（ΔＲｐ）を使ったガウス分布にほぼ従っている。ここで、投影飛程（Ｒｐ）は不純物濃度のピーク位置（分布の中心投影飛程）であり、分散（ΔＲｐ）はピーク濃度の半値幅である。すなわち、前記投影飛程（Ｒｐ）は、上述のイオンが停止する位置の、固体表面からの平均深さに相当する。
【０００９】
上記の説明は、イオン注入される固体が非晶質であることを前提としているが、イオン注入される固体がポリシリコンのような比較的に小さな結晶の集合体の場合には、前述のようにチャネリングが生じやすい。すなわち、結晶の低指数軸方向にイオンが注入された場合、注入イオンは結晶中の原子列と平行な飛程を取るため、注入イオンは結晶中の原子核には近づかない。
【００１０】
したがって、このようなチャネリングイオンの制動は結晶中の電子との相互作用のみにより行われ、原子核との相互作用による制動は起こらない。さらに、チャネリングイオンは電子密度の低い領域を動いているため、電子との相互作用による制動力は非晶質中のイオンに比べ大幅に小さくなる。
このため、ポリシリコン層でのチャネリングイオンの侵入深さ（Ｒｍａｘ ）は、非晶質中での投影飛程（Ｒｐ）に比べ、イオン種にもよるが約１０倍〜３０倍となることが報告されている（例えば、非特許文献１参照） 。
【００１１】
このようなチャネリングにより、注入したイオンがポリシリコンゲート電極を突き抜けることを防止する先行技術としては、例えば特許文献１がある。この特許文献１には、ポリシリコンゲート電極への不純物のイオン注入を、ソース・ドレインへの不純物のイオン注入と同時に行うこと、さらに、ポリシリコン層の厚さ（ｔ）を１５０〜３５０ｎｍとし、注入不純物イオンの投影飛程（Ｒｐ）がポリシリコン層の厚さ（ｔ）の０．１倍〜０．６倍（すなわち、「ｔ／Ｒｐ」＝１．７〜１０）となる条件でイオン注入を行うことが開示されている。
【００１２】
【特許文献１】
特開平６−２５２１６７号公報
【非特許文献１】
Ｇ．Ｈｏｂｌｅｒ，Ｊ．Ｂｅｖｋ，ａｎｄ Ａ．Ａｇａｒｗａｌ ，「Ｃｈａｎｎｅｌｉｎｇ ｏｆ Ｌｏｗ−Ｅｎｅｒｇｙ Ｉｍｐｌａｎｔｅｄ Ｉｏｎｓ Ｔｈｒｏｕｇｈ ｔｈｅ Ｐｏｌｙ−Ｓｉ Ｇａｔｅ」，ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｕ．Ｓ．Ａ ，Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ ，Ｊｕｌｙ １９９９ ，ＶＯＬ．２０，ＮＯ．７，Ｐ．３５７−３５９
【００１３】
【発明が解決しようとする課題】
上記非特許文献１の報告を考慮すると、チャネリングイオンによるポリシリコン層のイオン突き抜けを完全に防止するためには、注入イオンの投影飛程（Ｒｐ）に対するポリシリコン層（ｔ）の膜厚の比（ｔ／Ｒｐ）を１０〜３０程度にする必要がある。
【００１４】
また、ＬＤＤ構造の電界効果トランジスタの場合には、ポリシリコン層へのイオン注入の後に、ポリシリコンゲート電極を露出した状態で、このゲート電極側から半導体基板の表面に２回以上のイオン注入を行うため、全てのイオン注入工程でポリシリコン層のイオン突き抜けを防止するためには、前記比（ｔ／Ｒｐ）をさらに大きくする必要がある。
【００１５】
イオン注入時の加速エネルギーを低くするか、ポリシリコン層の膜厚を厚くすることにより、前記比（ｔ／Ｒｐ）を大きくすることができるが、イオン注入時の加速エネルギーを低くすることは製造コストの上昇につながる。すなわち、加速エネルギーを例えば１０ｋｅＶ以下にしようとすると、イオン注入装置の処理能力が極端に低下するか、特殊なイオン注入装置が必要となる。
【００１６】
一方、ポリシリコン層の膜厚は、トランジスタの微細化の度合、配線層まで含めた半導体装置の構造とその製造方法、加工装置の性能等が制限要素となって決定される。そのため、ポリシリコン層の膜厚の上限は一概には決まらないが、トランジスタの微細化に伴って高い加工精度を確保するために、極端に厚くすることはできない。
【００１７】
また、特許文献１に記載の方法では、ポリシリコンゲート電極への不純物のイオン注入を、ソース・ドレインへの不純物のイオン注入と同時に行っているため、ポリシリコン層中の不純物とソース・ドレイン領域中の不純物の活性化も、一度の熱処理で同時に行うことになる。これにより、イオン注入時および熱処理時の条件が、ポリシリコンゲート電極の空乏化防止対策やソース・ドレイン領域の深さ制御等により制約されるため、チャネリングイオンのポリシリコン層突き抜け防止を十分に改善することができない。
本発明は、このような未解決の課題を解決するためになされたものであり、一般的な製造装置を用い、高い加工精度を確保しながら、チャネリングイオンによるポリシリコン層の突き抜けに起因する半導体装置の特性バラツキを防止することを課題とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体基板上に形成されたポリシリコン層にイオン注入法により不純物を導入する第１の不純物導入工程と、前記ポリシリコン層を所定のパターンに形成するパターニング工程と、前記パターニング工程により形成されたポリシリコンパターンを露出した状態で、このポリシリコンパターン側から前記半導体基板の表面に、イオン注入法により不純物を導入する第２の不純物導入工程と、を備えた半導体装置の製造方法において、前記第１および第２の不純物導入工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法を提供する。
【００１９】
本発明はまた、半導体基板上に形成されたポリシリコン層にイオン注入法により不純物を導入する第１の不純物導入工程と、前記ポリシリコン層をパターニングしてゲート電極を形成するゲート電極形成工程と、前記ゲート電極を露出した状態で、このゲート電極側から前記半導体基板の表面にイオン注入法により不純物を導入する第２の不純物導入工程と、前記第２の不純物導入工程後に熱処理を行うことで前記半導体基板にソース領域及びドレイン領域を形成する工程と、を備えた電界効果トランジスタの製造方法において、前記第１および第２の不純物導入工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法を提供する。
【００２０】
本発明はまた、前記電界効果トランジスタの製造方法において、前記第２の不純物導入工程を２回以上行うことによりＬＤＤ領域を形成し、前記第２の不純物導入工程を全て、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法を提供する。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
ポリシリコン層を用いたゲート電極を有する電界効果トランジスタ（ＦＥＴ）であって、ＬＤＤ領域を有するものを以下の方法で作製した。この方法を図１および２を用いて説明する。なお、ここでは、ｐＭＯＳとｎＭＯＳを同一基板上に７００個ずつ形成したが、図１および２にはｎＭＯＳ形成部分のみが図示されている。
【００２２】
先ず、シリコン基板１に、公知の方法によりフィールド酸化膜（ＬＯＣＯＳ）２を形成した後、ウエル形成のためのイオン注入と、しきい値調整のイオン注入を行う。次に、ゲート酸化膜３の形成を行う。図１（ａ）はこの状態を示す。
次に、シランガスを原料とし、温度６００℃〜６８０℃の条件で、低圧ＣＶＤ法により、厚さ３６５ｎｍのポリシリコン層４を形成する。図１（ｂ）はこの状態を示す。
【００２３】
次に、図１（ｃ）に示すように、ポリシリコン層４に対して、リン（Ｐ＋ ）を加速エネルギー３０ｋｅＶの条件でイオン注入する。この工程が第１の不純物導入工程に相当する。この条件により、この不純物導入工程での、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）は１０となる。
【００２４】
次に、１０５０℃で９０秒間熱処理を行うことにより、注入したイオンを拡散・活性化する。次に、公知のリソグラフィー工程およびエッチング工程を行うことにより、ポリシリコン層４を所望の形状に加工する。これにより、ポリシリコンゲート電極４１が形成される。図１（ｄ）はこの状態を示す。
次に、図２（ａ）に示すように、ポリシリコンゲート電極４１を露出した状態で、ｎＭＯＳ形成部分に対して、このゲート電極４１側からシリコン基板１の表面に、リン（Ｐ＋ ）を加速エネルギー３０ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ＬＤＤ領域１１用の低濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１０となる。次に、８５０℃で１０分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２５】
次に、ｐＭＯＳ形成部分に対して、このゲート電極４１側からシリコン基板１の表面に、フッ化ホウ素（ＢＦ２ ＋ ）を加速エネルギー４５ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ＬＤＤ領域１１用の低濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１１となる。次に、８５０℃で１０分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２６】
次に、図２（ｂ）に示すように、ゲート電極４１の両側部にサイドウォール５を形成した後、ｎＭＯＳ形成部分に対して、ゲート電極４１側からシリコン基板１の表面に、砒素（Ａｓ＋ ）を加速エネルギー６０ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ソース・ドレイン領域１２用の高濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１０となる。次に、９５０℃で２分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２７】
次に、ｐＭＯＳ形成部分に対して、このゲート電極４１側からシリコン基板１の表面に、フッ化ホウ素（ＢＦ２ ＋ ）を加速エネルギー４５ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ソース・ドレイン領域１２用の高濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１１となる。次に、９５０℃で２分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２８】
次に、公知の方法により、ゲート電極４１の上とソース・ドレイン領域１２の上にチタンシリサイド層６を形成する。図２（ｃ）はこの状態を示す。
このようにして、１枚のシリコンウエハ（シリコン基板１）上に、７００個のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを作製した。そして、各トランジスタのしきい値ミスマッチを測定した。すなわち、隣り合うトランジスタペア（ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴ）３５０組について、ｐＭＯＳＦＥＴ間およびｎＭＯＳＦＥＴ間でのしきい値の差を測定し、得られた測定値からしきい値差の標準偏差を求めて、これをミスマッチ量とした。
【００２９】
このようにして得られたｎＭＯＳＦＥＴをサンプルＮｏ． １とし、ｐＭＯＳＦＥＴをサンプルＮｏ． ２とし、さらに作製条件を変えてサンプルＮｏ． ３〜１４を得、ミスマッチ量の測定を行った。各サンプルの作製条件および各不純物導入工程（ポリシリコン層へのイオン注入、ＬＤＤ領域用のイオン注入、Ｓ／Ｄ（ソース・ドレイン）領域形成用のイオン注入）での比（ｔ／Ｒｐ）、ミスマッチ量の相対値を、まとめて下記の表１に示す。この表に示す以外の条件は全て上記と同じにした。また、ミスマッチ量の相対値は、Ｎｏ． １および２の値を「１０ 」とした時の相対値である。
【００３０】
【表１】
【００３１】
この表から分かるように、全ての不純物導入工程で比（ｔ／Ｒｐ）が１０以上１３．５以下であるＮｏ． １〜４，１０，１２，１３のＭＯＳＦＥＴのミスマッチ量は１０であったのに対して、少なくともいずれか一つの不純物導入工程で比（ｔ／Ｒｐ）が１０未満であるＮｏ． ５〜９，１１，１４のＭＯＳＦＥＴのミスマッチ量は１１〜１７と大きかった。
【００３２】
また、ミスマッチ量が小さいＭＯＳＦＥＴを作製するために比（ｔ／Ｒｐ）を１０以上１３．５以下とした場合に、イオン注入時の加速エネルギーを３０ｋｅＶ以上、ポリシリコン層の膜厚を３６５〜４５０ｎｍとできるため、一般的な製造装置を用い、高い加工精度を確保しながら、チャネリングイオンによるポリシリコン層の突き抜けに起因するＭＯＳＦＥＴの特性バラツキを防止することができる。
【００３３】
なお、上記実施形態では、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴともにｎ型ポリシリコンゲートとしているが、ポリシリコン層に導電性を持たせるためのイオン注入をｎＭＯＳ領域にはリンまたはヒ素を、ｐＭＯＳ領域にはボロンまたはＢＦ２ を個別に注入し、必要であれば熱処理条件を最適化することにより、ｎＭＯＳＦＥＴはｎ型ポリシリコンゲートに、ｐＭＯＳＦＥＴはｐ型ポリシリコンゲートにすることも可能である。
【００３４】
【発明の効果】
以上説明したように、本発明の方法によれば、一般的な製造装置を用い、高い加工精度を確保しながら、チャネリングイオンによるポリシリコン層の突き抜けに起因する半導体装置の特性バラツキを防止することができる。その結果、特性バラツキの小さい半導体装置を、再現性良く、高い加工精度で、安価に製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当する、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法を説明する図である。
【図２】本発明の一実施形態に相当する、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法を説明する図である。
【符号の説明】
１ シリコン基板
１１ ＬＤＤ領域
１２ ソース・ドレイン領域
２ フィールド酸化膜（ＬＯＣＯＳ）
３ ゲート酸化膜
４ ポリシリコン層
４１ ポリシリコンゲート電極
５ サイドウォール
６ チタンシリサイド層
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法においては、ポリシリコン層の電気抵抗を低くするために不純物をドーピングする必要がある。そのため、例えば、イオン注入法によりポリシリコン層に対してイオンを導入することが行われている。ゲート電極としてｎ型ポリシリコンを用いる場合には、リンもしくは砒素をイオン注入する。ｐ型ポリシリコンを用いる場合には、硼素をシングルイオンもしくはフッ素との分子イオンとしてイオン注入する。
【０００３】
このイオン注入を行った後に、ポリシリコン層をフォトリソグラフィ工程およびエッチング工程からなるパターニングを行うことにより、素子領域内にゲート電極を形成する。
次に、ゲート電極を露出した状態で、このゲート電極側からシリコン基板の表面にソース・ドレイン領域形成用のイオン注入を行う。ここで、ＬＤＤ（ライトリー・ドープト・ドレイン） 構造とする場合には、先ず、ＬＤＤ領域用の低濃度のイオン注入を行い、その後にサイドウォールを形成する。次に、サイドウォールの外側に更なるイオン注入を行う。
【０００４】
なお、ゲート電極を金属シリサイドとポリシリコンとの積層構造にする場合には、その後に金属シリサイドの形成を行う。
このように、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法においては、ソース・ドレイン領域を基板表面に形成するためのイオン注入工程が、ゲート電極を露出した状態で行われるため、ポリシリコンゲート電極に不必要なイオン注入が行われることになる。
【０００５】
ここで、ポリシリコン（多結晶シリコン）は比較的に小さな結晶粒子の集合体であるため、ポリシリコン層を各結晶粒子の結晶面方位が制御された状態で形成することは困難である。したがって、ポリシリコン層には、イオン注入時に、イオンの入射方向に対して低指数面方位が向いている結晶粒子が必ず存在することになる。この特定の結晶粒子の存在により、ポリシリコン層に対するイオン注入時にはチャネリングが生じ易い。
【０００６】
チャネリングが生じると、注入されたイオンはポリシリコンゲート電極の内部を通り抜け、ゲート酸化膜をも突き抜けて半導体基板内に到達する場合がある。この場合、前記特定の結晶粒子が存在する部分の不純物量が他の部分より高くなり、半導体基板内で不純物量に大きなバラツキが生じる。そのため、複数のトランジスタ間での特性の差（ミスマッチ）が増大したり、製造工程でのトランジスタ特性の再現性が損なわれ、安定に均一な性能を持つトランジスタを製造することが困難になる。
【０００７】
一般的に、イオン注入法により固体に導入されたイオンは、イオンの持つエネルギーが比較的高い場合には、主に固体中の電子との相互作用によりエネルギーを失い、ある程度までエネルギーが低くなると、主に固体中の原子核との相互作用によりエネルギーを失って、最終的には固体内のある位置で静止する。また、注入されたイオンは、固体中の電子、原子核とランダムな散乱を繰り返しながら最終的に静止するため、注入された各イオンの飛程は全くの偶然を除いて一致しない。
【０００８】
そして、固体中に注入された不純物の最終的な深さ方向の分布は、ＬＳＳ理論によると、投影飛程（Ｒｐ）と分散（ΔＲｐ）を使ったガウス分布にほぼ従っている。ここで、投影飛程（Ｒｐ）は不純物濃度のピーク位置（分布の中心投影飛程）であり、分散（ΔＲｐ）はピーク濃度の半値幅である。すなわち、前記投影飛程（Ｒｐ）は、上述のイオンが停止する位置の、固体表面からの平均深さに相当する。
【０００９】
上記の説明は、イオン注入される固体が非晶質であることを前提としているが、イオン注入される固体がポリシリコンのような比較的に小さな結晶の集合体の場合には、前述のようにチャネリングが生じやすい。すなわち、結晶の低指数軸方向にイオンが注入された場合、注入イオンは結晶中の原子列と平行な飛程を取るため、注入イオンは結晶中の原子核には近づかない。
【００１０】
したがって、このようなチャネリングイオンの制動は結晶中の電子との相互作用のみにより行われ、原子核との相互作用による制動は起こらない。さらに、チャネリングイオンは電子密度の低い領域を動いているため、電子との相互作用による制動力は非晶質中のイオンに比べ大幅に小さくなる。
このため、ポリシリコン層でのチャネリングイオンの侵入深さ（Ｒｍａｘ ）は、非晶質中での投影飛程（Ｒｐ）に比べ、イオン種にもよるが約１０倍〜３０倍となることが報告されている（例えば、非特許文献１参照） 。
【００１１】
このようなチャネリングにより、注入したイオンがポリシリコンゲート電極を突き抜けることを防止する先行技術としては、例えば特許文献１がある。この特許文献１には、ポリシリコンゲート電極への不純物のイオン注入を、ソース・ドレインへの不純物のイオン注入と同時に行うこと、さらに、ポリシリコン層の厚さ（ｔ）を１５０〜３５０ｎｍとし、注入不純物イオンの投影飛程（Ｒｐ）がポリシリコン層の厚さ（ｔ）の０．１倍〜０．６倍（すなわち、「ｔ／Ｒｐ」＝１．７〜１０）となる条件でイオン注入を行うことが開示されている。
【００１２】
【特許文献１】
特開平６−２５２１６７号公報
【非特許文献１】
Ｇ．Ｈｏｂｌｅｒ，Ｊ．Ｂｅｖｋ，ａｎｄ Ａ．Ａｇａｒｗａｌ ，「Ｃｈａｎｎｅｌｉｎｇ ｏｆ Ｌｏｗ−Ｅｎｅｒｇｙ Ｉｍｐｌａｎｔｅｄ Ｉｏｎｓ Ｔｈｒｏｕｇｈ ｔｈｅ Ｐｏｌｙ−Ｓｉ Ｇａｔｅ」，ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｕ．Ｓ．Ａ ，Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ ，Ｊｕｌｙ １９９９ ，ＶＯＬ．２０，ＮＯ．７，Ｐ．３５７−３５９
【００１３】
【発明が解決しようとする課題】
上記非特許文献１の報告を考慮すると、チャネリングイオンによるポリシリコン層のイオン突き抜けを完全に防止するためには、注入イオンの投影飛程（Ｒｐ）に対するポリシリコン層（ｔ）の膜厚の比（ｔ／Ｒｐ）を１０〜３０程度にする必要がある。
【００１４】
また、ＬＤＤ構造の電界効果トランジスタの場合には、ポリシリコン層へのイオン注入の後に、ポリシリコンゲート電極を露出した状態で、このゲート電極側から半導体基板の表面に２回以上のイオン注入を行うため、全てのイオン注入工程でポリシリコン層のイオン突き抜けを防止するためには、前記比（ｔ／Ｒｐ）をさらに大きくする必要がある。
【００１５】
イオン注入時の加速エネルギーを低くするか、ポリシリコン層の膜厚を厚くすることにより、前記比（ｔ／Ｒｐ）を大きくすることができるが、イオン注入時の加速エネルギーを低くすることは製造コストの上昇につながる。すなわち、加速エネルギーを例えば１０ｋｅＶ以下にしようとすると、イオン注入装置の処理能力が極端に低下するか、特殊なイオン注入装置が必要となる。
【００１６】
一方、ポリシリコン層の膜厚は、トランジスタの微細化の度合、配線層まで含めた半導体装置の構造とその製造方法、加工装置の性能等が制限要素となって決定される。そのため、ポリシリコン層の膜厚の上限は一概には決まらないが、トランジスタの微細化に伴って高い加工精度を確保するために、極端に厚くすることはできない。
【００１７】
また、特許文献１に記載の方法では、ポリシリコンゲート電極への不純物のイオン注入を、ソース・ドレインへの不純物のイオン注入と同時に行っているため、ポリシリコン層中の不純物とソース・ドレイン領域中の不純物の活性化も、一度の熱処理で同時に行うことになる。これにより、イオン注入時および熱処理時の条件が、ポリシリコンゲート電極の空乏化防止対策やソース・ドレイン領域の深さ制御等により制約されるため、チャネリングイオンのポリシリコン層突き抜け防止を十分に改善することができない。
本発明は、このような未解決の課題を解決するためになされたものであり、一般的な製造装置を用い、高い加工精度を確保しながら、チャネリングイオンによるポリシリコン層の突き抜けに起因する半導体装置の特性バラツキを防止することを課題とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体基板上に形成されたポリシリコン層にイオン注入法により不純物を導入する第１の不純物導入工程と、前記ポリシリコン層を所定のパターンに形成するパターニング工程と、前記パターニング工程により形成されたポリシリコンパターンを露出した状態で、このポリシリコンパターン側から前記半導体基板の表面に、イオン注入法により不純物を導入する第２の不純物導入工程と、を備えた半導体装置の製造方法において、前記第１および第２の不純物導入工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法を提供する。
【００１９】
本発明はまた、半導体基板上に形成されたポリシリコン層にイオン注入法により不純物を導入する第１の不純物導入工程と、前記ポリシリコン層をパターニングしてゲート電極を形成するゲート電極形成工程と、前記ゲート電極を露出した状態で、このゲート電極側から前記半導体基板の表面にイオン注入法により不純物を導入する第２の不純物導入工程と、前記第２の不純物導入工程後に熱処理を行うことで前記半導体基板にソース領域及びドレイン領域を形成する工程と、を備えた電界効果トランジスタの製造方法において、前記第１および第２の不純物導入工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法を提供する。
【００２０】
本発明はまた、前記電界効果トランジスタの製造方法において、前記第２の不純物導入工程を２回以上行うことによりＬＤＤ領域を形成し、前記第２の不純物導入工程を全て、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法を提供する。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
ポリシリコン層を用いたゲート電極を有する電界効果トランジスタ（ＦＥＴ）であって、ＬＤＤ領域を有するものを以下の方法で作製した。この方法を図１および２を用いて説明する。なお、ここでは、ｐＭＯＳとｎＭＯＳを同一基板上に７００個ずつ形成したが、図１および２にはｎＭＯＳ形成部分のみが図示されている。
【００２２】
先ず、シリコン基板１に、公知の方法によりフィールド酸化膜（ＬＯＣＯＳ）２を形成した後、ウエル形成のためのイオン注入と、しきい値調整のイオン注入を行う。次に、ゲート酸化膜３の形成を行う。図１（ａ）はこの状態を示す。
次に、シランガスを原料とし、温度６００℃〜６８０℃の条件で、低圧ＣＶＤ法により、厚さ３６５ｎｍのポリシリコン層４を形成する。図１（ｂ）はこの状態を示す。
【００２３】
次に、図１（ｃ）に示すように、ポリシリコン層４に対して、リン（Ｐ＋ ）を加速エネルギー３０ｋｅＶの条件でイオン注入する。この工程が第１の不純物導入工程に相当する。この条件により、この不純物導入工程での、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）は１０となる。
【００２４】
次に、１０５０℃で９０秒間熱処理を行うことにより、注入したイオンを拡散・活性化する。次に、公知のリソグラフィー工程およびエッチング工程を行うことにより、ポリシリコン層４を所望の形状に加工する。これにより、ポリシリコンゲート電極４１が形成される。図１（ｄ）はこの状態を示す。
次に、図２（ａ）に示すように、ポリシリコンゲート電極４１を露出した状態で、ｎＭＯＳ形成部分に対して、このゲート電極４１側からシリコン基板１の表面に、リン（Ｐ＋ ）を加速エネルギー３０ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ＬＤＤ領域１１用の低濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１０となる。次に、８５０℃で１０分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２５】
次に、ｐＭＯＳ形成部分に対して、このゲート電極４１側からシリコン基板１の表面に、フッ化ホウ素（ＢＦ２ ＋ ）を加速エネルギー４５ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ＬＤＤ領域１１用の低濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１１となる。次に、８５０℃で１０分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２６】
次に、図２（ｂ）に示すように、ゲート電極４１の両側部にサイドウォール５を形成した後、ｎＭＯＳ形成部分に対して、ゲート電極４１側からシリコン基板１の表面に、砒素（Ａｓ＋ ）を加速エネルギー６０ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ソース・ドレイン領域１２用の高濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１０となる。次に、９５０℃で２分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２７】
次に、ｐＭＯＳ形成部分に対して、このゲート電極４１側からシリコン基板１の表面に、フッ化ホウ素（ＢＦ２ ＋ ）を加速エネルギー４５ｋｅＶの条件でイオン注入する。この工程が第２の不純物導入工程（ソース・ドレイン領域１２用の高濃度イオン注入工程）に相当する。この条件により、この不純物導入工程での前記比（ｔ／Ｒｐ）は１１となる。次に、９５０℃で２分間熱処理を行うことにより、注入したイオンを拡散・活性化する。
【００２８】
次に、公知の方法により、ゲート電極４１の上とソース・ドレイン領域１２の上にチタンシリサイド層６を形成する。図２（ｃ）はこの状態を示す。
このようにして、１枚のシリコンウエハ（シリコン基板１）上に、７００個のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを作製した。そして、各トランジスタのしきい値ミスマッチを測定した。すなわち、隣り合うトランジスタペア（ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴ）３５０組について、ｐＭＯＳＦＥＴ間およびｎＭＯＳＦＥＴ間でのしきい値の差を測定し、得られた測定値からしきい値差の標準偏差を求めて、これをミスマッチ量とした。
【００２９】
このようにして得られたｎＭＯＳＦＥＴをサンプルＮｏ． １とし、ｐＭＯＳＦＥＴをサンプルＮｏ． ２とし、さらに作製条件を変えてサンプルＮｏ． ３〜１４を得、ミスマッチ量の測定を行った。各サンプルの作製条件および各不純物導入工程（ポリシリコン層へのイオン注入、ＬＤＤ領域用のイオン注入、Ｓ／Ｄ（ソース・ドレイン）領域形成用のイオン注入）での比（ｔ／Ｒｐ）、ミスマッチ量の相対値を、まとめて下記の表１に示す。この表に示す以外の条件は全て上記と同じにした。また、ミスマッチ量の相対値は、Ｎｏ． １および２の値を「１０ 」とした時の相対値である。
【００３０】
【表１】
この表から分かるように、全ての不純物導入工程で比（ｔ／Ｒｐ）が１０以上１３．５以下であるＮｏ． １〜４，１０，１２，１３のＭＯＳＦＥＴのミスマッチ量は１０であったのに対して、少なくともいずれか一つの不純物導入工程で比（ｔ／Ｒｐ）が１０未満であるＮｏ． ５〜９，１１，１４のＭＯＳＦＥＴのミスマッチ量は１１〜１７と大きかった。
【００３２】
また、ミスマッチ量が小さいＭＯＳＦＥＴを作製するために比（ｔ／Ｒｐ）を１０以上１３．５以下とした場合に、イオン注入時の加速エネルギーを３０ｋｅＶ以上、ポリシリコン層の膜厚を３６５〜４５０ｎｍとできるため、一般的な製造装置を用い、高い加工精度を確保しながら、チャネリングイオンによるポリシリコン層の突き抜けに起因するＭＯＳＦＥＴの特性バラツキを防止することができる。
【００３３】
なお、上記実施形態では、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴともにｎ型ポリシリコンゲートとしているが、ポリシリコン層に導電性を持たせるためのイオン注入をｎＭＯＳ領域にはリンまたはヒ素を、ｐＭＯＳ領域にはボロンまたはＢＦ２ を個別に注入し、必要であれば熱処理条件を最適化することにより、ｎＭＯＳＦＥＴはｎ型ポリシリコンゲートに、ｐＭＯＳＦＥＴはｐ型ポリシリコンゲートにすることも可能である。
【００３４】
【発明の効果】
以上説明したように、本発明の方法によれば、一般的な製造装置を用い、高い加工精度を確保しながら、チャネリングイオンによるポリシリコン層の突き抜けに起因する半導体装置の特性バラツキを防止することができる。その結果、特性バラツキの小さい半導体装置を、再現性良く、高い加工精度で、安価に製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当する、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法を説明する図である。
【図２】本発明の一実施形態に相当する、ポリシリコン層を用いたゲート電極を有する電界効果トランジスタの製造方法を説明する図である。
【符号の説明】
１ シリコン基板
１１ ＬＤＤ領域
１２ ソース・ドレイン領域
２ フィールド酸化膜（ＬＯＣＯＳ）
３ ゲート酸化膜
４ ポリシリコン層
４１ ポリシリコンゲート電極
５ サイドウォール
６ チタンシリサイド層
Claims (3)
- 半導体基板上に形成されたポリシリコン層にイオン注入法により不純物を導入する第１の不純物導入工程と、
前記ポリシリコン層を所定のパターンに形成するパターニング工程と、
前記パターニング工程により形成されたポリシリコンパターンを露出した状態で、このポリシリコンパターン側から前記半導体基板の表面に、イオン注入法により不純物を導入する第２の不純物導入工程と、
を備えた半導体装置の製造方法において、
前記第１および第２の不純物導入工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法。 - 半導体基板上に形成されたポリシリコン層にイオン注入法により不純物を導入する第１の不純物導入工程と、
前記ポリシリコン層をパターニングしてゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を露出した状態で、このゲート電極側から前記半導体基板の表面にイオン注入法により不純物を導入する第２の不純物導入工程と、
前記第２の不純物導入工程後に熱処理を行うことで前記半導体基板にソース領域及びドレイン領域を形成する工程と、
を備えた電界効果トランジスタの製造方法において、
前記第１および第２の不純物導入工程を、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法。 - 請求項２の電界効果トランジスタの製造方法において、
前記第２の不純物導入工程を２回以上行うことによりＬＤＤ領域を形成し、前記第２の不純物導入工程を全て、ＬＳＳ理論で不純物濃度ピーク位置を示す投影飛程（Ｒｐ）に対する前記ポリシリコン層の厚さ（ｔ）の比（ｔ／Ｒｐ）が１０以上となる条件で行うことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003002693A JP2004214572A (ja) | 2003-01-09 | 2003-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003002693A JP2004214572A (ja) | 2003-01-09 | 2003-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004214572A true JP2004214572A (ja) | 2004-07-29 |
Family
ID=32820353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003002693A Withdrawn JP2004214572A (ja) | 2003-01-09 | 2003-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004214572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270000A (ja) * | 2005-03-25 | 2006-10-05 | Sumco Corp | 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板 |
-
2003
- 2003-01-09 JP JP2003002693A patent/JP2004214572A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270000A (ja) * | 2005-03-25 | 2006-10-05 | Sumco Corp | 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7220637B2 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| US6225176B1 (en) | Step drain and source junction formation | |
| US7838887B2 (en) | Source/drain carbon implant and RTA anneal, pre-SiGe deposition | |
| US20070184600A1 (en) | Stressed-channel CMOS transistors | |
| WO2010011293A1 (en) | Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same | |
| US8318571B2 (en) | Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment | |
| JPH09135025A (ja) | 半導体装置の製造方法 | |
| US7605043B2 (en) | Semiconductor device and manufacturing method for the same | |
| US7429771B2 (en) | Semiconductor device having halo implanting regions | |
| US8586440B2 (en) | Methods for fabricating integrated circuits using non-oxidizing resist removal | |
| CN102446855A (zh) | 半导体器件的制造方法 | |
| US9331174B2 (en) | Method for improving device performance using epitaxially grown silicon carbon (SiC) or silicon-germanium (SiGe) | |
| KR100391891B1 (ko) | 반도체장치의 제조방법 | |
| US20060011987A1 (en) | Method for fabricating a p-type shallow junction using diatomic arsenic | |
| US9905673B2 (en) | Stress memorization and defect suppression techniques for NMOS transistor devices | |
| US20120231591A1 (en) | Methods for fabricating cmos integrated circuits having metal silicide contacts | |
| US6905923B1 (en) | Offset spacer process for forming N-type transistors | |
| US7019363B1 (en) | MOS transistor with asymmetrical source/drain extensions | |
| JP2004214572A (ja) | 半導体装置の製造方法 | |
| JP3052348B2 (ja) | 半導体装置の製造方法 | |
| TW200845233A (en) | Method of manufacturing a semiconductor device and semiconductor device | |
| JPH11243065A (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| KR100685905B1 (ko) | 풀리 실리사이드 게이트 및 그 것을 가진 반도체 소자의제조 방법 | |
| JP2001257343A (ja) | 半導体集積回路装置 | |
| JPH10275864A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |