JP2004207956A

JP2004207956A - Synchronization method and receiver

Info

Publication number: JP2004207956A
Application number: JP2002373977A
Authority: JP
Inventors: Nobuyuki Keijo; 伸行慶上
Original assignee: Toa Corp
Current assignee: Toa Corp
Priority date: 2002-12-25
Filing date: 2002-12-25
Publication date: 2004-07-22
Anticipated expiration: 2022-12-25
Also published as: JP3957626B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a synchronization method and a receiver for frame data capable of reducing a delay in reception data processing. <P>SOLUTION: A UW detection section 4 is provided with a synchronization establishing section 61 and a synchronization maintenance section 62. The synchronization establishing section 61 outputs received data to the synchronization maintenance section 62 when the number of times m, wherein first extraction data extracted from the received data are coincident with a unique word, exceeds a prescribed number m0. The synchronization maintenance section 62 outputs a data unit DATAn corresponding to a divided unique word DUWn to a signal processing section 5 when second extract data extracted from the received data are coincident with the divided unique word DUWn (1≤n≤j) are coincident. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル無線通信の同期方法及び受信機に関する。
【０００２】
【従来の技術】
デジタル無線通信により伝送しようとするデータをフレームデータ単位で伝送する場合、通常送信機においてユニークワードを各フレームデータに付加する。ユニークワードの付加の方法としては、バースト誤りに対する耐性向上のため、ユニークワードを分割した分割ユニークワードをフレームデータ内に分散配置する方法が存在する（例えば、特許文献１を参照）。この場合、受信機は、受信したデータ系列中の分割ユニークワードの全てを検出することでフレームデータ位置を同定する（同期状態）。そして、同定されたフレームデータ位置に存在するフレームデータを検出し、検出した各フレームデータから所望のデータを再現する。ここで、この分割ユニークワードを検出する際、所定ビット数の不一致も許容するようにする。このようにすれば、バースト誤りが発生しても分割ユニークワードの大部分を検出できる。従って、ユニークワード不検出が低減され、高い確率でフレームデータを検出することができる。そして、同期状態の維持は、同期状態の確立と同じく、分割ユニークワードの全てを検出することで行われる。
【０００３】
【特許文献１】
特願平１０−５２２４０２（第８−１１頁、図１）
【０００４】
【発明が解決しようとする課題】
上述のように同期状態の維持を同期状態の確立と同じ方法で行った場合、同期維持の信頼性は確保できる。しかし、この場合一旦同期状態が確立された後もフレームデータ位置を検出し続ける必要があるため、受信したデータの処理が遅延するという問題が生じる。特に、このような処理の遅延は、音声通信などのリアルタイム性の要求される通信では致命的である。
本発明の目的は、受信データ処理の遅延を低減させることが可能なフレームデータの同期方法及び受信機を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に係る同期方法は、所定のユニークワードを分割してなる複数の分割ユニークワードの各々と所望の送信データである単位データとが配置されているサブフレームを複数有するフレームデータを受信する受信機が行う同期方法であって、同期確立ステップと、抽出ステップと、決定ステップと、比較ステップと、出力ステップとを備えている。
同期確立ステップは、所定のユニークワードに基づいてフレームデータの同期を確立する。抽出ステップは、分割ユニークワードが配置された位置に対応するフレームデータ中の所定の位置から、分割ユニークワードと同じ長さのデータを抽出する。決定ステップは、抽出ステップで抽出されたデータである抽出データとデータビットを比較するためのビット列であって分割ユニークワードに対応する比較ユニークワードを決定する。比較ステップは、抽出データと、比較ユニークワードとを比較する。出力ステップは、比較の結果に応じ、比較ユニークワードに対応する単位データをフレームデータから抽出して出力する。
【０００６】
ここでは、所定のユニークワードに基づいてフレームデータの同期が確立される。分割ユニークワードと同じ長さのデータがフレームデータの所定の位置から抽出される。所定の位置とは、例えばフレームデータ中で分割ユニークワードが配置されている位置である。比較ユニークワードが決定される。比較ユニークワードの決定は、例えば同期が確立したフレームデータの先頭に配置された分割ユニークワードを比較ユニークワードとすることができる。抽出データと、比較ユニークワードが比較される。比較は、例えば抽出データと比較ユニークワードとのデータビットが一致する数または一致しない数を計数することで行われる。比較の結果に応じ、比較ユニークワードに対応する単位データがフレームデータから抽出されて出力される。比較の結果に応じてとは、例えば抽出データと比較ユニークワードとのデータビットが一致する数が所定数以上である場合や、抽出データと比較ユニークワードとのデータビットが一致しない数が所定数以下である場合などである。
【０００７】
このように、ここでは抽出データと比較ユニークワードとの比較の結果に応じて単位データを出力するため、フレームデータ全体が揃わなくてもフレームデータに含まれる単位データを出力して順次処理できる。従って、フレームデータ単位でデータを記憶するバッファも不要となり、データ処理の遅延を低減できる。また、ユニークワード単位での比較結果によるフレームデータ出力よりも簡略に単位データ出力を行える。
請求項２に係る同期方法は、請求項１に記載の同期方法において、比較の結果に応じ、同期確立ステップを再び行う同期再確立ステップをさらに備えている。
【０００８】
ここでは、比較の結果に応じて同期確立ステップが再び行われる。
このように、ここでは、例えば同期を維持するか非同期状態に戻して再び同期を確立するかの処理を比較の結果に応じて行うことができる。
請求項３に係る同期方法は、請求項１に記載の同期方法において、比較の結果に応じて抽出ステップ、決定ステップ、比較ステップ及び出力ステップを繰り返す繰り返しステップをさらに備えている。
ここでは、比較の結果に応じて抽出ステップ、決定ステップ、比較ステップ及び出力ステップが繰り返される。繰り返しは、例えば次のように行うことができる。分割ユニークワードが、ユニークワードのデータ先頭よりｎ等分して得られる第１分割ユニークワード、・・、ｋ分割ユニークワード、・・第ｎ分割ユニークワードである場合、まず、第ｋ分割ユニークワード（１≦ｋ≦ｎ）について抽出ステップ、比較ステップ及び出力ステップを実行する。なお、ｋの初期値は１とする。次に、１≦ｋ≦ｎ−１の場合、比較の結果に応じて第ｋ＋１分割ユニークワードについて抽出ステップ、比較ステップ及び出力ステップを実行する。そして、ｋ＝ｎの場合、比較の結果に応じて再び第１分割ユニークワードについて抽出ステップ、決定ステップ、比較ステップ及び出力ステップを実行する。以下同様にして第２分割ユニークワード、第３分割ユニークワード、・・について抽出ステップ、決定ステップ、比較ステップ及び出力ステップを実行する。
【０００９】
このように、ここでは比較ステップでの比較結果に応じ複数のフレームデータに含まれる複数の単位データを連続して出力できる。
請求項４に係る同期方法は、請求項１に記載の同期方法において、比較ステップは、抽出データと比較ユニークワードの全データビットとが完全に一致するか、または抽出データと比較ユニークワードの全データビットとが完全に一致しないが一致しないデータビットの数が所定数以下のとき、抽出データと比較ユニークワードとが一致すると判断する判断ステップを有し、出力ステップは、抽出データと比較ユニークワードとが一致すると判断された場合、比較ユニークワードに対応する単位データを抽出して出力する。
【００１０】
ここでは、抽出データと比較ユニークワードの全データビットとが完全に一致するか、または抽出データと比較ユニークワードの全データビットとが完全に一致しないが一致しないデータビットの数が所定数以下のとき、抽出データと比較ユニークワードとが一致すると判断される。そして、抽出データと比較ユニークワードとが一致すると判断された場合、比較ユニークワードに対応する単位データが抽出されて出力される。
このように、ここでは不一致のビット数が所定数以下の場合も一致すると判断することで、単位データが出力されずデータ処理が行えない確率を低減でき、バースト誤りにも強くなる。
【００１１】
請求項５に係る同期方法は、請求項１に記載の同期方法において、単位データは音声データである。
ここでは、リアルタイム性が要求される音声通信においてディレイの発生を抑えることができ、音声無線通信のリアルタイム性が向上する。
請求項６に係る受信機は、受信部と、復調部と、クロック再生部と、同期確立部と同期維持部とを有するＵＷ検出部と、処理部とを備えている。同期確立部は、同期確立手段を含む。同期維持部は、抽出手段と、決定手段と、比較手段と、単位データ出力手段とを含む。受信部は、所定のユニークワードを分割してなる複数の分割ユニークワードの各々と所望の送信データである単位データとが配置されているサブフレームを複数有するフレームデータの高周波信号を受信する。復調部は、受信部が受信した高周波信号を復調し、復調信号を出力する。クロック再生部は、復調部が出力した復調信号からクロック信号を再生し出力する。同期確立部は、クロック信号に従い、フレームデータの同期を確立する。同期維持部は、同期が確立された後にフレームデータに含まれる単位データを出力する。処理部は、ＵＷ検出部から出力された単位データを処理して出力する。同期確立手段は、所定のユニークワードに基づいてフレームデータの同期を確立する。抽出手段は、分割ユニークワードが配置された位置に対応するフレームデータ中の所定の位置から、分割ユニークワードと同じ長さのデータを抽出する。決定手段は、抽出手段により抽出されたデータである抽出データとデータビットを比較するためのビット列であって分割ユニークワードに対応する比較ユニークワードを決定する。比較手段は、抽出データと、比較ユニークワードとを比較する。単位データ出力手段は、比較の結果に応じ、比較ユニークワードに対応する単位データをフレームデータから抽出して出力する。
【００１２】
ここでは、抽出データと比較ユニークワードとの比較の結果に応じて単位データを処理部に出力するため、フレームデータ単位でデータを記憶するバッファも不要となり、データ処理の遅延を低減できる。
【００１３】
【発明の実施の形態】
＜第１実施形態＞
（１）概略構成
図１は、本発明を利用した受信機１０の概略構成図である。受信機１０は、ＲＦ受信部２と、クロック再生部３と、ユニークワード（ＵＷ）検出部４と、信号処理部５と、Ｄ／Ａ変換器６と、増幅器７と、受信機マスタクロック９を備えている。ＲＦ受信部２は、アンテナ１と接続されており、アンテナ１が受信した高周波信号を復調し、復調信号をクロック再生部３に出力する。この復調信号は、図３に示すような構造のフレームデータを含んでいる。このフレームデータには、後述するｋビットの分割ユニークワード（ＵＷ）ＤＵＷ１、・・、ＤＵＷｊが含まれている。そして、２つの分割ＵＷの間には、ｉビットのデータユニットＤＡＴＡ１、・・、ＤＡＴＡｊが介在する。なお、分割ユニークワードＤＵＷｎとデータユニットＤＡＴＡｎ（１≦ｎ≦ｊ）との組み合わせをサブフレームという。分割ユニークワードのビット数ｋ及びデータユニットのビット数ｉは、受信機１０の使用条件、使用目的などに応じて変化させてもよい。分割ユニークワードＤＵＷ１、・・、ＤＵＷｊは、それぞれデータユニットＤＡＴＡ１、・・、ＤＡＴＡｊのデータ位置を同定する。一方、ＲＦ受信部２は、公知のＲＳＳＩ回路を有しており、ＲＳＳＩ信号を出力する。クロック再生部３は、図示しないクロック再生回路を有しており、受信機マスタクロック９から出力されるマスタクロックを用いて復調信号からクロック信号（ＣＬＫ）を再生し、ＵＷ検出部４に出力する。ＵＷ検出部４は、復調信号に含まれるユニークワード（ＵＷ）に基づき、フレームの同期状態確立及び同期状態維持を行う。ＵＷ検出部４の構成及び動作については後述する。信号処理部５は、分割ユニークワードＤＵＷｎ（１≦ｎ≦ｊ）に基づいてデータユニットＤＡＴＡｎ（１≦ｎ≦ｊ）の位置を同定し、データユニットＤＡＴＡｎを抽出する。そして、抽出されたデータユニットＤＡＴＡｎの誤りの検出及びＢＥＲ信号の出力、データユニットＤＡＴＡｎの誤りの訂正、ＲＦ受信部２から出力されるＲＳＳＩ信号またはＢＥＲ信号が所定の基準レベル以下の場合の音声ミュート、音声圧縮処理（デコード）、ゲイン調整など、所定の処理を行う。そして、所定の処理がされたデータユニットＤＡＴＡｎをＤ／Ａ変換器６に出力する。Ｄ／Ａ変換器６は、データユニットＤＡＴＡｎをアナログ音声信号に変換し増幅器７に出力する。増幅器７は、スピーカ８と接続されており、アナログ音声信号を増幅しスピーカ８に出力する。スピーカ８は、アナログ音声信号を空気中に拡声する。
【００１４】
（２）詳細構成
図２は、ＵＷ検出部４の詳細な構成図である。ＵＷ検出部４は、同期確立部６１と、同期維持部６２とを備えている。同期確立部６１は、第１スイッチ（ＳＷ）２１と、第１シフトレジスタ（ＳＲ）２２と、第２ＳＷ２３と、第１カウンタ２４と、第１データ抽出部２５と、第１一致判定部２６と、ＵＷメモリ２７と、第１制御部４０と、第２制御部２８とを有している。第１ＳＷ２１は、第１ＳＲ側端子２１ａと第２ＳＲ側端子２１ｂとを含んでおり、クロック再生部３から入力された復調信号のデータ系列を第１ＳＲ側端子２１ａまたは第２ＳＲ側端子２１ｂに出力する。この出力の切り換えは、後述の第１制御部４０及び第３制御部４２により行われる。第１ＳＲ２２は、クロック再生部３から出力されたデータをＣＬＫに同期して、１ビットずつ第２ＳＷ２３にシフト出力する。第２ＳＷ２３は、第１ＳＲ２２と第１データ抽出部２５との間に設けられている。第２制御部２８は、第２ＳＷ２３を所定の時間間隔でオンまたはオフにし、第１データ抽出部２５の分割ＵＷの受け取りタイミングを生成する。第２ＳＷ２３のオン・オフは、図７（ａ）に例示するように、第１ＳＲ２２がｋビットのデータをシフト出力するのに要する時間だけオンにし、第１ＳＲ２２がｉビットのデータをシフト出力するのに要する時間だけオフにするようなタイミングとすることができる。
【００１５】
ＵＷメモリ２７は、図４に示すｊ＊ｋビットのユニークワード（ＵＷ）を記憶する。第１データ抽出部２５は、第２制御部２８により所定のタイミングでオンにされた第２ＳＷ２３を介して第１ＳＲ２２から１ビットずつデータを受け取り、第１一致判定部２６に出力する。第１一致判定部２６は、第１データ抽出部２５が順次出力したデータをｊ＊ｋビット記憶し、このデータ（以下、第１抽出データという）とＵＷメモリ２７に記憶されたＵＷとを比較し、これらが完全に一致するか、または完全に一致しないが一致しないビット数が所定の範囲内の場合一致すると判断する。第１カウンタ２４は、上記一致したと判断された回数ｍを計数する。なお、ｍのデフォルト値は０である。第１制御部４０は、一致したと判断された回数ｍが所定数ｍ₀を超えた場合、第１ＳＷ２１を第１ＳＲ側端子２１ａから第２ＳＲ側端子１ｂへ切り換える。以下、第１ＳＷ２１が第２ＳＲ側端子２１ｂへ切り換えられた状態を同期確立状態という。
【００１６】
同期維持部６２は、第２シフトレジスタ（ＳＲ）２９と、第３スイッチ（ＳＷ）３０と、第２データ抽出部３１と、第２一致判定部３２と、分割ＵＷメモリ３３と、第４スイッチ（ＳＷ）３４と、第２カウンタ３５と、第５スイッチ（ＳＷ）３６と、第３制御部４２とを有している。第２ＳＲ２９は、クロック再生部３から出力されたデータをＣＬＫに同期して、１ビットずつ第３ＳＷ３０または第５ＳＷ３６にシフト出力する。ここで、第３ＳＷ３０は、第２ＳＲ２９と第２データ抽出部３１との間に設けられている。また、第５ＳＷ３６は、第２ＳＲ２９と信号処理部５との間に設けられている。前述の第２制御部２８は、第３ＳＷ２９を所定のタイミングでオンまたはオフにし、第２データ抽出部３１の分割ＵＷの受け取りタイミングを生成する。このオン・オフの同期は、例えば前述の第１ＳＷ２１のオン・オフの同期と同じにすることができる。第２データ抽出部３１は、第２制御部２８により所定のタイミングでオンにされた第３ＳＷ３０を介して第２ＳＲ２９から１ビットずつデータを受け取り、第２一致判定部３２に出力する。分割ＵＷメモリ３３は、複数の分割ＵＷを記憶するＤＵＷ１メモリ、ＤＵＷ２メモリ、・・、ＤＵＷｊメモリを有する。ここで、分割ＵＷとは、図４に示すようにＵＷを前方よりｋビットずつｊ個に等分割したＤＵＷ１、ＤＵＷ２、・・、ＤＵＷｊのいずれかである。なお、この分割は等分割ではなく、不均等であってもよい。第２カウンタ３５は、第２一致判定部３２に接続するＤＵＷｎメモリを指定する数ｎ（１≦ｎ≦ｊ）を計数する。なお、ｎは自然数であり、デフォルト値は１である。
【００１７】
第３制御部４２は、第２カウンタ３５のｎを参照し、第４ＳＷ３４を制御して第２一致判定部３２をＤＵＷｎメモリ（１≦ｎ≦ｊ）に接続させる。第２一致判定部３２は、第２データ抽出部３１が順次出力したデータをｋビット記憶し、このデータ（以下、第２抽出データという）とＤＵＷｎメモリに記憶された分割ユニークワードＤＵＷｎ（以下、比較ＵＷという）とを比較する。そして、これらが完全に一致するか、または完全に一致しないが一致しないビット数が所定の範囲内の場合一致すると判断し、それ以外の場合一致しないと判断する。第３制御部４２は、第２一致判定部３２の判断結果に応じ、第１ＳＷ２１を第２ＳＲ側端子２１ｂから第１ＳＲ側端子２１ａへ切り換える。また、第３制御部４２は、第２一致判定部３２の判断結果に応じ、第５ＳＷ３６を所定の時間間隔でオンまたはオフにし、信号処理部５のデータユニットＤＡＴＡｎ（１≦ｎ≦ｊ）の受け取りタイミングを生成する。ここで、第５ＳＷ３６のオン・オフは、図８に例示するように、第２ＳＲ２９がｉビットのデータを信号処理部５にシフト出力するのに要する時間だけオンにし、第２ＳＲ２９がｋビットのデータを信号処理部５にシフト出力するのに要する時間だけオフにするようなタイミングとすることができる。以下、第１ＳＷ２１が第１ＳＲ側端子１ａへ切り換えられた状態を非同期状態という。
【００１８】
（３）ＵＷ検出部の動作
（３−１）同期確立部の動作
以下、同期確立部６１の動作の一例を図５に示すフローチャートを用いて説明する。この動作は、受信機１０の電源が投入されたとき、または同期確立部６１の第２制御部２８が同期維持部６２の第３制御部４２から出力された同期確立開始信号を入力したときに開始する。
ステップＳ１：第１データ抽出部２５は、第２制御部２８により所定の時間間隔でオンとなった第２ＳＷ２３により接続された第１シフトレジスタ２２から１ビットずつシフト出力されたデータを受け取り、第１一致判定部２６に出力する。
【００１９】
ステップＳ２：第１一致判定部２６は、第１データ抽出部２５から出力されたデータである第１抽出データと、ＵＷメモリ２７に記憶されているＵＷとの同一性を逐次ｊ＊ｋビット分比較し、第１抽出データとＵＷとが一致するか否かを判断する。一致すると判断した場合、同期確立部６１はステップＳ３の動作へ移行する。一致しないと判断した場合、同期確立部６１はステップＳ８の動作へ移行する。なお、完全に一致しないが所定の許容範囲内である場合も一致したと判断するようにしてもよい。
【００２０】
ステップＳ３：第１一致判定部２６は、一致信号を第１カウンタ２４に出力する。
ステップＳ４：第１カウンタ２４は、一致信号を入力した回数ｍをインクリメントする。
ステップＳ５：第１制御部４０は、第１カウンタ２４のｍを参照し、ｍ＞ｍ₀か否かを判断する。ｍ＞ｍ₀の場合、同期確立部６１はステップＳ６の動作へ移行する。ｍ≦ｍ₀の場合、同期確立部６１はステップＳ１の動作へ戻る。なお、データユニットから抽出されたデータとＵＷとが偶然一致する場合もあるため、通信の信頼性確保の観点からは、ｍ₀は２以上の自然数とすることが好ましい。
【００２１】
ステップＳ６：第１制御部４０は、第１ＳＷ２１を第１ＳＲ側端子２１ａから第２ＳＲ側端子２１ｂへ切り換え、同期確立完了信号を第２制御部２８へ出力する。
ステップＳ７：第１カウンタ２４は、同期確立完了信号の入力に応じてｍ＝０とする。そして、同期確立部６１は動作を終了する。
ステップＳ８：第１一致判定部２６は、不一致信号を第２制御部２８に出力する。
【００２２】
ステップＳ９：第２制御部２８は、不一致信号の入力に応じ、第２ＳＷ２３のオン・オフのタイミングを所定時間ずらす。なお、このずらす時間は、例えば図７（ｂ）に示すように、第１ＳＲ２２がΔｋビット分のデータを第２ＳＷ２３にシフト出力するのに要する時間とすることができる。また、ずらす時間は、受信機１０の使用条件、使用目的などに応じて変化させてもよい。
ステップＳ１０：第１カウンタ２４は、不一致信号の入力に応じてｍ＝０とする。そして、同期確立部６１は、ステップＳ１の動作へ戻る。
【００２３】
同期確立部６１において上記のような動作が行われれば、第１抽出データとＵＷとが一致すると判断された回数ｍがｍ₀回に達した場合同期確立状態となる。
（３−２）同期維持部の動作
以下、同期維持部６２の動作の一例を図６に示すフローチャートを用いて説明する。この動作は、第２制御部２８が同期確立完了信号を入力したときに開始する。
ステップＳ１１：第２データ抽出部３１は、第２制御部２８により所定の時間間隔でオンとなった第３ＳＷ３０により接続された第２シフトレジスタ２９から１ビットずつシフト出力されたデータを受け取り、第２一致判定部３２に出力する。
【００２４】
ステップＳ１２：第２一致判定部３２は、第２データ抽出部３１から出力されたデータである第２抽出データと、分割ＵＷメモリ３３に記憶されている分割ユニークワードのうち第２カウンタ３５の計数ｎにより定まる分割ユニークワードである比較ユニークワードＤＵＷｎ（１≦ｎ≦ｊ）との同一性を逐次ｋビット分比較する。そして、第２抽出データと比較ユニークワードパターンとが完全に一致したかまたは完全には一致しないが所定の許容範囲内である場合一致したと判断し、それ以外の場合不一致であると判断する。一致したと判断した場合、同期維持部６２はステップＳ１３の動作へ移行する。不一致と判断した場合、同期維持部６２はステップＳ２０の動作へ移行する。
【００２５】
ステップＳ１３：第２一致判定部２６は、一致信号を第３制御部４２及び第２カウンタ３５に出力する。
ステップＳ１４：第３制御部４２は、一致信号の入力に応じ、第５ＳＷ３６を所定の時間間隔オンにした後オフにする。
ステップＳ１５：第２カウンタ３５は、一致信号の入力に応じ、カウンタ数値ｎをインクリメントする。
ステップＳ１６：第３制御部４２は、第２カウンタ３５のカウンタ数値ｎを参照し、ｎ＞ｊであるか否かを判断する。ｎ＞ｊの場合、同期維持部６２はステップＳ１８の動作へ移行する。ｎ≦ｊの場合、同期維持部６２はステップＳ１７の動作へ移行する。
【００２６】
ステップＳ１７：第３制御部４２は、第４ＳＷ３４を制御して第２一致判定部３２をＤＵＷｎメモリに接続する。そして、同期維持部６２はステップＳ１１の動作へ戻る。
ステップＳ１８：第３制御部４２は、第４ＳＷ３４を制御して第２一致判定部３２をＤＵＷ１メモリに接続する。そして、第３制御部４２は、第２カウンタ３５に初期化信号を出力する。
ステップＳ１９：第２カウンタ３５は、初期化信号の入力に応じてｎ＝１とする。そして、同期維持部６２はステップＳ１１の動作へ戻る。
【００２７】
ステップＳ２０：第２一致判定部２６は、不一致信号を第３制御部４２に出力する。
ステップＳ２１：第３制御部４２は、第１ＳＷ２１を第２ＳＲ側端子２１ｂから第１ＳＲ側端子２１ａへ切り換える。
ステップＳ２２：第３制御部４２は、第２カウンタ３５に初期化信号を出力する。第２カウンタ３５は、初期化信号の入力に応じてｎ＝１とする。
ステップＳ２３：第３制御部４２は、同期確立開始信号を第２制御部２８に出力する。そして、同期維持部６２は動作を終了する。
【００２８】
同期維持部６２において上記のような動作が行われれば、第２抽出データと比較ユニークワードＤＵＷｎ（１≦ｎ≦ｊ）とが不一致と判断された場合、非同期状態となる。即ち、第２抽出データと比較ユニークワードＤＵＷｎとが一致しないと判断された場合、同期確立状態は維持されず、同期確立のための動作であるステップＳ１〜９が再び実行される。一方、データパターンと比較ユニークワードＤＵＷｎとが一致したと判断された場合、同期確立状態が維持される。
従って、同期維持の判断が比較ユニークワードごとに行われ、同期維持の判断が簡略化される。そして、同期確立状態が維持された場合、信号処理部５においてフレームデータに含まれるｎ番目のデータユニットＤＡＴＡｎから順次抽出して処理でき、フレームデータに含まれる全てのデータユニットＤＡＴＡ１、ＤＡＴＡ２、・・、ＤＡＴＡｊを記憶するバッファも不要となる。従って、１フレームデータ中の全データユニットの蓄積を待たずに同期維持の判断ができ、同期維持判断に起因する音声出力の遅延を減らすことができる。
【００２９】
＜その他の実施形態＞
（Ａ）前記第１実施形態のフレームデータに含まれるデータＤＡＴＡ１、・・、ＤＡＴＡｊは、音声データであった。しかし、ＤＡＴＡ１、・・、ＤＡＴＡｊは、データ画像データなどの音声データ以外のデータであってもよい。この場合においても、データ処理の遅延を低減させることが可能である。
（Ｂ）前記第１実施形態の第１シフトレジスタ２２、第２シフトレジスタ２９、第１データ抽出部２５、第２データ抽出部３１、第１一致判定部２６、第２一致判定部３２、第１カウンタ２４、第２カウンタ３５などの動作は、電気回路などのハードウェアだけでなく、ソフトウェアによる情報処理によっても実現できる。
【００３０】
【発明の効果】
本発明を用いれば、同期の確立に所定のユニークワード全体で処理し、同期の維持に分散したユニークワード単位で処理を行うので、受信データ処理の遅延を低減させることが可能な同期を実現できる。
【図面の簡単な説明】
【図１】受信機の概略構成図。
【図２】ＵＷ検出部の詳細な構成図。
【図３】フレームデータの概略図。
【図４】ユニークワード及び分割ユニークワードの概略図。
【図５】同期確立部６１による同期確立の動作を示すフローチャート。
【図６】同期維持部６２による同期維持の動作を示すフローチャート。
【図７】第２スイッチ２３のオン・オフのタイミングの一例。
【図８】第５スイッチ３６のオン・オフのタイミングの一例。
【符号の説明】
４：ＵＷ検出部
４２：第３制御部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital wireless communication synchronization method and a receiver.
[0002]
[Prior art]
When data to be transmitted by digital wireless communication is transmitted in frame data units, a unique word is usually added to each frame data in a transmitter. As a method of adding a unique word, there is a method of distributing and dividing divided unique words in frame data in order to improve resistance to burst errors (for example, see Patent Document 1). In this case, the receiver identifies the frame data position by detecting all of the divided unique words in the received data sequence (synchronous state). Then, frame data existing at the identified frame data position is detected, and desired data is reproduced from each detected frame data. Here, when detecting the divided unique word, a mismatch of a predetermined number of bits is allowed. In this way, even if a burst error occurs, most of the divided unique words can be detected. Therefore, unique word non-detection is reduced, and frame data can be detected with a high probability. The synchronization state is maintained by detecting all of the divided unique words as in the establishment of the synchronization state.
[0003]
[Patent Document 1]
Japanese Patent Application No. 10-522402 (pages 8-11, Fig. 1)
[0004]
[Problems to be solved by the invention]
When the synchronization state is maintained in the same manner as the establishment of the synchronization state as described above, the reliability of the synchronization maintenance can be ensured. However, in this case, since it is necessary to continue detecting the frame data position even after the synchronization state is once established, there is a problem that the processing of the received data is delayed. In particular, such a processing delay is fatal in communication that requires real-time properties such as voice communication.
An object of the present invention is to provide a method of synchronizing frame data and a receiver capable of reducing a delay in received data processing.
[0005]
[Means for Solving the Problems]
The synchronization method according to claim 1 receives frame data having a plurality of subframes in which each of a plurality of divided unique words obtained by dividing a predetermined unique word and unit data as desired transmission data is arranged. A synchronization method performed by a receiver, the method including a synchronization establishment step, an extraction step, a determination step, a comparison step, and an output step.
The synchronization establishing step establishes synchronization of frame data based on a predetermined unique word. The extracting step extracts data having the same length as the divided unique word from a predetermined position in the frame data corresponding to the position where the divided unique word is arranged. The determination step determines a comparison unique word that is a bit string for comparing data bits with the extracted data, which is the data extracted in the extraction step, and that corresponds to the divided unique word. The comparison step compares the extracted data with a comparison unique word. The output step extracts and outputs unit data corresponding to the comparison unique word from the frame data according to the result of the comparison.
[0006]
Here, synchronization of frame data is established based on a predetermined unique word. Data having the same length as the divided unique word is extracted from a predetermined position in the frame data. The predetermined position is, for example, a position where the divided unique word is arranged in the frame data. A comparison unique word is determined. For the determination of the comparison unique word, for example, a divided unique word arranged at the head of frame data in which synchronization is established can be used as a comparison unique word. The extracted data is compared with the comparison unique word. The comparison is performed, for example, by counting the number of data bits that match the extracted data and the number of data bits that do not match the comparison unique word. According to the result of the comparison, unit data corresponding to the comparison unique word is extracted from the frame data and output. According to the result of the comparison, for example, when the number of data bits that match the extracted data and the comparison unique word is equal to or more than a predetermined number, or when the number of data bits that do not match the extracted data and the comparison unique word is a predetermined number For example:
[0007]
As described above, since the unit data is output according to the result of the comparison between the extracted data and the comparison unique word, the unit data included in the frame data can be output and sequentially processed even if the entire frame data is not prepared. Therefore, a buffer for storing data in units of frame data is not required, and delay in data processing can be reduced. Also, unit data output can be performed more easily than frame data output based on the comparison result in unique word units.
A synchronization method according to a second aspect is the synchronization method according to the first aspect, further comprising a synchronization re-establishment step of performing the synchronization establishment step again according to a result of the comparison.
[0008]
Here, the synchronization establishing step is performed again according to the result of the comparison.
In this way, here, for example, the process of maintaining the synchronization or returning to the asynchronous state and establishing the synchronization again can be performed according to the result of the comparison.
A synchronization method according to a third aspect is the synchronization method according to the first aspect, further comprising a repetition step of repeating an extraction step, a determination step, a comparison step, and an output step according to a result of the comparison.
Here, the extraction step, the determination step, the comparison step, and the output step are repeated according to the result of the comparison. The repetition can be performed, for example, as follows. If the divided unique word is a first divided unique word obtained by dividing the data of the unique word into n equal parts,..., K divided unique words,. An extraction step, a comparison step, and an output step are executed for (1 ≦ k ≦ n). Note that the initial value of k is 1. Next, when 1 ≦ k ≦ n−1, an extraction step, a comparison step, and an output step are executed for the (k + 1) -th divided unique word according to the comparison result. When k = n, the extraction step, the determination step, the comparison step, and the output step are executed again on the first divided unique word according to the result of the comparison. In the same manner, the extraction step, the determination step, the comparison step, and the output step are executed for the second divided unique word, the third divided unique word, and so on.
[0009]
As described above, a plurality of unit data included in a plurality of frame data can be continuously output according to the comparison result in the comparison step.
According to a fourth aspect of the present invention, in the synchronization method according to the first aspect, the comparing step is performed such that the extracted data completely matches all data bits of the comparison unique word, or the extracted data and all data bits of the comparison unique word. When the number of data bits that do not completely match the data bits but does not match is equal to or less than a predetermined number, the determination step determines that the extracted data matches the comparison unique word. The output step includes extracting the extraction data and the comparison unique word. Is determined to match, the unit data corresponding to the comparison unique word is extracted and output.
[0010]
Here, the extracted data and all data bits of the comparison unique word completely match, or the extracted data and all data bits of the comparison unique word do not completely match but the number of unmatched data bits is equal to or less than a predetermined number. At this time, it is determined that the extracted data matches the comparison unique word. If it is determined that the extracted data matches the comparison unique word, unit data corresponding to the comparison unique word is extracted and output.
As described above, when the number of mismatched bits is equal to or less than the predetermined number, it is determined that they match, so that the probability that data processing cannot be performed because unit data is not output can be reduced, and burst errors can be increased.
[0011]
According to a fifth aspect of the present invention, in the synchronization method of the first aspect, the unit data is audio data.
Here, the occurrence of delay can be suppressed in voice communication requiring real-time performance, and the real-time performance of voice wireless communication is improved.
The receiver according to claim 6 includes a receiving unit, a demodulating unit, a clock reproducing unit, a UW detecting unit having a synchronization establishing unit and a synchronization maintaining unit, and a processing unit. The synchronization establishing unit includes a synchronization establishing unit. The synchronization maintaining unit includes an extraction unit, a determination unit, a comparison unit, and a unit data output unit. The receiving unit receives a high-frequency signal of frame data having a plurality of subframes in which each of a plurality of divided unique words obtained by dividing a predetermined unique word and unit data as desired transmission data is arranged. The demodulation unit demodulates the high-frequency signal received by the reception unit and outputs a demodulated signal. The clock recovery unit recovers and outputs a clock signal from the demodulated signal output by the demodulation unit. The synchronization establishing unit establishes synchronization of the frame data according to the clock signal. The synchronization maintaining unit outputs unit data included in the frame data after the synchronization is established. The processing unit processes and outputs the unit data output from the UW detection unit. The synchronization establishing means establishes synchronization of frame data based on a predetermined unique word. The extracting means extracts data having the same length as the divided unique word from a predetermined position in the frame data corresponding to the position where the divided unique word is arranged. The determining means determines a comparison unique word corresponding to the divided unique word, which is a bit string for comparing the extracted data, which is the data extracted by the extracting means, with the data bits. The comparing means compares the extracted data with a comparison unique word. The unit data output means extracts and outputs unit data corresponding to the comparison unique word from the frame data according to the result of the comparison.
[0012]
Here, since the unit data is output to the processing unit in accordance with the result of the comparison between the extracted data and the comparison unique word, a buffer for storing data in units of frame data is not required, and a delay in data processing can be reduced.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
<First embodiment>
(1) Schematic configuration
FIG. 1 is a schematic configuration diagram of a receiver 10 using the present invention. The receiver 10 includes an RF reception unit 2, a clock recovery unit 3, a unique word (UW) detection unit 4, a signal processing unit 5, a D / A converter 6, an amplifier 7, and a receiver master clock 9 It has. The RF receiver 2 is connected to the antenna 1, demodulates a high-frequency signal received by the antenna 1, and outputs a demodulated signal to the clock reproducer 3. This demodulated signal includes frame data having a structure as shown in FIG. This frame data includes k-bit divided unique words (UW) DUW1,..., DUWj to be described later. An i-bit data unit DATA1,..., DATAj is interposed between the two divided UWs. Note that a combination of the divided unique word DUWn and the data unit DATAn (1 ≦ n ≦ j) is called a subframe. The number of bits k of the divided unique word and the number of bits i of the data unit may be changed according to the use conditions, the purpose of use of the receiver 10, and the like. The divided unique words DUW1,..., DUWj identify the data positions of the data units DATA1,. On the other hand, the RF receiver 2 has a known RSSI circuit and outputs an RSSI signal. The clock recovery unit 3 includes a clock recovery circuit (not shown), recovers a clock signal (CLK) from a demodulated signal using a master clock output from the receiver master clock 9, and outputs the clock signal (CLK) to the UW detection unit 4. . The UW detection unit 4 establishes the synchronization state of the frame and maintains the synchronization state based on the unique word (UW) included in the demodulated signal. The configuration and operation of the UW detection unit 4 will be described later. The signal processing unit 5 identifies the position of the data unit DATAn (1 ≦ n ≦ j) based on the divided unique word DUWn (1 ≦ n ≦ j), and extracts the data unit DATAn. Then, the detection of the error of the extracted data unit DATAn and the output of the BER signal, the correction of the error of the data unit DATAn, the audio mute when the RSSI signal or the BER signal output from the RF receiving unit 2 is lower than a predetermined reference level. And predetermined processing such as audio compression processing (decoding) and gain adjustment. Then, the data unit DATAn having undergone the predetermined processing is output to the D / A converter 6. The D / A converter 6 converts the data unit DATAn into an analog audio signal and outputs the analog audio signal to the amplifier 7. The amplifier 7 is connected to the speaker 8, amplifies the analog audio signal, and outputs the analog audio signal to the speaker 8. The speaker 8 loudspeaks the analog audio signal into the air.
[0014]
(2) Detailed configuration
FIG. 2 is a detailed configuration diagram of the UW detection unit 4. The UW detection unit 4 includes a synchronization establishing unit 61 and a synchronization maintaining unit 62. The synchronization establishing unit 61 includes a first switch (SW) 21, a first shift register (SR) 22, a second SW 23, a first counter 24, a first data extracting unit 25, and a first coincidence determining unit 26. , UW memory 27, first control unit 40, and second control unit 28. The first SW 21 includes a first SR side terminal 21a and a second SR side terminal 21b, and outputs a data sequence of a demodulated signal input from the clock recovery unit 3 to the first SR side terminal 21a or the second SR side terminal 21b. The switching of the output is performed by a first control unit 40 and a third control unit 42 described later. The first SR 22 shifts and outputs the data output from the clock recovery unit 3 to the second SW 23 bit by bit in synchronization with the CLK. The second SW 23 is provided between the first SR 22 and the first data extraction unit 25. The second control unit 28 turns on or off the second SW 23 at predetermined time intervals, and generates the reception timing of the divided UW of the first data extraction unit 25. As illustrated in FIG. 7A, the second SW 23 is turned on and off only for the time required for the first SR 22 to shift and output the k-bit data, and the first SR 22 shifts and outputs the i-bit data. Can be turned off only for the time required for.
[0015]
The UW memory 27 stores the j * k-bit unique word (UW) shown in FIG. The first data extraction unit 25 receives data one bit at a time from the first SR 22 via the second SW 23 turned on at a predetermined timing by the second control unit 28, and outputs the data to the first match determination unit 26. The first match determination unit 26 stores j * k bits of data sequentially output by the first data extraction unit 25, and compares the data (hereinafter, referred to as first extracted data) with UW stored in the UW memory 27. However, if they match completely or the number of bits that do not match completely but do not match is within a predetermined range, it is determined that they match. The first counter 24 counts the number m of times when it is determined that they match. Note that the default value of m is 0. The first control unit 40 determines that the number of times m determined to match is equal to a predetermined number m ₀ Is exceeded, the first SW 21 is switched from the first SR terminal 21a to the second SR terminal 1b. Hereinafter, a state in which the first SW 21 is switched to the second SR terminal 21b is referred to as a synchronization established state.
[0016]
The synchronization maintaining unit 62 includes a second shift register (SR) 29, a third switch (SW) 30, a second data extraction unit 31, a second match determination unit 32, a divided UW memory 33, a fourth switch (SW) 34, a second counter 35, a fifth switch (SW) 36, and a third control unit 42. The second SR 29 shifts the data output from the clock recovery unit 3 one bit at a time to the third SW 30 or the fifth SW 36 in synchronization with the CLK. Here, the third SW 30 is provided between the second SR 29 and the second data extraction unit 31. The fifth SW 36 is provided between the second SR 29 and the signal processing unit 5. The second control unit 28 turns on or off the third SW 29 at a predetermined timing, and generates the reception timing of the divided UW of the second data extraction unit 31. The on / off synchronization can be the same as the on / off synchronization of the first SW 21 described above, for example. The second data extraction unit 31 receives data one bit at a time from the second SR 29 via the third SW 30 turned on at a predetermined timing by the second control unit 28, and outputs the data to the second match determination unit 32. The divided UW memory 33 has a DUW1 memory, a DUW2 memory,..., A DUWj memory for storing a plurality of divided UWs. Here, the divided UW is any one of DUW1, DUW2,..., DUWj obtained by equally dividing the UW into j pieces of k bits from the front as shown in FIG. Note that this division is not an equal division but may be uneven. The second counter 35 counts a number n (1 ≦ n ≦ j) specifying a DUWn memory connected to the second match determination unit 32. Note that n is a natural number, and the default value is 1.
[0017]
The third control unit 42 refers to n of the second counter 35 and controls the fourth SW 34 to connect the second match determination unit 32 to the DUWn memory (1 ≦ n ≦ j). The second coincidence determination unit 32 stores k bits of data sequentially output by the second data extraction unit 31, and stores the data (hereinafter, referred to as second extracted data) and a divided unique word DUWn (hereinafter, referred to as a “DUWn”) stored in a DUWn memory. Comparison UW). Then, if they completely match or the number of bits that do not completely match but do not match is within a predetermined range, it is determined that they match, otherwise it is determined that they do not match. The third control unit 42 switches the first SW 21 from the second SR terminal 21b to the first SR terminal 21a according to the result of the determination by the second match determination unit 32. Further, the third control unit 42 turns on or off the fifth SW 36 at predetermined time intervals according to the determination result of the second coincidence determination unit 32, and sets the fifth SW 36 to the data unit DATAn (1 ≦ n ≦ j) of the signal processing unit 5. Generate reception timing. Here, as shown in FIG. 8, the fifth SW 36 is turned on and off for a time required for the second SR 29 to shift and output the i-bit data to the signal processing unit 5, and the second SR 29 is turned on and off for the k-bit data. May be turned off for the time required to shift output the signal to the signal processing unit 5. Hereinafter, a state in which the first SW 21 is switched to the first SR terminal 1a is referred to as an asynchronous state.
[0018]
(3) Operation of UW detector
(3-1) Operation of synchronization establishment unit
Hereinafter, an example of the operation of the synchronization establishing unit 61 will be described with reference to the flowchart shown in FIG. This operation is performed when the power of the receiver 10 is turned on or when the second control unit 28 of the synchronization establishing unit 61 receives the synchronization establishment start signal output from the third control unit 42 of the synchronization maintaining unit 62. Start.
Step S1: The first data extraction unit 25 receives data shifted and output one bit at a time from the first shift register 22 connected by the second SW 23 turned on at predetermined time intervals by the second control unit 28, 1 It outputs to the coincidence determination unit 26.
[0019]
Step S2: The first match determination unit 26 sequentially determines the identity between the first extracted data output from the first data extraction unit 25 and the UW stored in the UW memory 27 for j * k bits. Then, it is determined whether or not the first extracted data and the UW match. If it is determined that they match, the synchronization establishing unit 61 proceeds to the operation of step S3. If it is determined that they do not match, the synchronization establishing unit 61 proceeds to the operation of step S8. It should be noted that it is also possible to judge that they match if they do not completely match but are within a predetermined allowable range.
[0020]
Step S3: The first match determination section 26 outputs a match signal to the first counter 24.
Step S4: The first counter 24 increments the number m of times of input of the coincidence signal.
Step S5: The first control unit 40 refers to m of the first counter 24, and m> m ₀ It is determined whether or not. m> m ₀ In this case, the synchronization establishing unit 61 proceeds to the operation in step S6. m ≦ m ₀ In this case, the synchronization establishing unit 61 returns to the operation in step S1. Since the data extracted from the data unit and the UW may coincide with each other, from the viewpoint of ensuring the reliability of communication, m ₀ Is preferably a natural number of 2 or more.
[0021]
Step S6: The first control unit 40 switches the first SW 21 from the first SR side terminal 21a to the second SR side terminal 21b, and outputs a synchronization establishment completion signal to the second control unit 28.
Step S7: The first counter 24 sets m = 0 according to the input of the synchronization establishment completion signal. Then, the synchronization establishing unit 61 ends the operation.
Step S8: The first match determination section 26 outputs a mismatch signal to the second control section 28.
[0022]
Step S9: The second control unit 28 shifts the ON / OFF timing of the second SW 23 by a predetermined time according to the input of the mismatch signal. Note that the shifting time may be a time required for the first SR 22 to shift-output data of Δk bits to the second SW 23 as shown in FIG. 7B, for example. Further, the shifting time may be changed according to the use condition, the purpose of use, and the like of the receiver 10.
Step S10: The first counter 24 sets m = 0 according to the input of the mismatch signal. Then, the synchronization establishing unit 61 returns to the operation of Step S1.
[0023]
If the above-described operation is performed in the synchronization establishing unit 61, the number m of times that the first extracted data is determined to match the UW is m ₀ When the number of times has been reached, synchronization is established.
(3-2) Operation of synchronization maintaining unit
Hereinafter, an example of the operation of the synchronization maintaining unit 62 will be described with reference to the flowchart shown in FIG. This operation starts when the second control unit 28 inputs a synchronization establishment completion signal.
Step S11: The second data extracting unit 31 receives data shifted by one bit at a time from the second shift register 29 connected by the third SW 30 turned on at predetermined time intervals by the second control unit 28, and It outputs to the two-match determination unit 32.
[0024]
Step S <b> 12: The second match determination unit 32 determines whether the second extracted data, which is the data output from the second data extraction unit 31, and the count of the second counter 35 in the divided unique words stored in the divided UW memory 33. The identity with the comparison unique word DUWn (1 ≦ n ≦ j), which is a division unique word determined by n, is sequentially compared for k bits. Then, if the second extracted data and the comparison unique word pattern completely match or do not completely match but are within a predetermined allowable range, it is determined that they match, otherwise it is determined that they do not match. If it is determined that they match, the synchronization maintaining unit 62 proceeds to the operation of step S13. If it is determined that they do not match, the synchronization maintaining unit 62 proceeds to the operation in step S20.
[0025]
Step S13: The second coincidence determining section 26 outputs a coincidence signal to the third control section 42 and the second counter 35.
Step S14: The third control unit 42 turns on the fifth SW 36 for a predetermined time interval and then turns off the fifth SW 36 in response to the input of the coincidence signal.
Step S15: The second counter 35 increments the counter value n according to the input of the coincidence signal.
Step S16: The third control unit 42 refers to the counter value n of the second counter 35 and determines whether n> j. If n> j, the synchronization maintaining unit 62 proceeds to the operation in step S18. If n ≦ j, the synchronization maintaining unit 62 proceeds to the operation in step S17.
[0026]
Step S17: The third control unit 42 controls the fourth SW 34 to connect the second match determination unit 32 to the DUWn memory. Then, the synchronization maintaining unit 62 returns to the operation of Step S11.
Step S18: The third control unit 42 controls the fourth SW 34 to connect the second match determination unit 32 to the DUW1 memory. Then, the third control unit 42 outputs an initialization signal to the second counter 35.
Step S19: The second counter 35 sets n = 1 according to the input of the initialization signal. Then, the synchronization maintaining unit 62 returns to the operation of Step S11.
[0027]
Step S20: The second match determination section 26 outputs a mismatch signal to the third control section 42.
Step S21: The third control unit 42 switches the first SW 21 from the second SR terminal 21b to the first SR terminal 21a.
Step S22: The third control unit 42 outputs an initialization signal to the second counter 35. The second counter 35 sets n = 1 according to the input of the initialization signal.
Step S23: The third control unit 42 outputs a synchronization establishment start signal to the second control unit 28. Then, the synchronization maintaining unit 62 ends the operation.
[0028]
If the above-described operation is performed in the synchronization maintaining unit 62, when it is determined that the second extracted data does not match the comparison unique word DUWn (1 ≦ n ≦ j), the synchronization state is established. That is, when it is determined that the second extracted data does not match the comparison unique word DUWn, the synchronization establishment state is not maintained, and steps S1 to S9, which are operations for establishing synchronization, are executed again. On the other hand, when it is determined that the data pattern matches the comparison unique word DUWn, the synchronization established state is maintained.
Therefore, the determination of maintaining the synchronization is made for each comparison unique word, and the determination of maintaining the synchronization is simplified. When the synchronization establishment state is maintained, the signal processing unit 5 can sequentially extract and process the data units from the n-th data unit DATAn included in the frame data, and can process all data units DATA1, DATA2,. , DATAj are not required. Therefore, it is possible to determine the synchronization maintenance without waiting for the accumulation of all data units in one frame data, and it is possible to reduce the delay of the audio output due to the synchronization maintenance determination.
[0029]
<Other embodiments>
(A) The data DATA1,..., DATAj included in the frame data of the first embodiment are audio data. However, DATA1,..., DATAj may be data other than audio data such as data image data. Also in this case, it is possible to reduce delay in data processing.
(B) The first shift register 22, the second shift register 29, the first data extraction unit 25, the second data extraction unit 31, the first match determination unit 26, the second match determination unit 32, and the second shift register 22 of the first embodiment. The operations of the first counter 24 and the second counter 35 can be realized not only by hardware such as an electric circuit but also by information processing by software.
[0030]
【The invention's effect】
According to the present invention, the synchronization is established by processing the entire predetermined unique word, and the processing is performed in units of unique words distributed to maintain the synchronization, so that synchronization that can reduce the delay of the received data processing can be realized. .
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a receiver.
FIG. 2 is a detailed configuration diagram of a UW detection unit.
FIG. 3 is a schematic diagram of frame data.
FIG. 4 is a schematic diagram of a unique word and a divided unique word.
FIG. 5 is a flowchart showing an operation of synchronization establishment by a synchronization establishment unit 61;
FIG. 6 is a flowchart showing an operation of maintaining synchronization by a synchronization maintaining unit;
FIG. 7 is an example of ON / OFF timing of a second switch 23;
FIG. 8 shows an example of ON / OFF timing of a fifth switch 36.
[Explanation of symbols]
4: UW detector
42: Third control unit

Claims

A synchronization method performed by a receiver that receives frame data having a plurality of subframes in which each of a plurality of divided unique words obtained by dividing a predetermined unique word and unit data as desired transmission data is arranged. ,
A synchronization establishing step of establishing synchronization of the frame data based on the predetermined unique word,
An extraction step of extracting data having the same length as the divided unique word from a predetermined position in the frame data corresponding to the position where the divided unique word is arranged;
A determining step of determining a comparison unique word corresponding to the divided unique word, which is a bit string for comparing the extracted data and the data bits, which is the data extracted in the extracting step,
A comparison step of comparing the extracted data with the comparison unique word;
An output step of extracting and outputting unit data corresponding to the comparison unique word from the frame data in accordance with a result of the comparison,
Synchronization method with.

The synchronization method according to claim 1, further comprising a synchronization re-establishment step of performing the synchronization establishment step again according to a result of the comparison.

2. The synchronization method according to claim 1, further comprising a repeating step of repeating the extraction step, the determination step, the comparison step, and the output step according to a result of the comparison.

In the comparing step, the extracted data and all the data bits of the comparison unique word completely match, or the extracted data and all the data bits of the comparison unique word do not completely match but are not matched. When the number is equal to or less than a predetermined number, having a determination step of determining that the extracted data and the comparison unique word match,
The output step, when it is determined that the extracted data and the comparison unique word match, extract and output unit data corresponding to the comparison unique word,
The method according to claim 1.

The synchronization method according to claim 1, wherein the unit data is audio data.

A receiving unit that receives a high-frequency signal of frame data having a plurality of subframes in which each of a plurality of divided unique words obtained by dividing a predetermined unique word and unit data as desired transmission data are arranged,
A demodulation unit that demodulates the high-frequency signal received by the reception unit and outputs a demodulated signal;
A clock regeneration unit that reproduces and outputs a clock signal from the demodulated signal output by the demodulation unit,
According to the clock signal, a synchronization establishing unit that establishes synchronization of the frame data, and a UW detection unit that has a synchronization maintaining unit that outputs unit data included in the frame data after the synchronization is established,
A processing unit that processes and outputs the unit data output from the UW detection unit;
With
The synchronization establishing unit includes a synchronization establishing unit that establishes synchronization of the frame data based on the predetermined unique word,
The synchronization maintaining unit,
Extracting means for extracting data having the same length as the divided unique word from a predetermined position in the frame data corresponding to the position where the divided unique word is arranged;
Determining means for determining a comparison unique word corresponding to the divided unique word, which is a bit string for comparing extracted data and data bits, which are data extracted by the extracting means,
Comparing means for comparing the extracted data with the comparison unique word;
According to the result of the comparison, unit data output means for extracting and outputting unit data corresponding to the comparison unique word from the frame data,
Including a receiver.