JP2004199509A - シリーズレギュレータおよびそれを用いるスイッチング電源装置 - Google Patents
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Abstract
【課題】ディスクリート部品から成り、電圧検出部２４で検出された出力電圧ＶＯＵＴに対応して、出力制御部２５が出力ライン２３に直列に介在されたＦＥＴＱ１のゲートを制御することで、前記出力電圧ＶＯＵＴを安定化するようにしたドロッパ式のシリーズレギュレータ２１において、部品点数を削減する。
【解決手段】通常のスイッチング電源装置では、１次側と２次側との間の絶縁のために使用されるフォトカプラＰＣ１を、前記絶縁の必要のないこのドロッパ式のシリーズレギュレータ２１において、回路の簡略化のために使用する。したがって、複数のトランジスタや抵抗などのディスクリート部品を、該フォトカプラＰＣ１の１つで代用することができ、部品点数を削減することができる。
【選択図】 図１
【解決手段】通常のスイッチング電源装置では、１次側と２次側との間の絶縁のために使用されるフォトカプラＰＣ１を、前記絶縁の必要のないこのドロッパ式のシリーズレギュレータ２１において、回路の簡略化のために使用する。したがって、複数のトランジスタや抵抗などのディスクリート部品を、該フォトカプラＰＣ１の１つで代用することができ、部品点数を削減することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ドロッパ式のシリーズレギュレータと、メイン制御とは別に、該シリーズレギュレータを２次側の出力電圧安定化のために用いる多出力のスイッチング電源装置とに関する。
【０００２】
【従来の技術】
従来のスイッチング電源装置は、定格負荷時に効率が最大となるように設計されており、最小負荷時や待機時の効率については、対策がなされていなかった。ところが、最近、地球温暖化対策としてＣＯ2 の排出規制が叫ばれ、特に常時電源に接続されたままの電子機器に関しては、最も動作時間の長い前記待機時の消費電力を下げることが急務となってきた。
【０００３】
ところで、前記多出力のスイッチング電源装置では、最も負荷の大きい主巻線のメイン出力の電圧は、その出力電圧に応じたフィードバック制御によって安定化されるけれども、別巻き線のサブ出力については、前記ドロッパ式のシリーズレギュレータを用いて安定化される。そのシリーズレギュレータとして、最もよく使用されるのは、３端子レギュレータＩＣである。３端子レギュレータは、簡単に回路を構成できるけれども、前記サブ出力の負荷が大きく、たとえば出力電圧が２４Ｖ以上に大きい場合は、これに相当する３端子レギュレータの種類が少なく、コストも高くなる。また、前記待機時に外部から信号を受取り、出力をｏｆｆにするような付加機能を有するものが少ない。そこで上記条件のある場合、サブ出力をディスクリート部品から成るシリーズレギュレータで構成することが多い。
【０００４】
図１５は、スイッチング電源装置における別巻き線１のサブ出力回路として用いられる典型的な従来技術のシリーズレギュレータ２の電気回路図である。このシリーズレギュレータ２は、ディスクリート部品で構成され、大略的に、トランスの別巻き線１の誘起電圧を、ダイオードｄ１および平滑コンデンサｃ１で整流・平滑して得られた直流電圧を電源とし、ハイレベル側の電源ライン３に直列に介在されたＰ型のＦＥＴｑ１のインピーダンスを変化することで、安定化された所望とする出力電圧ＶＯＵＴを得るようになっている。ここで、前記出力電圧が低い３端子レギュレータの場合は、ＦＥＴｑ１のソース側が入力端子となり、ドレイン側が出力端子となり、ＧＮＤ端子を合わせて、３端子となる。
【０００５】
そして、このシリーズレギュレータ２には、前記出力電圧ＶＯＵＴの安定化のために、該出力電圧ＶＯＵＴを検出する電圧検出部４と、その電圧検出部４で検出された出力電圧ＶＯＵＴに対応して前記ＦＥＴｑ１のゲート−ソース間の電圧を制御することで該ＦＥＴｑ１のインピーダンスを制御し、前記出力電圧ＶＯＵＴを安定化する出力制御部５とが設けられている。
【０００６】
前記電圧検出部４は、前記出力電圧ＶＯＵＴを分圧する分圧抵抗ｒ１，ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータｉｃと、前記ＦＥＴｑ１の出力側で、電源ライン間に前記シャントレギュレータｉｃとともに直列に接続される抵抗ｒ３，ｒ４と、前記抵抗ｒ３，ｒ４の接続点にベースが接続されるＰ型のトランジスタｑ２と、前記ＦＥＴｑ１の出力側で、電源ライン間に前記トランジスタｑ２とともに直列に接続される抵抗ｒ５，ｒ６とを備えて構成される。
【０００７】
前記出力制御部５は、前記抵抗ｒ５，ｒ６の接続点にベースが接続されるＮ型のトランジスタｑ３と、前記ＦＥＴｑ１の入力側で、電源ライン間に前記トランジスタｑ３とともに直列に接続される抵抗ｒ７と、前記トランジスタｑ３のコレクタがベースに接続されるＮ型の制御トランジスタｑ４と、前記制御トランジスタｑ４のコレクタを前記ＦＥＴｑ１のゲートに接続する抵抗ｒ８と、前記ＦＥＴｑ１のゲート−ソース間に介在される抵抗ｒ９とを備えて構成される。
【０００８】
上述のように構成されるシリーズレギュレータ２において、シャントレギュレータｉｃのレファレンス端子に加えられた前記分圧抵抗ｒ１，ｒ２による出力電圧ＶＯＵＴの分圧値が、たとえば前記内部の基準電圧より大きくなる程、該シャントレギュレータｉｃのアノード−カソード間のインピーダンスは低下し、トランジスタｑ２のベース電流を引込み、これによって該トランジスタｑ２のコレクタ電流が増加し、抵抗ｒ５，ｒ６を経て、トランジスタｑ３のベースに流れ込む電流が増加する。
【０００９】
したがって、トランジスタｑ３のコレクタ電流が増加し、抵抗ｒ７を介して流れる制御トランジスタｑ４のベース電流は減少し、該制御トランジスタｑ４のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴｑ１のゲート−ソース間の電圧が下がり、ＦＥＴｑ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００１０】
これに対して、前記出力電圧ＶＯＵＴの分圧値が、シャントレギュレータｉｃの基準電圧より小さくなる程、アノード−カソード間のインピーダンスは上昇し、トランジスタｑ２のベース電流を抑制し、これによって該トランジスタｑ２のコレクタ電流が減少し、トランジスタｑ３のベースに流れ込む電流が減少する。したがって、トランジスタｑ３のコレクタ電流が減少し、制御トランジスタｑ４のベース電流は増加し、該制御トランジスタｑ４のコレクタ−エミッタ間のインピーダンスが低下し、ＦＥＴｑ１のゲート−ソース間の電圧が上昇し、ＦＥＴｑ１のソース−ドレイン間のインピーダンスが低下し、出力電圧ＶＯＵＴは、上がる方向に制御される。このようにして、前記出力電圧ＶＯＵＴが安定化されている。
【００１１】
また、前記のように待機時に外部から信号を受取り、出力をｏｆｆにする制御信号回路１３を設けた場合は、図１６のようになる。図１６は、他の従来技術のシリーズレギュレータ１２の電気回路図である。この図１６において、上述の図１５の構成に対応する部分には、同一の参照符号を付して、その説明を省略する。前記制御信号回路１３は、前記制御トランジスタｑ４のベース−エミッタ間に介在されるＮ型のトランジスタｑ５と、外部からの制御信号を前記トランジスタｑ５のベースに与える抵抗ｒ１０，ｒ１１とを備えて構成される。
【００１２】
したがって、前記制御信号がアクティブのハイレベルとなると、トランジスタｑ５がｏｎして制御トランジスタｑ４のベース−エミッタ間を短絡し、これによって該制御トランジスタｑ４がｏｆｆしてＦＥＴｑ１もｏｆｆし、サブ出力は出力されなくなり、待機時の消費電力が削減される。これに対して、前記制御信号が非アクティブのローレベルとなると、トランジスタｑ５がｏｆｆして、前述のような通常の動作が行われる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述のような従来技術では、シリーズレギュレータ２の例では、トランジスタがｑ１〜ｑ４の４個、抵抗がｒ１〜ｒ９の９個、ＩＣがシリーズレギュレータｉｃの１個と部品点数が多いので、前記のようにディスクリート部品で構成した場合、部品コスト、実装コスト、実装スペースが嵩むという問題がある。
【００１４】
本発明の目的は、部品点数を削減し、コストおよびスペースを削減することができるシリーズレギュレータおよびそれを用いるスイッチング電源装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明のシリーズレギュレータは、ディスクリート部品から成り、電圧検出部で検出された出力電圧に対応して、出力制御部が出力ラインに直列に介在されたパワー素子の制御端子を制御することで、前記出力電圧を安定化するようにしたドロッパ式のシリーズレギュレータにおいて、前記電圧検出部と出力制御部との間に、フォトカプラを含む制御伝達経路を有することを特徴とする。
【００１６】
上記の構成によれば、たとえばスイッチング電源装置では、１次側と２次側との間の絶縁のために使用されるフォトカプラを、前記絶縁の必要のないドロッパ式のシリーズレギュレータにおいて、ディスクリート部品から成る場合には、回路の簡略化のために使用する。
【００１７】
したがって、複数のトランジスタや抵抗などの部品を、該フォトカプラ１つで代用することができ、部品点数を削減することができる。
【００１８】
また、本発明のシリーズレギュレータでは、前記パワー素子は、Ｐ型のＦＥＴＱ１から成り、前記電圧検出部は、前記出力電圧を分圧する分圧抵抗Ｒ１，Ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ１と、前記ＦＥＴＱ１の出力側で、電源ライン間に前記シャントレギュレータＩＣ１とともに直列に接続されるフォトダイオードＤ２および抵抗Ｒ３とを備えて構成され、前記出力制御部は、前記フォトダイオードＤ２とともに前記制御伝達経路となるフォトカプラを構成するフォトトランジスタＱ２と、前記ＦＥＴＱ１の入力側で、電源ライン間に前記フォトトランジスタＱ２とともに直列に接続される抵抗Ｒ４と、前記フォトトランジスタＱ２のコレクタがベースに接続されるＮ型の制御トランジスタＱ３と、前記制御トランジスタＱ３のコレクタを前記ＦＥＴＱ１の制御端子に接続する抵抗Ｒ５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６とを備えて構成されることを特徴とする。
【００１９】
上記の構成によれば、シャントレギュレータＩＣ１のレファレンス端子に加えられた前記分圧抵抗Ｒ１，Ｒ２による出力電圧の分圧値が、前記内部の基準電圧より大きくなる程、該シャントレギュレータＩＣ１のアノード−カソード間のインピーダンスは低下し、前記フォトカプラＰＣのフォトダイオードＤ２のカソードから電流を引込み、これによって該フォトダイオードＤ２の輝度が増加する。したがって、フォトカプラＰＣのフォトトランジスタＱ２のコレクタ電流が増加し、これによって抵抗Ｒ４を介して流れる制御トランジスタＱ３のベース電流は減少し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００２０】
これに対して、前記出力電圧ＶＯＵＴの分圧値が、シャントレギュレータＩＣ１の基準電圧より小さくなる程、アノード−カソード間のインピーダンスは上昇し、フォトダイオードＤ２のカソード電流を抑制し、これによって該フォトダイオードＤ２の輝度が減少する。したがって、フォトトランジスタＱ２のコレクタ電流が減少し、これによって制御トランジスタＱ３のベース電流は増加し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが低下し、ＦＥＴＱ１のゲート−ソース間の電圧が上昇し、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが低下し、出力電圧ＶＯＵＴは、上がる方向に制御される。このようにして、前記出力電圧ＶＯＵＴが安定化される。
【００２１】
したがって、前述の図１５で示す従来のシリーズレギュレータと比較すると、前記電圧検出部４，２４と出力制御部５，２５との間の制御伝達経路を、トランジスタｑ２，ｑ３からフォトカプラＰＣ１に置換えることで、該フォトカプラＰＣ１の部品点数は増加するけれども、他の構成は、トランジスタがＱ１，Ｑ３の２個、抵抗がＲ１〜Ｒ６の６個、ＩＣがシャントレギュレータＩＣ１の１個と、トランジスタを２個、抵抗を３個削減でき、部品コスト、実装コスト、実装スペースを削減することができる。さらに部品点数が少ない分、待機時の消費電力の低減にもなる。また、従来のシリーズレギュレータ２におけるトランジスタｑ２，ｑ３のバイアスの設定を考慮せず、簡単に定数決定を行うことができる。
【００２２】
さらにまた、本発明のシリーズレギュレータは、前記制御トランジスタＱ３のベース−エミッタ間に介在されるＮ型のトランジスタＱ１１と、外部からの第１の制御信号を前記トランジスタＱ１１のベースに与える抵抗Ｒ１１，Ｒ１２とを備えて構成される制御信号回路３３をさらに有することを特徴とする。
【００２３】
上記の構成によれば、前記第１の制御信号がアクティブのハイレベルとなると、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、サブ出力は出力されなくなり、待機時の消費電力が削減される。これに対して、前記第１の制御信号が非アクティブのローレベルとなると、トランジスタＱ１１がｏｆｆして、通常の動作が行われる。
【００２４】
こうして、待機時の効率を上げることができる。
【００２５】
また、本発明のシリーズレギュレータは、前記シャントレギュレータＩＣ１のレファレンス端子とＧＮＤとの間に介在される抵抗Ｒ２０およびＮ型のトランジスタＱ２１の直列回路と、外部からの第２の制御信号を前記トランジスタＱ２１のベースに与える抵抗Ｒ２１，Ｒ２２とを備えて構成される制御信号回路４３をさらに有することを特徴とする。
【００２６】
上記の構成によれば、前記第２の制御信号が非アクティブのハイレベルとなると、トランジスタＱ２１がｏｎして分圧抵抗Ｒ２と並列に抵抗Ｒ２０が接続されることになり、これによって前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値が相対的に小さい状態で、通常の動作が行われている。これに対して、前記第２の制御信号がアクティブのローレベルとなると、トランジスタＱ２１がｏｆｆして、前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に大きくなり、その結果、前記出力電圧ＶＯＵＴが低下して、待機時の消費電力を抑えることができる。
【００２７】
さらにまた、本発明のシリーズレギュレータは、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ３１，Ｒ３２と、ローレベル側の電源ライン５３に直列に介在される電流検知抵抗Ｒ３３と、前記電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値によって規定される過電流制限値と比較し、その比較結果に応じて前記制御トランジスタＱ３のベース電流を制御するコンパレータ５４とを備えて構成される過電流保護回路５２をさらに有することを特徴とする。
【００２８】
上記の構成によれば、電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より低い場合、すなわち負荷電流が前記分圧抵抗Ｒ３１，Ｒ３２によって規定される過電流制限値より小さい場合は、コンパレータ５４の出力がオープンとなり、過電流保護動作は行われず、通常動作が行われる。
【００２９】
これに対して、電流検知抵抗Ｒ３３の端子間電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より高い場合、すなわち負荷電流が前記過電流制限値より大きくなる程、前記コンパレータ５４は出力をローレベルとし、制御トランジスタＱ３のベース電流を引込む。したがって、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり，該ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００３０】
したがって、負荷電流が大きくなる程、前記制御トランジスタＱ３のベース電流、したがってＦＥＴＱ１を流れる電流を制限し、前記出力電圧ＶＯＵＴは、いわゆるフの字の垂下特性を示す。このようにして、過電流保護動作を実現し、過電流によるＦＥＴＱ１の加熱破壊を防ぐことができる。
【００３１】
特に、小容量の電源であれば、サブ出力の過負荷に対してメイン制御部の過電流保護回路が動作して全出力がシャットダウンされて保護がかかるが、容量の大きな電源では、メインの過電流保護回路が動作するまでにサブ出力に過大な負荷電流が流れ、破壊する恐れがあるので、そのような場合に、そのサブ出力にこのような過電流保護回路５２を独立して用いると効果的である。また、サブ出力の過電流時は、サブ出力だけダウンし、メイン出力は残ってほしい場合にも有効である。
【００３２】
また、本発明のシリーズレギュレータでは、出力端間に平滑コンデンサＣ１１を設けるとともに、前記平滑コンデンサＣ１１の端子間に並列に設けられる放電抵抗Ｒ４０およびＮ型の短絡トランジスタＱ３１の直列回路と、前記第１の制御信号を前記短絡トランジスタＱ３１のベースに与える抵抗Ｒ４１，Ｒ４２とを備えて構成される放電回路５５をさらに有することを特徴とする。
【００３３】
上記の構成によれば、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３が出力をシャットダウンするとともに、この放電回路５５の短絡トランジスタＱ３１が平滑コンデンサＣ１１の端子間を放電抵抗Ｒ４０を介して緩やかに短絡し、該平滑コンデンサＣ１１の電荷を瞬時に抜取る。
【００３４】
したがって、出力の安定化のために平滑コンデンサＣ１１を設けても、前記放電回路５５を設けることで、瞬時に出力をシャットダウンさせることができる。
【００３５】
さらにまた、本発明のスイッチング電源装置は、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力には開閉用のスイッチ部を含む出力回路６１およびその出力シャットダウン用の制御信号回路６６を備え、前記制御信号回路６６は、トランスの主巻き線６２からの電源ライン６３に直列に介在されたＰ型のＦＥＴＱ６１のゲートを制御する制御トランジスタＱ６３のベース−エミッタ間に介在されるＮ型のトランジスタＱ６５と、前記第１の制御信号を前記トランジスタＱ６５のベースに与える抵抗Ｒ６７，Ｒ６８と、前記抵抗Ｒ６８と並列に設けられるコンデンサＣ６５とを備えて構成されることを特徴とする。
【００３６】
上記の構成によれば、第１の制御信号がアクティブのハイレベルとなると、サブ出力側では出力は速やかにシャットダウンされるのに対して、メイン出力側では、コンデンサＣ６５の充電電圧がトランジスタＱ６５のｏｎ電圧以上となってから該トランジスタＱ６５がｏｎして制御トランジスタＱ６３のベース−エミッタ間を短絡し、ＦＥＴＱ６１をｏｆｆするので、前記サブ出力から時間差を持ってシャットダウンすることができる。
【００３７】
したがって、サブ出力とメイン出力とがオフするのに時間差を持たせることで、シーケンスの必要な場合に有効である。
【００３８】
また、本発明のスイッチング電源装置は、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力では、出力電圧ＶＯＵＴ ＭＡＩＮの１次側へのフィードバック用の分圧抵抗Ｒ６２をさらにＲ６２１，Ｒ６２２に分割するとともに、電源ライン間に挿入されるバイアス抵抗Ｒ７０およびトランジスタＱ７１の直列回路と、前記第１の制御信号を前記トランジスタＱ７１のベースに与える抵抗Ｒ７１，Ｒ７２と、前記トランジスタＱ７１のコレクタがベースに接続され、前記分圧抵抗Ｒ６２１と並列に設けられるトランジスタＱ７２とを備えて構成される出力電圧設定回路７１を設けることを特徴とする。
【００３９】
上記の構成によれば、前記第１の制御信号が非アクティブのローレベルである間は、トランジスタＱ７１がｏｆｆし、これによってトランジスタＱ７２のベースはバイアス抵抗Ｒ７０でバイアスされてハイレベルとなって該トランジスタＱ７２はｏｎしている。これによって、前記分圧抵抗Ｒ６２１の端子間が短絡されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２で分圧した比較的低い電圧となり、通常通りの動作が行われる。
【００４０】
これに対して、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３によってサブ出力が速やかにシャットダウンされるとともに、トランジスタＱ７１がｏｎし、これによってトランジスタＱ７２のベース−エミッタ間が短絡されて該トランジスタＱ７２はｏｆｆする。これによって、前記分圧抵抗Ｒ６２１の端子間が開放されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２，Ｒ６２１で分圧した比較的高い電圧となり、前記出力電圧ＶＯＵＴ ＭＡＩＮは前記通常動作時よりも低い待機時の電圧に低下する。
【００４１】
このようにして、待機時には、サブ出力のシャットダウンとともに、メイン出力の出力電圧ＶＯＵＴ ＭＡＩＮを低下することができる。
【００４２】
さらにまた、本発明のスイッチング電源装置は、メイン出力の出力端に介在される抵抗Ｒ８９およびフォトダイオードＤ８２の直列回路と、前記フォトダイオードＤ８２とフォトカプラＰＣ３を構成し、主スイッチング素子Ｑ８１のスイッチングを制御する制御ＩＣ８５において発振周波数を決定する並列抵抗Ｒ８７、Ｒ８８の一方と直列に設けられるフォトトランジスタＱ８３とを備えて構成される発振周波数変換回路８０をさらに備えることを特徴とする。
【００４３】
上記の構成によれば、通常出力時は前記フォトダイオードＤ８２が点灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８に並列に接続されて、制御ＩＣ８５の発振周波数ｆ１は、前記並列抵抗Ｒ８７、Ｒ８８の抵抗値で決定される。これに対して、出力がシャットダウンされると、前記フォトダイオードＤ８２が消灯し、フォトトランジスタＱ８３によって前記並列抵抗Ｒ８７、Ｒ８８の一方が開放されて、前記発振周波数ｆ２は、他方の並列抵抗で決定される。
【００４４】
これによって、前記第１の制御信号がアクティブのハイレベルとなると、前記シリーズレギュレータ３１ｂによるサブ出力が速やかにシャットダウンされ、時間差を持って開閉用のスイッチ部を含む出力回路６１によるメイン出力がシャットダウンされた後、さらに発振周波数を低下することができる。
【００４５】
また、本発明のスイッチング電源装置は、前記のシリーズレギュレータをトランス２次側のサブ出力に備えることを特徴とする。
【００４６】
上記の構成によれば、スイッチング電源装置のメイン出力は１次側へのフィードバック制御によってその出力電圧が安定化されているのに対して、サブ出力に前記のドロッパ式のシリーズレギュレータを設けることで、該サブ出力の出力電圧も安定化することができる。
【００４７】
【発明の実施の形態】
本発明の実施の第１の形態について、図１に基づいて説明すれば、以下のとおりである。
【００４８】
図１は、本発明の実施の第１の形態のシリーズレギュレータ２１の電気回路図である。このシリーズレギュレータ２１は、ディスクリート部品で構成され、スイッチング電源装置におけるトランスの別巻き線２２のサブ出力回路として用いられる。このシリーズレギュレータ２１は、大略的に、前記別巻き線２２の誘起電圧を、ダイオードＤ１および平滑コンデンサＣ１で整流・平滑して得られた直流電圧を電源とし、ハイレベル側の電源ライン２３に直列に介在されたＰ型のＦＥＴＱ１のインピーダンスを変化することで、安定化された所望とする出力電圧ＶＯＵＴを得るようになっている。
【００４９】
そして、このシリーズレギュレータ２１では、前記出力電圧ＶＯＵＴの安定化のために、該出力電圧ＶＯＵＴを検出する電圧検出部２４と、その電圧検出部２４で検出された出力電圧ＶＯＵＴに対応して、前記ＦＥＴＱ１のゲート−ソース間の電圧を制御することで該ＦＥＴＱ１のインピーダンスを制御し、前記出力電圧ＶＯＵＴを安定化する出力制御部２５とが設けられている。
【００５０】
前記電圧検出部２４は、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ１，Ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ１と、前記ＦＥＴＱ１の出力側で、電源ライン間に前記シャントレギュレータＩＣ１とともに直列に接続されるフォトダイオードＤ２および抵抗Ｒ３とを備えて構成される。
【００５１】
前記出力制御部２５は、前記フォトダイオードＤ２とフォトカプラを構成するフォトトランジスタＱ２と、前記ＦＥＴＱ１の入力側で、電源ライン間に前記フォトトランジスタＱ２とともに直列に接続される抵抗Ｒ４と、前記フォトトランジスタＱ２のコレクタがベースに接続されるＮ型の制御トランジスタＱ３と、前記制御トランジスタＱ３のコレクタを前記ＦＥＴＱ１のゲートに接続する抵抗Ｒ５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６とを備えて構成される。
【００５２】
注目すべきは、このシリーズレギュレータ２１では、上述のように前記電圧検出部２４と出力制御部２５との間に、フォトカプラＰＣ１を含む制御伝達経路を有することである。その制御伝達経路によるフィードバック制御動作は、以下のとおりである。すなわち、シャントレギュレータＩＣ１のレファレンス端子に加えられた前記分圧抵抗Ｒ１，Ｒ２による出力電圧ＶＯＵＴの分圧値が、前記内部の基準電圧より大きくなる程、該シャントレギュレータＩＣ１のアノード−カソード間のインピーダンスは低下し、前記フォトカプラＰＣ１のフォトダイオードＤ２のカソードから電流を引込み、これによって該フォトダイオードＤ２の輝度が増加する。
【００５３】
したがって、フォトカプラＰＣ１のフォトトランジスタＱ２のコレクタ電流が増加し、これによって抵抗Ｒ４を介して流れる制御トランジスタＱ３のベース電流は減少し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００５４】
これに対して、前記出力電圧ＶＯＵＴの分圧値が、シャントレギュレータＩＣ１の基準電圧より小さくなる程、該アノード−カソード間のインピーダンスは上昇し、フォトダイオードＤ２のカソード電流を抑制し、これによって該フォトダイオードＤ２の輝度が減少する。したがって、フォトトランジスタＱ２のコレクタ電流が減少し、制御トランジスタＱ３のベース電流は増加し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが低下し、ＦＥＴＱ１のゲート−ソース間の電圧が上昇し、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが低下し、出力電圧ＶＯＵＴは、上がる方向に制御される。このようにして、前記出力電圧ＶＯＵＴが安定化される。
【００５５】
したがって、前述の図１５で示す従来のシリーズレギュレータ２と比較すると、前記電圧検出部４，２４と出力制御部５，２５との間の制御伝達経路を、トランジスタｑ２，ｑ３からフォトカプラＰＣ１に置換えることで、該フォトカプラＰＣ１の部品点数は増加するけれども、他の構成は、トランジスタがＱ１，Ｑ３の２個、抵抗がＲ１〜Ｒ６の６個、ＩＣがシャントレギュレータＩＣ１の１個と部品点数を削減でき、部品コスト、実装コスト、実装スペースを削減することができる。さらに、部品点数が少ない分、待機時の消費電力を低減することができる。また、従来のシリーズレギュレータ２におけるトランジスタｑ２，ｑ３のバイアスの設定を考慮せず、簡単に定数決定を行うことができる。
【００５６】
本発明の実施の第２の形態について、図２に基づいて説明すれば、以下のとおりである。
【００５７】
図２は、本発明の実施の第２の形態のシリーズレギュレータ３１の電気回路図である。このシリーズレギュレータ３１は、前述のシリーズレギュレータ２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシリーズレギュレータ３１では、前記図１６で示すシリーズレギュレータ１２と同様に、制御信号回路３３が設けられていることである。
【００５８】
前記制御信号回路３３は、前記制御トランジスタＱ３のベース−エミッタ間に介在されるＮ型のトランジスタＱ１１と、外部からの第１の制御信号を前記トランジスタＱ１１のベースに与える抵抗Ｒ１１，Ｒ１２とを備えて構成される。
【００５９】
したがって、前記第１の制御信号がアクティブのハイレベルとなると、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、サブ出力は出力されなくなり、待機時の消費電力が削減される。これに対して、前記第１の制御信号が非アクティブのローレベルとなると、トランジスタＱ１１がｏｆｆして、上述のような通常の動作が行われる。
【００６０】
こうして、待機時の効率を上げることができる。
【００６１】
本発明の実施の第３の形態について、図３に基づいて説明すれば、以下のとおりである。
【００６２】
図３は、本発明の実施の第３の形態のシリーズレギュレータ４１の電気回路図である。このシリーズレギュレータ４１は、前述のシリーズレギュレータ３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシリーズレギュレータ４１では、前記制御信号回路３３に類似した制御信号回路４３が設けられていることである。
【００６３】
前記制御信号回路４３は、前記シャントレギュレータＩＣ１のレファレンス端子とＧＮＤとの間に介在される抵抗Ｒ２０およびＮ型のトランジスタＱ２１から成る直列回路と、外部からの第２の制御信号を前記トランジスタＱ２１のベースに与える抵抗Ｒ２１，Ｒ２２とを備えて構成される。
【００６４】
したがって、前記第２の制御信号が非アクティブのハイレベルとなると、トランジスタＱ２１がｏｎして分圧抵抗Ｒ２と並列に抵抗Ｒ２０が接続されることになり、これによって前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に小さい状態で、通常の動作が行われている。これに対して、前記第２の制御信号がアクティブのローレベルとなると、トランジスタＱ２１がｏｆｆして、前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に大きくなり、その結果、前記出力電圧ＶＯＵＴが低下して待機時の消費電力を抑えることができる。
【００６５】
本発明の実施の第４の形態について、図４に基づいて説明すれば、以下のとおりである。
【００６６】
図４は、本発明の実施の第４の形態のシリーズレギュレータ５１の電気回路図である。このシリーズレギュレータ５１は、前述のシリーズレギュレータ３１，４１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシリーズレギュレータ５１では、前記制御信号回路３３，４３が合わせて設けられていることである。これらの制御信号回路３３，４３の動作は、前述と同様である。
【００６７】
したがって、待機時に、サブ出力が不要なモードでは前記第１の制御信号をアクティブのハイレベルとして該サブ出力を完全にシャットダウンし、サブ出力が低くても必要なモードでは前記第２の制御信号をアクティブのローレベルとして該サブ出力の出力電圧ＶＯＵＴを低下する。このようにして、２つの制御信号を切換えるだけで、待機時に要求される２次側出力に対応することができる。
【００６８】
本発明の実施の第５の形態について、図５〜図８に基づいて説明すれば、以下のとおりである。
【００６９】
図５〜図８は、本発明の実施の第５の形態のシリーズレギュレータ２１ａ，３１ａ，４１ａ，５１ａの電気回路図である。これらのシリーズレギュレータ２１ａ，３１ａ，４１ａ，５１ａは、前述のシリーズレギュレータ２１，３１，４１，５１にそれぞれ類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、これらのシリーズレギュレータ２１ａ，３１ａ，４１ａ，５１ａでは、前述の各シリーズレギュレータ２１，３１，４１，５１に、過電流保護回路５２が設けられていることである。
【００７０】
前記過電流保護回路５２は、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ３１，Ｒ３２と、ローレベル側の電源ライン５３に直列に介在される電流検知抵抗Ｒ３３と、コンパレータ５４とを備えて構成されている。前記出力電圧ＶＯＵＴの分圧値はコンパレータ５４の非反転入力端子に入力され、前記電流検知抵抗Ｒ３３を流れる電流によって発生した電圧は前記コンパレータ５４の反転入力端子に入力される。前記コンパレータ５４の出力端子は、前記フォトトランジスタＱ２のコレクタ、したがって制御トランジスタＱ３のベースに接続される。
【００７１】
前記コンパレータ５４は、電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より低い場合、すなわち負荷電流が前記分圧抵抗Ｒ３１，Ｒ３２によって規定される過電流制限値より小さい場合は、出力がオープンとなり、過電流保護動作は行われず、上述のような通常動作が行われる。
【００７２】
これに対して、電流検知抵抗Ｒ３３の端子間電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より高い場合、すなわち負荷電流が前記過電流制限値より大きくなる程、前記コンパレータ５４は出力をローレベルとし、制御トランジスタＱ３のベース電流を引込む。したがって、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり，該ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００７３】
このように負荷電流が大きくなる程、前記制御トランジスタＱ３のベース電流、したがってＦＥＴＱ１を流れる電流を制限することで、前記出力電圧ＶＯＵＴは、いわゆるフの字の垂下特性を示す。このようにして、過電流保護動作を実現し、過電流によるＦＥＴＱ１の加熱破壊を防ぐことができる。
【００７４】
通常、小容量の電源であれば、サブ出力の過負荷に対してメイン制御部の過電流保護回路が動作して全出力がシャットダウンされて保護がかかるが、容量の大きな電源では、メインの過電流保護回路が動作するまでにサブ出力に過大な負荷電流が流れ、破壊する恐れがある。そのような場合に、そのサブ出力にこのような過電流保護回路５２を独立して用いると効果的である。また、サブ出力の過電流時は、サブ出力だけダウンし、メイン出力は残ってほしい場合にも有効である。
【００７５】
本発明の実施の第６の形態について、図９〜図１４に基づいて説明すれば、以下のとおりである。
【００７６】
図９は、本発明の実施の第６の形態のシリーズレギュレータ３１ｂの電気回路図である。このシリーズレギュレータ３１ｂは、前述のシリーズレギュレータ３１に類似している。注目すべきは、このシリーズレギュレータ３１ｂでは、サブ出力の安定化のために平滑コンデンサＣ１１が設けられるとともに、その平滑コンデンサＣ１１の電荷を瞬時に抜取る放電回路５５が設けられていることである。
【００７７】
前記放電回路５５は、前記平滑コンデンサＣ１１の端子間に並列に設けられる放電抵抗Ｒ４０およびＮ型の短絡トランジスタＱ３１の直列回路と、前記第１の制御信号を前記短絡トランジスタＱ３１のベースに与える抵抗Ｒ４１，Ｒ４２とを備えて構成されている。
【００７８】
したがって、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３のトランジスタＱ１１が制御トランジスタＱ３をｏｆｆさせ、出力をシャットダウンするとともに、この放電回路５５の短絡トランジスタＱ３１が平滑コンデンサＣ１１の端子間を放電抵抗Ｒ４０を介して緩やかに短絡し、前述のように平滑コンデンサＣ１１の電荷を瞬時に抜取る。
【００７９】
したがって、サブ出力の安定化のために平滑コンデンサＣ１１を設けた場合、図１０（ａ）で示すように、時刻ｔ１において前記第１の制御信号がアクティブとなって出力がシャットダウンされても、前記出力電圧ＶＯＵＴは緩やかに低下してゆくことになるのに対して、前記放電回路５５を設けることで、図１０（ｂ）で示すように瞬時にサブ出力をシャットダウンさせることができる。
【００８０】
図１１は、上述のようなシリーズレギュレータ３１ｂを備えるスイッチング電源装置の２次側回路の電気回路図である。この図１１の例では、メイン出力には、開閉用のスイッチ部を含む出力回路６１が設けられている。前記出力回路６１は、大略的に、トランスの主巻き線６２の誘起電圧を、ダイオードＤ６１および平滑コンデンサＣ６１で整流・平滑して得られた直流電圧を電源とし、ハイレベル側の電源ライン６３に直列に介在されたＰ型のＦＥＴＱ６１をオン／オフさせることで、出力電圧ＶＯＵＴ ＭＡＩＮの開閉を行っている。
【００８１】
電圧検出部６４は、前記主巻き線６２の誘起電圧を分圧する分圧抵抗Ｒ６１，Ｒ６２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ２と、前記ＦＥＴＱ６１の入力側で、電源ライン間に前記シャントレギュレータＩＣ２とともに直列に接続されるフォトダイオードＤ６２および抵抗Ｒ６３と、前記分圧抵抗Ｒ６１，Ｒ６２の接続点と前記抵抗Ｒ６とシャントレギュレータＩＣ２との接続点とを接続する２つの直列コンデンサＣ６３，Ｃ６４と、前記コンデンサＣ６３と並列に設けられる抵抗Ｒ６９と、前記フォトダイオードＤ６２と並列に設けられる抵抗Ｒ６０とを備えて構成される。
【００８２】
この電圧検出部６４は、前述の電圧検出部２４と同様に動作し、ただし検出した前記主巻き線６２の誘起電圧は、フォトダイオードＤ６２によって構成されるフォトカプラＰＣ２を介して、図示しない１次側の制御回路へフィードバックされる。前記直列コンデンサＣ６３，Ｃ６４および抵抗Ｒ６９は、シャントレギュレータＩＣ２のカソード電圧を入力にフィードバックし、発振を安定化させるために設けられている。
【００８３】
出力制御部６５は、前記ＦＥＴＱ６１のゲート電流を制御するＮ型の制御トランジスタＱ６３と、前記制御トランジスタＱ６３のベースを前記ＦＥＴＱ６１の入力側に接続する抵抗Ｒ６４と、前記制御トランジスタＱ６３のコレクタを前記ＦＥＴＱ６１のゲートに接続する抵抗Ｒ６５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６６とを備えて構成される。
【００８４】
制御信号回路６６は、前記制御トランジスタＱ６３のベース−エミッタ間に介在されるＮ型のトランジスタＱ６５と、前記第１の制御信号を前記トランジスタＱ６５のベースに与える抵抗Ｒ６７，Ｒ６８と、前記抵抗Ｒ６８と並列に設けられるコンデンサＣ６５とを備えて構成される。
【００８５】
したがって、図１２で示すように、時刻ｔ１に前記第１の制御信号がアクティブのハイレベルとなると、サブ出力側では、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、さらに放電回路５５の短絡トランジスタＱ４０がｏｎして、サブ出力は速やかにシャットダウンされるのに対して、このメイン出力側では、コンデンサＣ６５の充電電圧がトランジスタＱ６５のｏｎ電圧以上となってから該トランジスタＱ６５がｏｎして制御トランジスタＱ６３のベース−エミッタ間を短絡し、ＦＥＴＱ６１をｏｆｆするので、前記サブ出力から時間差を持ってシャットダウンされる。
【００８６】
このようにして、メイン出力にもオン／オフ制御部を持たせて、サブ出力とメイン出力とがオフするのに時間差を持たせることで、シーケンスの必要な場合に有効である。
【００８７】
図１３は、前述のシリーズレギュレータ３１ｂを備える他のスイッチング電源装置の２次側回路の電気回路図である。この図１３のスイッチング電源装置において、上述の図１１のスイッチング電源装置に対応する部分には、同一の参照符号を付して、その説明を省略する。この図１３の構成では、メイン出力には、前記の開閉用のスイッチ部を含む出力回路６１は設けられていないけれども、前記出力回路６１における電圧検出部６４に類似した電圧検出部６４ａとともに、出力電圧設定回路７１などを備える出力回路７２が設けられている。
【００８８】
前記出力電圧設定回路７１は、電源ライン間に挿入されるバイアス抵抗Ｒ７０およびトランジスタＱ７１の直列回路と、前記第１の制御信号を前記トランジスタＱ７１のベースに与える抵抗Ｒ７１，Ｒ７２と、前記トランジスタＱ７１のコレクタがベースに接続されるトランジスタＱ７２とを備えて構成される。また、これに対応して、前記電圧検出部６４における分圧抵抗Ｒ６２は、この電圧検出部６４ａでは、分圧抵抗Ｒ６２１，Ｒ６２２にさらに分割され、ＧＮＤ側の分圧抵抗Ｒ６２１と並列に前記トランジスタＱ７２が設けられる。
【００８９】
したがって、前記第１の制御信号が非アクティブのローレベルである間は、トランジスタＱ７１がｏｆｆし、これによってトランジスタＱ７２のベースはバイアス抵抗Ｒ７０でバイアスされてハイレベルとなって該トランジスタＱ７２はｏｎしている。これによって、前記分圧抵抗Ｒ６２１の端子間が短絡されて、前記シャントレギュレータＩＣ２のレファレンス端子にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２で分圧した比較的低い電圧となり、通常通りの動作が行われる。
【００９０】
これに対して、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３によってサブ出力が速やかにシャットダウンされるとともに、トランジスタＱ７１がｏｎし、これによってトランジスタＱ７２のベース−エミッタ間が短絡されて該トランジスタＱ７２はｏｆｆする。これによって、前記分圧抵抗Ｒ６２１の端子間が開放されて、前記シャントレギュレータＩＣ２のレファレンス端子にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２，Ｒ６２１で分圧した比較的高い電圧となり、１次側へのフィードバック制御によって、前記出力電圧ＶＯＵＴ ＭＡＩＮは前記通常動作時よりも低い待機時の電圧に低下する。
【００９１】
このようにして、待機時には、サブ出力のシャットダウンとともに、メイン出力の出力電圧ＶＯＵＴ ＭＡＩＮを低下することができる。
【００９２】
図１４は、前述のシリーズレギュレータ３１ｂを備えるさらに他のスイッチング電源装置の電気回路図である。この図１４の例で注目すべきは、前述の図１１の例と同様に、前記第１の制御信号がアクティブのハイレベルとなると、前記シリーズレギュレータ３１ｂによるサブ出力が速やかにシャットダウンされ、時間差を持って出力回路６１によるメイン出力がシャットダウンされた後、さらに発振周波数が低下されることである。このため、発振周波数変換回路８０が設けられている。
【００９３】
１次側回路８１は、平滑コンデンサＣ８１と、抵抗Ｒ８１〜Ｒ８４と、主スイッチング素子Ｑ８１とを備えて構成される。直流入力電圧ＤＣ ＩＮＰＵＴは、平滑コンデンサＣ８１で平滑化される。前記平滑コンデンサＣ８１の端子間には、１次巻き線８２と、主スイッチング素子Ｑ８１と、電流検知抵抗Ｒ８１との直列回路が接続される。前記主スイッチング素子Ｑ８１がｏｎすることで該主スイッチング素子Ｑ８１を流れる電流は、前記電流検知抵抗Ｒ８１によって電圧に変換され、該電流検知抵抗Ｒ８１と並列に設けられる分圧抵抗Ｒ８２，Ｒ８３によって分圧されて取出される。
【００９４】
一方、制御巻き線８３に関連して設けられる制御回路８４は、制御ＩＣ８５と、抵抗Ｒ８５，Ｒ８６と、コンデンサＣ８２〜Ｃ８７と、ダイオードＤ８１と、フォトトランジスタＱ８２とを備えて構成される。前記制御巻き線８３に誘起された電圧は、ダイオードＤ８１および平滑コンデンサＣ８２によって整流・平滑化されて制御ＩＣ８５の電源となる。また、前記制御ＩＣ８５には、電源投入直後には、前記直流入力電圧ＤＣ ＩＮＰＵＴが起動抵抗Ｒ８５を介して与えられる。このため、ノイズ除去用のコンデンサＣ８６が設けられている。
【００９５】
そして、前記主巻き線６２の誘起電圧は、前記電圧検出部６４のフォトダイオードＤ６２とフォトカプラＰＣ２を構成するフォトトランジスタＱ８２を介して、１次側へフィードバックされる。すなわち、前記制御ＩＣ８５は、抵抗Ｒ８６およびコンデンサＣ８５の直列回路に定電流を流しており、前記フォトトランジスタＱ８２がこの直列回路に並列に設けられている。したがって、前記主巻き線６２の誘起電圧が高くなる程、シャントレギュレータＩＣ２のインピーダンスが低くなり、フォトダイオードＤ６２の輝度が増加して、フォトトランジスタＱ８２のインピーダンスが低下し、制御ＩＣ８５の前記直列回路への出力端の電圧が低下する。
【００９６】
また、前記主スイッチング素子Ｑ８１を流れる電流を前記電流検知抵抗Ｒ８１によって変換した電圧は、分圧抵抗Ｒ８２，Ｒ８３によって制御ＩＣ８５の検知レベルに分圧され、コンデンサＣ８７で平滑化されてフィードバックされる。
【００９７】
さらにまた、前記発振周波数変換回路８０は、抵抗Ｒ８７〜Ｒ８９と、フォトカプラＰＣ３とを備えて構成される。ここで、制御ＩＣ８５には、内部の発振回路に、外付けの発振用のコンデンサＣ８３，Ｃ８４および抵抗Ｒ８７、Ｒ８８が設けられている。このうち、発振周波数は、α／（Ｃ８３＊（Ｒ８７//Ｒ８８））で表される。ただし、αは定数である。したがって、並列抵抗Ｒ８７，Ｒ８８の一方（図１４ではＲ８７）に対して直列に設けたフォトカプラＰＣ３のフォトトランジスタＱ８３をｏｎ／ｏｆｆすることで、発振周波数を変化することができる。
【００９８】
前記フォトカプラＰＣ３のフォトダイオードＤ８２は、抵抗Ｒ８９と直列に接続されて、前記平滑コンデンサＣ６２の端子間に設けられており、通常出力時は前記フォトダイオードＤ８２が点灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８に並列に接続されて、発振周波数ｆ１は、前記α／（Ｃ８３＊（Ｒ８７//Ｒ８８））で決定される。
【００９９】
これに対して、出力がシャットダウンされると、前記フォトダイオードＤ８２が消灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８から開放されて、前記発振周波数ｆ２は、α／（Ｃ８３＊Ｒ８８）で決定される。したがって、ｆ１＞ｆ２となり、待機時における発振周波数を低下し、主スイッチング素子Ｑ８１のスイッチング損失を減らし、低消費電力化を図ることができる。
【０１００】
【発明の効果】
本発明のシリーズレギュレータは、以上のように、ディスクリート部品から成り、電圧検出部で検出された出力電圧に対応して、出力制御部が出力ラインに直列に介在されたパワー素子の制御端子を制御することで、前記出力電圧を安定化するようにしたドロッパ式のシリーズレギュレータにおいて、通常、絶縁のために使用されるフォトカプラを、前記電圧検出部と出力制御部との間の制御伝達に用いる。
【０１０１】
それゆえ、複数のトランジスタや抵抗などの部品を、該フォトカプラ１つで代用することができ、部品点数を削減することができる。
【０１０２】
また、本発明のシリーズレギュレータは、以上のように、前記パワー素子をＰ型のＦＥＴＱ１とし、前記電圧検出部を、前記出力電圧を分圧する分圧抵抗Ｒ１，Ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ１と、前記ＦＥＴＱ１の出力側で、電源ライン間に前記シャントレギュレータＩＣ１とともに直列に接続されるフォトダイオードＤ２および抵抗Ｒ３とを備えて構成し、前記出力制御部を、前記フォトダイオードＤ２とともに制御伝達経路となるフォトカプラを構成するフォトトランジスタＱ２と、前記ＦＥＴＱ１の入力側で、電源ライン間に前記フォトトランジスタＱ２とともに直列に接続される抵抗Ｒ４と、前記フォトトランジスタＱ２のコレクタがベースに接続されるＮ型の制御トランジスタＱ３と、前記制御トランジスタＱ３のコレクタを前記ＦＥＴＱ１の制御端子に接続する抵抗Ｒ５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６とを備えて構成する。
【０１０３】
それゆえ、前記フォトカプラを用いるシリーズレギュレータを具体的に構成し、前述の図１５で示す従来のシリーズレギュレータと比較すると、前記電圧検出部４，２４と出力制御部５，２５との間の制御伝達経路を、トランジスタｑ２，ｑ３からフォトカプラＰＣ１に置換えることで、該フォトカプラＰＣ１の部品点数は増加するけれども、他の構成は、トランジスタがＱ１，Ｑ３の２個、抵抗がＲ１〜Ｒ６の６個、ＩＣがシャントレギュレータＩＣ１の１個と、トランジスタを２個、抵抗を３個削減でき、部品コスト、実装コスト、実装スペースを削減することができる。さらに部品点数が少ない分、待機時の消費電力の低減にもなる。また、従来のシリーズレギュレータ２におけるトランジスタｑ２，ｑ３のバイアスの設定を考慮せず、簡単に定数決定を行うことができる。
【０１０４】
さらにまた、本発明のシリーズレギュレータは、以上のように、前記制御トランジスタＱ３のベース−エミッタ間に介在されるＮ型のトランジスタＱ１１と、外部からの第１の制御信号を前記トランジスタＱ１１のベースに与える抵抗Ｒ１１，Ｒ１２とを備えて構成される制御信号回路３３をさらに有する。
【０１０５】
それゆえ、前記第１の制御信号がアクティブのハイレベルとなると、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、サブ出力は出力されなくなり、待機時の効率を上げることができる。
【０１０６】
また、本発明のシリーズレギュレータは、以上のように、前記シャントレギュレータＩＣ１のレファレンス端子とＧＮＤとの間に介在される抵抗Ｒ２０およびＮ型のトランジスタＱ２１の直列回路と、外部からの第２の制御信号を前記トランジスタＱ２１のベースに与える抵抗Ｒ２１，Ｒ２２とを備えて構成される制御信号回路４３をさらに有する。
【０１０７】
それゆえ、前記第２の制御信号が非アクティブのハイレベルとなると、トランジスタＱ２１がｏｎして分圧抵抗Ｒ２と並列に抵抗Ｒ２０が接続されることになり、これによって前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値が相対的に小さい状態で、通常の動作が行わ、前記第２の制御信号がアクティブのローレベルとなると、トランジスタＱ２１がｏｆｆして、前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に大きくなり、その結果、前記出力電圧ＶＯＵＴが低下して、待機時の消費電力を抑えることができる。
【０１０８】
さらにまた、本発明のシリーズレギュレータは、以上のように、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ３１，Ｒ３２と、ローレベル側の電源ライン５３に直列に介在される電流検知抵抗Ｒ３３と、前記電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値によって規定される過電流制限値と比較し、その比較結果に応じて前記制御トランジスタＱ３のベース電流を制御するコンパレータ５４とを備えて構成される過電流保護回路５２をさらに有する。
【０１０９】
それゆえ、負荷電流が大きくなる程、前記制御トランジスタＱ３のベース電流、したがってＦＥＴＱ１を流れる電流を制限し、前記出力電圧ＶＯＵＴは、いわゆるフの字の垂下特性を示す。このようにして、過電流保護動作を実現し、過電流によるＦＥＴＱ１の加熱破壊を防ぐことができる。また、容量の大きな電源では、メインの過電流保護回路が動作するまでにサブ出力に過大な負荷電流が流れ、破壊する恐れがあるので、そのような場合に、そのサブ出力にこのような過電流保護回路５２を独立して用いると効果的である。さらにまた、サブ出力の過電流時は、サブ出力だけダウンするので、メイン出力は残ってほしい場合にも有効である。
【０１１０】
また、本発明のシリーズレギュレータは、以上のように、出力端間に平滑コンデンサＣ１１を設けるとともに、前記平滑コンデンサＣ１１の端子間に並列に設けられる放電抵抗Ｒ４０およびＮ型の短絡トランジスタＱ３１の直列回路と、前記第１の制御信号を前記短絡トランジスタＱ３１のベースに与える抵抗Ｒ４１，Ｒ４２とを備えて構成される放電回路５５をさらに有する。
【０１１１】
それゆえ、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３が出力をシャットダウンするとともに、この放電回路５５の短絡トランジスタＱ３１が平滑コンデンサＣ１１の端子間を放電抵抗Ｒ４０を介して緩やかに短絡し、該平滑コンデンサＣ１１の電荷を瞬時に抜取るので、出力の安定化のために平滑コンデンサＣ１１を設けても、この放電回路５５を設けることで、瞬時に出力をシャットダウンさせることができる。
【０１１２】
さらにまた、本発明のスイッチング電源装置は、以上のように、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力には開閉用のスイッチ部を含む出力回路６１およびその出力シャットダウン用の制御信号回路６６を備え、前記制御信号回路６６を、トランスの主巻き線６２からの電源ライン６３に直列に介在されたＰ型のＦＥＴＱ６１のゲートを制御する制御トランジスタＱ６３のベース−エミッタ間に介在されるＮ型のトランジスタＱ６５と、前記第１の制御信号を前記トランジスタＱ６５のベースに与える抵抗Ｒ６７，Ｒ６８と、前記抵抗Ｒ６８と並列に設けられるコンデンサＣ６５とを備えて構成する。
【０１１３】
それゆえ、第１の制御信号がアクティブのハイレベルとなると、サブ出力側では出力は速やかにシャットダウンされるのに対して、メイン出力側では、コンデンサＣ６５の充電電圧がトランジスタＱ６５のｏｎ電圧以上となってから該トランジスタＱ６５がｏｎして制御トランジスタＱ６３のベース−エミッタ間を短絡し、ＦＥＴＱ６１をｏｆｆするので、前記サブ出力から時間差を持ってシャットダウンすることができる、シーケンスの必要な場合に有効である。
【０１１４】
また、本発明のスイッチング電源装置は、以上のように、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力には、出力電圧ＶＯＵＴ ＭＡＩＮの１次側へのフィードバック用の分圧抵抗Ｒ６２をさらにＲ６２１，Ｒ６２２に分割するとともに、電源ライン間に挿入されるバイアス抵抗Ｒ７０およびトランジスタＱ７１の直列回路と、前記第１の制御信号を前記トランジスタＱ７１のベースに与える抵抗Ｒ７１，Ｒ７２と、前記トランジスタＱ７１のコレクタがベースに接続され、前記分圧抵抗Ｒ６２１と並列に設けられるトランジスタＱ７２とを備えて構成される出力電圧設定回路７１を設ける。
【０１１５】
それゆえ、前記第１の制御信号が非アクティブのローレベルである間は、トランジスタＱ７１がｏｆｆし、これによってトランジスタＱ７２のベースはバイアス抵抗Ｒ７０でバイアスされてハイレベルとなって該トランジスタＱ７２はｏｎして、前記分圧抵抗Ｒ６２１の端子間が短絡されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２で分圧した比較的低い電圧となり、通常通りの動作が行われるのに対して、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３によってサブ出力が速やかにシャットダウンされるとともに、トランジスタＱ７１がｏｎし、これによってトランジスタＱ７２のベース−エミッタ間が短絡されて該トランジスタＱ７２はｏｆｆし、前記分圧抵抗Ｒ６２１の端子間が開放されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２，Ｒ６２１で分圧した比較的高い電圧となり、前記出力電圧ＶＯＵＴ ＭＡＩＮは前記通常動作時よりも低い待機時の電圧に低下するので、待機時には、サブ出力のシャットダウンとともに、メイン出力の出力電圧ＶＯＵＴ
ＭＡＩＮを低下することができる。
【０１１６】
さらにまた、本発明のスイッチング電源装置は、以上のように、メイン出力の出力端に介在される抵抗Ｒ８９およびフォトダイオードＤ８２の直列回路と、前記フォトダイオードＤ８２とフォトカプラＰＣ３を構成し、主スイッチング素子Ｑ８１のスイッチングを制御する制御ＩＣ８５において発振周波数を決定する並列抵抗Ｒ８７、Ｒ８８の一方と直列に設けられるフォトトランジスタＱ８３とを備えて構成される発振周波数変換回路８０をさらに備える。
【０１１７】
それゆえ、通常出力時は前記フォトダイオードＤ８２が点灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８に並列に接続されて、制御ＩＣ８５の発振周波数ｆ１は、前記並列抵抗Ｒ８７、Ｒ８８の抵抗値で決定されるのに対して、出力がシャットダウンされると、前記フォトダイオードＤ８２が消灯し、フォトトランジスタＱ８３によって前記並列抵抗Ｒ８７、Ｒ８８の一方が開放されて、前記発振周波数ｆ２は、他方の並列抵抗で決定されるので、前記第１の制御信号がアクティブのハイレベルとなると、前記シリーズレギュレータ３１ｂによるサブ出力が速やかにシャットダウンされ、時間差を持って前記の出力回路６１によるメイン出力がシャットダウンされた後、さらに発振周波数を低下することができる。
【０１１８】
また、本発明のスイッチング電源装置は、以上のように、前記のシリーズレギュレータをトランス２次側のサブ出力に備える。
【０１１９】
それゆえ、スイッチング電源装置のメイン出力は１次側へのフィードバック制御によってその出力電圧が安定化されているのに対して、さらにサブ出力の出力電圧も安定化することができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のシリーズレギュレータの電気回路図である。
【図２】本発明の実施の第２の形態のシリーズレギュレータの電気回路図である。
【図３】本発明の実施の第３の形態のシリーズレギュレータの電気回路図である。
【図４】本発明の実施の第４の形態のシリーズレギュレータの電気回路図である。
【図５】本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図６】本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図７】本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図８】
本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図９】本発明の実施の第６の形態のシリーズレギュレータの電気回路図である。
【図１０】図９で示すシリーズレギュレータにおける放電回路の動作を説明するための波形図である。
【図１１】図９で示すシリーズレギュレータを備えるスイッチング電源装置の２次側回路の電気回路図である。
【図１２】図１１で示すスイッチング電源装置の動作を説明するための波形図である。
【図１３】図９で示すシリーズレギュレータを備える他のスイッチング電源装置の２次側回路の電気回路図である。
【図１４】図９で示すシリーズレギュレータを備えるさらに他のスイッチング電源装置の電気回路図である。
【図１５】スイッチング電源装置における別巻き線のサブ出力回路として用いられる典型的な従来技術のシリーズレギュレータの電気回路図である。
【図１６】他の従来技術のシリーズレギュレータの電気回路図である。
【符号の説明】
２１，３１，４１，５１ シリーズレギュレータ
２１ａ，３１ａ，４１ａ，５１ａ；３１ｂ シリーズレギュレータ
２２ 別巻き線
２３，５３，６３ 電源ライン
２４，６４，６４ａ 電圧検出部
２５，６５ 出力制御部
３３ 制御信号回路
４３ 制御信号回路
５２ 過電流保護回路
５４ コンパレータ
５５ 放電回路
６１ 出力回路
６２ 主巻き線
６６ 制御信号回路
７１ 出力電圧設定回路
７２ 出力回路
８０ 発振周波数変換回路
８１ １次側回路
８２ １次巻き線
８３ 制御巻き線
８４ 制御回路
８５ 制御ＩＣ
Ｃ１，Ｃ１１，Ｃ６１，Ｃ６２，Ｃ８１ 平滑コンデンサ
Ｃ６３，Ｃ６４ 直列コンデンサ
Ｃ６５；Ｃ８２〜Ｃ８７ コンデンサ
Ｄ１，Ｄ６１，Ｄ８１ ダイオード
Ｄ２，Ｄ６２，Ｄ８２ フォトダイオード
ＩＣ１，ＩＣ２ シャントレギュレータ
ＰＣ１〜ＰＣ３ フォトカプラ（制御伝達経路）
Ｑ１，Ｑ６１ Ｐ型のＦＥＴ
Ｑ２，Ｑ８２，Ｑ８３ フォトトランジスタ
Ｑ３，Ｑ６３ Ｎ型の制御トランジスタ
Ｑ１１，Ｑ２１，Ｑ６５ Ｎ型のトランジスタ
Ｑ３１ Ｎ型の短絡トランジスタ
Ｑ７１，Ｑ７２ トランジスタ
Ｑ８１ 主スイッチング素子
Ｒ１，Ｒ２；Ｒ３１，Ｒ３２；Ｒ６１，Ｒ６２；Ｒ６２１，Ｒ６２２ 分圧抵抗
Ｒ３〜Ｒ６ 抵抗
Ｒ１１，Ｒ１２；Ｒ２０〜Ｒ２２；Ｒ４１，Ｒ４２ 抵抗
Ｒ３３，Ｒ８１ 電流検知抵抗
Ｒ４０ 放電抵抗
Ｒ６０，Ｒ６３〜Ｒ６９；Ｒ７１，Ｒ７２；Ｒ８１〜Ｒ８６ 抵抗
Ｒ７０ バイアス抵抗
Ｒ８２，Ｒ８３ 分圧抵抗
Ｒ８５ 起動抵抗
Ｒ８７〜Ｒ８９ 抵抗
【発明の属する技術分野】
本発明は、ドロッパ式のシリーズレギュレータと、メイン制御とは別に、該シリーズレギュレータを２次側の出力電圧安定化のために用いる多出力のスイッチング電源装置とに関する。
【０００２】
【従来の技術】
従来のスイッチング電源装置は、定格負荷時に効率が最大となるように設計されており、最小負荷時や待機時の効率については、対策がなされていなかった。ところが、最近、地球温暖化対策としてＣＯ2 の排出規制が叫ばれ、特に常時電源に接続されたままの電子機器に関しては、最も動作時間の長い前記待機時の消費電力を下げることが急務となってきた。
【０００３】
ところで、前記多出力のスイッチング電源装置では、最も負荷の大きい主巻線のメイン出力の電圧は、その出力電圧に応じたフィードバック制御によって安定化されるけれども、別巻き線のサブ出力については、前記ドロッパ式のシリーズレギュレータを用いて安定化される。そのシリーズレギュレータとして、最もよく使用されるのは、３端子レギュレータＩＣである。３端子レギュレータは、簡単に回路を構成できるけれども、前記サブ出力の負荷が大きく、たとえば出力電圧が２４Ｖ以上に大きい場合は、これに相当する３端子レギュレータの種類が少なく、コストも高くなる。また、前記待機時に外部から信号を受取り、出力をｏｆｆにするような付加機能を有するものが少ない。そこで上記条件のある場合、サブ出力をディスクリート部品から成るシリーズレギュレータで構成することが多い。
【０００４】
図１５は、スイッチング電源装置における別巻き線１のサブ出力回路として用いられる典型的な従来技術のシリーズレギュレータ２の電気回路図である。このシリーズレギュレータ２は、ディスクリート部品で構成され、大略的に、トランスの別巻き線１の誘起電圧を、ダイオードｄ１および平滑コンデンサｃ１で整流・平滑して得られた直流電圧を電源とし、ハイレベル側の電源ライン３に直列に介在されたＰ型のＦＥＴｑ１のインピーダンスを変化することで、安定化された所望とする出力電圧ＶＯＵＴを得るようになっている。ここで、前記出力電圧が低い３端子レギュレータの場合は、ＦＥＴｑ１のソース側が入力端子となり、ドレイン側が出力端子となり、ＧＮＤ端子を合わせて、３端子となる。
【０００５】
そして、このシリーズレギュレータ２には、前記出力電圧ＶＯＵＴの安定化のために、該出力電圧ＶＯＵＴを検出する電圧検出部４と、その電圧検出部４で検出された出力電圧ＶＯＵＴに対応して前記ＦＥＴｑ１のゲート−ソース間の電圧を制御することで該ＦＥＴｑ１のインピーダンスを制御し、前記出力電圧ＶＯＵＴを安定化する出力制御部５とが設けられている。
【０００６】
前記電圧検出部４は、前記出力電圧ＶＯＵＴを分圧する分圧抵抗ｒ１，ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータｉｃと、前記ＦＥＴｑ１の出力側で、電源ライン間に前記シャントレギュレータｉｃとともに直列に接続される抵抗ｒ３，ｒ４と、前記抵抗ｒ３，ｒ４の接続点にベースが接続されるＰ型のトランジスタｑ２と、前記ＦＥＴｑ１の出力側で、電源ライン間に前記トランジスタｑ２とともに直列に接続される抵抗ｒ５，ｒ６とを備えて構成される。
【０００７】
前記出力制御部５は、前記抵抗ｒ５，ｒ６の接続点にベースが接続されるＮ型のトランジスタｑ３と、前記ＦＥＴｑ１の入力側で、電源ライン間に前記トランジスタｑ３とともに直列に接続される抵抗ｒ７と、前記トランジスタｑ３のコレクタがベースに接続されるＮ型の制御トランジスタｑ４と、前記制御トランジスタｑ４のコレクタを前記ＦＥＴｑ１のゲートに接続する抵抗ｒ８と、前記ＦＥＴｑ１のゲート−ソース間に介在される抵抗ｒ９とを備えて構成される。
【０００８】
上述のように構成されるシリーズレギュレータ２において、シャントレギュレータｉｃのレファレンス端子に加えられた前記分圧抵抗ｒ１，ｒ２による出力電圧ＶＯＵＴの分圧値が、たとえば前記内部の基準電圧より大きくなる程、該シャントレギュレータｉｃのアノード−カソード間のインピーダンスは低下し、トランジスタｑ２のベース電流を引込み、これによって該トランジスタｑ２のコレクタ電流が増加し、抵抗ｒ５，ｒ６を経て、トランジスタｑ３のベースに流れ込む電流が増加する。
【０００９】
したがって、トランジスタｑ３のコレクタ電流が増加し、抵抗ｒ７を介して流れる制御トランジスタｑ４のベース電流は減少し、該制御トランジスタｑ４のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴｑ１のゲート−ソース間の電圧が下がり、ＦＥＴｑ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００１０】
これに対して、前記出力電圧ＶＯＵＴの分圧値が、シャントレギュレータｉｃの基準電圧より小さくなる程、アノード−カソード間のインピーダンスは上昇し、トランジスタｑ２のベース電流を抑制し、これによって該トランジスタｑ２のコレクタ電流が減少し、トランジスタｑ３のベースに流れ込む電流が減少する。したがって、トランジスタｑ３のコレクタ電流が減少し、制御トランジスタｑ４のベース電流は増加し、該制御トランジスタｑ４のコレクタ−エミッタ間のインピーダンスが低下し、ＦＥＴｑ１のゲート−ソース間の電圧が上昇し、ＦＥＴｑ１のソース−ドレイン間のインピーダンスが低下し、出力電圧ＶＯＵＴは、上がる方向に制御される。このようにして、前記出力電圧ＶＯＵＴが安定化されている。
【００１１】
また、前記のように待機時に外部から信号を受取り、出力をｏｆｆにする制御信号回路１３を設けた場合は、図１６のようになる。図１６は、他の従来技術のシリーズレギュレータ１２の電気回路図である。この図１６において、上述の図１５の構成に対応する部分には、同一の参照符号を付して、その説明を省略する。前記制御信号回路１３は、前記制御トランジスタｑ４のベース−エミッタ間に介在されるＮ型のトランジスタｑ５と、外部からの制御信号を前記トランジスタｑ５のベースに与える抵抗ｒ１０，ｒ１１とを備えて構成される。
【００１２】
したがって、前記制御信号がアクティブのハイレベルとなると、トランジスタｑ５がｏｎして制御トランジスタｑ４のベース−エミッタ間を短絡し、これによって該制御トランジスタｑ４がｏｆｆしてＦＥＴｑ１もｏｆｆし、サブ出力は出力されなくなり、待機時の消費電力が削減される。これに対して、前記制御信号が非アクティブのローレベルとなると、トランジスタｑ５がｏｆｆして、前述のような通常の動作が行われる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述のような従来技術では、シリーズレギュレータ２の例では、トランジスタがｑ１〜ｑ４の４個、抵抗がｒ１〜ｒ９の９個、ＩＣがシリーズレギュレータｉｃの１個と部品点数が多いので、前記のようにディスクリート部品で構成した場合、部品コスト、実装コスト、実装スペースが嵩むという問題がある。
【００１４】
本発明の目的は、部品点数を削減し、コストおよびスペースを削減することができるシリーズレギュレータおよびそれを用いるスイッチング電源装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明のシリーズレギュレータは、ディスクリート部品から成り、電圧検出部で検出された出力電圧に対応して、出力制御部が出力ラインに直列に介在されたパワー素子の制御端子を制御することで、前記出力電圧を安定化するようにしたドロッパ式のシリーズレギュレータにおいて、前記電圧検出部と出力制御部との間に、フォトカプラを含む制御伝達経路を有することを特徴とする。
【００１６】
上記の構成によれば、たとえばスイッチング電源装置では、１次側と２次側との間の絶縁のために使用されるフォトカプラを、前記絶縁の必要のないドロッパ式のシリーズレギュレータにおいて、ディスクリート部品から成る場合には、回路の簡略化のために使用する。
【００１７】
したがって、複数のトランジスタや抵抗などの部品を、該フォトカプラ１つで代用することができ、部品点数を削減することができる。
【００１８】
また、本発明のシリーズレギュレータでは、前記パワー素子は、Ｐ型のＦＥＴＱ１から成り、前記電圧検出部は、前記出力電圧を分圧する分圧抵抗Ｒ１，Ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ１と、前記ＦＥＴＱ１の出力側で、電源ライン間に前記シャントレギュレータＩＣ１とともに直列に接続されるフォトダイオードＤ２および抵抗Ｒ３とを備えて構成され、前記出力制御部は、前記フォトダイオードＤ２とともに前記制御伝達経路となるフォトカプラを構成するフォトトランジスタＱ２と、前記ＦＥＴＱ１の入力側で、電源ライン間に前記フォトトランジスタＱ２とともに直列に接続される抵抗Ｒ４と、前記フォトトランジスタＱ２のコレクタがベースに接続されるＮ型の制御トランジスタＱ３と、前記制御トランジスタＱ３のコレクタを前記ＦＥＴＱ１の制御端子に接続する抵抗Ｒ５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６とを備えて構成されることを特徴とする。
【００１９】
上記の構成によれば、シャントレギュレータＩＣ１のレファレンス端子に加えられた前記分圧抵抗Ｒ１，Ｒ２による出力電圧の分圧値が、前記内部の基準電圧より大きくなる程、該シャントレギュレータＩＣ１のアノード−カソード間のインピーダンスは低下し、前記フォトカプラＰＣのフォトダイオードＤ２のカソードから電流を引込み、これによって該フォトダイオードＤ２の輝度が増加する。したがって、フォトカプラＰＣのフォトトランジスタＱ２のコレクタ電流が増加し、これによって抵抗Ｒ４を介して流れる制御トランジスタＱ３のベース電流は減少し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００２０】
これに対して、前記出力電圧ＶＯＵＴの分圧値が、シャントレギュレータＩＣ１の基準電圧より小さくなる程、アノード−カソード間のインピーダンスは上昇し、フォトダイオードＤ２のカソード電流を抑制し、これによって該フォトダイオードＤ２の輝度が減少する。したがって、フォトトランジスタＱ２のコレクタ電流が減少し、これによって制御トランジスタＱ３のベース電流は増加し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが低下し、ＦＥＴＱ１のゲート−ソース間の電圧が上昇し、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが低下し、出力電圧ＶＯＵＴは、上がる方向に制御される。このようにして、前記出力電圧ＶＯＵＴが安定化される。
【００２１】
したがって、前述の図１５で示す従来のシリーズレギュレータと比較すると、前記電圧検出部４，２４と出力制御部５，２５との間の制御伝達経路を、トランジスタｑ２，ｑ３からフォトカプラＰＣ１に置換えることで、該フォトカプラＰＣ１の部品点数は増加するけれども、他の構成は、トランジスタがＱ１，Ｑ３の２個、抵抗がＲ１〜Ｒ６の６個、ＩＣがシャントレギュレータＩＣ１の１個と、トランジスタを２個、抵抗を３個削減でき、部品コスト、実装コスト、実装スペースを削減することができる。さらに部品点数が少ない分、待機時の消費電力の低減にもなる。また、従来のシリーズレギュレータ２におけるトランジスタｑ２，ｑ３のバイアスの設定を考慮せず、簡単に定数決定を行うことができる。
【００２２】
さらにまた、本発明のシリーズレギュレータは、前記制御トランジスタＱ３のベース−エミッタ間に介在されるＮ型のトランジスタＱ１１と、外部からの第１の制御信号を前記トランジスタＱ１１のベースに与える抵抗Ｒ１１，Ｒ１２とを備えて構成される制御信号回路３３をさらに有することを特徴とする。
【００２３】
上記の構成によれば、前記第１の制御信号がアクティブのハイレベルとなると、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、サブ出力は出力されなくなり、待機時の消費電力が削減される。これに対して、前記第１の制御信号が非アクティブのローレベルとなると、トランジスタＱ１１がｏｆｆして、通常の動作が行われる。
【００２４】
こうして、待機時の効率を上げることができる。
【００２５】
また、本発明のシリーズレギュレータは、前記シャントレギュレータＩＣ１のレファレンス端子とＧＮＤとの間に介在される抵抗Ｒ２０およびＮ型のトランジスタＱ２１の直列回路と、外部からの第２の制御信号を前記トランジスタＱ２１のベースに与える抵抗Ｒ２１，Ｒ２２とを備えて構成される制御信号回路４３をさらに有することを特徴とする。
【００２６】
上記の構成によれば、前記第２の制御信号が非アクティブのハイレベルとなると、トランジスタＱ２１がｏｎして分圧抵抗Ｒ２と並列に抵抗Ｒ２０が接続されることになり、これによって前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値が相対的に小さい状態で、通常の動作が行われている。これに対して、前記第２の制御信号がアクティブのローレベルとなると、トランジスタＱ２１がｏｆｆして、前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に大きくなり、その結果、前記出力電圧ＶＯＵＴが低下して、待機時の消費電力を抑えることができる。
【００２７】
さらにまた、本発明のシリーズレギュレータは、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ３１，Ｒ３２と、ローレベル側の電源ライン５３に直列に介在される電流検知抵抗Ｒ３３と、前記電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値によって規定される過電流制限値と比較し、その比較結果に応じて前記制御トランジスタＱ３のベース電流を制御するコンパレータ５４とを備えて構成される過電流保護回路５２をさらに有することを特徴とする。
【００２８】
上記の構成によれば、電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より低い場合、すなわち負荷電流が前記分圧抵抗Ｒ３１，Ｒ３２によって規定される過電流制限値より小さい場合は、コンパレータ５４の出力がオープンとなり、過電流保護動作は行われず、通常動作が行われる。
【００２９】
これに対して、電流検知抵抗Ｒ３３の端子間電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より高い場合、すなわち負荷電流が前記過電流制限値より大きくなる程、前記コンパレータ５４は出力をローレベルとし、制御トランジスタＱ３のベース電流を引込む。したがって、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり，該ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００３０】
したがって、負荷電流が大きくなる程、前記制御トランジスタＱ３のベース電流、したがってＦＥＴＱ１を流れる電流を制限し、前記出力電圧ＶＯＵＴは、いわゆるフの字の垂下特性を示す。このようにして、過電流保護動作を実現し、過電流によるＦＥＴＱ１の加熱破壊を防ぐことができる。
【００３１】
特に、小容量の電源であれば、サブ出力の過負荷に対してメイン制御部の過電流保護回路が動作して全出力がシャットダウンされて保護がかかるが、容量の大きな電源では、メインの過電流保護回路が動作するまでにサブ出力に過大な負荷電流が流れ、破壊する恐れがあるので、そのような場合に、そのサブ出力にこのような過電流保護回路５２を独立して用いると効果的である。また、サブ出力の過電流時は、サブ出力だけダウンし、メイン出力は残ってほしい場合にも有効である。
【００３２】
また、本発明のシリーズレギュレータでは、出力端間に平滑コンデンサＣ１１を設けるとともに、前記平滑コンデンサＣ１１の端子間に並列に設けられる放電抵抗Ｒ４０およびＮ型の短絡トランジスタＱ３１の直列回路と、前記第１の制御信号を前記短絡トランジスタＱ３１のベースに与える抵抗Ｒ４１，Ｒ４２とを備えて構成される放電回路５５をさらに有することを特徴とする。
【００３３】
上記の構成によれば、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３が出力をシャットダウンするとともに、この放電回路５５の短絡トランジスタＱ３１が平滑コンデンサＣ１１の端子間を放電抵抗Ｒ４０を介して緩やかに短絡し、該平滑コンデンサＣ１１の電荷を瞬時に抜取る。
【００３４】
したがって、出力の安定化のために平滑コンデンサＣ１１を設けても、前記放電回路５５を設けることで、瞬時に出力をシャットダウンさせることができる。
【００３５】
さらにまた、本発明のスイッチング電源装置は、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力には開閉用のスイッチ部を含む出力回路６１およびその出力シャットダウン用の制御信号回路６６を備え、前記制御信号回路６６は、トランスの主巻き線６２からの電源ライン６３に直列に介在されたＰ型のＦＥＴＱ６１のゲートを制御する制御トランジスタＱ６３のベース−エミッタ間に介在されるＮ型のトランジスタＱ６５と、前記第１の制御信号を前記トランジスタＱ６５のベースに与える抵抗Ｒ６７，Ｒ６８と、前記抵抗Ｒ６８と並列に設けられるコンデンサＣ６５とを備えて構成されることを特徴とする。
【００３６】
上記の構成によれば、第１の制御信号がアクティブのハイレベルとなると、サブ出力側では出力は速やかにシャットダウンされるのに対して、メイン出力側では、コンデンサＣ６５の充電電圧がトランジスタＱ６５のｏｎ電圧以上となってから該トランジスタＱ６５がｏｎして制御トランジスタＱ６３のベース−エミッタ間を短絡し、ＦＥＴＱ６１をｏｆｆするので、前記サブ出力から時間差を持ってシャットダウンすることができる。
【００３７】
したがって、サブ出力とメイン出力とがオフするのに時間差を持たせることで、シーケンスの必要な場合に有効である。
【００３８】
また、本発明のスイッチング電源装置は、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力では、出力電圧ＶＯＵＴ ＭＡＩＮの１次側へのフィードバック用の分圧抵抗Ｒ６２をさらにＲ６２１，Ｒ６２２に分割するとともに、電源ライン間に挿入されるバイアス抵抗Ｒ７０およびトランジスタＱ７１の直列回路と、前記第１の制御信号を前記トランジスタＱ７１のベースに与える抵抗Ｒ７１，Ｒ７２と、前記トランジスタＱ７１のコレクタがベースに接続され、前記分圧抵抗Ｒ６２１と並列に設けられるトランジスタＱ７２とを備えて構成される出力電圧設定回路７１を設けることを特徴とする。
【００３９】
上記の構成によれば、前記第１の制御信号が非アクティブのローレベルである間は、トランジスタＱ７１がｏｆｆし、これによってトランジスタＱ７２のベースはバイアス抵抗Ｒ７０でバイアスされてハイレベルとなって該トランジスタＱ７２はｏｎしている。これによって、前記分圧抵抗Ｒ６２１の端子間が短絡されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２で分圧した比較的低い電圧となり、通常通りの動作が行われる。
【００４０】
これに対して、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３によってサブ出力が速やかにシャットダウンされるとともに、トランジスタＱ７１がｏｎし、これによってトランジスタＱ７２のベース−エミッタ間が短絡されて該トランジスタＱ７２はｏｆｆする。これによって、前記分圧抵抗Ｒ６２１の端子間が開放されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２，Ｒ６２１で分圧した比較的高い電圧となり、前記出力電圧ＶＯＵＴ ＭＡＩＮは前記通常動作時よりも低い待機時の電圧に低下する。
【００４１】
このようにして、待機時には、サブ出力のシャットダウンとともに、メイン出力の出力電圧ＶＯＵＴ ＭＡＩＮを低下することができる。
【００４２】
さらにまた、本発明のスイッチング電源装置は、メイン出力の出力端に介在される抵抗Ｒ８９およびフォトダイオードＤ８２の直列回路と、前記フォトダイオードＤ８２とフォトカプラＰＣ３を構成し、主スイッチング素子Ｑ８１のスイッチングを制御する制御ＩＣ８５において発振周波数を決定する並列抵抗Ｒ８７、Ｒ８８の一方と直列に設けられるフォトトランジスタＱ８３とを備えて構成される発振周波数変換回路８０をさらに備えることを特徴とする。
【００４３】
上記の構成によれば、通常出力時は前記フォトダイオードＤ８２が点灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８に並列に接続されて、制御ＩＣ８５の発振周波数ｆ１は、前記並列抵抗Ｒ８７、Ｒ８８の抵抗値で決定される。これに対して、出力がシャットダウンされると、前記フォトダイオードＤ８２が消灯し、フォトトランジスタＱ８３によって前記並列抵抗Ｒ８７、Ｒ８８の一方が開放されて、前記発振周波数ｆ２は、他方の並列抵抗で決定される。
【００４４】
これによって、前記第１の制御信号がアクティブのハイレベルとなると、前記シリーズレギュレータ３１ｂによるサブ出力が速やかにシャットダウンされ、時間差を持って開閉用のスイッチ部を含む出力回路６１によるメイン出力がシャットダウンされた後、さらに発振周波数を低下することができる。
【００４５】
また、本発明のスイッチング電源装置は、前記のシリーズレギュレータをトランス２次側のサブ出力に備えることを特徴とする。
【００４６】
上記の構成によれば、スイッチング電源装置のメイン出力は１次側へのフィードバック制御によってその出力電圧が安定化されているのに対して、サブ出力に前記のドロッパ式のシリーズレギュレータを設けることで、該サブ出力の出力電圧も安定化することができる。
【００４７】
【発明の実施の形態】
本発明の実施の第１の形態について、図１に基づいて説明すれば、以下のとおりである。
【００４８】
図１は、本発明の実施の第１の形態のシリーズレギュレータ２１の電気回路図である。このシリーズレギュレータ２１は、ディスクリート部品で構成され、スイッチング電源装置におけるトランスの別巻き線２２のサブ出力回路として用いられる。このシリーズレギュレータ２１は、大略的に、前記別巻き線２２の誘起電圧を、ダイオードＤ１および平滑コンデンサＣ１で整流・平滑して得られた直流電圧を電源とし、ハイレベル側の電源ライン２３に直列に介在されたＰ型のＦＥＴＱ１のインピーダンスを変化することで、安定化された所望とする出力電圧ＶＯＵＴを得るようになっている。
【００４９】
そして、このシリーズレギュレータ２１では、前記出力電圧ＶＯＵＴの安定化のために、該出力電圧ＶＯＵＴを検出する電圧検出部２４と、その電圧検出部２４で検出された出力電圧ＶＯＵＴに対応して、前記ＦＥＴＱ１のゲート−ソース間の電圧を制御することで該ＦＥＴＱ１のインピーダンスを制御し、前記出力電圧ＶＯＵＴを安定化する出力制御部２５とが設けられている。
【００５０】
前記電圧検出部２４は、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ１，Ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ１と、前記ＦＥＴＱ１の出力側で、電源ライン間に前記シャントレギュレータＩＣ１とともに直列に接続されるフォトダイオードＤ２および抵抗Ｒ３とを備えて構成される。
【００５１】
前記出力制御部２５は、前記フォトダイオードＤ２とフォトカプラを構成するフォトトランジスタＱ２と、前記ＦＥＴＱ１の入力側で、電源ライン間に前記フォトトランジスタＱ２とともに直列に接続される抵抗Ｒ４と、前記フォトトランジスタＱ２のコレクタがベースに接続されるＮ型の制御トランジスタＱ３と、前記制御トランジスタＱ３のコレクタを前記ＦＥＴＱ１のゲートに接続する抵抗Ｒ５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６とを備えて構成される。
【００５２】
注目すべきは、このシリーズレギュレータ２１では、上述のように前記電圧検出部２４と出力制御部２５との間に、フォトカプラＰＣ１を含む制御伝達経路を有することである。その制御伝達経路によるフィードバック制御動作は、以下のとおりである。すなわち、シャントレギュレータＩＣ１のレファレンス端子に加えられた前記分圧抵抗Ｒ１，Ｒ２による出力電圧ＶＯＵＴの分圧値が、前記内部の基準電圧より大きくなる程、該シャントレギュレータＩＣ１のアノード−カソード間のインピーダンスは低下し、前記フォトカプラＰＣ１のフォトダイオードＤ２のカソードから電流を引込み、これによって該フォトダイオードＤ２の輝度が増加する。
【００５３】
したがって、フォトカプラＰＣ１のフォトトランジスタＱ２のコレクタ電流が増加し、これによって抵抗Ｒ４を介して流れる制御トランジスタＱ３のベース電流は減少し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００５４】
これに対して、前記出力電圧ＶＯＵＴの分圧値が、シャントレギュレータＩＣ１の基準電圧より小さくなる程、該アノード−カソード間のインピーダンスは上昇し、フォトダイオードＤ２のカソード電流を抑制し、これによって該フォトダイオードＤ２の輝度が減少する。したがって、フォトトランジスタＱ２のコレクタ電流が減少し、制御トランジスタＱ３のベース電流は増加し、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが低下し、ＦＥＴＱ１のゲート−ソース間の電圧が上昇し、ＦＥＴＱ１のソース−ドレイン間のインピーダンスが低下し、出力電圧ＶＯＵＴは、上がる方向に制御される。このようにして、前記出力電圧ＶＯＵＴが安定化される。
【００５５】
したがって、前述の図１５で示す従来のシリーズレギュレータ２と比較すると、前記電圧検出部４，２４と出力制御部５，２５との間の制御伝達経路を、トランジスタｑ２，ｑ３からフォトカプラＰＣ１に置換えることで、該フォトカプラＰＣ１の部品点数は増加するけれども、他の構成は、トランジスタがＱ１，Ｑ３の２個、抵抗がＲ１〜Ｒ６の６個、ＩＣがシャントレギュレータＩＣ１の１個と部品点数を削減でき、部品コスト、実装コスト、実装スペースを削減することができる。さらに、部品点数が少ない分、待機時の消費電力を低減することができる。また、従来のシリーズレギュレータ２におけるトランジスタｑ２，ｑ３のバイアスの設定を考慮せず、簡単に定数決定を行うことができる。
【００５６】
本発明の実施の第２の形態について、図２に基づいて説明すれば、以下のとおりである。
【００５７】
図２は、本発明の実施の第２の形態のシリーズレギュレータ３１の電気回路図である。このシリーズレギュレータ３１は、前述のシリーズレギュレータ２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシリーズレギュレータ３１では、前記図１６で示すシリーズレギュレータ１２と同様に、制御信号回路３３が設けられていることである。
【００５８】
前記制御信号回路３３は、前記制御トランジスタＱ３のベース−エミッタ間に介在されるＮ型のトランジスタＱ１１と、外部からの第１の制御信号を前記トランジスタＱ１１のベースに与える抵抗Ｒ１１，Ｒ１２とを備えて構成される。
【００５９】
したがって、前記第１の制御信号がアクティブのハイレベルとなると、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、サブ出力は出力されなくなり、待機時の消費電力が削減される。これに対して、前記第１の制御信号が非アクティブのローレベルとなると、トランジスタＱ１１がｏｆｆして、上述のような通常の動作が行われる。
【００６０】
こうして、待機時の効率を上げることができる。
【００６１】
本発明の実施の第３の形態について、図３に基づいて説明すれば、以下のとおりである。
【００６２】
図３は、本発明の実施の第３の形態のシリーズレギュレータ４１の電気回路図である。このシリーズレギュレータ４１は、前述のシリーズレギュレータ３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシリーズレギュレータ４１では、前記制御信号回路３３に類似した制御信号回路４３が設けられていることである。
【００６３】
前記制御信号回路４３は、前記シャントレギュレータＩＣ１のレファレンス端子とＧＮＤとの間に介在される抵抗Ｒ２０およびＮ型のトランジスタＱ２１から成る直列回路と、外部からの第２の制御信号を前記トランジスタＱ２１のベースに与える抵抗Ｒ２１，Ｒ２２とを備えて構成される。
【００６４】
したがって、前記第２の制御信号が非アクティブのハイレベルとなると、トランジスタＱ２１がｏｎして分圧抵抗Ｒ２と並列に抵抗Ｒ２０が接続されることになり、これによって前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に小さい状態で、通常の動作が行われている。これに対して、前記第２の制御信号がアクティブのローレベルとなると、トランジスタＱ２１がｏｆｆして、前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に大きくなり、その結果、前記出力電圧ＶＯＵＴが低下して待機時の消費電力を抑えることができる。
【００６５】
本発明の実施の第４の形態について、図４に基づいて説明すれば、以下のとおりである。
【００６６】
図４は、本発明の実施の第４の形態のシリーズレギュレータ５１の電気回路図である。このシリーズレギュレータ５１は、前述のシリーズレギュレータ３１，４１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシリーズレギュレータ５１では、前記制御信号回路３３，４３が合わせて設けられていることである。これらの制御信号回路３３，４３の動作は、前述と同様である。
【００６７】
したがって、待機時に、サブ出力が不要なモードでは前記第１の制御信号をアクティブのハイレベルとして該サブ出力を完全にシャットダウンし、サブ出力が低くても必要なモードでは前記第２の制御信号をアクティブのローレベルとして該サブ出力の出力電圧ＶＯＵＴを低下する。このようにして、２つの制御信号を切換えるだけで、待機時に要求される２次側出力に対応することができる。
【００６８】
本発明の実施の第５の形態について、図５〜図８に基づいて説明すれば、以下のとおりである。
【００６９】
図５〜図８は、本発明の実施の第５の形態のシリーズレギュレータ２１ａ，３１ａ，４１ａ，５１ａの電気回路図である。これらのシリーズレギュレータ２１ａ，３１ａ，４１ａ，５１ａは、前述のシリーズレギュレータ２１，３１，４１，５１にそれぞれ類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、これらのシリーズレギュレータ２１ａ，３１ａ，４１ａ，５１ａでは、前述の各シリーズレギュレータ２１，３１，４１，５１に、過電流保護回路５２が設けられていることである。
【００７０】
前記過電流保護回路５２は、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ３１，Ｒ３２と、ローレベル側の電源ライン５３に直列に介在される電流検知抵抗Ｒ３３と、コンパレータ５４とを備えて構成されている。前記出力電圧ＶＯＵＴの分圧値はコンパレータ５４の非反転入力端子に入力され、前記電流検知抵抗Ｒ３３を流れる電流によって発生した電圧は前記コンパレータ５４の反転入力端子に入力される。前記コンパレータ５４の出力端子は、前記フォトトランジスタＱ２のコレクタ、したがって制御トランジスタＱ３のベースに接続される。
【００７１】
前記コンパレータ５４は、電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より低い場合、すなわち負荷電流が前記分圧抵抗Ｒ３１，Ｒ３２によって規定される過電流制限値より小さい場合は、出力がオープンとなり、過電流保護動作は行われず、上述のような通常動作が行われる。
【００７２】
これに対して、電流検知抵抗Ｒ３３の端子間電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値より高い場合、すなわち負荷電流が前記過電流制限値より大きくなる程、前記コンパレータ５４は出力をローレベルとし、制御トランジスタＱ３のベース電流を引込む。したがって、該制御トランジスタＱ３のコレクタ−エミッタ間のインピーダンスが上昇し、ＦＥＴＱ１のゲート−ソース間の電圧が下がり，該ＦＥＴＱ１のソース−ドレイン間のインピーダンスが上昇し、出力電圧ＶＯＵＴは、下がる方向に制御される。
【００７３】
このように負荷電流が大きくなる程、前記制御トランジスタＱ３のベース電流、したがってＦＥＴＱ１を流れる電流を制限することで、前記出力電圧ＶＯＵＴは、いわゆるフの字の垂下特性を示す。このようにして、過電流保護動作を実現し、過電流によるＦＥＴＱ１の加熱破壊を防ぐことができる。
【００７４】
通常、小容量の電源であれば、サブ出力の過負荷に対してメイン制御部の過電流保護回路が動作して全出力がシャットダウンされて保護がかかるが、容量の大きな電源では、メインの過電流保護回路が動作するまでにサブ出力に過大な負荷電流が流れ、破壊する恐れがある。そのような場合に、そのサブ出力にこのような過電流保護回路５２を独立して用いると効果的である。また、サブ出力の過電流時は、サブ出力だけダウンし、メイン出力は残ってほしい場合にも有効である。
【００７５】
本発明の実施の第６の形態について、図９〜図１４に基づいて説明すれば、以下のとおりである。
【００７６】
図９は、本発明の実施の第６の形態のシリーズレギュレータ３１ｂの電気回路図である。このシリーズレギュレータ３１ｂは、前述のシリーズレギュレータ３１に類似している。注目すべきは、このシリーズレギュレータ３１ｂでは、サブ出力の安定化のために平滑コンデンサＣ１１が設けられるとともに、その平滑コンデンサＣ１１の電荷を瞬時に抜取る放電回路５５が設けられていることである。
【００７７】
前記放電回路５５は、前記平滑コンデンサＣ１１の端子間に並列に設けられる放電抵抗Ｒ４０およびＮ型の短絡トランジスタＱ３１の直列回路と、前記第１の制御信号を前記短絡トランジスタＱ３１のベースに与える抵抗Ｒ４１，Ｒ４２とを備えて構成されている。
【００７８】
したがって、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３のトランジスタＱ１１が制御トランジスタＱ３をｏｆｆさせ、出力をシャットダウンするとともに、この放電回路５５の短絡トランジスタＱ３１が平滑コンデンサＣ１１の端子間を放電抵抗Ｒ４０を介して緩やかに短絡し、前述のように平滑コンデンサＣ１１の電荷を瞬時に抜取る。
【００７９】
したがって、サブ出力の安定化のために平滑コンデンサＣ１１を設けた場合、図１０（ａ）で示すように、時刻ｔ１において前記第１の制御信号がアクティブとなって出力がシャットダウンされても、前記出力電圧ＶＯＵＴは緩やかに低下してゆくことになるのに対して、前記放電回路５５を設けることで、図１０（ｂ）で示すように瞬時にサブ出力をシャットダウンさせることができる。
【００８０】
図１１は、上述のようなシリーズレギュレータ３１ｂを備えるスイッチング電源装置の２次側回路の電気回路図である。この図１１の例では、メイン出力には、開閉用のスイッチ部を含む出力回路６１が設けられている。前記出力回路６１は、大略的に、トランスの主巻き線６２の誘起電圧を、ダイオードＤ６１および平滑コンデンサＣ６１で整流・平滑して得られた直流電圧を電源とし、ハイレベル側の電源ライン６３に直列に介在されたＰ型のＦＥＴＱ６１をオン／オフさせることで、出力電圧ＶＯＵＴ ＭＡＩＮの開閉を行っている。
【００８１】
電圧検出部６４は、前記主巻き線６２の誘起電圧を分圧する分圧抵抗Ｒ６１，Ｒ６２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ２と、前記ＦＥＴＱ６１の入力側で、電源ライン間に前記シャントレギュレータＩＣ２とともに直列に接続されるフォトダイオードＤ６２および抵抗Ｒ６３と、前記分圧抵抗Ｒ６１，Ｒ６２の接続点と前記抵抗Ｒ６とシャントレギュレータＩＣ２との接続点とを接続する２つの直列コンデンサＣ６３，Ｃ６４と、前記コンデンサＣ６３と並列に設けられる抵抗Ｒ６９と、前記フォトダイオードＤ６２と並列に設けられる抵抗Ｒ６０とを備えて構成される。
【００８２】
この電圧検出部６４は、前述の電圧検出部２４と同様に動作し、ただし検出した前記主巻き線６２の誘起電圧は、フォトダイオードＤ６２によって構成されるフォトカプラＰＣ２を介して、図示しない１次側の制御回路へフィードバックされる。前記直列コンデンサＣ６３，Ｃ６４および抵抗Ｒ６９は、シャントレギュレータＩＣ２のカソード電圧を入力にフィードバックし、発振を安定化させるために設けられている。
【００８３】
出力制御部６５は、前記ＦＥＴＱ６１のゲート電流を制御するＮ型の制御トランジスタＱ６３と、前記制御トランジスタＱ６３のベースを前記ＦＥＴＱ６１の入力側に接続する抵抗Ｒ６４と、前記制御トランジスタＱ６３のコレクタを前記ＦＥＴＱ６１のゲートに接続する抵抗Ｒ６５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６６とを備えて構成される。
【００８４】
制御信号回路６６は、前記制御トランジスタＱ６３のベース−エミッタ間に介在されるＮ型のトランジスタＱ６５と、前記第１の制御信号を前記トランジスタＱ６５のベースに与える抵抗Ｒ６７，Ｒ６８と、前記抵抗Ｒ６８と並列に設けられるコンデンサＣ６５とを備えて構成される。
【００８５】
したがって、図１２で示すように、時刻ｔ１に前記第１の制御信号がアクティブのハイレベルとなると、サブ出力側では、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、さらに放電回路５５の短絡トランジスタＱ４０がｏｎして、サブ出力は速やかにシャットダウンされるのに対して、このメイン出力側では、コンデンサＣ６５の充電電圧がトランジスタＱ６５のｏｎ電圧以上となってから該トランジスタＱ６５がｏｎして制御トランジスタＱ６３のベース−エミッタ間を短絡し、ＦＥＴＱ６１をｏｆｆするので、前記サブ出力から時間差を持ってシャットダウンされる。
【００８６】
このようにして、メイン出力にもオン／オフ制御部を持たせて、サブ出力とメイン出力とがオフするのに時間差を持たせることで、シーケンスの必要な場合に有効である。
【００８７】
図１３は、前述のシリーズレギュレータ３１ｂを備える他のスイッチング電源装置の２次側回路の電気回路図である。この図１３のスイッチング電源装置において、上述の図１１のスイッチング電源装置に対応する部分には、同一の参照符号を付して、その説明を省略する。この図１３の構成では、メイン出力には、前記の開閉用のスイッチ部を含む出力回路６１は設けられていないけれども、前記出力回路６１における電圧検出部６４に類似した電圧検出部６４ａとともに、出力電圧設定回路７１などを備える出力回路７２が設けられている。
【００８８】
前記出力電圧設定回路７１は、電源ライン間に挿入されるバイアス抵抗Ｒ７０およびトランジスタＱ７１の直列回路と、前記第１の制御信号を前記トランジスタＱ７１のベースに与える抵抗Ｒ７１，Ｒ７２と、前記トランジスタＱ７１のコレクタがベースに接続されるトランジスタＱ７２とを備えて構成される。また、これに対応して、前記電圧検出部６４における分圧抵抗Ｒ６２は、この電圧検出部６４ａでは、分圧抵抗Ｒ６２１，Ｒ６２２にさらに分割され、ＧＮＤ側の分圧抵抗Ｒ６２１と並列に前記トランジスタＱ７２が設けられる。
【００８９】
したがって、前記第１の制御信号が非アクティブのローレベルである間は、トランジスタＱ７１がｏｆｆし、これによってトランジスタＱ７２のベースはバイアス抵抗Ｒ７０でバイアスされてハイレベルとなって該トランジスタＱ７２はｏｎしている。これによって、前記分圧抵抗Ｒ６２１の端子間が短絡されて、前記シャントレギュレータＩＣ２のレファレンス端子にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２で分圧した比較的低い電圧となり、通常通りの動作が行われる。
【００９０】
これに対して、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３によってサブ出力が速やかにシャットダウンされるとともに、トランジスタＱ７１がｏｎし、これによってトランジスタＱ７２のベース−エミッタ間が短絡されて該トランジスタＱ７２はｏｆｆする。これによって、前記分圧抵抗Ｒ６２１の端子間が開放されて、前記シャントレギュレータＩＣ２のレファレンス端子にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２，Ｒ６２１で分圧した比較的高い電圧となり、１次側へのフィードバック制御によって、前記出力電圧ＶＯＵＴ ＭＡＩＮは前記通常動作時よりも低い待機時の電圧に低下する。
【００９１】
このようにして、待機時には、サブ出力のシャットダウンとともに、メイン出力の出力電圧ＶＯＵＴ ＭＡＩＮを低下することができる。
【００９２】
図１４は、前述のシリーズレギュレータ３１ｂを備えるさらに他のスイッチング電源装置の電気回路図である。この図１４の例で注目すべきは、前述の図１１の例と同様に、前記第１の制御信号がアクティブのハイレベルとなると、前記シリーズレギュレータ３１ｂによるサブ出力が速やかにシャットダウンされ、時間差を持って出力回路６１によるメイン出力がシャットダウンされた後、さらに発振周波数が低下されることである。このため、発振周波数変換回路８０が設けられている。
【００９３】
１次側回路８１は、平滑コンデンサＣ８１と、抵抗Ｒ８１〜Ｒ８４と、主スイッチング素子Ｑ８１とを備えて構成される。直流入力電圧ＤＣ ＩＮＰＵＴは、平滑コンデンサＣ８１で平滑化される。前記平滑コンデンサＣ８１の端子間には、１次巻き線８２と、主スイッチング素子Ｑ８１と、電流検知抵抗Ｒ８１との直列回路が接続される。前記主スイッチング素子Ｑ８１がｏｎすることで該主スイッチング素子Ｑ８１を流れる電流は、前記電流検知抵抗Ｒ８１によって電圧に変換され、該電流検知抵抗Ｒ８１と並列に設けられる分圧抵抗Ｒ８２，Ｒ８３によって分圧されて取出される。
【００９４】
一方、制御巻き線８３に関連して設けられる制御回路８４は、制御ＩＣ８５と、抵抗Ｒ８５，Ｒ８６と、コンデンサＣ８２〜Ｃ８７と、ダイオードＤ８１と、フォトトランジスタＱ８２とを備えて構成される。前記制御巻き線８３に誘起された電圧は、ダイオードＤ８１および平滑コンデンサＣ８２によって整流・平滑化されて制御ＩＣ８５の電源となる。また、前記制御ＩＣ８５には、電源投入直後には、前記直流入力電圧ＤＣ ＩＮＰＵＴが起動抵抗Ｒ８５を介して与えられる。このため、ノイズ除去用のコンデンサＣ８６が設けられている。
【００９５】
そして、前記主巻き線６２の誘起電圧は、前記電圧検出部６４のフォトダイオードＤ６２とフォトカプラＰＣ２を構成するフォトトランジスタＱ８２を介して、１次側へフィードバックされる。すなわち、前記制御ＩＣ８５は、抵抗Ｒ８６およびコンデンサＣ８５の直列回路に定電流を流しており、前記フォトトランジスタＱ８２がこの直列回路に並列に設けられている。したがって、前記主巻き線６２の誘起電圧が高くなる程、シャントレギュレータＩＣ２のインピーダンスが低くなり、フォトダイオードＤ６２の輝度が増加して、フォトトランジスタＱ８２のインピーダンスが低下し、制御ＩＣ８５の前記直列回路への出力端の電圧が低下する。
【００９６】
また、前記主スイッチング素子Ｑ８１を流れる電流を前記電流検知抵抗Ｒ８１によって変換した電圧は、分圧抵抗Ｒ８２，Ｒ８３によって制御ＩＣ８５の検知レベルに分圧され、コンデンサＣ８７で平滑化されてフィードバックされる。
【００９７】
さらにまた、前記発振周波数変換回路８０は、抵抗Ｒ８７〜Ｒ８９と、フォトカプラＰＣ３とを備えて構成される。ここで、制御ＩＣ８５には、内部の発振回路に、外付けの発振用のコンデンサＣ８３，Ｃ８４および抵抗Ｒ８７、Ｒ８８が設けられている。このうち、発振周波数は、α／（Ｃ８３＊（Ｒ８７//Ｒ８８））で表される。ただし、αは定数である。したがって、並列抵抗Ｒ８７，Ｒ８８の一方（図１４ではＲ８７）に対して直列に設けたフォトカプラＰＣ３のフォトトランジスタＱ８３をｏｎ／ｏｆｆすることで、発振周波数を変化することができる。
【００９８】
前記フォトカプラＰＣ３のフォトダイオードＤ８２は、抵抗Ｒ８９と直列に接続されて、前記平滑コンデンサＣ６２の端子間に設けられており、通常出力時は前記フォトダイオードＤ８２が点灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８に並列に接続されて、発振周波数ｆ１は、前記α／（Ｃ８３＊（Ｒ８７//Ｒ８８））で決定される。
【００９９】
これに対して、出力がシャットダウンされると、前記フォトダイオードＤ８２が消灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８から開放されて、前記発振周波数ｆ２は、α／（Ｃ８３＊Ｒ８８）で決定される。したがって、ｆ１＞ｆ２となり、待機時における発振周波数を低下し、主スイッチング素子Ｑ８１のスイッチング損失を減らし、低消費電力化を図ることができる。
【０１００】
【発明の効果】
本発明のシリーズレギュレータは、以上のように、ディスクリート部品から成り、電圧検出部で検出された出力電圧に対応して、出力制御部が出力ラインに直列に介在されたパワー素子の制御端子を制御することで、前記出力電圧を安定化するようにしたドロッパ式のシリーズレギュレータにおいて、通常、絶縁のために使用されるフォトカプラを、前記電圧検出部と出力制御部との間の制御伝達に用いる。
【０１０１】
それゆえ、複数のトランジスタや抵抗などの部品を、該フォトカプラ１つで代用することができ、部品点数を削減することができる。
【０１０２】
また、本発明のシリーズレギュレータは、以上のように、前記パワー素子をＰ型のＦＥＴＱ１とし、前記電圧検出部を、前記出力電圧を分圧する分圧抵抗Ｒ１，Ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ１と、前記ＦＥＴＱ１の出力側で、電源ライン間に前記シャントレギュレータＩＣ１とともに直列に接続されるフォトダイオードＤ２および抵抗Ｒ３とを備えて構成し、前記出力制御部を、前記フォトダイオードＤ２とともに制御伝達経路となるフォトカプラを構成するフォトトランジスタＱ２と、前記ＦＥＴＱ１の入力側で、電源ライン間に前記フォトトランジスタＱ２とともに直列に接続される抵抗Ｒ４と、前記フォトトランジスタＱ２のコレクタがベースに接続されるＮ型の制御トランジスタＱ３と、前記制御トランジスタＱ３のコレクタを前記ＦＥＴＱ１の制御端子に接続する抵抗Ｒ５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６とを備えて構成する。
【０１０３】
それゆえ、前記フォトカプラを用いるシリーズレギュレータを具体的に構成し、前述の図１５で示す従来のシリーズレギュレータと比較すると、前記電圧検出部４，２４と出力制御部５，２５との間の制御伝達経路を、トランジスタｑ２，ｑ３からフォトカプラＰＣ１に置換えることで、該フォトカプラＰＣ１の部品点数は増加するけれども、他の構成は、トランジスタがＱ１，Ｑ３の２個、抵抗がＲ１〜Ｒ６の６個、ＩＣがシャントレギュレータＩＣ１の１個と、トランジスタを２個、抵抗を３個削減でき、部品コスト、実装コスト、実装スペースを削減することができる。さらに部品点数が少ない分、待機時の消費電力の低減にもなる。また、従来のシリーズレギュレータ２におけるトランジスタｑ２，ｑ３のバイアスの設定を考慮せず、簡単に定数決定を行うことができる。
【０１０４】
さらにまた、本発明のシリーズレギュレータは、以上のように、前記制御トランジスタＱ３のベース−エミッタ間に介在されるＮ型のトランジスタＱ１１と、外部からの第１の制御信号を前記トランジスタＱ１１のベースに与える抵抗Ｒ１１，Ｒ１２とを備えて構成される制御信号回路３３をさらに有する。
【０１０５】
それゆえ、前記第１の制御信号がアクティブのハイレベルとなると、トランジスタＱ１１がｏｎして制御トランジスタＱ３のベース−エミッタ間を短絡し、これによって該制御トランジスタＱ３がｏｆｆしてＦＥＴＱ１もｏｆｆし、サブ出力は出力されなくなり、待機時の効率を上げることができる。
【０１０６】
また、本発明のシリーズレギュレータは、以上のように、前記シャントレギュレータＩＣ１のレファレンス端子とＧＮＤとの間に介在される抵抗Ｒ２０およびＮ型のトランジスタＱ２１の直列回路と、外部からの第２の制御信号を前記トランジスタＱ２１のベースに与える抵抗Ｒ２１，Ｒ２２とを備えて構成される制御信号回路４３をさらに有する。
【０１０７】
それゆえ、前記第２の制御信号が非アクティブのハイレベルとなると、トランジスタＱ２１がｏｎして分圧抵抗Ｒ２と並列に抵抗Ｒ２０が接続されることになり、これによって前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値が相対的に小さい状態で、通常の動作が行わ、前記第２の制御信号がアクティブのローレベルとなると、トランジスタＱ２１がｏｆｆして、前記レファレンス端子にフィードバックされる出力電圧ＶＯＵＴの分圧値は相対的に大きくなり、その結果、前記出力電圧ＶＯＵＴが低下して、待機時の消費電力を抑えることができる。
【０１０８】
さらにまた、本発明のシリーズレギュレータは、以上のように、前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ３１，Ｒ３２と、ローレベル側の電源ライン５３に直列に介在される電流検知抵抗Ｒ３３と、前記電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値によって規定される過電流制限値と比較し、その比較結果に応じて前記制御トランジスタＱ３のベース電流を制御するコンパレータ５４とを備えて構成される過電流保護回路５２をさらに有する。
【０１０９】
それゆえ、負荷電流が大きくなる程、前記制御トランジスタＱ３のベース電流、したがってＦＥＴＱ１を流れる電流を制限し、前記出力電圧ＶＯＵＴは、いわゆるフの字の垂下特性を示す。このようにして、過電流保護動作を実現し、過電流によるＦＥＴＱ１の加熱破壊を防ぐことができる。また、容量の大きな電源では、メインの過電流保護回路が動作するまでにサブ出力に過大な負荷電流が流れ、破壊する恐れがあるので、そのような場合に、そのサブ出力にこのような過電流保護回路５２を独立して用いると効果的である。さらにまた、サブ出力の過電流時は、サブ出力だけダウンするので、メイン出力は残ってほしい場合にも有効である。
【０１１０】
また、本発明のシリーズレギュレータは、以上のように、出力端間に平滑コンデンサＣ１１を設けるとともに、前記平滑コンデンサＣ１１の端子間に並列に設けられる放電抵抗Ｒ４０およびＮ型の短絡トランジスタＱ３１の直列回路と、前記第１の制御信号を前記短絡トランジスタＱ３１のベースに与える抵抗Ｒ４１，Ｒ４２とを備えて構成される放電回路５５をさらに有する。
【０１１１】
それゆえ、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３が出力をシャットダウンするとともに、この放電回路５５の短絡トランジスタＱ３１が平滑コンデンサＣ１１の端子間を放電抵抗Ｒ４０を介して緩やかに短絡し、該平滑コンデンサＣ１１の電荷を瞬時に抜取るので、出力の安定化のために平滑コンデンサＣ１１を設けても、この放電回路５５を設けることで、瞬時に出力をシャットダウンさせることができる。
【０１１２】
さらにまた、本発明のスイッチング電源装置は、以上のように、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力には開閉用のスイッチ部を含む出力回路６１およびその出力シャットダウン用の制御信号回路６６を備え、前記制御信号回路６６を、トランスの主巻き線６２からの電源ライン６３に直列に介在されたＰ型のＦＥＴＱ６１のゲートを制御する制御トランジスタＱ６３のベース−エミッタ間に介在されるＮ型のトランジスタＱ６５と、前記第１の制御信号を前記トランジスタＱ６５のベースに与える抵抗Ｒ６７，Ｒ６８と、前記抵抗Ｒ６８と並列に設けられるコンデンサＣ６５とを備えて構成する。
【０１１３】
それゆえ、第１の制御信号がアクティブのハイレベルとなると、サブ出力側では出力は速やかにシャットダウンされるのに対して、メイン出力側では、コンデンサＣ６５の充電電圧がトランジスタＱ６５のｏｎ電圧以上となってから該トランジスタＱ６５がｏｎして制御トランジスタＱ６３のベース−エミッタ間を短絡し、ＦＥＴＱ６１をｏｆｆするので、前記サブ出力から時間差を持ってシャットダウンすることができる、シーケンスの必要な場合に有効である。
【０１１４】
また、本発明のスイッチング電源装置は、以上のように、前記のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力には、出力電圧ＶＯＵＴ ＭＡＩＮの１次側へのフィードバック用の分圧抵抗Ｒ６２をさらにＲ６２１，Ｒ６２２に分割するとともに、電源ライン間に挿入されるバイアス抵抗Ｒ７０およびトランジスタＱ７１の直列回路と、前記第１の制御信号を前記トランジスタＱ７１のベースに与える抵抗Ｒ７１，Ｒ７２と、前記トランジスタＱ７１のコレクタがベースに接続され、前記分圧抵抗Ｒ６２１と並列に設けられるトランジスタＱ７２とを備えて構成される出力電圧設定回路７１を設ける。
【０１１５】
それゆえ、前記第１の制御信号が非アクティブのローレベルである間は、トランジスタＱ７１がｏｆｆし、これによってトランジスタＱ７２のベースはバイアス抵抗Ｒ７０でバイアスされてハイレベルとなって該トランジスタＱ７２はｏｎして、前記分圧抵抗Ｒ６２１の端子間が短絡されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２で分圧した比較的低い電圧となり、通常通りの動作が行われるのに対して、前記第１の制御信号がアクティブのハイレベルとなると、前記制御信号回路３３によってサブ出力が速やかにシャットダウンされるとともに、トランジスタＱ７１がｏｎし、これによってトランジスタＱ７２のベース−エミッタ間が短絡されて該トランジスタＱ７２はｏｆｆし、前記分圧抵抗Ｒ６２１の端子間が開放されて、１次側にフィードバックされる電圧は、前記出力電圧ＶＯＵＴ ＭＡＩＮを分圧抵抗Ｒ６１，Ｒ６２２，Ｒ６２１で分圧した比較的高い電圧となり、前記出力電圧ＶＯＵＴ ＭＡＩＮは前記通常動作時よりも低い待機時の電圧に低下するので、待機時には、サブ出力のシャットダウンとともに、メイン出力の出力電圧ＶＯＵＴ
ＭＡＩＮを低下することができる。
【０１１６】
さらにまた、本発明のスイッチング電源装置は、以上のように、メイン出力の出力端に介在される抵抗Ｒ８９およびフォトダイオードＤ８２の直列回路と、前記フォトダイオードＤ８２とフォトカプラＰＣ３を構成し、主スイッチング素子Ｑ８１のスイッチングを制御する制御ＩＣ８５において発振周波数を決定する並列抵抗Ｒ８７、Ｒ８８の一方と直列に設けられるフォトトランジスタＱ８３とを備えて構成される発振周波数変換回路８０をさらに備える。
【０１１７】
それゆえ、通常出力時は前記フォトダイオードＤ８２が点灯し、フォトトランジスタＱ８３によって抵抗Ｒ８７が抵抗Ｒ８８に並列に接続されて、制御ＩＣ８５の発振周波数ｆ１は、前記並列抵抗Ｒ８７、Ｒ８８の抵抗値で決定されるのに対して、出力がシャットダウンされると、前記フォトダイオードＤ８２が消灯し、フォトトランジスタＱ８３によって前記並列抵抗Ｒ８７、Ｒ８８の一方が開放されて、前記発振周波数ｆ２は、他方の並列抵抗で決定されるので、前記第１の制御信号がアクティブのハイレベルとなると、前記シリーズレギュレータ３１ｂによるサブ出力が速やかにシャットダウンされ、時間差を持って前記の出力回路６１によるメイン出力がシャットダウンされた後、さらに発振周波数を低下することができる。
【０１１８】
また、本発明のスイッチング電源装置は、以上のように、前記のシリーズレギュレータをトランス２次側のサブ出力に備える。
【０１１９】
それゆえ、スイッチング電源装置のメイン出力は１次側へのフィードバック制御によってその出力電圧が安定化されているのに対して、さらにサブ出力の出力電圧も安定化することができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のシリーズレギュレータの電気回路図である。
【図２】本発明の実施の第２の形態のシリーズレギュレータの電気回路図である。
【図３】本発明の実施の第３の形態のシリーズレギュレータの電気回路図である。
【図４】本発明の実施の第４の形態のシリーズレギュレータの電気回路図である。
【図５】本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図６】本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図７】本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図８】
本発明の実施の第５の形態のシリーズレギュレータの電気回路図である。
【図９】本発明の実施の第６の形態のシリーズレギュレータの電気回路図である。
【図１０】図９で示すシリーズレギュレータにおける放電回路の動作を説明するための波形図である。
【図１１】図９で示すシリーズレギュレータを備えるスイッチング電源装置の２次側回路の電気回路図である。
【図１２】図１１で示すスイッチング電源装置の動作を説明するための波形図である。
【図１３】図９で示すシリーズレギュレータを備える他のスイッチング電源装置の２次側回路の電気回路図である。
【図１４】図９で示すシリーズレギュレータを備えるさらに他のスイッチング電源装置の電気回路図である。
【図１５】スイッチング電源装置における別巻き線のサブ出力回路として用いられる典型的な従来技術のシリーズレギュレータの電気回路図である。
【図１６】他の従来技術のシリーズレギュレータの電気回路図である。
【符号の説明】
２１，３１，４１，５１ シリーズレギュレータ
２１ａ，３１ａ，４１ａ，５１ａ；３１ｂ シリーズレギュレータ
２２ 別巻き線
２３，５３，６３ 電源ライン
２４，６４，６４ａ 電圧検出部
２５，６５ 出力制御部
３３ 制御信号回路
４３ 制御信号回路
５２ 過電流保護回路
５４ コンパレータ
５５ 放電回路
６１ 出力回路
６２ 主巻き線
６６ 制御信号回路
７１ 出力電圧設定回路
７２ 出力回路
８０ 発振周波数変換回路
８１ １次側回路
８２ １次巻き線
８３ 制御巻き線
８４ 制御回路
８５ 制御ＩＣ
Ｃ１，Ｃ１１，Ｃ６１，Ｃ６２，Ｃ８１ 平滑コンデンサ
Ｃ６３，Ｃ６４ 直列コンデンサ
Ｃ６５；Ｃ８２〜Ｃ８７ コンデンサ
Ｄ１，Ｄ６１，Ｄ８１ ダイオード
Ｄ２，Ｄ６２，Ｄ８２ フォトダイオード
ＩＣ１，ＩＣ２ シャントレギュレータ
ＰＣ１〜ＰＣ３ フォトカプラ（制御伝達経路）
Ｑ１，Ｑ６１ Ｐ型のＦＥＴ
Ｑ２，Ｑ８２，Ｑ８３ フォトトランジスタ
Ｑ３，Ｑ６３ Ｎ型の制御トランジスタ
Ｑ１１，Ｑ２１，Ｑ６５ Ｎ型のトランジスタ
Ｑ３１ Ｎ型の短絡トランジスタ
Ｑ７１，Ｑ７２ トランジスタ
Ｑ８１ 主スイッチング素子
Ｒ１，Ｒ２；Ｒ３１，Ｒ３２；Ｒ６１，Ｒ６２；Ｒ６２１，Ｒ６２２ 分圧抵抗
Ｒ３〜Ｒ６ 抵抗
Ｒ１１，Ｒ１２；Ｒ２０〜Ｒ２２；Ｒ４１，Ｒ４２ 抵抗
Ｒ３３，Ｒ８１ 電流検知抵抗
Ｒ４０ 放電抵抗
Ｒ６０，Ｒ６３〜Ｒ６９；Ｒ７１，Ｒ７２；Ｒ８１〜Ｒ８６ 抵抗
Ｒ７０ バイアス抵抗
Ｒ８２，Ｒ８３ 分圧抵抗
Ｒ８５ 起動抵抗
Ｒ８７〜Ｒ８９ 抵抗
Claims (10)
- ディスクリート部品から成り、電圧検出部で検出された出力電圧に対応して、出力制御部が出力ラインに直列に介在されたパワー素子の制御端子を制御することで、前記出力電圧を安定化するようにしたドロッパ式のシリーズレギュレータにおいて、
前記電圧検出部と出力制御部との間に、フォトカプラを含む制御伝達経路を有することを特徴とするシリーズレギュレータ。 - 前記パワー素子は、Ｐ型のＦＥＴＱ１から成り、
前記電圧検出部は、前記出力電圧を分圧する分圧抵抗Ｒ１，Ｒ２と、その分圧値と内部の基準電圧との差に応じてインピーダンスが変化するシャントレギュレータＩＣ１と、前記ＦＥＴＱ１の出力側で、電源ライン間に前記シャントレギュレータＩＣ１とともに直列に接続されるフォトダイオードＤ２および抵抗Ｒ３とを備えて構成され、
前記出力制御部は、前記フォトダイオードＤ２とともに前記制御伝達経路となるフォトカプラを構成するフォトトランジスタＱ２と、前記ＦＥＴＱ１の入力側で、電源ライン間に前記フォトトランジスタＱ２とともに直列に接続される抵抗Ｒ４と、前記フォトトランジスタＱ２のコレクタがベースに接続されるＮ型の制御トランジスタＱ３と、前記制御トランジスタＱ３のコレクタを前記ＦＥＴＱ１の制御端子に接続する抵抗Ｒ５と、前記ＦＥＴＱ１のゲート−ソース間に介在される抵抗Ｒ６とを備えて構成されることを特徴とする請求項１記載のシリーズレギュレータ。 - 前記制御トランジスタＱ３のベース−エミッタ間に介在されるＮ型のトランジスタＱ１１と、外部からの第１の制御信号を前記トランジスタＱ１１のベースに与える抵抗Ｒ１１，Ｒ１２とを備えて構成される制御信号回路３３をさらに有することを特徴とする請求項２記載のシリーズレギュレータ。
- 前記シャントレギュレータＩＣのレファレンス端子とＧＮＤとの間に介在される抵抗Ｒ２０およびＮ型のトランジスタＱ２１の直列回路と、外部からの第２の制御信号を前記トランジスタＱ２１のベースに与える抵抗Ｒ２１，Ｒ２２とを備えて構成される制御信号回路４３をさらに有することを特徴とする請求項２または３記載のシリーズレギュレータ。
- 前記出力電圧ＶＯＵＴを分圧する分圧抵抗Ｒ３１，Ｒ３２と、ローレベル側の電源ライン５３に直列に介在される電流検知抵抗Ｒ３３と、前記電流検知抵抗Ｒ３３の端子間に発生した電圧が前記分圧抵抗Ｒ３１，Ｒ３２による分圧値によって規定される過電流制限値と比較し、その比較結果に応じて前記制御トランジスタＱ３のベース電流を制御するコンパレータ５４とを備えて構成される過電流保護回路５２をさらに有することを特徴とする請求項２〜４の何れか１項に記載のシリーズレギュレータ。
- 出力端間に平滑コンデンサＣ１１を設けるとともに、
前記平滑コンデンサＣ１１の端子間に並列に設けられる放電抵抗Ｒ４０およびＮ型の短絡トランジスタＱ３１の直列回路と、前記第１の制御信号を前記短絡トランジスタＱ３１のベースに与える抵抗Ｒ４１，Ｒ４２とを備えて構成される放電回路５５をさらに有することを特徴とする請求項２または３記載のシリーズレギュレータ。 - 前記請求項６記載のシリーズレギュレータをトランス２次側のサブ出力に備え、メイン出力には開閉用のスイッチ部を含む出力回路６１およびその出力シャットダウン用の制御信号回路６６を備え、
前記制御信号回路６６は、トランスの主巻き線６２からの電源ライン６３に直列に介在されたＰ型のＦＥＴＱ６１のゲートを制御する制御トランジスタＱ６３のベース−エミッタ間に介在されるＮ型のトランジスタＱ６５と、前記第１の制御信号を前記トランジスタＱ６５のベースに与える抵抗Ｒ６７，Ｒ６８と、前記抵抗Ｒ６８と並列に設けられるコンデンサＣ６５とを備えて構成されることを特徴とするスイッチング電源装置。 - 前記請求項６記載のシリーズレギュレータをトランス２次側のサブ出力に備え、
メイン出力では、出力電圧ＶＯＵＴ ＭＡＩＮの１次側へのフィードバック用の分圧抵抗Ｒ６２をさらにＲ６２１，Ｒ６２２に分割するとともに、電源ライン間に挿入されるバイアス抵抗Ｒ７０およびトランジスタＱ７１の直列回路と、前記第１の制御信号を前記トランジスタＱ７１のベースに与える抵抗Ｒ７１，Ｒ７２と、前記トランジスタＱ７１のコレクタがベースに接続され、前記分圧抵抗Ｒ６２１と並列に設けられるトランジスタＱ７２とを備えて構成される出力電圧設定回路７１を設けることを特徴とするスイッチング電源装置。 - メイン出力の出力端に介在される抵抗Ｒ８９およびフォトダイオードＤ８２の直列回路と、前記フォトダイオードＤ８２とフォトカプラＰＣ３を構成し、主スイッチング素子Ｑ８１のスイッチングを制御する制御ＩＣ８５において発振周波数を決定する並列抵抗Ｒ８７、Ｒ８８の一方と直列に設けられるフォトトランジスタＱ８３とを備えて構成される発振周波数変換回路８０をさらに備えることを特徴とする請求項７記載のスイッチング電源装置。
- 前記請求項１〜６の何れか１項に記載のシリーズレギュレータをトランス２次側のサブ出力に備えることを特徴とするスイッチング電源装置。
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|---|---|---|---|
| JP2002368885A JP2004199509A (ja) | 2002-12-19 | 2002-12-19 | シリーズレギュレータおよびそれを用いるスイッチング電源装置 |
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|---|---|
| JP2004199509A true JP2004199509A (ja) | 2004-07-15 |
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010106595A1 (ja) * | 2009-03-18 | 2010-09-23 | パナソニック株式会社 | 電源システム及び電源供給方法 |
| KR101327063B1 (ko) | 2011-12-22 | 2013-11-07 | 엘지이노텍 주식회사 | 조명 구동 회로 |
| JP2015211579A (ja) * | 2014-04-28 | 2015-11-24 | ニチコン株式会社 | スイッチング電源装置 |
-
2002
- 2002-12-19 JP JP2002368885A patent/JP2004199509A/ja not_active Withdrawn
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| KR101327063B1 (ko) | 2011-12-22 | 2013-11-07 | 엘지이노텍 주식회사 | 조명 구동 회로 |
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