JP2004193224A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device where conduction can surely be performed even if a plurality of vias are used, a semiconductor chip is surely mounted on a semiconductor substrate side, and they can electrically be connected; and to provide the semiconductor device. <P>SOLUTION: The method has a step for forming an electrical insulating film 40 in objective parts 30 of a metal plate 10 between projected via wiring parts 20 formed in the metal plate 10, and mounting the semiconductor chip 50 in a face down state with respect to the objective parts 30, a semiconductor substrate bonding step for covering the semiconductor chip 50 with the electrical insulating resin layer 60 and electrically bonding a semiconductor substrate 80 with ends of the projected via wiring parts 20, a metal plate removing step for removing the metal plate 10 by leaving the via wiring parts 20, and an outer electrode arranging step for arranging an outer electrode 93 which electrically connects the via wiring parts 20 and an electrode of the semiconductor chip 50 to an outer part. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板に半導体チップが搭載されることで構成される半導体装置の製造方法および半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置のシステム化のために、半導体チップを半導体基板に貼り合わせて積層して、それにより実装密度を上げることは既に行われている（たとえば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００１−２５７３１０号公報（第１頁、図１）
【０００４】
【発明が解決しようとする課題】
しかし、周辺の受動素子を有するアナログ回路の半導体チップと、デジタル回路とアナログ回路とも有するデジタルの半導体ウェーハ積層化は、信号干渉やノイズの問題で行われていなかった。
従来、実装密度向上のためフリップチップで半導体チップを半導体基板に対して搭載した場合には、半導体チップ下面の配線は、グランド（ＧＮＤ）等に落としてノイズを防いだり、半導体チップ近傍に外付けする方法を採っていた。
しかしながら、これでは、システム化した場合に基板サイズを小さくすることは難しい。干渉ノイズの発生の防止のため、半導体チップを半導体基板に対してフェイスアップで接続するためには、個片化した半導体チップを精度よく搭載しなければ、上下の半導体チップと半導体基板との接続のためにアライメントを一個毎に行う必要があり、生産効率が悪くなる。
【０００５】
下側の半導体ウェーハの上に個片化した半導体チップを搭載した場合には、一括してマスク合わせで露光パターンを行う際に、搭載の精度が±５μｍ以内で必要となり、搭載装置が認識できる特殊な装置が必要となる。
上側の半導体チップと下側の半導体ウェーハを電気的に接続するためにビア（Ｖｉａ）を用いるが、このビアがメッキ法で形成されていると、高アスペクト比のものでは、周辺に電流が集中してしまい、均一な膜を形成することは難しく、導電不良の原因となってしまう。
この不良の改善には、無電解メッキとの併合を行うが、応力ストレスが無電解メッキと電解メッキでは異なるため、これも導電不良の原因となる。
そのため、導電性ペーストで充填することも考えられるが抵抗率が高く、ビアの数を多く有する構造では、抵抗の変動による電圧降下がインピーダンス不整合の原因となる。
そこで本発明は上記課題を解消し、複数もしくは多数のビアを用いても確実に導電を行うことができ、しかも半導体チップが半導体基板側に確実に搭載して電気的に接続することができる半導体装置の製造方法および半導体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
請求項１の発明は、半導体基板に半導体チップが搭載されることで構成される半導体装置の製造方法であり、金属板の一方の面側に複数形成された突起状のビア配線部の間にある前記金属板の各対象部分に電気絶縁膜を形成して、前記半導体チップを前記電気絶縁膜を介して前記金属板の前記対象部分に対してフェイスダウン状態で搭載する半導体チップ搭載ステップと、前記半導体チップと前記電気絶縁膜を電気絶縁樹脂層で覆って、半導体基板と前記突起状のビア配線部の端部を電気的に接合する半導体基板接合ステップと、前記金属板の前記突起状のビア配線部を残して前記金属板と前記電気絶縁膜を除去する金属板除去ステップと、前記半導体チップの電極と前記半導体基板とを電気的に接続する前記突起状のビア配線部と、前記半導体チップの電極とを、外部に電気的に接続するための外部電極を配置する外部電極配置ステップと、を有することを特徴とする半導体装置の製造方法である。
【０００７】
請求項１では、半導体チップ搭載ステップにおいて、金属板の一方の面側に複数形成された突起状のビア配線部の間にある金属板の各対象部分に電気絶縁膜を形成する。そして半導体チップ搭載ステップでは、半導体チップを電気絶縁膜を介して金属板の対象部分に対してフェイスダウン状態で搭載する。
半導体基板接合ステップでは、半導体チップと電気絶縁膜を電気絶縁樹脂層で覆って、半導体基板と突起状のビア配線部の端部を電気的に接合する。
金属板除去ステップでは、金属板の突起状のビア配線部を残して金属板と電気絶縁膜を除去する。
【０００８】
外部電極配置ステップでは、半導体チップの電極と半導体基板とを電気的に接続する突起状のビア配線部と、半導体チップの電極とを、外部に電気的に接続するための外部電極を配置する。
これにより、半導体チップは、突起状のビア配線部の間の対象部分に対して電気絶縁膜を介してフェイスダウン状態で搭載する。そして半導体チップと電気絶縁膜が電気絶縁樹脂層で覆った後に、半導体基板と突起状のビア配線部の端部が電気的に接合される。
このような状態で、金属板除去ステップでは、金属板の突起状のビア配線部を残して、金属板の残りの部分と電気絶縁膜を除去する。これによって、突起状のビア配線部と半導体チップが、半導体基板に対して電気絶縁膜により埋没された状態になる。
外部電極配置ステップでは、突起状のビア配線部と半導体チップの電極が外部電極に対して電気的に接続される。
【０００９】
このために、個片の半導体チップが金属板の各対象部分に搭載された場合に、突起状のビア配線部を有する金属板を使用しているので、金属板除去ステップにおいて金属板の残部と電気絶縁膜を除去すれば、半導体チップの電極と突起状のビア配線部の端部の位置を揃えることができる。したがって、半導体チップの電極とビア配線部の端部は、外部電極に対して再配線することにより簡単に相互配線が可能になる。
このようなビア配線部として金属板に形成された突起状のものを用いることにより、ビア配線部の破断の心配がなくなり、ビア配線部を用いた半導体チップと半導体基板との電気的な導通が確実にできる。
【００１０】
請求項２の発明は、請求項１に記載の半導体装置の製造方法において、前記半導体チップ搭載ステップにおいて、前記半導体チップを前記金属板の前記対象部分に位置決めを行うための位置決め用のマーカが、前記対象部位に設けられており、前記半導体チップは前記位置決めマーカにより前記対象部分に位置決めされる。
【００１１】
請求項２では、半導体チップ搭載ステップにおいて、半導体チップは金属板の対象部分に位置決めを行うが、この場合には位置決め用のマーカを用いる。この位置決め用のマーカは、対象部分に設けられている。これにより、半導体チップは各金属板の対象部分に対して確実に位置決めして搭載することができる。
【００１２】
請求項３の発明は、請求項２に記載の半導体装置の製造方法において、前記位置決めマーカは、前記対象部分に形成された溝である。
請求項３では、位置決めマーカは、対象部分に形成された溝である。
【００１３】
請求項４の発明は、請求項１に記載の半導体装置の製造方法において、前記外部電極配置ステップでは、前記半導体チップと前記突起状のビア配線部を覆うためのバッファ層が形成され、前記バッファ層内には、前記外部電極を前記突起状のビア配線部と前記半導体チップの電極に電気的に接続するための電極取り出し部が配置されている。
【００１４】
請求項４では、外部電極配置ステップにおいて、バッファ層は、半導体チップと突起状のビア配線部を覆うためのものである。このバッファ層内には、電極取り出し部が配置されており、この電極取り出し部は、外部電極を突起状のビア配線部と半導体チップの電極に電気的に接続する。
【００１５】
請求項５の発明は、請求項１に記載の半導体装置の製造方法において、前記外部電極配置ステップの後に、前記半導体チップと前記半導体基板の積層体は、前記半導体チップ毎に個片化される。
請求項５では、外部電極配置ステップの後に、半導体チップと半導体基板の積層体は、半導体チップ毎に個片化される。
【００１６】
請求項６の発明は、請求項１に記載の半導体装置の製造方法において、前記半導体基板の電極パッドに設けられたバンプと前記突起状のビア配線部の端部とが電気的に接合されている。
【００１７】
請求項７の発明は、半導体基板に半導体チップが搭載されることで構成される半導体装置であり、電極パッドを有する前記半導体基板と、前記半導体基板上に搭載されて電気的に接続される前記半導体チップと、前記半導体基板の前記電極パッドと前記半導体チップの電極を電気的に接合する突起状のビア配線部と、前記半導体基板上に形成されて前記半導体チップと前記ビア配線部を覆う電気絶縁樹脂層と、を備え、前記突起状のビア配線部は、あらかじめ金属板に突出して設けられた複数の突起部分であり、前記突起部分を残して前記金属板を除去することで設けられることを特徴とする半導体装置である。
【００１８】
請求項７では、半導体チップは半導体基板上に搭載されて電気的に接続される。突起状のビア配線部は、半導体基板の電極パッドと半導体チップの電極を電気的に接続する。電気絶縁樹脂層は、半導体基板上に形成されて半導体チップとビア配線部を覆う。
突起状のビア配線部は、あらかじめ金属板上に突出して設けられた複数の突起部分である。このビア配線部は、この突起部分を残して金属板を除去することで設けられている。
これにより、ビア配線部の破断の心配がなくなり、ビア配線部を用いた半導体チップと半導体基板との電気的な導通が確実にできる。
【００１９】
請求項８の発明は、請求項７に記載の半導体装置において、前記半導体チップは、前記半導体基板に対してフェイスアップで搭載されている。
【００２０】
請求項９の発明は、請求項７に記載の半導体装置において、前記ビア配線部には、再配線時に外部電極が設けられる。
【００２１】
請求項１０の発明は、請求項７に記載の半導体装置において、前記半導体基板には、受動素子と能動素子があらかじめ形成されている。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
なお、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００２３】
図１乃至図９は、本発明の半導体装置の製造方法の手順を具体的に示している。
そこで、図１０に示す半導体装置の製造方法の手順のフロー図を参照しながら、具体的に半導体装置の製造方法について説明する。
図１は、本発明の半導体装置を製造するのに使用する金属板の形状例を示している。
図１に示す金属板１０は、Ｅ方向から平面で見てウェーハ形状、長方形状あるいは正方形状のような形状を有している。図１の金属板１０は、たとえば円形状のウェーハ形状を有している。
【００２４】
金属板１０は、ウェーハと同じ寸法で、たとえば４インチ乃至１２インチの直径を有しており、オリエンテーションフラットを有している。
金属板の材質としてはたとえばＣｕを採用することができる。
後の加工や貼り合わせ工程のために、金属板１０の板厚は、たとえば３００μｍ以上のものを使用する。金属板１０は、プレス加工または研削することで、図１に示すような突起状のビア配線部２０が複数もしくは多数形成される。この突起状のビア配線部２０は、金属板１０の一方の面２１側に平行に突出して形成されている。金属板１０の他方の面２２は平坦面である。
【００２５】
隣接する突起状のビア配線部２０，２０の間には、平坦面状の対象部分３０が形成されている。この対象部分３０には後で説明する図３に示す半導体チップ５０が搭載される。
この対象部分３０の範囲内には、位置決め用のマーカとしての位置決め用の溝３３が形成されている。この位置決め用の溝３３は、半導体チップ５０を位置決めするための目印となる。
【００２６】
突起状のビア配線部２０は、高さＨを有している。この高さＨは、対象部分３０から突起状のビア配線部２０の端部３５までの高さである。この突起状のビア配線部２０の高さＨは、搭載する図３の半導体チップ５０の厚み以上にする必要がある。
半導体チップ５０の厚みがたとえば５０μｍである場合には、突起状のビア配線部２０の高さＨはたとえば１００μｍに形成する必要がある。
【００２７】
突起状のビア配線部２０はたとえば断面で見て円形状であるが、この突起状のビア配線部２０の直径は、プレス加工の場合にはアスペクト比１以上となりたとえば１００μｍである。
突起状のビア配線部２０の直径は、研削加工する場合にはたとえば１００μｍ以下であっても可能であるが、加工時間が長くなることから、突起状のビア配線部２０の数や径を考慮して、突起状のビア配線部２０の直径の数値を最適化する。
【００２８】
半導体チップ搭載ステップＳＴ１
半導体チップ搭載ステップＳＴ１は、図２と図３および図１０に示している。図２を参照する。図２において、金属板１０の一方の面２１側の対象部分３０には、電気絶縁膜４０が、コーティングまたはシートを貼り付けることにより形成される。
この場合に電気絶縁膜４０としてシートを用いる場合には、その厚みはたとえば２５μｍ以上とする。この電気絶縁膜４０は、図５に示す平坦化処理後に、半導体チップ５０の電極パッド５１の電気絶縁保護層として使用する。
【００２９】
次に、図３に示すように、半導体チップ５０が、電気絶縁膜４０を介して金属板１０の対象部分３０に対して搭載される。この場合に、半導体チップ５０は、対象部分３０に対して、電極パッド５１が対面するように、いわゆるフェイスダウン状態で搭載される。半導体チップ５０を搭載する場合には、位置決め用の溝３３を使用して金属板１０の対象部分３０に対して正確に位置決めして搭載する。したがって、半導体チップ５０の搭載時の位置決め精度は、このような位置決め用の溝３３を基準として行うために、半導体チップ５０と金属板１０の相対的な位置ズレを最小に抑えることができる。
この場合に、位置決め用の溝３３のみならず、半導体チップ５０は突起状のビア配線部２０を基準としても位置決めを行うようにすれば、さらに半導体チップ５０の金属板１０の対象部分３０に対する位置決め精度を高めることができる。位置決め用の溝３３はたとえば平面で見て円形状にすることができるが、この突起状のビア配線部２０の直径は、配線幅の３σ以上とすることで、半導体チップ５０に対して後の工程でいわゆる配線部分を再配線する場合の位置ズレを防止することができる。
【００３０】
半導体基板接合ステップＳＴ２
次に、図４乃至図６および図１０に示す半導体基板接合ステップＳＴ２について説明する。
図４に示す半導体基板接合ステップＳＴ２では、金属板１０の一方の面２１側に対して電気絶縁樹脂層６０が形成される。この電気絶縁樹脂層６０は、半導体チップ５０を搭載した後に、たとえばスピンコートまたはフィルムラミネート方式で充填させる。
電気絶縁樹脂層６０は、たとえば次のような絶縁樹脂（エポキシ系・ポリイミド系・シリコン系・ポリオレフィン系・フェノール系）材料を採用することができる。
電気絶縁樹脂層６０の形成厚みＧは、図５に示す平坦化処理のために突起状のビア配線部２０の高さＨ以上にする必要がある。
【００３１】
図５に移ると、電気絶縁樹脂層６０の凹凸表面は、グラインドまたはポリッシュにより研削される。このように電気絶縁樹脂層６０を研削するのは、突起状のビア配線部２０の端部６３を外部に露出させるためである。このように電気絶縁樹脂層６０が研削された状態であっても、半導体チップ５０は電気絶縁樹脂層６０内に封入された状態であり、半導体チップ５０は外部に対して絶縁された状態である。
このように電気絶縁樹脂層６０が研削されることにより、平坦面７０が形成されるが、この平坦面７０は、突起状のビア配線部２０の端部６３の表面と同一面になっている。
【００３２】
図６に移ると、突起状のビア配線部２０の端部６３の表面が露出した状態で、半導体基板８０を用意して、半導体基板８０の電極８１が、突起状のビア配線部２０の端部６３に対して接合材８３を介して電気的に接合される。
この場合には、半導体基板８０の電極と突起状のビア配線部２０の端部６３は、接合材８３を介して加熱しかつ加圧した状態で接合される。接合材８３は、たとえば導電性ペーストまたはＣｕコアボール、樹脂コアボール、バンプを印刷にてパターニングして形成したものである。
このようにして、半導体基板８０は、突起状のビア配線部２０側に対して搭載される。半導体基板８０と金属板１０の間には、半導体チップ５０と電気絶縁樹脂層６０が挟まれた状態になっている。
【００３３】
半導体基板８０の電極８１がたとえばアルミニウムである場合には、接合材８３としてはたとえばＮｉＡｕを選択することができる。半導体基板８０の電極８１と突起状のビア配線部２０の端部６３を加熱し加圧接合する場合には、その加熱温度はたとえば８０℃以上とし、加圧力は０．５ｇｆＦ程度で行う。
半導体基板８０は、たとえばウェーハ状の半導体基板である。金属板１０と半導体基板８０を接合材８３を用いて貼り合わせる際には、金属板１０のオリエンテーションフラットと半導体基板８０のオリエンテーションフラットを基準として行う。
【００３４】
金属板除去ステップＳＴ３
図７と図１０に示す金属板除去ステップＳＴ３に移る。
金属板除去ステップＳＴ３では、金属板１０の突起状のビア配線部２０のみを残して、それ以外の金属板１０の残部１０Ｇは除去する。この場合に、金属板１０の残部１０Ｇの除去は、硫酸系の酸溶液で行い、図６に示す金属板１０の残部１０Ｇとそして電気絶縁膜４０もエッチングで除去する。金属板の残部１０Ｇの除去を行う場合には、図６から図７に示すように、積層体を上下反転させた状態にしている。
【００３５】
図７に示すように、電気絶縁樹脂層６０の平坦面７０をさらに平坦化処理することで、突起状のビア配線部２０の端部６４を露出させるとともに、半導体チップ５０の電極パッド５１を露出させる。半導体チップ５０の電極パッド５１と、突起状のビア配線部２０の端部６４を電気的に接続するために、ドライエッチング（等方性または異方性のＯ２またはＣＦ４）で電気絶縁樹脂層６０に対していわゆるパッドの窓明け処理を行う。
【００３６】
外部電極配置ステップＳＴ４
次に図８と図１０に示す外部電極配置ステップＳＴ４に移る。
外部電極配置ステップＳＴ４では、図７に示す半導体チップ５０の電極パッド５１とビア配線部の端部６４に対して、再配線処理を施す。
この再配線処理は、電極パッド５１と端部６４を電気的に接続するための処理であり、たとえばＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）メッキとＣｕのシートメッキを行うことで再配線を施す。
【００３７】
図８に示す完成された半導体装置１００と、図示しない別のたとえばエポキシ基板などとは、電気的に接合する際に熱膨張率の差によりアンマッチ（不整合）を防止するために、電気絶縁性樹脂層６０の上にはバッファ層９５が形成される。このバッファ層９５は、上述した再配線部９６と外部電極の取り出し部９７を埋没させるように形成される。
外部電極の取り出し部９７に対しては、外部電極９８が形成される。この外部電極９８は、ハンダのボールまたはバンプである。外部電極９８は、外部電極の取り出し部９７と再配線部９６を通じて半導体チップ５０の電極パッド５１に電気的に接続されるとともに、突起状のビア配線部２０を通じて半導体基板８０の電極８１にも電気的に接続されている。
【００３８】
個片化ステップＳＴ５
次に、図９に示す個片化ステップＳＴ５に移る。
この個片化ステップＳＴ５は、必要に応じて外部電極配置ステップＳＴ４に続いて行う。図８に示す半導体装置１００は、個片化ステップＳＴ５により図９に示す個片化された半導体装置２００となる。半導体装置２００は、図８に示す半導体装置１００に対してダイシングを行うことにより個片化される。
以上のようにして、図１に示す金属板１０を用いて、図８または図９に示すように複数の半導体チップ５０を半導体基板８０に対して積層することで、半導体装置１００（２００）が形成される。
【００３９】
図１１は、本発明の半導体装置の別の実施の形態を示している。
図１１に示す半導体装置２０１は、図９に示す半導体装置１００と概略的には同じである。しかし、図１１に示す実施の形態では、バンプ付きのシート１８３が、図９に示す接合材８３に代えて使用されている。このバンプ付きシート１８３は、半導体チップ５０の電極パッド５１と、半導体基板８０の電極に電気的に接続している。
【００４０】
図１２は、本発明のさらに別の実施の形態の半導体装置２０２を示している。半導体装置２０２は、図９に示すように個片化されてはおらず、１つの半導体基板８０に対して複数の半導体チップ５０が搭載された例である。
図１３は、本発明のさらに別の実施の形態を示している。図１３に示す半導体装置２０３は、図１２に示す半導体チップに代えて別の種類の電気部品２６０が搭載されている例である。
【００４１】
本発明の半導体装置の製造方法では、後の露光プロセスで半導体チップが一括してパターニングできるようにするために、金属板１０の対象部分３０に対して精度良く半導体チップ５０をそれぞれ搭載することができる。
しかも、半導体チップ５０の電極パッド５１と半導体基板側の電極８１は、金属板１０の突起状のビア配線部２０を介して電気的に導通するようになっている。図１と図３に示す突起状のビア配線部２０と位置決め用のマーカ３３の少なくとも一方は、半導体チップ５０の位置決め用の目印として用いることができる。したがって半導体チップは正確に対象部分３０に対して確実に位置決めすることができる。
【００４２】
本発明の実施の形態の半導体装置では、半導体基板上に形成された電極に対して半導体チップ５０の電極パッド５１は、突起状のビア配線部２０を用いて電気的に接続することができる。
半導体チップ５０は、突起状のビア配線部２０の間の対象部分３０に対して電気絶縁膜を介してフェイスダウン状態で搭載する。そして半導体チップ５０と電気絶縁膜が電気絶縁樹脂層で覆われた後に、半導体基板と突起状のビア配線部の端部が電気的に接合される。
このような状態で、金属板除去ステップでは、金属板の突起状のビア配線部を残して、金属板の残りの部分と電気絶縁膜を除去する。これによって、突起状のビア配線部と半導体チップが、半導体基板に対して電気絶縁膜により埋没された状態になる。
【００４３】
外部電極配置ステップでは、突起状のビア配線部と半導体チップの電極が外部電極に対して電気的に接続される。
このために、個片の半導体チップが金属板の各対象部分に搭載された場合に、突起状のビア配線部を有する金属板を使用しているので、金属板除去ステップにおいて金属板と電気絶縁膜を除去すれば、半導体チップの電極と突起状のビア配線部の端部の位置を揃えることができる。したがって、半導体チップの電極とビア配線部の端部は、外部電極に対して再配線することにより簡単に相互配線が可能になる。
このようなビア配線部として金属板に形成された突起状のものを用いることにより、ビア配線部の破断の心配がなくなり、ビア配線部を用いた半導体チップと半導体基板との電気的な導通を確実に確保することができる。
【００４４】
半導体チップ５０を埋没させるための図４と図５に示すような電気絶縁樹脂層６０は、好ましくは弾性を有する材質が望ましい。その電気絶縁樹脂層６０の中にビア配線部２０が配置されている。図３に示すように金属板１０の対象部分３０に対して半導体チップ５０が位置決めして搭載される際には、半導体チップ５０の電極パッド５１が金属板１０の対象部分３０に対して対面するように、すなわちフェイスダウン状態で半導体チップ５０が搭載される。
これに対して図８と図９に示すように積層されてでき上がった半導体装置１００または個片化された半導体装置２００では、半導体チップ５０の電極パッド５１は、半導体基板８０の電極８１とは反対方向に向いているいわゆるフェイスアップ状態で結果としては搭載されることになる。
【００４５】
図１に示す突起状のビア配線部２０は、金属板１０の一方の面２１において、あらかじめウェーハスクライブラインに沿って溝加工を行うことで形成加工される。
図８に示すように、再配線部９６と外部電極の取り出し部９７は、半導体基板８０がウェーハの状態で一括して半導体チップ５０に対応して形成されるので、再配線作業が効率良く行える。
図８と図９に示す半導体基板８０は、たとえば受動素子と能動素子を有しているアナログ／デジタル回路を有する基板を採用することができる。半導体チップ５０は、受動素子のみを有するアナログ回路を有するチップを採用することができる。
【００４６】
本発明の実施の形態では、図５に示すように金属板１０の対象部分３０に対してそれぞれ半導体チップ５０がフェイスダウン状態で搭載される。各個片チップと呼んでいる半導体チップ５０が対象部分３０に搭載されるのであるが、このように搭載した場合の各半導体チップ５０の高さのばらつきが生じる。
しかし、突起状のビア配線部２０を有する金属板を用いることで、図７に示すように電気絶縁樹脂層６０を平坦化処理して平坦面７０を形成することにより、半導体チップ５０の電極パッド５１とビア配線部２０の端部６４の面を揃うようにすることができる。このために、図８に示すように再配線部９６を用いて、半導体チップ５０の電極パッド５１とビア配線部２０の端部６４を簡単にかつ確実に相互配線することができるのである。
【００４７】
図１に示すような突起状のビア配線部２０を有するような金属板１０を使用することにより、図７に示すようなビア配線部２０を形成する際に、電気絶縁樹脂層６０は平坦化処理すれば良い。その際に、図８に示すようにビア配線部２０の端部６４と電極パッド５１は、メッキにより再配線部９６を形成することで確実に電気的に接続することができる。
【００４８】
ビア配線部として金属板の突起６３を用いることにより、導電性ペーストを充填したりあるいはメッキを形成してビア配線部を形成するのに比べて、ビア配線部２０の破断がなくなる。このために、各半導体チップ５０の電極パッド５１と半導体基板８０の各電極８１は、あらかじめ用意された突起状のビア配線部２０を用いて確実に電気的に接続することができるのである。
なお、図３に示すように金属板１０の対象部分３０に対して半導体チップ５０を搭載する場合には、通常用いられているフリップチップボンダーで行うことができる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、複数もしくは多数のビアを用いても確実に導電を行うことができ、しかも半導体チップが半導体基板側に確実に搭載して電気的に接続することができる。
【図面の簡単な説明】
【図１】本発明の半導体基板の製造方法に用いられる金属板の好ましい形態を示す断面図。
【図２】図１の金属板の対象部分に対して電気絶縁膜が形成されている状態を示す図。
【図３】対象部分に対して電気絶縁膜を介して半導体チップがフェイスダウン状態で搭載された状態を示す図。
【図４】電気絶縁膜および半導体チップが電気絶縁樹脂層により埋め込まれた状態を示す図。
【図５】電気絶縁樹脂層の表面を平坦化した状態を示す図。
【図６】平坦化した電気絶縁樹脂層に対して半導体基板を載せて接合材により接合した状態を示す図。
【図７】図６の積層体を反転して、金属板のビア配線部のみを残して金属板の残部を除去して平坦化処理を行った状態を示す図。
【図８】半導体チップの電極パッドとビア配線部に対して再配線後、外部電極を形成した状態を示す図。
【図９】図８の半導体装置を個片化したものを示す図。
【図１０】本発明の半導体装置の製造方法を示すフロー図。
【図１１】本発明の半導体装置の別の実施の形態を示す図。
【図１２】本発明の半導体装置のさらに別の実施の形態を示す図。
【図１３】本発明の半導体装置のさらに別の実施の形態を示す図。
【符号の説明】
１０・・・金属板、２０・・・突起状のビア配線部、２１・・・一方の面、３０・・・対象部分、３３・・・位置決め用の溝（位置決め用のマーカ）、４０・・・電気絶縁膜、５０・・・半導体チップ、５１・・・半導体チップの電極パッド、６０・・・電気絶縁樹脂層、８０・・・半導体基板、８１・・・半導体基板の電極、８３・・・接合材、９３・・・外部電極、９５・・・バッファ層、１００・・・半導体装置、２００・・・個片化された半導体装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device manufacturing method and a semiconductor device configured by mounting a semiconductor chip on a semiconductor substrate.
[0002]
[Prior art]
In order to systemize a semiconductor device, it has already been performed to stack a semiconductor chip on a semiconductor substrate and thereby increase the mounting density (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-257310 A (first page, FIG. 1)
[0004]
[Problems to be solved by the invention]
However, an analog circuit semiconductor chip having peripheral passive elements and a digital semiconductor wafer lamination having both a digital circuit and an analog circuit have not been performed due to problems of signal interference and noise.
Conventionally, when a semiconductor chip is mounted on a semiconductor substrate by flip chip to improve the mounting density, the wiring on the lower surface of the semiconductor chip is dropped on the ground (GND) or the like to prevent noise or externally attached near the semiconductor chip. I was taking a method.
However, in this case, it is difficult to reduce the substrate size when the system is realized. In order to prevent the occurrence of interference noise, in order to connect the semiconductor chip to the semiconductor substrate face-up, if the separated semiconductor chip is not mounted accurately, the connection between the upper and lower semiconductor chips and the semiconductor substrate is required. For this reason, it is necessary to perform alignment one by one, resulting in poor production efficiency.
[0005]
When a semiconductor chip is mounted on the lower semiconductor wafer, the mounting accuracy must be within ± 5μm when performing exposure pattern by mask alignment all together, and the mounting device can be recognized. Special equipment is required.
Vias (Via) are used to electrically connect the upper semiconductor chip and the lower semiconductor wafer. If these vias are formed by plating, current is concentrated in the periphery when the high aspect ratio is used. As a result, it is difficult to form a uniform film, resulting in poor conductivity.
To improve this defect, the electroless plating is combined. However, since the stress stress is different between the electroless plating and the electrolytic plating, this also causes a conductive defect.
For this reason, filling with a conductive paste can be considered, but in a structure with a high resistivity and a large number of vias, a voltage drop due to resistance variation causes impedance mismatching.
Accordingly, the present invention solves the above-described problems, and can reliably conduct electricity even when a plurality of or a large number of vias are used, and the semiconductor chip can be securely mounted and electrically connected to the semiconductor substrate side. An object of the present invention is to provide a device manufacturing method and a semiconductor device.
[0006]
[Means for Solving the Problems]
The invention of claim 1 is a method of manufacturing a semiconductor device comprising a semiconductor chip mounted on a semiconductor substrate, and a plurality of protruding via wiring portions formed on one surface side of a metal plate. A semiconductor chip mounting step of forming an electrical insulating film on each target portion of the metal plate, and mounting the semiconductor chip face down on the target portion of the metal plate via the electrical insulating film; A semiconductor substrate bonding step of covering the semiconductor chip and the electric insulating film with an electric insulating resin layer and electrically bonding an end portion of the semiconductor substrate and the protruding via wiring portion; and the protruding shape of the metal plate A metal plate removing step for removing the metal plate and the electric insulating film while leaving a via wiring portion; the protruding via wiring portion for electrically connecting the electrode of the semiconductor chip and the semiconductor substrate; A body tip electrode, a manufacturing method of a semiconductor device and having an external electrode placement step of placing the external electrodes for electrically connecting to the outside.
[0007]
According to a first aspect of the present invention, in the semiconductor chip mounting step, an electrical insulating film is formed on each target portion of the metal plate between a plurality of protruding via wiring portions formed on one surface side of the metal plate. In the semiconductor chip mounting step, the semiconductor chip is mounted face down on the target portion of the metal plate via the electrical insulating film.
In the semiconductor substrate bonding step, the semiconductor chip and the electric insulating film are covered with an electric insulating resin layer, and the semiconductor substrate and the end of the protruding via wiring portion are electrically bonded.
In the metal plate removing step, the metal plate and the electric insulating film are removed leaving the protruding via wiring portion of the metal plate.
[0008]
In the external electrode arrangement step, a protruding via wiring portion for electrically connecting the electrode of the semiconductor chip and the semiconductor substrate and an external electrode for electrically connecting the electrode of the semiconductor chip to the outside are arranged.
As a result, the semiconductor chip is mounted face down on the target portion between the protruding via wiring portions via the electrical insulating film. Then, after the semiconductor chip and the electric insulating film are covered with the electric insulating resin layer, the end portion of the semiconductor substrate and the protruding via wiring portion is electrically joined.
In such a state, in the metal plate removal step, the remaining portions of the metal plate and the electrical insulating film are removed while leaving the protruding via wiring portions of the metal plate. As a result, the protruding via wiring portion and the semiconductor chip are buried in the semiconductor substrate with the electrical insulating film.
In the external electrode placement step, the protruding via wiring portion and the electrode of the semiconductor chip are electrically connected to the external electrode.
[0009]
For this reason, when a piece of semiconductor chip is mounted on each target portion of the metal plate, a metal plate having a protruding via wiring portion is used. If the electrical insulating film is removed, the positions of the electrodes of the semiconductor chip and the ends of the protruding via wiring portions can be made uniform. Therefore, the electrodes of the semiconductor chip and the end portions of the via wiring portions can be easily interconnected by rewiring with respect to the external electrodes.
By using a protrusion formed on a metal plate as such a via wiring portion, there is no risk of breakage of the via wiring portion, and electrical conduction between the semiconductor chip using the via wiring portion and the semiconductor substrate is eliminated. You can be sure.
[0010]
According to a second aspect of the present invention, in the method for manufacturing a semiconductor device according to the first aspect, in the semiconductor chip mounting step, a positioning marker for positioning the semiconductor chip on the target portion of the metal plate includes: The semiconductor chip is provided at the target portion, and the semiconductor chip is positioned at the target portion by the positioning marker.
[0011]
According to the second aspect, in the semiconductor chip mounting step, the semiconductor chip is positioned on the target portion of the metal plate. In this case, a positioning marker is used. This positioning marker is provided in the target portion. Thereby, the semiconductor chip can be reliably positioned and mounted with respect to the target portion of each metal plate.
[0012]
According to a third aspect of the present invention, in the method for manufacturing a semiconductor device according to the second aspect, the positioning marker is a groove formed in the target portion.
According to a third aspect of the present invention, the positioning marker is a groove formed in the target portion.
[0013]
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, in the external electrode arranging step, a buffer layer is formed to cover the semiconductor chip and the protruding via wiring portion. In the layer, an electrode lead-out portion for electrically connecting the external electrode to the protruding via wiring portion and the electrode of the semiconductor chip is disposed.
[0014]
According to a fourth aspect of the present invention, in the external electrode placement step, the buffer layer covers the semiconductor chip and the protruding via wiring portion. In this buffer layer, an electrode lead-out part is arranged, and this electrode lead-out part electrically connects the external electrode to the protruding via wiring part and the electrode of the semiconductor chip.
[0015]
According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, after the external electrode placement step, the stacked body of the semiconductor chip and the semiconductor substrate is singulated for each semiconductor chip. .
According to a fifth aspect of the present invention, after the external electrode placement step, the stacked body of the semiconductor chip and the semiconductor substrate is separated into pieces for each semiconductor chip.
[0016]
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the bump provided on the electrode pad of the semiconductor substrate and the end of the protruding via wiring portion are electrically joined. Yes.
[0017]
The invention of claim 7 is a semiconductor device configured by mounting a semiconductor chip on a semiconductor substrate, and the semiconductor substrate having electrode pads and the semiconductor substrate mounted on the semiconductor substrate and electrically connected thereto. A semiconductor chip; a projecting via wiring portion that electrically joins the electrode pad of the semiconductor substrate to the electrode of the semiconductor chip; and an electric circuit formed on the semiconductor substrate and covering the semiconductor chip and the via wiring portion. An insulating resin layer, wherein the protruding via wiring portion is a plurality of protruding portions provided in advance protruding on the metal plate, and is provided by removing the metal plate leaving the protruding portion. A semiconductor device characterized by the above.
[0018]
According to another aspect of the present invention, the semiconductor chip is mounted on the semiconductor substrate and electrically connected thereto. The protruding via wiring portion electrically connects the electrode pad of the semiconductor substrate and the electrode of the semiconductor chip. The electrically insulating resin layer is formed on the semiconductor substrate and covers the semiconductor chip and the via wiring portion.
The protruding via wiring portions are a plurality of protruding portions provided in advance to protrude on the metal plate. The via wiring portion is provided by removing the metal plate leaving the protruding portion.
As a result, there is no risk of breakage of the via wiring portion, and electrical conduction between the semiconductor chip using the via wiring portion and the semiconductor substrate can be ensured.
[0019]
According to an eighth aspect of the present invention, in the semiconductor device according to the seventh aspect, the semiconductor chip is mounted face-up on the semiconductor substrate.
[0020]
According to a ninth aspect of the present invention, in the semiconductor device according to the seventh aspect, the via wiring portion is provided with an external electrode during rewiring.
[0021]
According to a tenth aspect of the present invention, in the semiconductor device according to the seventh aspect, a passive element and an active element are formed in advance on the semiconductor substrate.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described in detail with reference to the accompanying drawings.
The embodiment described below is a preferred specific example of the present invention, and thus various technically preferable limitations are given. However, the scope of the present invention is particularly limited in the following description. Unless otherwise stated, the present invention is not limited to these forms.
[0023]
1 to 9 specifically show the procedure of the semiconductor device manufacturing method of the present invention.
Therefore, the semiconductor device manufacturing method will be specifically described with reference to the flowchart of the procedure of the semiconductor device manufacturing method shown in FIG.
FIG. 1 shows an example of the shape of a metal plate used for manufacturing the semiconductor device of the present invention.
The metal plate 10 shown in FIG. 1 has a shape such as a wafer shape, a rectangular shape, or a square shape when viewed in plan from the E direction. The metal plate 10 in FIG. 1 has, for example, a circular wafer shape.
[0024]
The metal plate 10 has the same dimensions as the wafer, has a diameter of 4 inches to 12 inches, for example, and has an orientation flat.
For example, Cu can be used as the material of the metal plate.
For the later processing and bonding process, the metal plate 10 has a thickness of, for example, 300 μm or more. By pressing or grinding the metal plate 10, a plurality or a plurality of protruding via wiring portions 20 as shown in FIG. 1 are formed. The protruding via wiring portion 20 is formed so as to protrude parallel to the one surface 21 side of the metal plate 10. The other surface 22 of the metal plate 10 is a flat surface.
[0025]
A flat surface target portion 30 is formed between the adjacent protruding via wiring portions 20 and 20. A semiconductor chip 50 shown in FIG. 3 to be described later is mounted on the target portion 30.
In the range of the target portion 30, a positioning groove 33 is formed as a positioning marker. The positioning groove 33 serves as a mark for positioning the semiconductor chip 50.
[0026]
The protruding via wiring portion 20 has a height H. The height H is a height from the target portion 30 to the end portion 35 of the protruding via wiring portion 20. The height H of the protruding via wiring portion 20 needs to be equal to or greater than the thickness of the semiconductor chip 50 shown in FIG.
When the thickness of the semiconductor chip 50 is, for example, 50 μm, the height H of the protruding via wiring portion 20 needs to be formed to, for example, 100 μm.
[0027]
The protruding via wiring portion 20 has a circular shape when viewed in cross section, for example. The diameter of the protruding via wiring portion 20 is an aspect ratio of 1 or more in the case of press working, for example, 100 μm.
The diameter of the protruding via wiring portion 20 may be, for example, 100 μm or less when grinding, but since the processing time becomes longer, the number and diameter of the protruding via wiring portions 20 are taken into consideration. Thus, the numerical value of the diameter of the protruding via wiring portion 20 is optimized.
[0028]
Semiconductor chip mounting step ST1
The semiconductor chip mounting step ST1 is shown in FIG. 2, FIG. 3, and FIG. Please refer to FIG. In FIG. 2, an electrical insulating film 40 is formed on the target portion 30 on the one surface 21 side of the metal plate 10 by applying a coating or a sheet.
In this case, when a sheet is used as the electrical insulating film 40, the thickness is, for example, 25 μm or more. This electric insulating film 40 is used as an electric insulating protective layer of the electrode pad 51 of the semiconductor chip 50 after the planarization process shown in FIG.
[0029]
Next, as shown in FIG. 3, the semiconductor chip 50 is mounted on the target portion 30 of the metal plate 10 via the electrical insulating film 40. In this case, the semiconductor chip 50 is mounted in a so-called face-down state so that the electrode pad 51 faces the target portion 30. When the semiconductor chip 50 is mounted, the positioning groove 33 is used to accurately position and mount the semiconductor chip 50 with respect to the target portion 30 of the metal plate 10. Therefore, since the positioning accuracy when the semiconductor chip 50 is mounted is based on the positioning groove 33 as described above, the relative positional deviation between the semiconductor chip 50 and the metal plate 10 can be minimized.
In this case, if not only the positioning groove 33 but also the semiconductor chip 50 is positioned on the basis of the protruding via wiring portion 20, the positioning of the semiconductor chip 50 with respect to the target portion 30 of the metal plate 10 is further increased. Accuracy can be increased. The positioning groove 33 can be, for example, circular when viewed in plan, but the diameter of the protruding via wiring portion 20 is 3σ or more of the wiring width, so that the semiconductor chip 50 can be formed later. It is possible to prevent misalignment when rewiring a so-called wiring portion in the process.
[0030]
Semiconductor substrate bonding step ST2
Next, the semiconductor substrate bonding step ST2 shown in FIGS. 4 to 6 and FIG. 10 will be described.
In the semiconductor substrate bonding step ST2 shown in FIG. 4, the electrically insulating resin layer 60 is formed on the one surface 21 side of the metal plate 10. The electrically insulating resin layer 60 is filled by, for example, spin coating or film lamination after the semiconductor chip 50 is mounted.
For example, the following insulating resin (epoxy-based, polyimide-based, silicon-based, polyolefin-based, phenol-based) material can be used for the electrical insulating resin layer 60.
The formation thickness G of the electrically insulating resin layer 60 needs to be equal to or greater than the height H of the protruding via wiring portion 20 for the planarization process shown in FIG.
[0031]
Moving to FIG. 5, the uneven surface of the electrically insulating resin layer 60 is ground by grinding or polishing. The reason why the electrical insulating resin layer 60 is ground in this way is to expose the end 63 of the protruding via wiring portion 20 to the outside. Even when the electrically insulating resin layer 60 is ground as described above, the semiconductor chip 50 is sealed in the electrically insulating resin layer 60 and the semiconductor chip 50 is insulated from the outside. .
By grinding the electrical insulating resin layer 60 in this way, a flat surface 70 is formed. The flat surface 70 is flush with the surface of the end 63 of the protruding via wiring portion 20. .
[0032]
6, the semiconductor substrate 80 is prepared with the surface of the end 63 of the protruding via wiring portion 20 exposed, and the electrode 81 of the semiconductor substrate 80 is connected to the end of the protruding via wiring portion 20. It is electrically joined to the part 63 via a joining material 83.
In this case, the electrode of the semiconductor substrate 80 and the end portion 63 of the protruding via wiring portion 20 are bonded together in a heated and pressurized state via the bonding material 83. The bonding material 83 is formed, for example, by patterning a conductive paste, Cu core ball, resin core ball, or bump by printing.
In this way, the semiconductor substrate 80 is mounted on the protruding via wiring portion 20 side. The semiconductor chip 50 and the electrically insulating resin layer 60 are sandwiched between the semiconductor substrate 80 and the metal plate 10.
[0033]
When the electrode 81 of the semiconductor substrate 80 is aluminum, for example, NiAu can be selected as the bonding material 83, for example. When the electrode 81 of the semiconductor substrate 80 and the end 63 of the protruding via wiring portion 20 are heated and pressure bonded, the heating temperature is, for example, 80 ° C. or higher, and the applied pressure is about 0.5 gfF.
The semiconductor substrate 80 is, for example, a wafer-like semiconductor substrate. When the metal plate 10 and the semiconductor substrate 80 are bonded together using the bonding material 83, the orientation flat of the metal plate 10 and the orientation flat of the semiconductor substrate 80 are used as a reference.
[0034]
Metal plate removal step ST3
The process moves to the metal plate removal step ST3 shown in FIGS.
In the metal plate removing step ST3, only the protruding via wiring portion 20 of the metal plate 10 is left, and the remaining portion 10G of the other metal plate 10 is removed. In this case, the remaining portion 10G of the metal plate 10 is removed with a sulfuric acid solution, and the remaining portion 10G of the metal plate 10 and the electric insulating film 40 shown in FIG. 6 are also removed by etching. When the remaining portion 10G of the metal plate is removed, the stacked body is turned upside down as shown in FIGS.
[0035]
As shown in FIG. 7, the flat surface 70 of the electrically insulating resin layer 60 is further planarized to expose the end 64 of the protruding via wiring portion 20 and the electrode pad 51 of the semiconductor chip 50. Let In order to electrically connect the electrode pad 51 of the semiconductor chip 50 and the end 64 of the protruding via wiring portion 20, dry etching (isotropic or anisotropic O2Or CF4) Performs so-called pad opening processing on the electrically insulating resin layer 60.
[0036]
External electrode placement step ST4
Next, the process proceeds to the external electrode arrangement step ST4 shown in FIGS.
In the external electrode placement step ST4, a rewiring process is performed on the electrode pad 51 and the end portion 64 of the via wiring portion of the semiconductor chip 50 shown in FIG.
This rewiring process is a process for electrically connecting the electrode pad 51 and the end portion 64. For example, rewiring is performed by performing UBM (Under Bump Metal) plating and Cu sheet plating.
[0037]
The completed semiconductor device 100 shown in FIG. 8 and another not-shown epoxy substrate, for example, are electrically insulative in order to prevent unmatching due to a difference in thermal expansion coefficient when electrically joined. A buffer layer 95 is formed on the resin layer 60. The buffer layer 95 is formed so as to bury the rewiring portion 96 and the external electrode take-out portion 97 described above.
An external electrode 98 is formed for the external electrode take-out portion 97. The external electrode 98 is a solder ball or bump. The external electrode 98 is electrically connected to the electrode pad 51 of the semiconductor chip 50 through the external electrode take-out part 97 and the rewiring part 96 and is also electrically connected to the electrode 81 of the semiconductor substrate 80 through the protruding via wiring part 20. Connected.
[0038]
Individualization step ST5
Next, the process proceeds to the separation step ST5 shown in FIG.
This separation step ST5 is performed following the external electrode placement step ST4 as necessary. The semiconductor device 100 shown in FIG. 8 becomes the semiconductor device 200 singulated shown in FIG. 9 by the singulation step ST5. The semiconductor device 200 is separated into pieces by dicing the semiconductor device 100 shown in FIG.
As described above, a plurality of semiconductor chips 50 are stacked on the semiconductor substrate 80 as shown in FIG. 8 or FIG. 9 using the metal plate 10 shown in FIG. It is formed.
[0039]
FIG. 11 shows another embodiment of the semiconductor device of the present invention.
A semiconductor device 201 shown in FIG. 11 is roughly the same as the semiconductor device 100 shown in FIG. However, in the embodiment shown in FIG. 11, a sheet 183 with bumps is used instead of the bonding material 83 shown in FIG. The bumped sheet 183 is electrically connected to the electrode pad 51 of the semiconductor chip 50 and the electrode of the semiconductor substrate 80.
[0040]
FIG. 12 shows a semiconductor device 202 according to still another embodiment of the present invention. The semiconductor device 202 is an example in which a plurality of semiconductor chips 50 are mounted on one semiconductor substrate 80, as shown in FIG.
FIG. 13 shows still another embodiment of the present invention. A semiconductor device 203 shown in FIG. 13 is an example in which another type of electrical component 260 is mounted instead of the semiconductor chip shown in FIG.
[0041]
In the method for manufacturing a semiconductor device of the present invention, the semiconductor chips 50 can be accurately mounted on the target portion 30 of the metal plate 10 so that the semiconductor chips can be patterned in a lump in a later exposure process. it can.
In addition, the electrode pad 51 of the semiconductor chip 50 and the electrode 81 on the semiconductor substrate side are electrically connected via the protruding via wiring portion 20 of the metal plate 10. At least one of the protruding via wiring portion 20 and the positioning marker 33 shown in FIGS. 1 and 3 can be used as a positioning mark for the semiconductor chip 50. Therefore, the semiconductor chip can be accurately positioned with respect to the target portion 30 accurately.
[0042]
In the semiconductor device according to the embodiment of the present invention, the electrode pad 51 of the semiconductor chip 50 can be electrically connected to the electrode formed on the semiconductor substrate by using the protruding via wiring portion 20.
The semiconductor chip 50 is mounted on the target portion 30 between the protruding via wiring portions 20 in a face-down state via an electric insulating film. After the semiconductor chip 50 and the electrical insulating film are covered with the electrical insulating resin layer, the semiconductor substrate and the end portion of the protruding via wiring portion are electrically joined.
In such a state, in the metal plate removal step, the remaining portions of the metal plate and the electrical insulating film are removed while leaving the protruding via wiring portions of the metal plate. As a result, the protruding via wiring portion and the semiconductor chip are buried in the semiconductor substrate with the electrical insulating film.
[0043]
In the external electrode placement step, the protruding via wiring portion and the electrode of the semiconductor chip are electrically connected to the external electrode.
For this reason, when the individual semiconductor chip is mounted on each target portion of the metal plate, the metal plate having the protruding via wiring portion is used. Therefore, the metal plate is electrically insulated from the metal plate in the metal plate removing step. If the film is removed, the positions of the electrodes of the semiconductor chip and the ends of the protruding via wiring portions can be made uniform. Therefore, the electrodes of the semiconductor chip and the end portions of the via wiring portions can be easily interconnected by rewiring with respect to the external electrodes.
By using such a protruding part formed on a metal plate as the via wiring part, there is no risk of breakage of the via wiring part, and electrical conduction between the semiconductor chip using the via wiring part and the semiconductor substrate is achieved. It can be surely secured.
[0044]
The electrically insulating resin layer 60 as shown in FIGS. 4 and 5 for burying the semiconductor chip 50 is preferably made of an elastic material. The via wiring portion 20 is disposed in the electrically insulating resin layer 60. As shown in FIG. 3, when the semiconductor chip 50 is positioned and mounted with respect to the target portion 30 of the metal plate 10, the electrode pad 51 of the semiconductor chip 50 faces the target portion 30 of the metal plate 10. In other words, the semiconductor chip 50 is mounted in a face-down state.
On the other hand, as shown in FIGS. 8 and 9, in the semiconductor device 100 that is laminated or the semiconductor device 200 that is singulated, the electrode pad 51 of the semiconductor chip 50 is opposite to the electrode 81 of the semiconductor substrate 80. As a result, it will be mounted in a so-called face-up state that faces in the direction.
[0045]
The protruding via wiring portion 20 shown in FIG. 1 is formed and processed on one surface 21 of the metal plate 10 by performing groove processing along the wafer scribe line in advance.
As shown in FIG. 8, the rewiring part 96 and the external electrode take-out part 97 are formed in correspondence with the semiconductor chip 50 in a state where the semiconductor substrate 80 is a wafer, so that the rewiring work can be performed efficiently. .
As the semiconductor substrate 80 shown in FIGS. 8 and 9, for example, a substrate having an analog / digital circuit having passive elements and active elements can be adopted. As the semiconductor chip 50, a chip having an analog circuit having only passive elements can be adopted.
[0046]
In the embodiment of the present invention, as shown in FIG. 5, the semiconductor chip 50 is mounted face down on the target portion 30 of the metal plate 10. The semiconductor chip 50 called each individual chip is mounted on the target portion 30, but the variation in height of each semiconductor chip 50 when mounted in this way occurs.
However, by using a metal plate having the projecting via wiring portion 20, the electrode pad of the semiconductor chip 50 is formed by flattening the electrically insulating resin layer 60 to form the flat surface 70 as shown in FIG. 51 and the surface of the end portion 64 of the via wiring portion 20 can be aligned. For this reason, as shown in FIG. 8, the rewiring part 96 can be used to interconnect the electrode pads 51 of the semiconductor chip 50 and the end part 64 of the via wiring part 20 easily and reliably.
[0047]
By using the metal plate 10 having the protruding via wiring portion 20 as shown in FIG. 1, the electrical insulating resin layer 60 is flattened when forming the via wiring portion 20 as shown in FIG. You just have to process it. At that time, as shown in FIG. 8, the end portion 64 of the via wiring portion 20 and the electrode pad 51 can be reliably electrically connected by forming the rewiring portion 96 by plating.
[0048]
By using the protrusion 63 of the metal plate as the via wiring part, the via wiring part 20 is not broken as compared with the case where the via wiring part is formed by filling with conductive paste or plating. For this reason, the electrode pads 51 of each semiconductor chip 50 and the respective electrodes 81 of the semiconductor substrate 80 can be reliably electrically connected by using the protruding via wiring portions 20 prepared in advance.
In addition, as shown in FIG. 3, when mounting the semiconductor chip 50 with respect to the object part 30 of the metal plate 10, it can carry out with the flip chip bonder used normally.
[0049]
【The invention's effect】
As described above, according to the present invention, even if a plurality of or a large number of vias are used, conduction can be ensured, and the semiconductor chip can be reliably mounted on the semiconductor substrate side and electrically connected. it can.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a preferred embodiment of a metal plate used in a method for producing a semiconductor substrate of the present invention.
2 is a view showing a state in which an electrical insulating film is formed on a target portion of the metal plate in FIG. 1;
FIG. 3 is a view showing a state in which a semiconductor chip is mounted face down on an object portion via an electrical insulating film.
FIG. 4 is a view showing a state in which an electrical insulating film and a semiconductor chip are embedded with an electrical insulating resin layer.
FIG. 5 is a view showing a state in which the surface of an electrically insulating resin layer is flattened.
FIG. 6 is a diagram showing a state in which a semiconductor substrate is placed on a planarized electrically insulating resin layer and bonded by a bonding material.
7 is a diagram showing a state in which the laminated body of FIG. 6 is inverted and a planarization process is performed by removing the remaining portion of the metal plate while leaving only the via wiring portion of the metal plate.
FIG. 8 is a view showing a state in which external electrodes are formed after rewiring with respect to electrode pads and via wiring portions of a semiconductor chip;
9 is a diagram showing a semiconductor device of FIG. 8 separated into pieces.
FIG. 10 is a flowchart showing a method for manufacturing a semiconductor device of the present invention.
FIG. 11 is a diagram showing another embodiment of a semiconductor device of the present invention.
FIG. 12 is a diagram showing still another embodiment of a semiconductor device of the present invention.
FIG. 13 is a diagram showing still another embodiment of a semiconductor device of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Metal plate, 20 ... Projection-like via wiring part, 21 ... One surface, 30 ... Target part, 33 ... Positioning groove (positioning marker), 40. ..Electric insulating film, 50... Semiconductor chip, 51... Electrode pad of semiconductor chip, 60... Electrical insulating resin layer, 80. ..Joint material, 93... External electrode, 95... Buffer layer, 100... Semiconductor device, 200.

Claims (10)

半導体基板に半導体チップが搭載されることで構成される半導体装置の製造方法であり、
金属板の一方の面側に複数形成された突起状のビア配線部の間にある前記金属板の各対象部分に電気絶縁膜を形成して、前記半導体チップを前記電気絶縁膜を介して前記金属板の前記対象部分に対してフェイスダウン状態で搭載する半導体チップ搭載ステップと、
前記半導体チップと前記電気絶縁膜を電気絶縁樹脂層で覆って、半導体基板と前記突起状のビア配線部の端部を電気的に接合する半導体基板接合ステップと、前記金属板の前記突起状のビア配線部を残して前記金属板と前記電気絶縁膜を除去する金属板除去ステップと、
前記半導体チップの電極と前記半導体基板とを電気的に接続する前記突起状のビア配線部と、前記半導体チップの電極とを、外部に電気的に接続するための外部電極を配置する外部電極配置ステップと、を有することを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device configured by mounting a semiconductor chip on a semiconductor substrate,
Forming an electric insulating film on each target portion of the metal plate between the plurality of protruding via wiring portions formed on one surface side of the metal plate, and the semiconductor chip is interposed through the electric insulating film; A semiconductor chip mounting step for mounting in a face-down state on the target portion of the metal plate;
A semiconductor substrate bonding step of covering the semiconductor chip and the electric insulating film with an electric insulating resin layer and electrically bonding an end portion of the semiconductor substrate and the protruding via wiring portion; and the protruding shape of the metal plate A metal plate removing step for removing the metal plate and the electrical insulating film leaving a via wiring portion;
External electrode arrangement for disposing an external electrode for electrically connecting the protruding via wiring portion for electrically connecting the electrode of the semiconductor chip and the semiconductor substrate and the electrode of the semiconductor chip to the outside And a step of manufacturing the semiconductor device. 前記半導体チップ搭載ステップにおいて、前記半導体チップを前記金属板の前記対象部分に位置決めを行うための位置決め用のマーカが、前記対象部位に設けられており、前記半導体チップは前記位置決めマーカにより前記対象部分に位置決めされる請求項１に記載の半導体装置の製造方法。In the semiconductor chip mounting step, a positioning marker for positioning the semiconductor chip on the target portion of the metal plate is provided on the target portion, and the semiconductor chip is positioned on the target portion by the positioning marker. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is positioned at a position. 前記位置決めマーカは、前記対象部分に形成された溝である請求項２に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 2, wherein the positioning marker is a groove formed in the target portion. 前記外部電極配置ステップでは、前記半導体チップと前記突起状のビア配線部を覆うためのバッファ層が形成され、前記バッファ層内には、前記外部電極を前記突起状のビア配線部と前記半導体チップの電極に電気的に接続するための電極取り出し部が配置されている請求項１に記載の半導体装置の製造方法。In the external electrode arranging step, a buffer layer for covering the semiconductor chip and the protruding via wiring portion is formed, and the external electrode is arranged in the buffer layer with the protruding via wiring portion and the semiconductor chip. The method for manufacturing a semiconductor device according to claim 1, wherein an electrode lead-out portion for electrically connecting to the electrode is disposed. 前記外部電極配置ステップの後に、前記半導体チップと前記半導体基板の積層体は、前記半導体チップ毎に個片化される請求項１に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the stacked body of the semiconductor chip and the semiconductor substrate is separated into pieces for each of the semiconductor chips after the external electrode arranging step. 前記半導体基板の電極パッドに設けられたバンプと前記突起状のビア配線部の端部とが電気的に接合されている請求項１に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein a bump provided on an electrode pad of the semiconductor substrate and an end of the protruding via wiring portion are electrically joined. 半導体基板に半導体チップが搭載されることで構成される半導体装置であり、電極パッドを有する前記半導体基板と、
前記半導体基板上に搭載されて電気的に接続される前記半導体チップと、
前記半導体基板の前記電極パッドと前記半導体チップの電極を電気的に接合する突起状のビア配線部と、
前記半導体基板上に形成されて前記半導体チップと前記ビア配線部を覆う電気絶縁樹脂層と、
を備え、
前記突起状のビア配線部は、あらかじめ金属板に突出して設けられた複数の突起部分であり、前記突起部分を残して前記金属板を除去することで設けられることを特徴とする半導体装置。A semiconductor device configured by mounting a semiconductor chip on a semiconductor substrate, the semiconductor substrate having an electrode pad,
The semiconductor chip mounted on and electrically connected to the semiconductor substrate;
A protruding via wiring portion for electrically bonding the electrode pad of the semiconductor substrate and the electrode of the semiconductor chip;
An electrically insulating resin layer formed on the semiconductor substrate and covering the semiconductor chip and the via wiring portion;
With
The protruding via wiring portion is a plurality of protruding portions provided in advance to protrude from a metal plate, and is provided by removing the metal plate while leaving the protruding portion. 前記半導体チップは、前記半導体基板に対してフェイスアップで搭載されている請求項７に記載の半導体装置。The semiconductor device according to claim 7, wherein the semiconductor chip is mounted face-up on the semiconductor substrate. 前記ビア配線部には、再配線時に外部電極が設けられる請求項７に記載の半導体装置。The semiconductor device according to claim 7, wherein an external electrode is provided in the via wiring portion during rewiring. 前記半導体基板には、受動素子と能動素子があらかじめ形成されている請求項７に記載の半導体装置。The semiconductor device according to claim 7, wherein passive elements and active elements are formed in advance on the semiconductor substrate.
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